JP4952044B2 - 多層配線基板の製造方法及び半導体パッケージ並びに長尺配線基板 - Google Patents
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Description
本発明は、ビルドアップ法による多層配線基板の製造方法、多層配線基板を用いた半導体パッケージ、多層配線基板を製造するための長尺配線基板に関する。
近年では、多層配線基板のビアホールや配線の高密度化が進み、これに伴ってフォトマスクと基板との位置合わせの精度をさらに向上させることが要求されている。
ここで、多層構造を有する配線基板の従来の製造方法としては、ビルドアップ法があげられる。ビルドアップ法では、既にパターン形成されている内層のパターンに合わせて次の層を加工する。そして、ビルドアップ法において、パターンの位置合わせを行う方法としては、基準孔合わせ方式と呼ばれる方法が知られている。
ここで、多層構造を有する配線基板の従来の製造方法としては、ビルドアップ法があげられる。ビルドアップ法では、既にパターン形成されている内層のパターンに合わせて次の層を加工する。そして、ビルドアップ法において、パターンの位置合わせを行う方法としては、基準孔合わせ方式と呼ばれる方法が知られている。
基準孔合わせ方式では、内層用基材に位置合わせのための基準孔（アライメントマーク）を作製し、この基準孔を製造工程中で行われる全ての位置合わせの基準に使用する。このような方法は、全ての層が同一の基準孔を使用するので、各層のパターン位置の相対的なズレ量を抑えるのに合理的と考えられるが、次のような問題が生じる。
露光工程では、マーク検出用の照明光によって基準孔の周辺部が露光されるので、レジストパターンの形成時に基準孔の周辺部に銅部分（導体層）が露出する。この状態でエッチング工程を実施すると、基準孔の周辺部の銅も除去されてしまう。基準孔の周辺部の銅が除去されると、基準孔の形状が微妙に変形し易くなり、基準孔の位置を検出する際に中心位置の検出誤差の原因になる。したがって、従来の基準孔合わせ方式では、各層のパターン位置の相対的なずれ量が大きくなり易かった。
また、アライメントマークをポリイミド上に形成した場合、基準孔の周辺部の銅が除去されてポリイミドが露出した状態でウェット工程を実施すると、若干の吸水性を有するポリイミドが伸縮してアライメントマークが変形することがある。さらに、ポリイミドに形成した基準孔は、工程内の搬送時にも変化することがある。これらのことから、露光時のオートスケール量と伸縮した実際のポリイミド基板とに差異が生じ、内層の回路パターンとの間に位置ずれが生じ易かった。
また、アライメントマークをポリイミド上に形成した場合、基準孔の周辺部の銅が除去されてポリイミドが露出した状態でウェット工程を実施すると、若干の吸水性を有するポリイミドが伸縮してアライメントマークが変形することがある。さらに、ポリイミドに形成した基準孔は、工程内の搬送時にも変化することがある。これらのことから、露光時のオートスケール量と伸縮した実際のポリイミド基板とに差異が生じ、内層の回路パターンとの間に位置ずれが生じ易かった。
これに対する別の位置合わせ方法としては、コア基板に積層数に応じて貫通孔からなるアライメントマークを予め作製しておき、各層の回路パターンを作製する時にそれぞれのアライメントマークを使用して多層配線基板を製造する方法がある（特許文献１参照）。例えば、１層目を形成するときには、２層目以降で使用するアライメントマークは、マスクによってエッチングされないようにする。この製造方法では、マスクがエッチング工程で２層目以降のアライメントマークの変形を防止する。
特開２００４−１２８１９８１号公報
しかしながら、特許文献１に開示されているような従来の方法では、エッチング工程でアライメントマークが変形することは防止できるが、工程間の搬送時などにアライメントマークが変形することは防止できなかった。途中の工程でアライメントマークが変形してしまうと、変形した中心位置を基準にして位置合わせを行うことになり、回路パターンの精度を向上させることができなくなる。
また、工程数や積層数が増えるにつれてコア基板自体が徐々に寸法変化することがある。このため、予めコア基板に積層数に応じたアライメントマークを作製しても、積層数が多くなるにつれてコア基板の寸法変化が大きくなってしまい、回路パターンの位置精度が低下してしまう。
この発明は、上記の点に鑑みてなされたものであり、配線基板の高密度化に応じてパターンが微細化すると共に、高多層化が進んだ多層配線基板において、既に形成された回路パターンに対し、次の層の回路パターンの位置を精度良く形成できるようにすることを主な目的とする。
また、工程数や積層数が増えるにつれてコア基板自体が徐々に寸法変化することがある。このため、予めコア基板に積層数に応じたアライメントマークを作製しても、積層数が多くなるにつれてコア基板の寸法変化が大きくなってしまい、回路パターンの位置精度が低下してしまう。
この発明は、上記の点に鑑みてなされたものであり、配線基板の高密度化に応じてパターンが微細化すると共に、高多層化が進んだ多層配線基板において、既に形成された回路パターンに対し、次の層の回路パターンの位置を精度良く形成できるようにすることを主な目的とする。
上記の課題を解決する本発明の請求項１に係る発明は、絶縁層と導体層からなる積層体を複数積層し、前記導体層で回路パターンを形成した多層配線基板の製造方法において、第１の積層体に回路パターンと共に第１のアライメントマークを形成し、前記第１の積層体上に第２の積層体を積層した後、前記第１のアライメントマークを使用して前記第２の積層体に第２のアライメントマークを形成し、前記第２のアライメントマークを用いて前記第２の積層体に回路パターンを形成することを特徴とする多層配線基板の製造方法とした。
この多層配線基板の製造方法では、第２のアライメントマークが、回路パターンを形成する積層体に形成されるので、下層の製造工程を行っている間には第２のアライメントマークが未だ作製されていないので、前工程の影響を受けることがない。第２のアライメントマークの基準は、直ぐ下の積層体に形成した第１のアライメントマークを使用するので、コア基板に最初に形成したアライメントマークを使用する場合に比べてアライメントマークの変形が大幅に抑制される。なお、積層する層数は、２層に限定されず、３層以上であっても良い。また、積層体にはコア基板も含まれる。
この多層配線基板の製造方法では、第２のアライメントマークが、回路パターンを形成する積層体に形成されるので、下層の製造工程を行っている間には第２のアライメントマークが未だ作製されていないので、前工程の影響を受けることがない。第２のアライメントマークの基準は、直ぐ下の積層体に形成した第１のアライメントマークを使用するので、コア基板に最初に形成したアライメントマークを使用する場合に比べてアライメントマークの変形が大幅に抑制される。なお、積層する層数は、２層に限定されず、３層以上であっても良い。また、積層体にはコア基板も含まれる。
請求項２に係る発明は、請求項１に記載の多層配線基板の製造方法において、前記第２の積層体は、前記第１のアライメントマークが露出するように前記第１の積層体上に貼り付けられることを特徴とする。
この多層配線基板の製造方法では、第２の積層体を貼り付けたときに第１のアライメントマークを露出させることができるので、第２のアライメントの形成位置を速やかに決定することができる。
この多層配線基板の製造方法では、第２の積層体を貼り付けたときに第１のアライメントマークを露出させることができるので、第２のアライメントの形成位置を速やかに決定することができる。
請求項３に係る発明は、請求項１又は請求項２に記載の多層配線基板の製造方法において、前記第１のアライメントマークを使用して前記第２の積層体を貫通するビアホールを形成し、このビアホールの少なくとも１つを前記第２のアライメントマークとすることを特徴とする。
この多層配線基板の製造方法は、第１のアライメントマークを基準にして第２の積層体にビアホールを形成する。第１のアライメントマークは、第１の積層体に形成されているので、第１の積層体の回路パターンの配置に合わせた正確な位置にビアホールが形成される。さらに、このときに第２のアライメントマークが同時に形成されるので、各積層体にライメントマークを作る場合でも工程数の増大を防止できる。
この多層配線基板の製造方法は、第１のアライメントマークを基準にして第２の積層体にビアホールを形成する。第１のアライメントマークは、第１の積層体に形成されているので、第１の積層体の回路パターンの配置に合わせた正確な位置にビアホールが形成される。さらに、このときに第２のアライメントマークが同時に形成されるので、各積層体にライメントマークを作る場合でも工程数の増大を防止できる。
請求項４に係る発明は、請求項１から請求項３にいずれか一項に記載の多層配線基板の製造方法で製造した前記多層配線基板と、前記多層配線基板に搭載された半導体素子と、前記多層配線基板に接着固定され、前記半導体素子を囲んで配置されるスティフナーと、前記半導体素子及び前記スティフナーに接着固定される放熱補強板とを含む半導体パッケージとした。
この半導体パッケージは、前記した多層配線基板の製造方法によって位置ずれなく積層された回路パターンを有する多層配線基板を用いた構成を有し、高品質な半導体パッケージが得られる。
この半導体パッケージは、前記した多層配線基板の製造方法によって位置ずれなく積層された回路パターンを有する多層配線基板を用いた構成を有し、高品質な半導体パッケージが得られる。
請求項５に係る発明は、絶縁層と導体層とを有する長尺フィルム状の積層体を積層して構成された長尺配線基板であって、前記複数の積層体は、積層順に長さ方向に直交する幅方向の長さが短くなっており、次の積層体を積層したときに幅方向に露出する部分に、前記次の積層体にビアホールを形成するためのアライメントマークを有することを特徴とする長尺配線基板とした。
この長尺配線基板は、幅方向に露出する部分に形成したアライメントマークを用いて次の層のビアホールを形成したので層間の位置ずれが防止される。このようにして製造した長尺配線基板からは、位置ずれのない多層配線基板を多数得ることができる。
この長尺配線基板は、幅方向に露出する部分に形成したアライメントマークを用いて次の層のビアホールを形成したので層間の位置ずれが防止される。このようにして製造した長尺配線基板からは、位置ずれのない多層配線基板を多数得ることができる。
本発明によれば、多層に積層した配線構造を製造する過程でアライメントマークを順次作製するようにしたので、搬送工程などで変形したアライメントマークを後の工程で使用することがなくなり、位置合わせの精度が向上する。また、下層が寸法変化した場合でも、層毎に作製したアライメントマークを使用するので、回路パターンに対する下層の寸法変化の影響は小さくなる。これらのことから、既に形成された回路パターンに対し、次の層の回路パターンの位置を精度よく形成することができる。
発明を実施するための最良の形態について図面を参照しながら詳細に説明する。
図１及び図２に一例を示すように、長尺配線基板１は、シート状で可撓性を有するコア基板５を有し、コア基板５の表側を第１層、裏側を第２層とし、コア基板５の表面側に第３層６（表側の第１の積層体）と第５層７（表側の第２の積層体）が積層され、コア基板５の裏面側に第４層８（裏側の第１の積層体）と第６層９（裏側の第２の積層体）が積層されている。この長尺配線基板１には、長さ方向に沿って多層配線基板１０が複数形成されている。なお、図１において直交するＸ方向とＹ方向とは、それぞれ長尺配線基板１の長さ方向（横方向）と、長尺配線基板１の幅方向（上下方向）とする。
図１及び図２に一例を示すように、長尺配線基板１は、シート状で可撓性を有するコア基板５を有し、コア基板５の表側を第１層、裏側を第２層とし、コア基板５の表面側に第３層６（表側の第１の積層体）と第５層７（表側の第２の積層体）が積層され、コア基板５の裏面側に第４層８（裏側の第１の積層体）と第６層９（裏側の第２の積層体）が積層されている。この長尺配線基板１には、長さ方向に沿って多層配線基板１０が複数形成されている。なお、図１において直交するＸ方向とＹ方向とは、それぞれ長尺配線基板１の長さ方向（横方向）と、長尺配線基板１の幅方向（上下方向）とする。
コア基板５は、可撓性を有する絶縁層２の表面２Ａと裏面２Ｂのそれぞれに導体層３，４を貼り付けた構成を有し、導体層３，４は、それぞれが所定の回路パターン３Ａ，３Ｂを形成している。回路パターン３Ａは長尺配線基板１の第１層目の回路パターンであり、回路パターン４Ａは長尺配線基板１の第２層目の回路パターンである。これら回路パターン３Ａ，４Ａは、コア基板５に形成されたビアホール１５で電気的に接続されている。
コア基板５のＹ方向の両側縁部には、２つのビアホール１１，１２とアライメントマーク１３が形成されている。２つのビアホール１１，１２は、コア基板５を表面から裏面に貫通する貫通孔からなり、アライメントマーク１３は、例えばコア基板５上に形成したパターンからなる。ビアホール１１は、多層配線基板１０のＸ方向の中心を通る線上に形成されている。ビアホール１２とアライメントマーク１３は、コア基板１０の長さ方向（Ｘ方向）に配列されている。ビアホール１２とアライメントマーク１３は、コア基板５の両側縁部に、多層配線基板１０の中心を基準にして点対称な位置に形成されている。
コア基板５のＹ方向の両側縁部には、２つのビアホール１１，１２とアライメントマーク１３が形成されている。２つのビアホール１１，１２は、コア基板５を表面から裏面に貫通する貫通孔からなり、アライメントマーク１３は、例えばコア基板５上に形成したパターンからなる。ビアホール１１は、多層配線基板１０のＸ方向の中心を通る線上に形成されている。ビアホール１２とアライメントマーク１３は、コア基板１０の長さ方向（Ｘ方向）に配列されている。ビアホール１２とアライメントマーク１３は、コア基板５の両側縁部に、多層配線基板１０の中心を基準にして点対称な位置に形成されている。
第３層６は、絶縁層２１と、導体層２２とを有し、導体層２２は回路パターン２２Ａ（表側の第一の回路パターン）を形成している。回路パターン２２Ａは、第３層６に形成されたビアホール２３でコア基板５の表側の回路パターン３Ａと電気的に接続されている。第３層６のＹ方向の長さは、コア基板５のビアホール１１，１２、アライメントマーク１３間の長さよりも短い。第３層６のＹ方向の両側縁部には、第２のアライメントマークとして使用されるビアホール２５が１つずつ第３層６を貫通するように形成されている。ビアホール２５は、多層配線基板１０のＸ方向の中心を通る線上に形成されている。さらに、両側縁部には、導体パターンからなるアライメントマーク２６（第１のアライメントマーク）が１つずつ形成されている。アライメントマーク２６は、多層配線基板１０の中心を基準にして点対称な位置に形成されている。
第４層８は、コア基板５の裏面側に配置され、絶縁層３１と導体層３２とを積層配置した構成を有する。導体層３２からなる回路パターン３２Ａは、ビアホール３４でコア基板５の裏側の回路パターン４Ａと電気的に接続されている。第４層８の外形寸法は、第３層６と略等しい。第４層８のＹ方向の両側縁部には、第２のアライメントマークとして使用されるビアホール３３が第４層８を貫通するように１つずつ形成されている。ビアホール３３は、多層配線基板１０のＸ方向の中心を通る線上に形成されている。さらに、両側縁部には、導体パターンからなるアライメントマーク３６（第１のアライメントマーク）が１つずつ形成されている。アライメントマーク３６は、多層配線基板１０の中心を基準にして点対称な位置に形成されている。
第５層７は、第３層６の表面に密着させて配置されており、絶縁層４１と導体層４２とを有し、導体層４２で回路パターン４２Ａが形成されている。回路パターン４２Ａは、第５層７を貫通するビアホール４３で第３層６の回路パターン２２Ａと電気的に接続されている。第５層７のＹ方向の長さは、第３層６のビアホール２５及びアライメントマーク２６間の長さよりも短い。第３の層７のＹ方向の両側縁部には、アライメントマークとして使用されるビアホール４４を１つずつ有する。ビアホール４４は、多層配線基板１０のＸ方向の中心を通る線上に形成されている。
第６層９は、第４層８の表面に密着させて配置されており、絶縁層５１と導体層５２とを有し、導体層５２で回路パターン５２Ａが形成されている。回路パターン５２Ａは、第６層９を貫通するビアホール５３で第４層８の回路パターン３２Ａと電気的に接続されている。第６層９は、第５層７を略同じ外形寸法を有し、両側縁部に第２のアライメントマークとして使用されるビアホール５４を１つずつ有する。ビアホール５４の配置は、第３層４４と略同じである。
なお、図２においてコア基板５の回路パターン３Ａ，４Ａ、各層６，７，８，９の回路パターン２２Ａ，３２Ａと、回路パターン４２Ａ，５２Ａは、同形状として図示されているが、異なる回路パターンでも良い。
なお、図２においてコア基板５の回路パターン３Ａ，４Ａ、各層６，７，８，９の回路パターン２２Ａ，３２Ａと、回路パターン４２Ａ，５２Ａは、同形状として図示されているが、異なる回路パターンでも良い。
多層配線基板１０は、Ｙ方向で最も内側に形成されたアライメントマーク（ビアホール４４，５４）よりも内側の矩形の領域であり、長尺配線基板１から個片化して使用される。図３に多層配線基板の使用例の一例としての半導体パッケージ（半導体装置）の概略構成を示す。
図３に示すように、半導体パッケージ６０は、半導体素子６１が多層配線基板１０上に実装されている。半導体素子６１と多層配線基板１０との接合部６２は、半導体素子６１側に設けられたパッド（不図示）と、多層配線基板１０の配線に接続されたパッド（不図示）とを電気的に接続する半田ボール６３と、半田ボール６３の周囲を覆うように半導体素子６１と多層配線基板１０の間、及び半導体素子６１の側面に充填されるアンダーフィル樹脂６４とからなる。さらに、半導体素子６１の周囲を隙間を持たせて囲むようにスティフナー６５が設けられている。スティフナー６５は多層配線基板１０の取り扱いを容易にするために接着剤で多層配線基板１０に貼り付けられている。そして、多層配線基板１０及びスティフナー６５の上から、放熱補強板であるカバープレート６６が接着されている。カバープレート６６は、放熱板としての役割に加えて、半導体素子６１を保護する保護部材（蓋）としても機能する。
次に、多層配線基板１０の製造方法について説明する。
最初に、コア基板５に加工を行う。図４に示すように、コア基板５に１層目の回路パターン３Ａ及び２層目の回路パターン４Ａを形成するためのアライメントマークとしてビアホール１１を形成する。このビアホール１１は、金型を用いた打ち抜き加工によって形成される。また、同時に１、２層目のビアホール作製用のビアホール１２も金型により打ち抜き加工によって形成する。
その後、ポジ型レジストをコア基板５の全面に塗布し、ビアホール１１にフォトマスクのマスクアライメントを位置合わせして、１、２層目の回路パターン３Ａ，３Ｂを形成する。さらに、１層目の回路パターン３Ａの形成と同時に、図５に示すように次の層のビアホール作製用のアライメントマーク１３を形成する。同様に、回路パターン４Ａを作製するときにアライメントマーク１４を同時に形成する。
最初に、コア基板５に加工を行う。図４に示すように、コア基板５に１層目の回路パターン３Ａ及び２層目の回路パターン４Ａを形成するためのアライメントマークとしてビアホール１１を形成する。このビアホール１１は、金型を用いた打ち抜き加工によって形成される。また、同時に１、２層目のビアホール作製用のビアホール１２も金型により打ち抜き加工によって形成する。
その後、ポジ型レジストをコア基板５の全面に塗布し、ビアホール１１にフォトマスクのマスクアライメントを位置合わせして、１、２層目の回路パターン３Ａ，３Ｂを形成する。さらに、１層目の回路パターン３Ａの形成と同時に、図５に示すように次の層のビアホール作製用のアライメントマーク１３を形成する。同様に、回路パターン４Ａを作製するときにアライメントマーク１４を同時に形成する。
次に、このコア基板５の表側に接着剤を介して、絶縁層フィルムと、導体層フィルムとを順番に積層して第３層６を形成する。このとき、コア基板５上に積層される絶縁層フィルム及び導体層フィルムの幅は、アライメントマーク１３が被覆されないように、コア基板５よりもＹ方向の幅が狭い積層フィルムを使用する。アライメントマーク１３でビアホール２３及びビアホール２５を形成する。さらに、ビアホール２５を回路パターン作製用のアライメントマークとして回路パターン２２Ａと、アライメントマーク２６を同時に形成する。
第３層６上に第５層７を積層し、第５層７のビアホール４３，４４及び回路パターン４２Ａを作製するときは、第３層６の幅よりも短い積層フィルムを貼り合わせる。第５層７のビアホール４３及びビアホール４４は、アライメントマーク２６で位置決めする。回路パターン４２Ａは、ビアホール４４で位置決めする。
第３層６上に第５層７を積層し、第５層７のビアホール４３，４４及び回路パターン４２Ａを作製するときは、第３層６の幅よりも短い積層フィルムを貼り合わせる。第５層７のビアホール４３及びビアホール４４は、アライメントマーク２６で位置決めする。回路パターン４２Ａは、ビアホール４４で位置決めする。
コア基板５の裏面側も同様にして、積層配線構造を形成する。なお、第４層８は、第３層６と同時に製造することが好ましいが、順番に製造しても良い。同様に、第６層９は、第５層７と同時に製造することが好ましいが、順番に製造しても良い。
この実施の形態によれば、多層配線基板１０を製造する際に、アライメントマーク（ビアホール２５，３３，４４，５４）の伸縮、変形を減少させることができるので、中心位置の誤認識を防止できる。したがって、積層方向の下層に既に形成された回路パターンに対し、積層方向の上層のビアホール及び回路パターンを精度良く形成することが可能になる。特に、ビアホール２３，３４，４３，５３は、直ぐ下の層のアライメントマークを使用して位置決めするので、下の層の回路パターンに対して正確に位置決めができ、上下に積層される層間を結ぶ配線構造を正確に製造することが可能になる。さらに、このようにして形成したビアホールを使用して同じ層の回路パターンを製造するので、回路パターンの位置ずれが防止されると共に、上下層の回路パターンを正確に接続することができる。これらのことから、この実施の形態では、三次元的な回路構造を有する高品質な長尺配線基板１や、多層配線基板１０、半導体パッケージ６０が得られる。また、長尺配線基板１から複数の多層配線基板１０が製造できるので、高品質の多層配線基板１０を大量に生産することが可能になる。
なお、コア基板５上に積層する絶縁層フィルム及び導体層フィルムの上下方向幅は特に限定されるものでなく、ビアホールを形成するために作製された下層のアライメントマークが被覆しないように積層すればよい。
回路パターンを形成するときや、ビアホールを形成するときの位置決めの基準として使用するアライメントマークやビアホールは、任意の形状のものを使用でき、例えば、円形、ドーナツ型、四角形、井形等、中心部分又は特定位置部分が確認できる形状であれば良い。特に、円形、ドーナツ型が好ましい。
アライメントマークの形成方法は、フォトリソ法、孔あけ加工法等を使用できる。フォトリソ法としては、フォトレジストによるアライメントマーク形成や、アディティブ法、セミアディティブ法、サブトラクティブ法によるアライメントマーク形成方法があげられる。この方式では、アライメントマークの形状を任意に設計することが可能である。また、工程によっては、回路パターンとアライメントマークを同時に形成することも可能であり、この場合には工程数を削減できる。孔あけ加工は、ドリル加工、レーザー加工又は金型による打ち抜き加工等があげられるが、アライメントマークとなる孔の形状は略円形に限定される。
多層配線基板１０の製造方法は、枚葉のコア基板に限定されるものではなく、テープ状のフレキシブル基板を用いたいロール・ツー・ロールの連続生産方法にも適用できる。
多層配線基板１０は、回路パターンが上下３層の場合であるが、上下４層、５層等のさらに多層の配線基板にも広く適用することが可能である。
第１のアライメントマークは、導体パターンに限定されずビアホールや、その他の凹部や凸部であっても良い。第２のアライメントマークは、ビアホールに限定されず導体パターンや、その他の凹部や凸部であっても良い。
回路パターンを形成するときや、ビアホールを形成するときの位置決めの基準として使用するアライメントマークやビアホールは、任意の形状のものを使用でき、例えば、円形、ドーナツ型、四角形、井形等、中心部分又は特定位置部分が確認できる形状であれば良い。特に、円形、ドーナツ型が好ましい。
アライメントマークの形成方法は、フォトリソ法、孔あけ加工法等を使用できる。フォトリソ法としては、フォトレジストによるアライメントマーク形成や、アディティブ法、セミアディティブ法、サブトラクティブ法によるアライメントマーク形成方法があげられる。この方式では、アライメントマークの形状を任意に設計することが可能である。また、工程によっては、回路パターンとアライメントマークを同時に形成することも可能であり、この場合には工程数を削減できる。孔あけ加工は、ドリル加工、レーザー加工又は金型による打ち抜き加工等があげられるが、アライメントマークとなる孔の形状は略円形に限定される。
多層配線基板１０の製造方法は、枚葉のコア基板に限定されるものではなく、テープ状のフレキシブル基板を用いたいロール・ツー・ロールの連続生産方法にも適用できる。
多層配線基板１０は、回路パターンが上下３層の場合であるが、上下４層、５層等のさらに多層の配線基板にも広く適用することが可能である。
第１のアライメントマークは、導体パターンに限定されずビアホールや、その他の凹部や凸部であっても良い。第２のアライメントマークは、ビアホールに限定されず導体パターンや、その他の凹部や凸部であっても良い。
図２、図６から図８を参照して多層配線基板の製造方法の実施例を説明する。
まず、図６（ａ）に示すように、幅１０５ｍｍのテープ状の両面銅箔付ポリイミド基板（絶縁層２としてのポリイミドに、導体層３，４として銅箔を貼り付けたコア基板５）に、金型を使用した打ち抜き加工をし、貫通孔からなる１層目の回路パターン形成用のビアホール１１及び１層目のビアホール形成用のビアホール１２（基材長さ方向に対して中央部にビアホール１１、端部にビアホール１２）を形成した。ビアホール１１，１２は、テープ状のコア基板５の両端に幅９０ｍｍの間隔にて形成された２つの貫通孔を１組とした。図６（ｂ）に示すように、コア基板５に脱脂処理を施した後、コア基板５の端部に形成した１層目のビアホール作製用のビアホール１２を基準孔とし、位置合わせを行い、銅箔からポリイミドと下側の銅箔の境界までレーザー照射を施し、ビアホール１５を形成した。
まず、図６（ａ）に示すように、幅１０５ｍｍのテープ状の両面銅箔付ポリイミド基板（絶縁層２としてのポリイミドに、導体層３，４として銅箔を貼り付けたコア基板５）に、金型を使用した打ち抜き加工をし、貫通孔からなる１層目の回路パターン形成用のビアホール１１及び１層目のビアホール形成用のビアホール１２（基材長さ方向に対して中央部にビアホール１１、端部にビアホール１２）を形成した。ビアホール１１，１２は、テープ状のコア基板５の両端に幅９０ｍｍの間隔にて形成された２つの貫通孔を１組とした。図６（ｂ）に示すように、コア基板５に脱脂処理を施した後、コア基板５の端部に形成した１層目のビアホール作製用のビアホール１２を基準孔とし、位置合わせを行い、銅箔からポリイミドと下側の銅箔の境界までレーザー照射を施し、ビアホール１５を形成した。
ビアホール１５を形成したときに発生した樹脂スミアを除去するデスミア処理を行った後、無電解めっき、電解めっきを行った。図６（ｃ）に示すように、銅製のメッキ層７１を形成し、層間の電気的な接続を行った。この際、無電解めっきは、絶縁体表面上に導電性を付与し、電解めっきが可能となるようにするために行うものである。硫酸と過酸化水素水の混合液により化学研磨を行い、メッキ層７１の膜厚を薄くした。コア基板５の両面にポジ型感光性レジストを塗布後、コア基板５の両面を乾燥させ感光層を形成し、１層目回路パターン形成用のビアホール１１とフォトマスクのアライメントマークとの位置合わせを行った。その後、一括現像により感光性樹脂部の露光された部分を除去し、図６（ｄ）に示すようにエッチングレジスト７２，７３を作製した。
エッチングレジスト７２，７３にエッチング液を上下よりスプレーを噴出し、エッチングレジスト７２，７３のない露出した銅箔を化学的にエッチングした。エッチング後、エッチングレジスト７２，７３は不要となるために、剥離を行った。これによって、図６（ｅ）に示すように、回路パターン３Ａ，４Ａが作製された。これと同時に、３層目、４層目のビアホール作製用のアライメントマーク１３，１４を両面に作製した。
次に、図７（ａ）に示すように、両面に回路パターン３Ａ，４Ａを形成したコア基板５の両面に、それぞれテープ状の片面銅箔付ポリイミド基板を第３層６、第４層８として銅箔が外側になるようにして接着剤を介してラミネートした。第３層６及び第４層８を貼り合わせる際、３層目、４層目のビアホール作製用のアライメントマーク１３，１４を被覆しないようにした。
図７（ｂ）に示すように、２層目のビアホール作製用のアライメントマーク１３，１４で位置合わせを行い、レーザー加工によって銅箔２２，３２からポリイミド製の絶縁層２１，３１を回路パターン３Ａ，４Ａとの境界まで貫通させ、ビアホール２３，３４を作製した。また、３層目、４層目の回路パターン作製用のアライメントマークとしてビアホール２５，３３をビアホール２３，３４と同時に形成した。
ビアホールを形成したときに発生した樹脂スミアを除去するためにデスミア処理を行った後、無電解めっき、電解めっきを行った。図７（ｃ）に示すように、銅製のメッキ層７４，７５を形成し、層間の電気的な接続を行った。硫酸と過酸化水素水の混合液により化学研磨を行い、メッキ層７４，７５の膜厚を薄くした。
図７（ｂ）に示すように、２層目のビアホール作製用のアライメントマーク１３，１４で位置合わせを行い、レーザー加工によって銅箔２２，３２からポリイミド製の絶縁層２１，３１を回路パターン３Ａ，４Ａとの境界まで貫通させ、ビアホール２３，３４を作製した。また、３層目、４層目の回路パターン作製用のアライメントマークとしてビアホール２５，３３をビアホール２３，３４と同時に形成した。
ビアホールを形成したときに発生した樹脂スミアを除去するためにデスミア処理を行った後、無電解めっき、電解めっきを行った。図７（ｃ）に示すように、銅製のメッキ層７４，７５を形成し、層間の電気的な接続を行った。硫酸と過酸化水素水の混合液により化学研磨を行い、メッキ層７４，７５の膜厚を薄くした。
両面にポジ型感光性レジストを塗布後、両面を乾燥させ感光層を形成し、３層目、４層目の回路パターン形成用のビアホール２５，３３とフォトマスクのアライメントマークとの位置合わせを行った。その後、一括現像により感光性樹脂部の露光された部分を除去し、図８（ａ）に示すように、エッチングレジスト７６、７７を作製した。また、３層目、４層目の回路パターンを形成するときに、５層目、６層目のビアホール作製用のアライメントマーク２６，３６も同時に作製した。
エッチングレジスト７６、７７にエッチング液を上下よりスプレーを噴出し、レジストのない露出した銅箔を化学的にエッチングした。エッチング後、エッチングレジストは不要となるので剥離した。図８（ｂ）に示すように、両面に回路パターン２２Ａ，３２Ａが作製された。
エッチングレジスト７６、７７にエッチング液を上下よりスプレーを噴出し、レジストのない露出した銅箔を化学的にエッチングした。エッチング後、エッチングレジストは不要となるので剥離した。図８（ｂ）に示すように、両面に回路パターン２２Ａ，３２Ａが作製された。
さらに、両面に回路パターン２２Ａ，３２Ａを形成した積層体の両面に、それぞれテープ状の片面銅箔付ポリイミド基板を第５層７、第６層９として銅箔が外側になるようにして接着剤を介してラミネートした。第５層７及び第６層９を貼り合わせる際、３層目のビアホール作製用のアライメントマーク２６，３６を被覆しないようにした。デスミア処理後、両面のそれぞれを５層目、６層目のビアホール形成用のアライメント２６，３６によって位置合わせして、ビアホール４３，５３を形成する。これと同時に、５層目、６層目の回路パターン形成用のアライメントとしてビアホール４４，５４を作製した。その後、無電解めっき、電解めっきによりめっき層を作製し、化学研磨によりめっき層の膜厚を薄くしてから両面にポジ型感光性レジストを塗布した。ビアホール４４，４５で位置合わせを行って５層目、６層目の回路パターン４２Ａ、５２Ａを形成し、エッチング、剥離を行った。これによって、図２に示すように積層方向に上下に３層ずつ、合計６層の配線構造を有する長尺配線基板１が完成した。この値に所定の位置で個片化すると、多層配線基板１０が得られた。
次に、図３に示すような半導体パッケージ６０の実施例について説明する。
多層配線基板１０は、４０ｍｍ×４０ｍｍのサイズで厚さ２００μｍのものを使用した。半導体素子６１は、１５ｍｍ×１５ｍｍのサイズとし、リフロー処理によって半田接合した。半田６３は、質量比でＰｂが９５％、Ｓｎが５％のものを使用し、多層配線基板１０のパッド上には予め錫−鉛共晶半田によって予備半田層を形成しておいた。
スティフナー６５は、金属製とし、熱硬化タイプの接着フィルムをラミネートして形成した接着層を用いて多層配線基板１０上に貼り付けた。
多層配線基板１０と半導体素子６１の隙間の残留するフラックスを洗浄除去した後、毛細管現象を利用してアンダーフィル樹脂６４を充填した。この後、Ｃｕ製の放熱補強板としてカバープレート６６を接着剤で半導体素子６１及びスティフナー６５に貼り付けた。アンダーフィル樹脂６４とカバープレート６６の接着剤を熱処理によって硬化させた。
多層配線基板１０は、４０ｍｍ×４０ｍｍのサイズで厚さ２００μｍのものを使用した。半導体素子６１は、１５ｍｍ×１５ｍｍのサイズとし、リフロー処理によって半田接合した。半田６３は、質量比でＰｂが９５％、Ｓｎが５％のものを使用し、多層配線基板１０のパッド上には予め錫−鉛共晶半田によって予備半田層を形成しておいた。
スティフナー６５は、金属製とし、熱硬化タイプの接着フィルムをラミネートして形成した接着層を用いて多層配線基板１０上に貼り付けた。
多層配線基板１０と半導体素子６１の隙間の残留するフラックスを洗浄除去した後、毛細管現象を利用してアンダーフィル樹脂６４を充填した。この後、Ｃｕ製の放熱補強板としてカバープレート６６を接着剤で半導体素子６１及びスティフナー６５に貼り付けた。アンダーフィル樹脂６４とカバープレート６６の接着剤を熱処理によって硬化させた。
１ 長尺配線基板
５ コア基板
６ 第３層（第１の積層体）
７ 第４層（第１の積層体）
８ 第５層（第２の積層体）
９ 第６層（第２の積層体）
１０ 多層配線基板
１１，１２ ビアホール（第２のアライメントマーク）
１３，１４ アライメントマーク
２２Ａ，３２Ａ，４２Ａ，５２Ａ 回路パターン
２５，３３ ビアホール（第２のアライメントマーク）
２６，３６ アライメントマーク（第１のアライメントマーク）
４４，５４ ビアホール（第２のアライメントマーク）
６０ 半導体パッケージ
６１ 半導体素子
６５ スティフナー
６６ カバープレート（放熱補強板）
５ コア基板
６ 第３層（第１の積層体）
７ 第４層（第１の積層体）
８ 第５層（第２の積層体）
９ 第６層（第２の積層体）
１０ 多層配線基板
１１，１２ ビアホール（第２のアライメントマーク）
１３，１４ アライメントマーク
２２Ａ，３２Ａ，４２Ａ，５２Ａ 回路パターン
２５，３３ ビアホール（第２のアライメントマーク）
２６，３６ アライメントマーク（第１のアライメントマーク）
４４，５４ ビアホール（第２のアライメントマーク）
６０ 半導体パッケージ
６１ 半導体素子
６５ スティフナー
６６ カバープレート（放熱補強板）
Claims (5)
- 絶縁層と導体層からなる積層体を複数積層し、前記導体層で回路パターンを形成した多層配線基板の製造方法において、
第１の積層体に回路パターンと共に第１のアライメントマークを形成し、前記第１の積層体上に第２の積層体を積層した後、前記第１のアライメントマークを使用して前記第２の積層体に第２のアライメントマークを形成し、前記第２のアライメントマークを用いて前記第２の積層体に回路パターンを形成することを特徴とする多層配線基板の製造方法。 - 前記第２の積層体は、前記第１のアライメントマークが露出するように前記第１の積層体上に貼り付けられることを特徴とする請求項１に記載の多層配線基板の製造方法。
- 前記第１のアライメントマークを使用して前記第２の積層体を貫通するビアホールを形成し、このビアホールの少なくとも１つを前記第２のアライメントマークとすることを特徴とする請求項１又は請求項２に記載の多層配線基板の製造方法。
- 請求項１から請求項３にいずれか一項に記載の多層配線基板の製造方法で製造した前記多層配線基板と、前記多層配線基板に搭載された半導体素子と、前記多層配線基板に接着固定され、前記半導体素子を囲んで配置されるスティフナーと、前記半導体素子及び前記スティフナーに接着固定される放熱補強板とを含む半導体パッケージ。
- 絶縁層と導体層とを有する長尺フィルム状の積層体を積層して構成された長尺配線基板であって、
前記複数の積層体は、積層順に長さ方向に直交する幅方向の長さが短くなっており、次の積層体を積層したときに幅方向に露出する部分に、前記次の積層体にビアホールを形成するためのアライメントマークを有することを特徴とする長尺配線基板。
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| JP2007299842A (ja) | 2007-11-15 |
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