JP4936743B2 - 複数個取り配線基板用セラミック生成形体の製造方法、複数個取り配線基板の製造方法、電子部品収納用パッケージおよび電子装置 - Google Patents

複数個取り配線基板用セラミック生成形体の製造方法、複数個取り配線基板の製造方法、電子部品収納用パッケージおよび電子装置 Download PDF

Info

Publication number
JP4936743B2
JP4936743B2 JP2006050958A JP2006050958A JP4936743B2 JP 4936743 B2 JP4936743 B2 JP 4936743B2 JP 2006050958 A JP2006050958 A JP 2006050958A JP 2006050958 A JP2006050958 A JP 2006050958A JP 4936743 B2 JP4936743 B2 JP 4936743B2
Authority
JP
Japan
Prior art keywords
wiring board
recess
hole
depth
ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006050958A
Other languages
English (en)
Other versions
JP2007234656A (ja
Inventor
浩司 木野村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2006050958A priority Critical patent/JP4936743B2/ja
Publication of JP2007234656A publication Critical patent/JP2007234656A/ja
Application granted granted Critical
Publication of JP4936743B2 publication Critical patent/JP4936743B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01025Manganese [Mn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01042Molybdenum [Mo]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides

Description

本発明は、セラミック母基板の中央部に、各々が電子部品を収容するための配線基板となる複数の配線基板領域が縦横に配列形成されて成る複数個取り配線基板の製造方法、配線基板領域ごとに分割されることにより個片化された電子部品収納用パッケージ、および、電子部品が搭載された電子装置に関するものである。
従来、半導体素子や水晶振動子等の電子部品を搭載するための配線基板(電子部品収納用パッケージ)は、例えば、酸化アルミニウム質焼結体等の電気絶縁材料から成る絶縁基体の表面に、タングステンやモリブデン等の金属粉末メタライズから成る配線導体が配設されることにより形成されている。そして、この配線基板には、主面に凹部が形成され、この凹部内に電子部品を搭載して蓋体やポッティング樹脂により気密封止するようにしたものがある。
このような配線基板は、近年の電子装置の小型化の要求に伴い、その大きさが数mm角程度の極めて小さなものとなっており、配線基板やこれを使用した電子装置の製作の効率を向上させるために、配線基板となる多数の配線基板領域が広面積の母基板の中央部に縦横に配列形成され、各配線基板領域を区分する分割溝が縦横に形成されたいわゆる複数個取り配線基板の形態で製作するということが行なわれている。
複数個取り配線基板は、例えば、母基板用のセラミックグリーンシートを準備し、そのセラミックグリーンシートに配線導体用のメタライズペーストを印刷して、必要に応じて複数枚のセラミックグリーンシートを積層した後、その少なくとも一方の主面にカッター刃や金型等の切込み刃により分割溝用の切込みを入れ、それを高温で焼成することによって製作されている。
カッター刃や金型等の切込み刃により切込みを形成する方法では、切込みはセラミックグリーンシートが押し広げられることにより形成されるため、例えば電子部品が収容される凹部を有する配線基板の構成においては、凹部の内壁が凹部の内側に倒れこむように変形してしまうという問題を有していた。そこで、セラミックグリーンシートの複数の配線基板領域の外周領域にダミー凹部を設けたり、ダミー凹部を有する領域を各配線基板領域間に設けたりして、切込みを形成する際、ダミー凹部により配線基板領域の凹部の変形を抑えるというものが提案されている。(特許文献1および特許文献2参照)
特開2001−217334号公報 特開2002−324973号公報
しかしながら、特許文献1の方法によれば、母基板の最外周に配列された配線基板領域においては、ダミー凹部により凹部の変形を小さくすることができるものの、母基板の中央部に配列された配線基板領域においては、凹部の変形を低減させることが困難であった。また、特許文献2の方法によれば、母基板の中央部に配列された配線基板領域においても凹部の変形を抑えることができるものの、母基板内のダミー領域の占める割合が大きいため、配線基板の取数が減少してしまうという問題があった。
また、分割溝用の切込みは、セラミックグリーンシートを切込み刃の側面方向に押し広げることにより形成されるので、ダミー凹部だけでなく配線基板領域の凹部にも若干の変形が発生するものである。特に、切込みの深さを深く形成する場合に、切込み刃をセラミックグリーンシートに深く入れると、セラミックグリーンシートをより大きく押し広げることとなり、配線基板領域の凹部の変形はより大きくなりやすいものであった。
近年は、電子装置の小型化に伴う電子部品の高密度実装化により、配線基板の凹部の大きさと電子部品の大きさとがより近いものとなってきており、配線基板の凹部の寸法を精度良く形成することが求められてきている。凹部の内壁が凹部の内側に倒れこむように変形すると、電子部品が凹部の内壁に接触してしまい、電子部品が凹部内に良好に収容されなかったり、電子部品の欠け等が発生したりしやすくなっていた。また、凹部の内壁を基準とした位置合わせも困難となっていた。
本発明は、上記従来技術の問題点に鑑み案出されたもので、その目的は、複数個取り配線基板の各配線基板領域における凹部の変形を低減させた複数個取り配線基板の製造方法を提供することにある。
本発明の複数個取り配線基板用セラミック生成形体の製造方法は、複数の配線基板領域が縦横に配置されており、前記複数の配線基板領域に凹部を有するとともに、前記凹部の周囲に前記配線基板領域内に位置する穴部が配設されたセラミック生成形体を準備する工程と、前記セラミック生成形体の前記穴部よりも外方に位置する分割溝用の切込みを形成する工程とを有することを特徴とするものである。
また、本発明の複数個取り配線基板用セラミック生成形体の製造方法は、好ましくは、前記切込みの深さは、前記凹部の深さ未満であり、前記穴部の深さは、前記切込みの深さ以上であることを特徴とするものである。
また、本発明の複数個取り配線基板用セラミック生成形体の製造方法は、好ましくは、前記切込みの深さは、前記凹部の深さ以上であり、前記穴部の深さは、前記凹部の深さ以上であることを特徴とするものである。
また、本発明の複数個取り配線基板用セラミック生成形体の製造方法は、好ましくは、前記穴部の長さは、前記凹部の長さ以上であることを特徴とするものである。
また、本発明の複数個取り配線基板用セラミック生成形体の製造方法は、好ましくは、前記穴部は、前記凹部の長さ方向に複数配設されており、前記凹部から前記配線基板領域の外縁方向において前記複数の穴のそれぞれは重なり合うように配列されているとともに、前記複数の穴の配列は前記凹部の長さ以上であることを特徴とするものである。
また、本発明の複数個取り配線基板の製造方法は、本発明の複数個取り配線基板用セラミック生成形体の製造方法により得られた前記セラミック生成形体を焼成する工程を有することを特徴とするものである。
本発明の電子部品収納用パッケージは、本発明の製造法で得られた複数個取り配線基板が前記複数の配線基板領域ごとに分割されることにより個片化されたことを特徴とするものである。
本発明の電子装置は、本発明の電子部品収納用パッケージと、該電子部品収納用パッケージに搭載された電子部品とを備えていることを特徴とするものである。
本発明の複数個取り配線基板用セラミック生成形体の製造方法によれば、複数の配線基板領域が縦横に配置されており、複数の配線基板領域に凹部を有するとともに、凹部の周囲に前記配線基板領域内に位置する穴部が配設されたセラミック生成形体を準備した後にセラミック生成形体の前記穴部よりも外方に位置する分割溝用の切込みを形成することから、切込みを形成した際の切込みから凹部の内側方向への変形は、凹部の周囲に配設された穴部により抑制されるので、凹部の内壁が凹部の内側に倒れこむように変形することを抑制することができ、凹部の内壁形状が良好な配線基板を形成することができるとともに、配線基板領域間にダミー領域を形成しないので、母基板内の配線基板の取数を低下させることなく、多数の配線基板を効率良く形成することができる。
また、好ましくは、切込みの深さは、凹部の深さ未満であり、穴部の深さは、切込みの深さ以上であることから、セラミック生成形体に切込みを形成した際の切込みから凹部の内側方向への変形は、切込みよりも深く形成された穴部、すなわち変形領域の深さよりも深い穴部により良好に抑制されるので、凹部の深さ方向の全域において内壁が凹部の内側に倒れこむように変形することをより良好に抑制することができ、凹部の形状が良好な配線基板を形成することができる。
また、好ましくは、切込みの深さは、凹部の深さ以上であり、穴部の深さは、凹部の深さ以上であることから、セラミック生成形体に切込みを形成した際の切込みから凹部の内側方向への変形のうち少なくとも穴部の深さまでの変形は、穴部により抑制されるので、穴部の深さより浅い凹部においては、その深さ方向の全域において凹部の内壁が凹部の内側に倒れこむように変形することをより良好に抑制することができ、配線基板の凹部の形状を良好なものとすることができるようになる。
また、好ましくは、穴の長さは、凹部の長さ以上であることから、切込みと凹部との間の全域において穴部が存在するので、セラミック生成形体に切込みを形成した際の切込みから凹部側への変形は、凹部の長さ方向の全域において穴部により良好に抑制され、凹部の形状がより良好な配線基板を形成することができるようになる。
また、好ましくは、穴部は、凹部の長さ方向に複数配設されており、凹部から配線基板領域の外縁方向において複数の穴部のそれぞれは重なり合うように配列されているとともに、複数の穴部の配列は凹部の長さ以上であることから、セラミック生成形体に切込みを形成した際の切込みから凹部の内側方向への変形は、凹部の長さ以上に配列された複数の穴部により良好に抑制されるので、凹部の長さ方向の全域において内壁が凹部の内側に倒れこむように変形することをより良好に抑制することができる。また、穴部は一つの長いものではないことから、穴部が形成されたことによる壁部の強度低下、特に焼成前のセラミック生成形体の壁部の強度低下を抑制し、加工時の取扱い等による変形を抑えることができるので、凹部の形状が良好な配線基板を形成することができるようになる。
本発明の複数個取り配線基板の製造方法は、本発明のセラミック生成形体の製造方法により得られた前記セラミック生成形体を焼成する工程を有することから、凹部の形状に優れた配線基板を提供することができる。
本発明の電子部品収納用パッケージは、本発明の製造方法により得られた複数個取り配線基板が複数の配線基板領域ごとに分割されることにより個片化されたものであることから、凹部の形状が良好なものとなるので、電子部品を欠け等の発生なく良好に収納することが容易な電子部品収納用パッケージとなる。
本発明の電子装置は、本発明の電子部品収納用パッケージと、電子部品収納用パッケージに搭載された電子部品とを備えていることから、電子部品が欠けの発生なく位置精度よく良好に収容された電子装置であるので、信頼性に優れた電子装置となる。
本発明の複数個取り配線基板の製造方法について説明する。図1は本発明の複数個取り配線基板の製造方法の実施の形態の一例を示す、各工程の断面図である。
図1において、1はセラミックグリーンシート、2は穴部、3は配線パターン、4は凹部、5はセラミック生成形体、6は切込み、7は配線基板領域である。
まず、複数の配線基板領域7が縦横に配置されており、複数の配線基板領域7に凹部4を有するとともに、凹部4の周囲に少なくとも一部が配線基板領域7内に位置する穴部2が配設されたセラミック生成形体5を準備する。
セラミック生成形体5の準備は、まず図1(a)に示すように、複数枚のセラミックグリーンシート1を作製する。
セラミックグリーンシート1は、セラミック粉末、有機バインダーに溶剤(有機溶剤、水等)、必要に応じて所定量の可塑剤、分散剤を加えてスラリーを得、これをPET(ポリエチレンテレフタレート)フィルム等の支持体上にドクターブレード法、リップコーター法、ダイコーダー法等により成形することによって得られる。
セラミック粉末としては、例えば、酸化アルミニウム粉末、窒化アルミニウム粉末、ガラスセラミック粉末等が挙げられ、電子装置に要求される特性に合わせて適宜選択される。
セラミックグリーンシート1に配合される有機バインダーとしては、従来よりセラミックグリーンシートに使用されているものが使用可能であり、例えばアクリル系(アクリル酸、メタクリル酸またはそれらのエステルの単独集合体または共重合体、具体的にはアクリル酸エステル共重合体、メタクリル酸エステル共重合体、アクリル酸エステル−メタクリル酸エステル共重合体等)、ポリビニルブチラール系、ポリビニルアルコール系、アクリル−スチレン系、ポリプロピレンカーボネート系、セルロース系等の単独共重合体または共重合体が挙げられる。焼成工程での分解、揮発性を考慮すると、アクリル系バインダーがより好ましい。また、有機バインダーの添加量はセラミック粉末により異なるが、焼成時に分解・除去されやすく、かつセラミック粉末が分散され、グリーンシートのハンドリング性や加工性が良好な量であればよく、セラミック粉末に対して10乃至20質量%程度が望ましい。
スラリーに含まれる溶剤は、セラミック粉末および有機バインダーを分散させ、グリーンシート成形に適した粘度のスラリーが得られるように、例えば炭化水素類、エーテル類、エステル類、ケトン類、アルコール類等の有機溶剤や水が挙げられる。これらの中で、トルエン,メチルエチルケトン,イソプロピルアルコール等の蒸発係数の高い溶剤はスラリー塗布後の乾燥工程が短時間で実施できるので好ましい。溶剤の量は、セラミック粉末に対して30乃至100質量%加えることにより、スラリーを良好に支持体上に塗布することができるような粘度、3cps乃至100cps程度となるようにすることが望ましい。
次に、図1(b)に示すように、凹部4の外周部となるセラミックグリーンシート1aの所定の位置に、金型やパンチングによる打ち抜き方法またはレーザ加工等の加工方法により凹部4となる貫通孔4aと穴部2となる貫通孔2aを形成し、また、電子部品の搭載部が形成されるセラミックグリーンシート1bに配線パターン3を形成する。
穴部2用の貫通穴2aは、図2に示すように凹部4用の貫通穴4aの周囲に配設して形成する。図2は図1(b)におけるセラミックグリーンシート1aの平面図である。
穴部2は、後述するセラミック生成形体5に分割溝用の切込み6を形成する工程において、切込み6から凹部4の内側方向への変形を抑制して、凹部4の内壁が凹部4の内側に倒れこむように変形することを抑制するものとして作用させることができる。
また、穴部2用の貫通穴2aの形状は特に制限されるものではなく、真円形状、長円形状、楕円形状等の円形状、四角形状や三角形状等の多角形状の形状に形成しておけばよい。好ましくは、円形状や角部を丸くした多角形状等の角部を有しない形状とすると、貫通穴2aは応力が集中しやすい角部を有しないので、貫通穴2aを形成したセラミックグリーンシート1aの取り扱い時に角部から亀裂が発生して貫通穴2a同士がつながることによりセラミックグリーンシート1aが破れてしまうことがなく、また後のセラミック生成形体5に分割溝用の切込み6を形成する工程において、穴部2の角部に応力が集中してセラミック生成形体5に穴部2を起点としたクラックが発生することを抑制することができる。
凹部4用の貫通孔4aおよび穴部2用の貫通孔2aを打ち抜き方法にて形成する場合、穴部2用の貫通孔2aは、凹部4用の貫通孔4aと同時に打ち抜いて形成するか、凹部4用の貫通孔4aの形成より前に形成することが好ましい。これにより、穴部2用の貫通孔2aを形成する際に凹部4用の貫通孔の形状に変形が発生することを抑制することができる。穴部2用の貫通孔2aを形成による凹部4用の貫通孔4aの形状の変形をより小さいものとするには、穴部2用の貫通孔と凹部4用の貫通孔とを同時に打ち抜いて形成するとよい。
配線パターン3は後の焼成工程を経て得られる複数個取り配線基板の配線導体となるものであり、配線パターン3には電子部品の各電極が半田バンプ等の電気的接続手段を介して接続される電極パッド、半田等の接合材を介して外部回路基板へ接続するための接続パッド、これらを接続する貫通導体となるものがある。
配線パターン3の形成は、凹部4用の貫通孔4aや穴部2用の貫通孔2aの形成と同様にしてセラミックグリーンシート1bの上面から下面にかけて貫通導体用の貫通孔を形成し、この貫通穴に貫通導体用の導体ペーストをスクリーン印刷法やプレス充填により埋め込み、貫通導体用の導体ペーストが埋め込まれた貫通孔上に電極パッドや接続パッド用の導体ペーストをスクリーン印刷法、グラビア印刷法等の印刷法により所定パターン形状で印刷することにより行なわれる。
電極パッドや接続パッド用または貫通導体用の導体ペーストは、金属材料の粉末に適当な有機バインダーと溶剤、また必要に応じてガラスや分散剤を加えて混合したものをボールミル、三本ロールミル、プラネタリーミキサー等の混練手段により均質に分散した後、溶剤を必要量添加することにより粘度を調整することにより作製される。有機バインダーや溶剤の量は印刷性や充填性等を考慮して各導体の形成に適した粘度となるように適宜調製される。
金属材料としては、タングステン(W)、モリブデン(Mo)、マンガン(Mn)、金(Au)、銀(Ag)、銅(Cu)、パラジウム(Pd)、白金(Pt)等の1種または2種以上が挙げられ、2種以上の場合は混合、合金、コーティング等のいずれの形態であっても構わない。
導体ペーストの有機バインダーとしては、従来より導体ペーストに使用されているものが使用可能であり、例えばアクリル系(アクリル酸,メタクリル酸またはそれらのエステルの単独重合体または共重合体,具体的にはアクリル酸エステル共重合体,メタクリル酸エステル共重合体,アクリル酸エステル−メタクリル酸エステル共重合体等),ポリビニルブチラ−ル系,アクリル−スチレン系,ポリプロピレンカーボネート系,セルロース系等の単独重合体または共重合体が挙げられる。焼成工程での分解、揮発性を考慮すると、アクリル系、アルキド系の有機バインダーがより好ましい。また、有機バインダーの添加量としては、金属粉末により異なるが、焼成時に分解・除去されやすく、かつ金属粉末粒子を分散できる量であればよく、金属粉末に対して外添加で5乃至20質量%程度が望ましい。
導体ペーストに用いる溶剤としては、金属粉末と有機バインダーとを良好に分散させて混合できるようなものであればよく、テルピネオールやブチルカルビトールアセテートなどが使用可能である。印刷後の形成性、乾燥性を考慮し、低沸点溶剤を用いることが好ましい。溶剤は導体粉末に対して4乃至15質量%加えられ、配線パターン3を良好に形成できる程度の粘度、電極パッドや接続パッド用の導体ペーストでは3000乃至40000cps程度、貫通導体用では15000cps乃至40000cps程度となるように調整されるとよい。
次に、図1(c)に示すように、凹部4の外周部となるセラミックグリーンシート1aと電子部品の搭載部が形成されるセラミックグリーンシート1bとを積層することにより、セラミック生成形体5を形成する。積層する工程は、電子部品の搭載部が形成されるセラミックグリーンシート1b上に凹部4の外周部となるセラミックグリーンシート1aを積層し、密着させることにより行われる。なお、密着を行う手法としては、接着成分の含まれた密着液を使用する方法、加熱によりグリーンシート中の有機バインダーに接着性を持たせて密着する方法、加圧力により密着する方法、または上記の方法を組み合わせることにより行う方法等が挙げられる。
このようにして、複数の配線基板領域7が縦横に配置されており複数の配線基板領域7に凹部4を有するとともに、凹部4の周囲に少なくとも一部が配線基板領域7に位置する穴部2が配設されたセラミック生成形体5が製作される。このようなセラミック生成形体5を準備し、後述するようにセラミック生成形体5の複数の配線基板領域7の外縁に分割溝用の切込み6を形成することから、切込みを形成した際の切込み6から凹部4の内側方向への変形は、凹部4の周囲に配設された穴部2により抑制されるので、凹部4の内壁が凹部4の内側に倒れこむように変形することを抑制することができ、凹部4の内壁形状が良好な配線基板を形成することができるとともに、配線基板領域7間にダミー領域を形成しないので、母基板内の配線基板の取数を低下させることなく、多数の配線基板を効率良く形成することができる。
なお、このような穴部2は、図3に示すように、後述する切込み6が形成される配線基板領域7の外縁と凹部4との間に位置するように形成しておけば良い。図3は図1(d)のセラミック生成形体5の平面図の一例である。すなわち、穴部2が、複数の配線基板領域7の外縁と凹部4との間に配設されていると、切込み6を形成した際の切込み6から凹部4の内側方向への変形は、複数の配線基板領域7の外縁と凹部4との間に配設された穴部2により吸収されるので、複数の配線基板領域7において凹部4の内壁が凹部4の内側に倒れこむように変形することを抑制することができ、凹部4の内壁形状が良好な配線基板を形成することができる。また、穴部2が形成されていても凹部4の外周部の厚みが従来のものと同等であるので十分な強度も有する。
また、このような穴部2は、図4に示すように、後述する切込み6が形成される配線基板領域7の外縁と重なる位置に形成しておけば良い。図4は本発明における複数個取り配線基板の製造方法において製造されたセラミック生成形体5の平面図の一例である。すなわち、穴部2が、複数の配線基板領域7の外縁に配設されていると、切込み6の形成は穴部2と重なる位置で行なわれるので、切込み6の形成により配線基板領域7の外縁から凹部4の内側方向への変形はほとんど発生せず、凹部4の内壁形状が良好な配線基板を形成することができるとともに、配線基板の外縁においても良好な形状とすることができる。この場合、切込み6の形成により配線基板領域7の外縁から凹部4の内側方向への変形を発生させないためには、穴部2の幅は、切込み6のセラミック生成形体5の表面に現れる開口部分の幅よりも幅広に形成されるのが好ましい。後述するセラミック生成形体5に切込み6を形成する工程においてセラミック生成形体5に押し込まれる切込み刃のセラミック生成形体5に押し込まれる部分の幅よりも大きい幅で形成しておけばよい。
また、図3や図4に示すように、穴部2の長さは凹部4の長さ以上であることが好ましい。これにより、切込み6と凹部4との間の全域において穴部2が存在するので、セラミック生成形体5に切込み6を形成した際の切込み6から凹部4側への変形は、凹部4の長さ方向の全域において穴部2により良好に抑制され、凹部4の形状がより良好な配線基板を形成することができるようになる。よって、穴部2の長さは凹部4の長さ以上とは単に長さが長いだけでなく、穴部2は、凹部4の長さ方向の全域において、凹部4の周囲に凹部4と重なるように配設されている。すなわち、切込み6側から凹部4の方向へ凹部4と交わる垂線を引いた場合にこの垂線と穴部2とが交わるように配置する。
このように穴部2の長さは凹部4の長さ以上とする場合の穴部2の形状は、図3に示したような細長い形状とするのが好ましい。真円形状や正方形のような形状にすると凹部4の間隔を凹部4の長さより大きいものとしなければならず、個々の配線基板領域7が不要に大きくなってしまうからである。
また、穴部2は図3に示すように凹部4と配線基板領域7の外縁(切込み6)との間に細長い形状のものを1つ配置するだけでなく、図5に示すように複数の穴部2を配置しても良い。すなわち、穴部2は、凹部4の長さ方向に複数配設されており、凹部4から配線基板領域7の外縁方向において複数の穴部2のそれぞれは重なり合うように配列されているとともに、複数の穴部2の配列は凹部4の長さ以上であることが好ましい。図5は、本発明の複数個取り配線基板の製造方法において製造されたセラミック生成形体5の平面図の一例を示すものであり、図6は、図5におけるセラミック生成形体5のA部における要部拡大平面図である。これにより、セラミック生成形体5に切込み6を形成した際の切込み6から凹部4の内側方向への変形は、凹部4の長さ以上に配列された複数の穴部2により良好に抑制されるので、凹部4の長さ方向の全域において凹部4の内壁が凹部4の内側に倒れこむように変形することをより良好に抑制することができる。また、穴部2は一つの長いものではないことから、穴部2が形成されたことによる壁部の強度低下、特に焼成前のセラミック生成形体5の壁部の強度低下を抑制し、加工時の取扱い等による変形を抑えることができるので、凹部4の形状が良好な配線基板を形成することができるようになる。
小さい穴部2が多数配列されると変形を十分に吸収することなく壁全体が変形してしまう場合があり、また隣接する穴部2間の距離が小さくなると打ち抜き加工により隣接する穴部2間にクラックが発生しやすくなる。凹部4の長さにもよるが、直線上に並んだ凹部4の長さ方向の配列数は2〜4個、凹部4から配線基板領域7の外縁方向の配列数は2個が好ましい。
また、上述の場合、複数の穴部2は、全ての穴部2を配線基板領域7の外縁と凹部4との間に配設しても良いし、配線基板領域7の外縁と凹部4との間および配線基板領域7の外縁に位置するように混在させて配設しても構わない。
また、穴部2用の貫通孔2aは凹部4の外周部となるセラミックグリーンシート1aに形成しているが、電子部品の搭載部が形成されるセラミックグリーンシート1bにも形成し、穴部2がセラミック生成形体5を貫通するようにしてもよい。
図1において、セラミック生成形体5は、凹部4の外周部となるセラミックグリーンシート1aと電子部品の搭載部が形成されるセラミックグリーンシート1bとの2枚のセラミックグリーンシートを積層することにより形成されているが、いずれも複数枚からなるものとしてもよく、すなわちセラミック生成形体5は3枚以上のセラミックグリーンシート1を積層したものであってもよい。
電子部品の搭載部が形成されるセラミックグリーンシート1bが複数枚積層されたものからなる場合、穴部2用の貫通孔2aを凹部4の外周部となるセラミックグリーンシート1aに形成しておくとともに、複数の電子部品の搭載部が形成されるセラミックグリーンシート1bのうち少なくとも最上に位置するセラミックグリーンシート1bに穴部2用の貫通孔2aを形成しておくと、セラミック生成形体5の穴部2の深さを凹部4の深さよりも深いものとして形成することができる。また、凹部4の外周部となるセラミックグリーンシート1aが複数枚積層されたものからなる場合、複数の凹部4の外周部となるセラミックグリーンシート1aのうち少なくとも最下に位置するセラミックグリーンシート1aに穴部2用の貫通孔2aを形成しなければ、穴部2の深さを凹部4の深さよりも浅いものとして形成することができる。
次に、図1(d)に示すように、セラミック生成形体5の複数の配線基板領域7の外縁に分割溝用の切込み6を形成する。
切込み6は、縦横に配置された配線基板領域7の外縁に沿ってカッター刃や金型等の切込み刃をセラミック生成形体5に押圧することにより縦横に形成することができる。切込み6は、後のセラミック生成形体5を焼成する工程において焼成されることにより、複数個取り配線基板を撓折することにより各配線基板(電子部品収納用パッケージ)に分割するための分割溝となる。撓折による分割を容易かつ正確にするために、分割溝の形状は開口部から分割溝の底部にかけて、または開口部から底部にかけてその途中からその幅が小さくなるような形状、すなわち分割溝の底部の縦断面形状がV字形となるように形成されるのが好ましいので、切込み刃は断面V字状の刃先を有するものを用いるのが好ましい。
切込み6の幅(セラミック生成形体5の表面の開口部分の幅)や深さは作製する複数個取り配線基板の材質や寸法により異なるが、通常幅は0.05〜1mm程度、深さは0.05〜2mm程度に形成される。
穴部2により切込み6を形成した際の切込み6から凹部4の内側方向への変形を抑えるためには、切込み6の深さと凹部4の深さとの関係により好ましい穴部2の深さとする。
すなわち、切込み6の深さは、凹部4の深さ未満であり、穴部2の深さは、切込み6の深さ以上であることが好ましい。これにより、セラミック生成形体5に切込み6を形成した際の切込み6から凹部4の内側方向への変形は、切込み6よりも深く形成された穴部2、すなわち変形領域の深さよりも深い穴部2により良好に抑制され、凹部4の深さ方向の全域において凹部4の内壁が凹部4の内側に倒れこむように変形することをより良好に抑制することができ、凹部4の形状が良好な配線基板を形成することができる。このときの穴部2の深さは、セラミック生成形体5および配線基板の穴部2の周囲の壁部の強度低下を抑制し、加工時のセラミック生成形体5の取扱い等による凹部4の内壁の変形を抑制するためには出来るだけ浅い方がよいので切込み6と同じ深さとするのがより好ましい。
また、切込み6の深さは、凹部4の深さ以上であり、穴部2の深さは、凹部4の深さ以上であることが好ましい。図7は、この製造方法により製作された複数個取り配線基板の断面図の一例を示すものである。これにより、セラミック生成形体5に切込み6を形成した際の切込み6から凹部4の内側方向への変形のうち少なくとも穴部2の深さまでの変形は、穴部2により抑制されるので、穴部2の深さより浅い凹部4においては、その深さ方向の全域において凹部4の内壁が凹部4の内側に倒れこむように変形することをより良好に抑制することができ、配線基板の凹部4の形状を良好なものとすることができるようになる。このときの穴部2の深さは、上記と同じ理由で凹部4の深さと同じ深さとするのがより好ましい。
また、複数個取り配線基板の分割性を良好なものとするとともに取り扱い時の不用意な割れを抑えるために、分割溝用の切込み6は縦方向と横方向とで深さや幅が異なるものとしても構わないし、1つの切込み6において両端部と中央部とで深さや幅が異なるものとしてもよい。
また、複数の配線基板領域7が縦横に配置された中央部の外周部にはダミー領域を形成するのが好ましい。ダミー領域は、複数個取り配線基板の製造や搬送等を容易とするための領域であり、このダミー領域を用いてセラミック生成形体5や複数個取り配線基板の加工時や搬送時の位置決め、固定等を行うことができる。このときの切込み6の両端部はダミー領域の配線基板領域7の外縁とセラミック生成形体5の外縁の間に位置するように形成すると、複数個取り基板の搬送時等に外部から加わる力により不用意に割れてしまうことを防止することができるのでよい。
そして、切込み6が形成されたセラミック生成形体5を焼成することにより複数個取り配線基板が製作される。焼成する工程は、有機成分の除去とセラミック粉末の焼結とから成る。有機成分の除去は、約100〜1200℃の温度範囲でセラミック生成形体5を加熱することによって行い、有機成分を分解、揮発させ、焼結温度はセラミック組成により異なり、約800〜1800℃の範囲内で行う。例えば、セラミックグリーンシート1のセラミック粉末が酸化アルミニウム粉末からなる場合は、約1500〜1600℃の温度で焼結が行われ、セラミックグリーンシート1のセラミック粉末がガラスセラミック粉末からなる場合は、約800〜1000℃の温度で焼結が行われる。
焼成雰囲気はセラミック粉末や導体材料により異なり、還元雰囲気中、非酸化性雰囲気中等で行われ、有機成分の除去を効果的に行うために水蒸気等を含ませても良い。例えば、セラミックグリーンシート1のセラミック粉末が酸化アルミニウム粉末からなり、配線パターン3がタングステンからなる場合は、窒素と水素からなる還元雰囲気中で行われ、セラミックグリーンシート1のセラミック粉末がガラスセラミック粉末からなり、配線パターン3が銅からなる場合は、窒素からなる非酸化性雰囲気中で行われる。
焼成後の複数個取り配線基板の表面に露出した配線パターン3の表面には、配線パターン3の腐食防止、電子部品と配線パターン3との接続、配線基板と外部回路基板との接合を強固なものとするために、NiやAu等のめっきを施しておくことが好ましい。
本発明の電子部品収納用パッケージは、上記のような本発明の製造方法により得られた複数個取り配線基板が複数の配線基板領域7ごとに分割されることにより個片化されたものである。このことから、凹部4の形状が良好な電子部品収納用パッケージとなるので、電子部品を欠け等の発生なく良好に収納することが容易なものとなる。複数個取り配線基板の分割は、分割溝に沿って撓折することにより行なわれる。
本発明の電子装置は、本発明の電子部品収納用パッケージと、電子部品収納用パッケージに搭載された電子部品とを備えている。この構成により、電子部品収納用パッケージの凹部4内に電子部品が欠けの発生なく位置精度よく良好に収容された、信頼性に優れた電子装置となる。
電子部品は、ICチップやLSIチップ等の半導体素子、水晶振動子や圧電振動子等の圧電素子、各種センサ等である。電子部品がフリップチップ型の半導体素子である場合には、はんだバンプや金バンプ、または導電性樹脂(異方性導電樹脂等)を介して、半導体素子の電極と配線層2とが電気的に接続される。また、電子部品がワイヤボンディング型の半導体素子である場合には、ガラス、樹脂、ろう材を介して半導体素子の基板面(裏面)と基体1とが接合され、ボンディングワイヤを介して半導体素子の電極と配線パターン3とが電気的に接続される。また、電子部品が圧電素子である場合には、導電性樹脂を介して、圧電素子の電極と配線パターン3とが電気的に接続される。そして、電子部品が金属やセラミックスから成る蓋体あるいはポッティング樹脂で覆われて気密封止される。
なお、複数個取り配線基板を分割して個々の電子部品収納用パッケージとしてから電子部品を搭載してもよいし、複数個取り配線基板の複数の配線基板領域7のそれぞれに電子部品を搭載し必要に応じて封止した後に分割することにより電子部品収納用パッケージに電子部品が搭載された電子装置としてもよい。複数個取り基板に電子部品を搭載する方が効率が良いので好ましい。
本発明は、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、図1の複数個取り配線基板の製造方法において、切込み6は、セラミック生成形体5の上面にのみ形成しているが、セラミック生成形体5の上面および下面の両面に切込み6を形成しても構わない。これにより、厚みが厚い場合でも分割性の良好な複数個取り配線基板を製造することができる。また、凹部4もセラミック生成形体5の上面および下面の両面に形成しても構わない。これにより、小面積に高密度に電子部品を搭載することのできる電子部品収納用パッケージを製造することができる。なお、凹部4が上面および下面の両面に形成され、セラミック生成形体5の上面と下面との両面に切込み6を形成する場合は、穴部2も同様に両面に形成する。また、凹部4の壁部の幅が十分に大きい場合には凹部4の内壁には変形が発生しにくくなるので、穴部2は必ずしも凹部4の周囲の4辺方向全てに配列する必要はなく、必要に応じて凹部4の周囲の1辺方向や2辺方向、または3辺方向のみに配列されているものであっても構わない。
本発明の複数個取り配線基板の製造方法の実施の形態の一例を示す、各工程の断面図である。 図1(b)におけるセラミックグリーンシート1aの平面図である。 本発明の複数個取り配線基板の製造方法において製造されたセラミック生成形体の実施の形態の例を示す平面図である。 本発明の複数個取り配線基板の製造方法において製造されたセラミック生成形体の参考例を示す平面図である。 本発明の複数個取り配線基板の製造方法において製造されたセラミック生成形体の実施の形態の例を示す平面図である。 図5に示すセラミック生成形体のA部における要部拡大平面図である。 本発明の複数個取り配線基板の製造方法において製造されたセラミック生成形体の実施の形態の例を示す断面図である。
符号の説明
1・・・セラミックグリーンシート
1a・・・凹部4の外周部となるセラミックグリーンシート
1b・・・電子部品の搭載部が形成されるセラミックグリーンシート
2・・・穴部
2a・・・穴部用の貫通穴
3・・・配線パターン
4・・・凹部
4a・・・凹部用の貫通穴
5・・・セラミック生成形体
6・・・切込み
7・・・配線基板領域

Claims (8)

  1. 複数の配線基板領域が縦横に配置されており、前記複数の配線基板領域に凹部を有するとともに、前記凹部の周囲に前記配線基板領域内に位置する穴部が配設されたセラミック生成形体を準備する工程と、前記セラミック生成形体の前記穴部よりも外方に位置する分割溝用の切込みを形成する工程とを有することを特徴とする複数個取り配線基板用セラミック生成形体の製造方法。
  2. 前記切込みの深さは、前記凹部の深さ未満であり、前記穴部の深さは、前記切込みの深さ以上であることを特徴とする請求項1記載の複数個取り配線基板用セラミック生成形体の製造方法。
  3. 前記切込みの深さは、前記凹部の深さ以上であり、前記穴部の深さは、前記凹部の深さ以上であることを特徴とする請求項1記載の複数個取り配線基板用セラミック生成形体の製造方法。
  4. 前記穴部の長さは、前記凹部の長さ以上であることを特徴とする請求項1乃至請求項のいずれかに記載の複数個取り配線基板用セラミック生成形体の製造方法。
  5. 前記穴部は、前記凹部の長さ方向に複数配設されており、前記凹部から前記配線基板領域の外縁方向において前記複数の穴部のそれぞれは重なり合うように配列されているとともに、前記複数の穴部の配列は前記凹部の長さ以上であることを特徴とする請求項1乃至請求項のいずれかに記載の複数個取り配線基板用セラミック生成形体の製造方法。
  6. 請求項1乃至請求項のいずれかに記載の製造方法により得られた前記セラミック生成形体を焼成する工程を有することを特徴とする複数個取り配線基板の製造方法。
  7. 請求項記載の製造方法により得られた複数個取り配線基板が前記複数の配線基板領域ごとに分割されることにより個片化されたことを特徴とする電子部品収納用パッケージ。
  8. 請求項記載の電子部品収納用パッケージと、該電子部品収納用パッケージに搭載された電子部品とを備えていることを特徴とする電子装置。
JP2006050958A 2006-02-27 2006-02-27 複数個取り配線基板用セラミック生成形体の製造方法、複数個取り配線基板の製造方法、電子部品収納用パッケージおよび電子装置 Expired - Fee Related JP4936743B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006050958A JP4936743B2 (ja) 2006-02-27 2006-02-27 複数個取り配線基板用セラミック生成形体の製造方法、複数個取り配線基板の製造方法、電子部品収納用パッケージおよび電子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006050958A JP4936743B2 (ja) 2006-02-27 2006-02-27 複数個取り配線基板用セラミック生成形体の製造方法、複数個取り配線基板の製造方法、電子部品収納用パッケージおよび電子装置

Publications (2)

Publication Number Publication Date
JP2007234656A JP2007234656A (ja) 2007-09-13
JP4936743B2 true JP4936743B2 (ja) 2012-05-23

Family

ID=38554978

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006050958A Expired - Fee Related JP4936743B2 (ja) 2006-02-27 2006-02-27 複数個取り配線基板用セラミック生成形体の製造方法、複数個取り配線基板の製造方法、電子部品収納用パッケージおよび電子装置

Country Status (1)

Country Link
JP (1) JP4936743B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5247415B2 (ja) * 2008-12-24 2013-07-24 京セラ株式会社 多数個取り配線基板および配線基板ならびに電子装置
CN113764288A (zh) * 2021-08-02 2021-12-07 苏州通富超威半导体有限公司 一种芯片封装方法及封装结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4605945B2 (ja) * 2001-06-28 2011-01-05 京セラ株式会社 多数個取り配線基板、電子装置の製造方法
JP2004119889A (ja) * 2002-09-27 2004-04-15 Kyocera Corp セラミックス基板
JP2004349564A (ja) * 2003-05-23 2004-12-09 Kyocera Corp 多数個取り配線基板
JP4458974B2 (ja) * 2004-07-28 2010-04-28 京セラ株式会社 多数個取り配線基板
JP3876259B2 (ja) * 2004-08-04 2007-01-31 日本特殊陶業株式会社 セラミック基板の製造方法

Also Published As

Publication number Publication date
JP2007234656A (ja) 2007-09-13

Similar Documents

Publication Publication Date Title
JP4936743B2 (ja) 複数個取り配線基板用セラミック生成形体の製造方法、複数個取り配線基板の製造方法、電子部品収納用パッケージおよび電子装置
JP2007318035A (ja) 多数個取り配線基板、電子部品収納用パッケージおよび電子装置
JP2009266992A (ja) 多数個取り配線基板および配線基板ならびに電子装置
JP4511311B2 (ja) 多数個取り配線基板および電子装置
JP4822921B2 (ja) セラミック基板、電子部品収納用パッケージ、電子装置、およびこれらの製造方法
JP2010177252A (ja) 電子部品搭載用基板および電子装置ならびに電子部品搭載用基板の製造方法
JP2004343072A (ja) 多数個取り配線基板
JP3427031B2 (ja) 配線基板用多数個取り配列基板の製造方法
JP5517840B2 (ja) グリーンシート積層体の製造方法および絶縁基板の製造方法
JP4458999B2 (ja) 多数個取り配線基板、電子部品収納用パッケージおよび電子装置
JP4812516B2 (ja) 複数個取り配線基板
JP4991190B2 (ja) 配線基板、多数個取り配線基板、電子部品収納用パッケージおよび電子装置
JP5574848B2 (ja) 多数個取り配線基板
JP4693676B2 (ja) 電子部品搭載用基板の製造方法
JP4428883B2 (ja) 多数個取りセラミック配線基板
JP4606303B2 (ja) 多数個取り配線基板、電子装置の製造方法
JP4057960B2 (ja) 多数個取り配線基板
JP4646825B2 (ja) 多数個取り配線基板
JP5869234B2 (ja) 配線基板の製造方法および配線基板
JP6258679B2 (ja) 配線基板および電子装置
JP5653323B2 (ja) 成形体および多数個取り配線基板
JP2012023445A (ja) 圧電素子収納用パッケージおよびその製造方法
JP2005159083A (ja) 多数個取り配線基板
JP2004356353A (ja) 多数個取り配線基板
JP2012244050A (ja) 多数個取り配線基板の製造方法、多数個取り配線基板および配線基板ならびに電子装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080818

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110411

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110426

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110623

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120221

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4936743

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees