JP4918874B2 - クロック信号供給回路 - Google Patents

Description

この発明は、半導体集積回路装置の起動時に、クロック信号が安定した後に内部回路にクロック信号を供給するようにしたクロック信号供給回路に関するものである。
半導体集積回路装置では、クロック信号発生回路から供給されるクロック信号に基づいて内部回路が動作する。このような半導体集積回路装置では、起動時にクロック信号発生回路から出力されるクロック信号が安定した後に、当該クロック信号を内部回路に供給するクロック信号供給回路が備えられている。そして、クロック信号供給回路では内部回路に安定したクロック信号を速やかに供給することが必要となっている。

半導体集積回路装置では、水晶発振器を使用したクロック信号発生回路からクロック信号供給回路を経て内部回路にクロック信号が供給され、内部回路はそのクロック信号に基づいて動作する。

また、半導体集積回路装置の起動時には、電源の供給に基づいて各種設定の初期化が行われ、次いでクロック信号発生回路から出力される原クロック信号が安定化した後に、クロック信号供給回路から内部回路にクロック信号が供給される。このようなクロック信号供給回路の従来例を図４（ａ）に従って説明する。

端子Ｘ０，Ｘ１には電源の供給に基づいてクロック信号発生回路から逆相の原クロック信号ＣＬＫＸ，バーＣＬＫＸが入力される。原クロック信号ＣＬＫＸはヒステリシスインバータ回路１に入力され、原クロック信号バーＣＬＫＸはＮＡＮＤ回路２に入力される。また、インバータ回路３及び転送ゲート４は、端子Ｘ１を出力端子として使用する場合に動作するものであり、原クロック信号ＣＬＫＸ，バーＣＬＫＸが入力される場合には動作しない。

ヒステリシスインバータ回路１から出力される原クロック信号ＣＬＫＸは、フリップフロップ回路で構成されるレジスタ回路５に入力される。そして、レジスタ回路５は原クロック信号ＣＬＫＸの入力に基づいてその原クロック信号ＣＬＫＸを２分周したクロック信号ＣＬＫを出力信号Ｑとしてカウンタ６及びクロック制御部７に出力する。

カウンタ６は、レジスタ回路５の出力信号Ｑのパルス数をカウントする１６ビットのカウンタで構成され、カウント数が２¹となるとＨレベルとなる出力信号OS11をセレクタ８に出力する。同様に、カウント数が２¹⁰になるとＨレベルとなる出力信号OS10をセレクタ８に出力し、カウント数が２¹⁴になるとＨレベルとなる出力信号OS00をセレクタ８に出力し、カウント数が２¹⁶なるとＨレベルとなる出力信号OS01をセレクタ８に出力する。そして、セレクタ８はレジスタ回路９ａ，９ｂから出力される選択信号ＳＬ１，ＳＬ２に基づいてカウンタ６の出力信号OS11〜OS00のいずれかを選択して、出力信号Ｘとしてレジスタ回路１０に出力する。

レジスタ回路９ａ，９ｂには、ＣＰＵ１１からバス１２を介して供給されるデータＤが格納され、そのデータＤが選択信号ＳＬ１，ＳＬ２としてセレクタ８に出力される。従って、例えば選択信号ＳＬ１，ＳＬ２が「１１」となれば、セレクタ８はカウンタ６の出力信号OS11を選択してレジスタ回路１０に出力する。また、選択信号ＳＬ１，ＳＬ２が「００」となれば、セレクタ８はカウンタ６の出力信号OS00を選択してレジスタ回路１０に出力する。

このクロック信号供給回路が搭載される半導体集積回路装置の起動時あるいはリセット動作時には、レジスタ回路５，９ａ，９ｂにはリセット信号ＲＳＴが入力される。そして、リセット信号ＲＳＴがＬレベルとなると、レジスタ回路９ａ，９ｂに格納されたデータＤは０にリセットされ、レジスタ回路５の出力信号ＱはＬレベルにリセットされる。

レジスタ回路１０にはセレクタ８の出力信号Ｘがイネーブル信号ＥＮとして入力される。そして、レジスタ回路１０はイネーブル信号ＥＮがＨレベルとなると、出力信号ＱをＨレベルにラッチしてクロック制御部７に出力する。

クロック制御部７は、レジスタ回路１０の出力信号ＱがＨレベルとなると、レジスタ回路５から出力信号Ｑとして出力されるクロック信号ＣＬＫをＣＰＵ１１に供給する。そして、クロック制御部７から出力されるＬレベルのクリア信号によりレジスタ１０の出力信号がＬレベルにリセットされる。

このようなクロック信号供給回路では、起動時にリセット信号ＲＳＴによりレジスタ回路９ａ，９ｂから出力される選択信号ＳＬ１，ＳＬ２がともにＬレベル、すなわち「００」となる。

すると、セレクタ８はカウンタ６の出力信号OS00を選択してレジスタ回路１０に出力する。従って、起動時にはレジスタ回路５から出力されるクロック信号ＣＬＫを２¹⁴パルス分カウントした後にクロック制御部７からクロック信号ＣＬＫがＣＰＵ１１に供給される。

このような動作により、図４（ｂ）に示すように、半導体集積回路装置の起動時に、クロック信号発生回路から出力される原クロック信号ＣＬＫＸが安定するまでの待ち時間Ｔが経過した後に、原クロック信号ＣＬＫＸから生成されるクロック信号ＣＬＫがＣＰＵ１１に供給される。

図５は、カウンタ６で設定される待ち時間Ｔの一例を示す。選択信号ＳＬ１，ＳＬ２が「００」となると、待ち時間Ｔはクロック信号ＣＬＫの周期をｔとしたとき、Ｔ＝ｔ×２¹⁴となり、原クロック信号ＣＬＫＸが４ＭＨｚである場合には、待ち時間Ｔは８．２ｍｓｅｃとなる。

同様に、選択信号ＳＬ１，ＳＬ２が「０１」となると、待ち時間ＴはＴ＝ｔ×２¹⁶となって３２．８ｍｓｅｃとなり、選択信号ＳＬ１，ＳＬ２が「１０」となると、待ち時間ＴはＴ＝ｔ×２¹⁰となって５１２μｓｅｃとなり、選択信号ＳＬ１，ＳＬ２が「１１」となると、待ち時間ＴはＴ＝ｔ×２¹となって１．０μｓｅｃとなる。

従って、上記クロック信号供給回路では、起動時に選択信号ＳＬ１，ＳＬ２が「００」にリセットされるため、待ち時間Ｔは８．２ｍｓｅｃとなる。
また、起動後はＣＰＵ１１からレジスタ回路９ａ，９ｂにデータを書き込み可能である。従って、起動後にＣＰＵ１１及び内部回路の動作をリセットする場合には、設定されたデータに基づいてレジスタ回路９ａ，９ｂから出力される選択信号ＳＬ１，ＳＬ２により、セレクタ８で選択するカウンタ６の出力信号OS00〜OS11を変更して、待ち時間Ｔを変更することが可能である。

半導体集積回路装置の動作試験時には、当該半導体集積回路装置に搭載されるフリップフロップ回路等のデータ保持回路を直列に接続したスキャンチェーンを構成し、各データ保持回路をシフトレジスタとして動作させて、各データ保持回路が正常に動作するか否かを判定するスキャンシフトテストが行われる。

図６は、スキャンチェーンの一例を示す。スキャンチェーンは、フリップフロップ回路等のレジスタ回路１３ａ〜１３ｃのスキャンアウト端子ＳＯが、チップ上で近い位置にレイアウトされるレジスタ回路のスキャンイン端子ＳＩに接続されて、直列に接続される。図６では３つのレジスタ回路１３ａ〜１３ｃを示すが、実際には数千段のレジスタ回路が直列に接続される。

各レジスタ回路１３ａ〜１３ｃには、スキャンモード時にスキャンモード信号ＳＣＡＮＭＤが入力される。また、スキャンモード時にはセレクタ１４を介してスキャンクロックＳＣＡＮＣＫが入力され、通常モードではセレクタ１４を介して通常クロックＣＬＫＰが入力される。

また、各レジスタ回路１３ａ〜１３ｃにはリセット信号ＲＳＴがインバータ回路１５を介して入力され、そのリセット信号ＲＳＴがＨレベルとなると、各レジスタ回路１３ａ〜１３ｃに格納されているデータが例えば０にリセットされる。各レジスタ回路１３ａ〜１３ｃの入力端子Ｄ及び出力端子Ｑは、通常モードで使用される端子である。

このように構成されたスキャンチェーンでは、スキャンモード時に先頭のレジスタ回路１３ａのスキャンイン端子ＳＩに入力されたスキャンデータＳＩＮがスキャンクロック信号ＳＣＡＮＣＫに基づいて順次転送される。そして、最終段のレジスタ回路から出力されるスキャンデータＳＯＵＴが入力されたスキャンデータＳＩＮと一致すれば、すべてのレジスタ回路が正常に動作していることが確認可能となる。
特開平４−３６２７１９号公報

図４に示すクロック信号供給回路では、起動時にレジスタ回路９ａ，９ｂから出力される選択信号ＳＬ１，ＳＬ２が「００」にリセットされるため、待ち時間Ｔはカウンタ６の出力信号OS00がＨレベルとなるまでの時間、すなわち原クロック信号ＣＬＫＸが４ＭＨｚのとき、８．２ｍｓｅｃに固定される。

一方、原クロック信号ＣＬＫＸを生成するクロック信号発生回路をユーザーが選択して使用するような場合には、クロック信号発生回路を構成する水晶発振器の特性の相違により、待ち時間Ｔを短縮可能となる場合がある。

しかし、上記クロック信号供給回路では待ち時間Ｔが固定されているため、クロック信号発生回路の特性に対し、無用に長い待ち時間Ｔが設定されることがあるという問題点がある。

特許文献１には、動作用クロックについて所定の発振安定待ち時間を得るようにした発振安定待ち回路が開示されているが、レジスタに格納されたデータに基づいて、起動時に所要の待ち時間を設定するような構成は開示されていない。

この発明の目的は、クロック信号が安定するまでの待ち時間を設定するレジスタの初期値を任意に変更可能としたクロック信号供給回路を提供することにある。

上記目的は、原クロック信号の供給に基づいて内部回路にクロック信号を供給するクロック制御部と、起動時に原クロック信号が安定化するまで前記クロック信号の内部回路への供給を待機させる複数の待ち時間を設定する待ち時間設定信号生成部と、前記待ち時間設定信号生成部で生成された待ち時間設定信号のいずれかを選択して前記クロック制御部に出力する待ち時間設定部とを備えたクロック信号供給回路において、前記待ち時間設定部は、起動時の初期値に基づいて、前記待ち時間設定信号を選択するための選択信号を出力するデータ保持回路と、前記選択信号に基づいて前記待ち時間設定信号を選択する選択回路と、前記データ保持回路の初期値を任意に設定可能とする初期値設定回路とを備え、前記データ保持回路は、スキャンシフト回路上に配設したレジスタ回路で構成し、前記初期値設定回路は、前記レジスタ回路に対しスキャンシフト回路を介して前記選択信号を生成するための初期値を転送する転送制御部を備えたクロック信号供給回路により達成される。

本発明によれば、クロック信号が安定するまでの待ち時間を設定するレジスタの初期値を任意に変更可能としたクロック信号供給回路を提供することができる。

以下、この発明を具体化した一実施の形態を図面に従って説明する。この実施の形態は、起動時に原クロック信号が安定するまでの待ち時間を任意に設定可能とするものであり、クロック信号供給回路は図４に示す従来例と同一である。

そして、図４において、カウンタ６は起動時に原クロック信号ＣＬＫＸが安定するまで、ＣＰＵ１１へのクロック信号ＣＬＫの供給を待機させる待ち時間を設定する待ち時間設定信号生成部であり、レジスタ回路（データ保持回路）９ａ，９ｂ及びセレクタ（選択回路）８は、待ち時間設定信号を選択してクロック制御部７に出力する待ち時間設定部である。

図１は、スキャンシフトテストを行うスキャンシフト回路を示す。同図において、レジスタ回路９ａ，９ｂは、図４におけるレジスタ回路９ａ，９ｂであり、スキャンチェーンの先頭に接続されて、レジスタ９ａにスキャンデータＳＩＮが入力される。また、レジスタ（転送モード設定部、転送モード設定信号生成部）２１、セレクタ（クロック信号供給部）２３、ＯＲ回路（クロック信号供給部）２２、ＮＯＲ回路（リセットマスク部）２４、ＯＲ回路（リセットマスク部）２５は、レジスタ回路９ａ，９ｂに任意の初期値を設定する初期値設定回路若しくは転送制御部として動作する。

レジスタ２１には外部から切り替え信号ＣＨＡＮＧＥがデータとして入力され、原クロック信号バーＣＬＫＸがクロック信号ＣＫとして入力される。そして、レジスタ２１は原クロック信号バーＣＬＫＸがＬレベルであるとき、切り替え信号ＣＨＡＮＧＥをラッチしてＯＲ回路２２に出力する。

前記ＯＲ回路２２にはスキャンモード信号ＳＣＡＮＭＤが入力され、そのＯＲ回路２２の出力信号はセレクタ２３に選択信号として入力されるとともに、前記レジスタ回路９ａ，９ｂを含むスキャンチェーンを構成するすべてのレジスタ回路にスキャンモードを設定する入力信号Ｓとして入力される。そして、各レジスタ回路９ａ，９ｂではＨレベルの入力信号Ｓが入力されると、スキャンイン端子ＳＩに入力されているスキャンデータＳＩＮをラッチしてスキャンアウト端子ＳＯから出力する状態となる。

前記セレクタ２３には、スキャンモード時に外部からスキャンクロックＳＣＡＮＣＫが入力されるとともに、通常モード時にはＣＰＵ１１から供給される通常クロックＣＬＫＰが入力される。そして、セレクタ２３は、前記ＯＲ回路２２の出力信号に基づいて、スキャンモード時にはスキャンクロックＳＣＡＮＣＫを前記各レジスタ回路９ａ，９ｂにクロック信号ＣＫとして出力し、通常モード時には通常クロックＣＬＫＰをクロック信号ＣＫとして出力する。

前記レジスタ回路２１にはリセットマスク信号ＲＳＴＭＡＳＫがクリア信号ＣＬとして入力される。そして、リセットマスク信号ＲＳＴＭＡＳＫがＬレベルとなると、レジスタ回路２１の出力信号ＱがＬレベルすなわち０にリセットされる。

前記リセット信号ＲＳＴはＮＯＲ回路２４に入力され、そのＮＯＲ回路２４にはリセットマスク信号ＲＳＴＭＡＳＫが入力される。
前記ＮＯＲ回路２４の出力信号はＯＲ回路２５に入力され、そのＯＲ回路２５にはリセットマスク信号ＲＳＴＭＡＳＫが入力される。そして、ＯＲ回路２５の出力信号は各レジスタ９ａ，９ｂにクリア信号ＣＬとして入力される。各レジスタ回路９ａ，９ｂは、クリア信号ＣＬがＬレベルとなると、出力信号ＱをＬレベルすなわち０にリセットする。

図２は、前記ＮＯＲ回路２４及びＯＲ回路２５の動作によるクリア信号ＣＬの状態を示す。同図に示すように、リセット信号ＲＳＴがＨレベルとなり、リセットマスク信号ＲＳＴＭＡＳＫがＬレベルとなるときに限り、クリア信号ＣＬはＬレベルとなる。

次に、上記のように構成されたスキャンシフト回路で、レジスタ回路９ａ，９ｂに初期値を設定する動作を図３に従って説明する。
Ｈレベルのリセット信号ＲＳＴとともに、Ｈレベルのリセットマスク信号ＲＳＴＭＡＳＫが入力される状態でＨレベルの切り替え信号ＣＨＡＮＧＥが入力されると、レジスタ回路２１の出力信号ＱはＬレベルの原クロック信号バーＣＬＫＸに基づいて、Ｈレベルとなる。すると、ＯＲ回路２２の出力信号がＨレベルとなり、レジスタ回路９ａ，９ｂはスキャンモードとなる。

この状態で、ＨレベルのスキャンデータＳＩＮが供給されるとともに、スキャンクロックＳＣＡＮＣＫがセレクタ２３を介してレジスタ回路９ａ，９ｂに入力されると、スキャンクロックＳＣＡＮＣＫの最初の立ち上がりに基づいてレジスタ回路９ａにはＨレベルのデータＳＯ１がラッチされる。

次いで、スキャンデータＳＩＮがＬレベルに切り替えられると、スキャンクロックＳＣＡＮＣＫの次の立ち上がりに基づいてレジスタ回路９ａのラッチデータＳＯ１がレジスタ回路９ｂにラッチされ、レジスタ回路９ａのラッチデータＳＯ１はＬレベルとなる。

次いで、切り替え信号ＣＨＡＮＧＥをＬレベルとすると、レジスタ回路２１の出力信号ＱがＬレベルとなり、ＯＲ回路２２の出力信号がＬレベルとなってレジスタ回路９ａ，９ｂのスキャンモードが解除され、スキャンデータの転送が終了する。

この結果、レジスタ回路９ａには０のデータＳＯ１が初期値として格納され、レジスタ９ｂには１のデータＳＯ２が初期値として格納される。このデータＳＯ１，ＳＯ２は、スキャンデータＳＩＮを調整することにより任意に設定可能である。

また、上記のようなスキャンシフト回路でスキャンシフトテストを行なう場合には、リセット信号ＲＳＴ及びリセットマスク信号ＲＳＴＭＡＳＫをＬレベルとすれば、ＯＲ回路２５の出力信号はＨレベルとなるため、レジスタ回路９ａ，９ｂ及び他のレジスタのクリア動作は解除された状態となる。

この状態で、スキャンモード信号ＳＣＡＮＭＤ信号がＨレベルとなると、ＯＲ回路２２の出力信号がＨレベルとなって各レジスタ回路にスキャンモードが設定される。そして、各レジスタ回路にスキャンクロック信号ＳＣＡＮＣＫが供給され、スキャンデータＳＩＮが先頭のレジスタ回路９ａに供給されると、そのスキャンデータがスキャンクロック信号ＳＣＡＮＣＫに同期して順次転送される。

また、各レジスタ回路の格納値をリセットする場合には、リセット信号ＲＳＴをＨレベルとし、リセットマスク信号ＲＳＴＭＡＳＫをＬレベルとすれば、ＯＲ回路２５の出力信号がＬレベルとなるため、各レジスタ回路の格納値が例えば０にリセットされる。

上記のようなスキャンシフト回路及びクロック信号供給回路を備えた半導体集積回路装置では、動作試験時にスキャンシフトテストが行われ、スキャンシフトテストの終了後に各レジスタの格納値が０にリセットされ、すべての動作試験の終了後に出荷される。

出荷後に、ユーザーはクロック信号供給回路で設定される待ち時間Ｔをクロック信号発生回路の特性に合わせて設定可能である。
すなわち、半導体集積回路装置に電源を供給した後、スキャンシフトテスト回路で図３に示す動作を行わせ、例えばレジスタ回路９ａの初期値を０とし、レジスタ回路９ｂの初期値を１とする。この動作は、スキャンクロック信号ＳＣＡＮＣＫのほぼ２周期分の時間で終了する。

次いで、クロック信号供給回路の初期設定に移行する。このとき、リセットマスク信号ＲＳＴＭＡＳＫはＨレベルに維持され、各レジスタ回路の格納値はリセットされない状態である。

そして、レジスタ回路９ａ，９ｂに上記のようなデータＳＯ１，ＳＯ２が初期設定されていると、クロック信号供給回路のセレクタ８ではカウンタ６の出力信号OS10を選択してレジスタ回路１０に出力する。従って、この状態では図５に示す条件において待ち時間Ｔは５１２μｓｅｃとなる。

そして、待ち時間Ｔが経過すると、クロック制御部７からＣＰＵ１１にクロック信号ＣＬＫが供給され、ＣＰＵ１１の通常動作が開始される。このとき、リセットマスク信号ＲＳＴＭＡＳＫはＬレベルとなり、通常動作に先立ってリセット信号ＲＳＴがＨレベルとなると、ＯＲ回路２５の出力信号がクリア信号ＣＬとして供給されるすべてのレジスタ回路の格納値がリセットされる。

上記のように構成されたスキャンシフト回路及びクロック信号供給回路を備えた半導体集積回路装置では、次に示す作用効果を得ることができる。
（１）電源の投入から原クロック信号が安定するまでＣＰＵへのクロック信号の供給を待機状態とする待ち時間Ｔを、あらかじめ設定された複数の待ち時間の中から選択することができる。従って、クロック信号発生回路の特性に見合った待ち時間Ｔを設定することができる。
（２）クロック信号供給回路で待ち時間Ｔを設定するためのレジスタ回路９ａ，９ｂの初期設定値を任意に設定することができる。そして、レジスタ回路９ａ，９ｂの初期設定値でカウンタ６の出力信号OS00〜OS11を選択することにより、待ち時間Ｔを選択することができる。
（３）待ち時間Ｔを設定するためのレジスタ回路９ａ，９ｂの初期設定値をスキャンシフト回路上でのスキャンシフト動作により設定することができる。
（４）待ち時間Ｔを設定するためのレジスタ回路９ａ，９ｂを、スキャンシフト回路の先頭に位置させたので、スキャンクロック信号ＳＣＡＮＣＫの２周期分の時間でレジスタ回路９ａ，９ｂの初期値設定を完了することができる。従って、待ち時間Ｔに比して、レジスタ回路９ａ，９ｂの初期設定に要する時間は極めて短いので、電源の投入に続いてレジスタ回路９ａ，９ｂに初期値の設定を行い、次いでクロック供給回路で待ち時間Ｔの設定動作を行っても、ＣＰＵ１１にクロック信号ＣＬＫの供給が開始されるまでの時間を遅延させることはない。

上記実施の形態は、以下の態様で実施してもよい。
・レジスタ回路９ａ，９ｂはスキャンシフト回路の先頭でなくてもよい。この場合には、先頭のレジスタ回路からレジスタ回路９ａ，９ｂまで初期値を順次転送する必要があるため、初期値を設定するために要する時間が長くなる。
・レジスタ回路９ａ，９ｂに初期値を設定するためのスキャンデータＳＩＮを外部から供給するのではなく、あらかじめ複数パターンのスキャンデータＳＩＮを半導体集積改装置上に保持し、それらのいずれかを選択して供給するようにしてもよい。
・スキャンチェーン上のレジスタ回路に、待ち時間の設定のための初期値以外のモード設定信号等の初期値を設定することもできる。
・スキャンチェーン上のすべてのレジスタ回路に任意の初期値を設定して、ＣＰＵへのクロック信号の供給開始時に直ちに任意のモードでの動作を開始させるようにすることもできる。

一実施の形態のスキャンシフト回路を示す回路図である。 スキャンシフト回路の動作を示す説明図である。 初期値設定時のスキャンシフト回路の動作を示すタイミング波形図である。 （ａ）はクロック信号供給回路を示すブロック図、（ｂ）は待ち時間を示す説明図である。 レジスタ回路で設定される待ち時間の条件を示す説明図である。 従来のスキャンシフト回路を示す回路図である。

符号の説明

６ 待ち時間設定信号生成部（カウンタ）
７ クロック制御部
８ 待ち時間設定部（選択回路、セレクタ）
９ａ，９ｂ 待ち時間設定部（データ保持回路、レジスタ回路）
２１ 初期値設定回路（レジスタ）
２２ 初期値設定回路（ＯＲ回路）
２３ 初期値設定回路（セレクタ）
２４ 初期値設定回路（ＮＯＲ回路）
２５ 初期値設定回路（ＯＲ回路）
ＣＬＫ クロック信号
ＣＬＫＸ 原クロック信号
Ｔ 待ち時間

Claims (7)

1. 原クロック信号の供給に基づいて内部回路にクロック信号を供給するクロック制御部と、
   起動時に原クロック信号が安定化するまで前記クロック信号の内部回路への供給を待機させる複数の待ち時間を設定する待ち時間設定信号生成部と、
   前記待ち時間設定信号生成部で生成された待ち時間設定信号のいずれかを選択して前記クロック制御部に出力する待ち時間設定部と
   を備えたクロック信号供給回路であって、
   前記待ち時間設定部は、
   起動時の初期値に基づいて、前記待ち時間設定信号を選択するための選択信号を出力するデータ保持回路と、
   前記選択信号に基づいて前記待ち時間設定信号を選択する選択回路と、
   前記データ保持回路の初期値を任意に設定可能とする初期値設定回路とを備え、
   前記データ保持回路は、スキャンシフト回路上に配設したレジスタ回路で構成し、前記初期値設定回路は、前記レジスタ回路に対しスキャンシフト回路を介して前記選択信号を生成するための初期値を転送する転送制御部を備えたことを特徴とするクロック信号供給回路。
2. 前記レジスタ回路を前記スキャンシフト回路の先頭に接続したことを特徴とする請求項１記載のクロック信号供給回路。
3. 前記転送制御部は、
   前記スキャンシフト回路で前記初期値を転送する転送モードを設定する転送モード設定部と、
   前記初期値を転送するためのスキャンクロック信号を前記各レジスタ回路に供給するクロック信号供給部と
   を備えたことを特徴と請求項１又は２記載のクロック信号供給回路。
4. 前記転送制御部には、前記待ち時間設定部から待ち時間設定信号がクロック制御部に出力されるまで、前記レジスタ回路に転送された初期値のリセットを阻止するリセットマスク部を備えたことを特徴とする請求項３記載のクロック信号供給回路。
5. 前記転送モード設定部は、
   切り替え信号の入力に基づいて転送モードを設定する転送モード設定信号を前記レジスタ回路に供給する転送モード設定信号生成部と、
   前記転送モード設定信号の入力に基づいて、前記スキャンクロック信号を前記レジスタ回路に供給するセレクタと
   を備えたことを特徴とする請求項３又は４記載のクロック信号供給回路。
6. 前記リセットマスク部は、
   前記レジスタ回路に格納されているデータをリセットするリセット信号と、リセットマスク信号が入力されるＮＯＲ回路と、
   前記ＮＯＲ回路の出力信号と、前記リセットマスク信号が入力されるＯＲ回路と、
   前記ＯＲ回路の出力信号を前記レジスタ回路にリセット信号として供給することと
   を備えたことを特徴とする請求項４記載のクロック信号供給回路。
7. 前記待ち時間設定信号生成部と前記待ち時間設定部を、前記内部回路の初期化に先立って動作させることを特徴とする請求項１乃至６のいずれか１項に記載のクロック信号供給回路。

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