JP4880288B2 - スプレッドスペクトルクロック生成器及びスプレッドスペクトルクロック信号を生成する方法 - Google Patents
スプレッドスペクトルクロック生成器及びスプレッドスペクトルクロック信号を生成する方法 Download PDFInfo
- Publication number
- JP4880288B2 JP4880288B2 JP2005323908A JP2005323908A JP4880288B2 JP 4880288 B2 JP4880288 B2 JP 4880288B2 JP 2005323908 A JP2005323908 A JP 2005323908A JP 2005323908 A JP2005323908 A JP 2005323908A JP 4880288 B2 JP4880288 B2 JP 4880288B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frequency
- ssc
- modulation
- comparison
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B23/00—Generation of oscillations periodically swept over a predetermined frequency range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Description
31 プリディバイダー
32 位相及び周波数検出部
33 電荷ポンプ及びフィルタ部
34 合算部
35 VCO
36 メインディバイダー
37 変調制御部
38 変調電荷ポンプ
Claims (46)
- スプレッドスペクトルクロック生成器(SSCG)において、
受信された基準周波数信号及び第1フィードバック信号に基づいて検出部出力信号を生成する位相及び周波数検出部と、
前記検出部出力信号に応答して第1制御電圧信号を出力する電荷ポンプ及びフィルタ部と、
受信された第2フィードバック信号の平均周波数と比較周波数との差に基づいて所定の変調電圧信号を出力する変調制御部と、
前記第1制御電圧信号及び前記変調電圧信号を加算して第2制御電圧信号を生成する合算部と、
前記第2制御電圧信号に基づいてスプレッドスペクトルクロック(SSC)信号を生成する電圧制御オシレータ(VCO)と、
前記SSC信号を分周して前記第1フィードバック信号を生成するメインディバイダーと、を備え、
前記第2フィードバック信号は、前記生成されたSSC信号のフィードバック周波数を表し、
前記変調制御部は、前記SSC信号が前記VCOから出力される時の周波数所定遷移に対して前記SSC信号の平均周波数を計算し、前記計算された平均周波数を前記比較周波数と比較するように構成され、
前記比較周波数は、前記VCOから出力された前記SSC信号に関する目標とする変調比率の基準周波数を表す上部比較周波数及び下部比較周波数を含む
ことを特徴とするSSCG。 - 前記SSCGは、
入力信号を分周して前記位相及び周波数検出器に入力される前記基準周波数信号を生成するプリディバイダーをさらに備えることを特徴とする請求項1に記載のSSCG。 - 前記位相及び周波数検出部は、前記基準周波数信号と第1フィードバック信号との位相及び周波数の差によって前記検出部出力信号を生成することを特徴とする請求項1に記載のSSCG。
- 前記電荷ポンプ及びフィルタ部は、受信された前記検出部出力信号を電荷ポンピングし、かつフィルタリングして第1制御電圧信号を生成するように構成されることを特徴とする請求項1に記載のSSCG。
- 前記変調制御部は、前記比較に基づいて変調電荷ポンプを制御するように構成され、
前記変調電荷ポンプは、前記変調電圧信号を出力する
ことを特徴とする請求項1に記載のSSCG。 - 前記VCOから出力されたSSC信号は、前記第2制御電圧信号の周波数に対応する周波数を有することを特徴とする請求項1に記載のSSCG。
- 前記変調制御部は、前記VCOから出力された前記SSC信号から最大周波数、最小周波数、及び中間周波数を求め、前記最小周波数と前記中間周波数との第1平均周波数を前記下部比較周波数と比較し、前記最大周波数と前記中間周波数との第2平均周波数を前記上部比較周波数と比較することを特徴とする請求項1に記載のSSCG。
- 前記VCOから出力された前記SSC信号が前記中間周波数から前記最小周波数に変わる間に、前記SSC信号の立ち上がりエッジをカウントした数と、前記下部比較周波数を有する信号の立ち上がりエッジをカウントした数とを比較して、前記第1平均周波数と前記下部比較周波数とを比較し、
前記VCOから出力された前記SSC信号が前記中間周波数から前記最大周波数に変わる間に、前記SSC信号の立ち上がりエッジをカウントした数と、前記上部比較周波数を有する信号の立ち上がりエッジをカウントした数とを比較して、前記第2平均周波数と前記上部比較周波数とを比較することを特徴とする請求項7に記載のSSCG。 - 前記SSCGは、前記変調制御部から受信した立ち上がりエッジのカウント比較に対応する所定の変調比率で電荷をポンピングして、前記変調電圧信号を生成する変調電荷ポンプをさらに備えることを特徴とする請求項8に記載のSSCG。
- 前記SSC信号が前記中間周波数から前記最小周波数に変わる間、
前記変調電荷ポンプは、前記SSC信号の立ち上がりエッジのカウントした数が前記下部周波数を有する信号の立ち上がりエッジのカウントした数より多い場合、前記変調制御部から受信した制御部出力信号に基づいて、電流を増やして前記変調比率を高め、
前記変調電荷ポンプは、前記SSC信号の立ち上がりエッジのカウントした数が前記下部周波数を有する信号の立ち上がりエッジのカウントした数より少ない場合、前記変調制御部から受信した制御部出力信号に基づいて、電流を減らして前記変調比率を低めることを特徴とする請求項9に記載のSSCG。 - 前記SSC信号が前記中間周波数から前記最大周波数に変わる間、
前記変調電荷ポンプは、前記SSC信号の立ち上がりエッジのカウントした数が前記上部周波数を有する信号の立ち上がりエッジのカウントした数より多い場合、前記変調制御部から受信した制御部出力信号に基づいて、電流を減らして前記変調比率を低め、
前記変調電荷ポンプは、前記SSC信号の立ち上がりエッジのカウントした数が前記上部周波数を有する信号の立ち上がりエッジのカウントした数より少ない場合、前記変調制御部から受信した制御部出力信号に基づいて、電流を増やして前記変調比率を高めることを特徴とする請求項9に記載のSSCG。 - 前記VCOから出力された前記SSC信号が前記中間周波数から前記最小周波数に変わる間に、前記SSC信号の位相の総変化量と、前記同期間中に前記下部比較周波数を有する信号の位相の総変化量とを比較して、前記第1平均周波数と前記下部比較周波数とを比較し、
前記VCOから出力された前記SSC信号が前記中間周波数から前記最大周波数に変わる間に、前記SSC信号の位相の総変化量と、前記同期間中に前記上部比較周波数を有する信号の位相の総変化量とを比較して、前記第2平均周波数と前記上部比較周波数とを比較することを特徴とする請求項7に記載のSSCG。 - 前記SSCGは、前記変調制御部から受信した制御部出力信号により表される前記位相の総変化量に対応して、前記所定の変調比率で電荷をポンピングして前記変調電圧信号を生成する変調電荷ポンプをさらに備えることを特徴とする請求項12に記載のSSCG。
- 前記SSC信号が前記中間周波数から前記最小周波数に変わる間、
前記変調電荷ポンプは、前記SSC信号の総位相変化量が前記下部比較周波数を有する信号の総位相変化量より大きい場合、前記変調制御部から受信した制御部出力信号に基づいて、その電流を増やして前記変調比率を高め、
前記変調電荷ポンプは、前記SSC信号の総位相変化量が前記下部比較周波数を有する信号の総位相変化量より小さい場合、前記変調制御部から受信した制御部出力信号に基づいて、その電流を減らして前記変調比率を低めることを特徴とする請求項13に記載のSSCG。 - 前記SSC信号が前記中間周波数から前記最大周波数に変わる間、
前記変調電荷ポンプは、前記SSC信号の総位相変化量が前記上部比較周波数を有する信号の総位相変化量より大きい場合、前記変調制御部から受信した制御部出力信号に基づいて、その電流を減らして前記変調比率を低め、
前記変調電荷ポンプは、前記SSC信号の総位相変化量が前記上部比較周波数を有する信号の総位相変化量より小さい場合、前記変調制御部から受信した制御部出力信号に基づいて、その電流を増やして前記変調比率を高めることを特徴とする請求項13に記載のSSCG。 - 前記合算部は、キャパシタで構成されることを特徴とする請求項1に記載のSSCG。
- 受信された基準周波数信号及び第1フィードバック信号に基づいて検出部出力信号を生成する位相及び周波数検出部と、
前記検出部出力信号に応答して第1制御電圧信号を出力する電荷ポンプ及びフィルタ部と、
受信された第2フィードバック信号の総位相変化量と所定の比較周波数信号の総位相変化量との差に基づいて所定の変調電圧信号を出力する変調制御部と、
前記第1制御電圧信号及び前記変調電圧信号を加算して第2制御電圧信号を生成する合算部と、
前記第2制御電圧信号に基づいてSSC信号を生成するVCOと、
前記SSC信号を分周して前記第1フィードバック信号を生成するメインディバイダーと、を備え、
前記第2フィードバック信号は、前記生成されたSSC信号のフィードバック周波数を表し、
前記変調制御部は、前記SSC信号が前記VCOから出力される時の周波数所定遷移に対して前記SSC信号の総位相変化量を計算し、前記計算された総位相変化量を前記比較周波数信号の総位相変化量と比較するように構成され、
前記比較周波数信号が表す比較周波数は、前記VCOから出力された前記SSC信号に関する目標とする変調比率の基準周波数を表す上部比較周波数及び下部比較周波数を含む
ことを特徴とする位相固定ループ(Phase Locked Loop:PLL)。 - 前記PLLは、
入力信号を分周して前記位相及び周波数検出器に入力される前記基準周波数信号を生成するプリディバイダーをさらに備えることを特徴とする請求項17に記載のPLL。 - 前記位相及び周波数検出部は、前記基準周波数信号と第1フィードバック信号との位相及び周波数の差によって前記検出部出力信号を生成することを特徴とする請求項17に記載のPLL。
- 前記電荷ポンプ及びフィルタ部は、受信された前記検出部出力信号を電荷ポンピングし、かつフィルタリングして第1制御電圧信号を生成するように構成されることを特徴とする請求項17に記載のPLL。
- 前記変調制御部は、前記比較に基づいて変調電荷ポンプを制御するように構成され、
前記変調電荷ポンプは、前記変調電圧信号を出力する
ことを特徴とする請求項17に記載のPLL。 - 前記VCOから出力されたSSC信号は、前記第2制御電圧信号の周波数に対応する周波数を有することを特徴とする請求項17に記載のPLL。
- 前記PLLは、前記変調制御部から受信した制御部出力信号により表される前記総位相変化量に対応するように、電荷をポンピングして前記変調電圧信号を生成する変調電荷ポンプをさらに備えることを特徴とする請求項17に記載のPLL。
- 前記変調制御部は、前記VCOから出力された前記SSC信号から最大周波数、最小周波数、及び中間周波数を求め、
前記SSC信号が前記中間周波数から前記最小周波数に変わる間に、前記VCOから出力された前記SSC信号の総位相変化量を、前記下部比較周波数を有する信号の総位相変化量と比較し、
前記SSC信号が前記中間周波数から前記最大周波数に変わる間に、前記VCOから出力された前記SSC信号の総位相変化量を、前記上部比較周波数を有する信号の総位相変化量と比較することを特徴とする請求項23に記載のPLL。 - 前記SSC信号が前記中間周波数から前記最小周波数に変わる間、
前記変調電荷ポンプは、前記SSC信号の総位相変化量が前記下部比較周波数を有する信号の総位相変化量より大きい場合、前記変調制御部から受信した制御部出力信号に基づいて、その電流を増やして前記変調比率を高め、
前記変調電荷ポンプは、前記SSC信号の総位相変化量が前記下部比較周波数を有する信号の総位相変化量より小さい場合、前記変調制御部から受信した制御部出力信号に基づいて、その電流を減らして前記変調比率を低めることを特徴とする請求項24に記載のPLL。 - 前記SSC信号が前記中間周波数から前記最大周波数に変わる間、
前記変調電荷ポンプは、前記SSC信号の総位相変化量が前記上部比較周波数を有する信号の総位相変化量より大きい場合、前記変調制御部から受信した制御部出力信号に基づいて、その電流を減らして前記変調比率を低め、
前記変調電荷ポンプは、前記SSC信号の総位相変化量が前記上部比較周波数を有する信号の総位相変化量より小さい場合、前記変調制御部から受信した制御部出力信号に基づいて、その電流を増やして前記変調比率を高めることを特徴とする請求項24に記載のPLL。 - 前記VCOから出力された前記SSC信号が、前記中間周波数から前記最小周波数に変わる間、前記変調制御部は、前記SSC信号の立ち上がりエッジをカウントした数と、前記下部比較周波数を有する信号の立ち上がりエッジをカウントした数とを比較して、前記位相の総変化量を比較し、
前記VCOから出力された前記SSC信号が前記中間周波数から前記最大周波数に変わる間、前記変調制御部は、前記SSC信号の立ち上がりエッジをカウントした数と、前記上部比較周波数を有する信号の立ち上がりエッジをカウントした数とを比較して、前記位相の総変化量を比較することを特徴とする請求項23に記載のPLL。 - 前記合算部は、キャパシタで構成されることを特徴とする請求項17に記載のPLL。
- SSCGにおいて、
受信された第1フィードバック信号の平均周波数と比較周波数との差異点に基づいて、所定の変調電圧信号を出力する制御部と、
受信された基準周波数信号及び受信された第2フィードバック信号の作用で、第1制御電圧を生成するサブシステムと、
前記第1制御電圧信号及び前記変調電圧信号を合算して、第2制御電圧信号を生成する合算部と、
前記第2制御電圧信号に基づいてSSC信号を生成するVCOと、を備え、
前記第1フィードバック信号は、前記VCOで生成された前記SSC信号のフィードバック周波数を表し、
前記第2フィードバック信号は、メインディバイダーにより前記SSC信号を分周して生成され、
前記制御部は、前記VCOから出力された前記SSC信号周波数の所定遷移に対して、前記フィードバックされたSSC信号の平均周波数を計算し、前記計算された平均周波数を前記比較周波数と比較するように構成され、
前記比較周波数は、前記VCOから出力された前記SSC信号に関する目標とする変調比率の基準周波数を表す上部比較周波数及び下部比較周波数を含む
ことを特徴とするSSCG。 - 前記サブシステムは、
入力信号を分周して前記基準周波数信号を生成するプリディバイダーと、
前記基準周波数信号及び前記第2フィードバック信号に基づいて検出部出力信号を生成する位相及び周波数検出部と、
前記検出部出力信号に応答して、前記第1制御電圧信号を出力する電荷ポンプ及びフィルタ部と、を備えることを特徴とする請求項29に記載のSSCG。 - 前記位相及び周波数検出部は、前記基準周波数信号と前記第2フィードバック信号との位相及び周波数の差に対応して前記検出部出力信号を生成することを特徴とする請求項30に記載のSSCG。
- 前記電荷ポンプ及びフィルタ部は、前記受信された検出部出力信号を電荷ポンピングし、かつフィルタリングして前記第1制御電圧信号を生成するように構成されることを特徴とする請求項30に記載のSSCG。
- 前記制御部は、前記比較に基づいて変調電荷ポンプを制御するように構成され、
前記変調電荷ポンプは、前記変調電圧信号を出力する
ことを特徴とする請求項29に記載のSSCG。 - 前記VCOから出力された前記SSC信号は、前記第2制御電圧信号の周波数に対応する周波数を有することを特徴とする請求項29に記載のSSCG。
- PLLにおいて、
第1フィードバック信号の総位相変化量と受信された所定の比較周波数信号の総位相変化量との差に基づいて、所定の変調電圧信号を出力する制御部と、
受信された基準周波数信号及び受信された第2フィードバック信号の作用で第1制御電圧を生成するサブシステムと、
前記第1制御電圧信号と前記変調電圧信号とを合算して第2制御電圧信号を生成する合算部と、
前記第2制御電圧信号に基づいてSSC信号を生成するVCOと、を備え、
前記第1フィードバック信号は、前記VCOで生成された前記SSC信号のフィードバック周波数を表し、
前記第2フィードバック信号は、メインディバイダーにより前記SSC信号を分周して生成され、
前記制御部は、前記VCOから出力された前記SSC信号周波数の所定遷移に対して、前記フィードバックされたSSC信号の総位相変化量を計算し、前記計算されたSSC信号の総位相変化量を前記比較周波数信号の総位相変化量と比較するように構成され、
前記比較周波数信号が表す比較周波数は、前記VCOから出力された前記SSC信号に関する目標とする変調比率の基準周波数を表す上部比較周波数及び下部比較周波数を含む
ことを特徴とするPLL。 - 前記サブシステムは、
入力信号を分周して前記基準周波数信号を生成するプリディバイダーと、
前記基準周波数信号及び前記第2フィードバック信号に基づいて、検出部出力信号を生成する位相及び周波数検出部と、
前記検出部出力信号に応答して前記第1制御電圧信号を出力する電荷ポンプ及びフィルタ部と、を備えることを特徴とする請求項35に記載のPLL。 - 前記位相及び周波数検出部は、前記基準周波数信号と前記第2フィードバック信号との位相及び周波数の差に対応して前記検出部出力信号を生成することを特徴とする請求項36に記載のPLL。
- 前記電荷ポンプ及びフィルタ部は、前記受信された検出部出力信号を電荷ポンピングし、かつフィルタリングして前記第1制御電圧信号を生成するように構成されることを特徴とする請求項36に記載のPLL。
- 前記制御部は、前記比較に基づいて変調電荷ポンプを制御するように構成され、
前記変調電荷ポンプは、前記変調電圧信号を出力する
ことを特徴とする請求項35に記載のPLL。 - 前記VCOから出力された前記SSC信号は、前記第2制御電圧信号の周波数に対応する周波数を有することを特徴とする請求項35に記載のPLL。
- SSC信号を生成する方法において、
基準周波数信号及び第1フィードバック信号に基づいて検出部出力信号を生成するステップと、
前記検出部出力信号に応答して第1制御電圧信号を出力するステップと、
第2フィードバック信号と比較周波数信号との平均周波数差の機能で所定の変調電圧信号を出力するステップと、
前記第1制御電圧信号及び前記変調電圧信号を合算して、SSC信号の生成に利用される第2制御電圧信号を出力するステップと、
前記SSC信号を分周して前記第1フィードバック信号を生成するステップと、を含み、
前記第2フィードバック信号は、前記生成されたSSC信号のフィードバック周波数を表し、
前記変調電圧信号を出力するステップは、前記SSC信号が生成される時の周波数所定遷移に対して前記SSC信号の平均周波数を計算し、前記計算された平均周波数を前記比較周波数信号が表す比較周波数と比較するステップを含み、
前記比較周波数は、前記生成されたSSC信号に関する目標とする変調比率の基準周波数を表す上部比較周波数及び下部比較周波数を含む
ことを特徴とする方法。 - SSC信号を生成する方法において、
基準周波数信号及び第1フィードバック信号に基づいて検出部出力信号を生成するステップと、
前記検出部出力信号に応答して第1制御電圧信号を出力するステップと、
第2フィードバック信号と比較周波数信号との総位相変化量の差に基づいて所定の変調電圧信号を出力するステップと、
前記第1制御電圧信号及び前記変調電圧信号を合算してSSC信号の生成に利用される第2制御電圧信号を出力するステップと、
前記SSC信号を分周して前記第1フィードバック信号を生成するステップと、を含み、
前記第2フィードバック信号は、前記生成されたSSC信号のフィードバック周波数を表し、
前記変調電圧信号を出力するステップは、前記SSC信号が生成される時の周波数所定遷移に対して前記SSC信号の総位相変化量を計算し、前記計算された総位相変化量を前記比較周波数信号の総位相変化量と比較するステップを含み、
前記比較周波数信号が表す比較周波数は、前記生成されたSSC信号に関する目標とする変調比率の基準周波数を表す上部比較周波数及び下部比較周波数を含む
ことを特徴とする方法。 - SSC信号を生成する方法において、
第1フィードバック信号と比較周波数信号との平均周波数の差に基づいて所定の変調電圧信号を出力するステップと、
受信された基準周波数信号及び第2フィードバック信号の作用で第1制御電圧信号を生成するステップと、
前記第1制御電圧信号及び前記変調電圧信号を合算して第2制御電圧信号を出力するステップと、
前記第2制御電圧信号に基づいて前記SSC信号を生成するステップと、を含み、
前記第1フィードバック信号は、前記生成されたSSC信号のフィードバック周波数を表し、
前記第2フィードバック信号は、前記SSC信号を分周して生成され、
前記変調電圧信号を出力するステップは、前記SSC信号周波数の所定遷移に対して、前記フィードバックされたSSC信号の平均周波数を計算し、前記計算された平均周波数を前記比較周波数信号が表す比較周波数と比較するステップを含み、
前記比較周波数は、前記生成されたSSC信号に関する目標とする変調比率の基準周波数を表す上部比較周波数及び下部比較周波数を含む
ことを特徴とする方法。 - SSC信号を生成する方法において、
第1フィードバック信号と比較周波数信号との総位相変化量の差に基づいて所定の変調電圧信号を出力するステップと、
受信された基準周波数信号及び第2フィードバック信号の作用で第1制御電圧信号を生成するステップと、
前記第1制御電圧信号及び前記変調電圧信号を合算して第2制御電圧信号を出力するステップと、
前記第2制御電圧信号に基づいて前記SSC信号を生成するステップと、を含み、
前記第1フィードバック信号は、前記生成されたSSC信号のフィードバック周波数を表し、
前記第2フィードバック信号は、前記SSC信号を分周して生成され、
前記変調電圧信号を出力するステップは、前記SSC信号周波数の所定遷移に対して、前記フィードバックされたSSC信号の総位相変化量を計算し、前記計算されたSSC信号の総位相変化量を前記比較周波数信号の総位相変化量と比較するステップを含み、
前記比較周波数信号が表す比較周波数は、前記生成されたSSC信号に関する目標とする変調比率の基準周波数を表す上部比較周波数及び下部比較周波数を含む
ことを特徴とする方法。 - SSCGの変調制御部において、
前記変調制御部は、所定の変調電圧信号を生成してSSC信号の生成に利用される制御電圧信号を変調し、前記変調電圧信号は、前記変調制御部にフィードバックされる前記SSC信号の一部の平均周波数と受信された比較周波数との差に基づいて生成され、
前記変調制御部は、前記SSC信号が生成される時の周波数所定遷移に対して前記SSC信号の平均周波数を計算し、前記計算された平均周波数を前記比較周波数と比較するように構成され、
前記比較周波数は、前記生成されたSSC信号に関する目標とする変調比率の基準周波数を表す上部比較周波数及び下部比較周波数を含む
ことを特徴とする変調制御部。 - SSCGの変調制御部において、
前記変調制御部は、所定の変調電圧信号を生成してSSC信号の生成に利用される制御電圧信号を変調し、前記変調電圧信号は、前記変調制御部にフィードバックされる前記SSC信号の一部と受信された比較周波数信号との総位相変化量の差に基づいて生成され、
前記変調制御部は、前記SSC信号が生成される時の周波数所定遷移に対して前記SSC信号の総位相変化量を計算し、前記計算された総位相変化量を前記比較周波数信号の総位相変化量と比較するように構成され、
前記比較周波数信号が表す比較周波数は、前記生成されたSSC信号に関する目標とする変調比率の基準周波数を表す上部比較周波数及び下部比較周波数を含む
ことを特徴とする変調制御部。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2004-0090445 | 2004-11-08 | ||
KR20040090445A KR100712501B1 (ko) | 2004-11-08 | 2004-11-08 | Pvt에 영향을 받지않는 주파수 변조 비율을 갖는스프레드 스펙트럼 클록 생성기 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006136000A JP2006136000A (ja) | 2006-05-25 |
JP4880288B2 true JP4880288B2 (ja) | 2012-02-22 |
Family
ID=36316288
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005323908A Expired - Fee Related JP4880288B2 (ja) | 2004-11-08 | 2005-11-08 | スプレッドスペクトルクロック生成器及びスプレッドスペクトルクロック信号を生成する方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7558311B2 (ja) |
JP (1) | JP4880288B2 (ja) |
KR (1) | KR100712501B1 (ja) |
TW (1) | TWI310636B (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4874020B2 (ja) * | 2006-07-13 | 2012-02-08 | 株式会社リコー | スペクトラム拡散クロック発生回路 |
KR100830899B1 (ko) * | 2006-09-15 | 2008-05-22 | 한국과학기술원 | 전압 제어 발진기의 이득 측정 방법 및 이를 이용하는주파수 합성기 |
JP4404087B2 (ja) * | 2006-11-29 | 2010-01-27 | コニカミノルタビジネステクノロジーズ株式会社 | 周波数可変クロック出力回路及び同装置、モータ駆動装置びに画像形成装置 |
US8312310B2 (en) * | 2007-05-01 | 2012-11-13 | Canon Kabushiki Kaisha | Apparatus and method for changing clock frequency and modulation method based on current state |
KR100844960B1 (ko) | 2007-12-04 | 2008-07-09 | 인하대학교 산학협력단 | 확산 스펙트럼 클럭 생성기 |
TWI368398B (en) * | 2008-03-05 | 2012-07-11 | Tse Hsien Yeh | Phase lock loop apparatus |
GB2459108A (en) * | 2008-04-09 | 2009-10-14 | Wolfson Microelectronics Plc | Dithered clock signal generator |
KR100937940B1 (ko) * | 2008-04-11 | 2010-01-21 | 주식회사 하이닉스반도체 | 스프레드 스펙트럼 클럭 발생회로와 생성 방법 |
FR2937198B1 (fr) * | 2008-10-13 | 2010-10-22 | St Microelectronics Grenoble | Procede et dispositif d'estimation de parametres d'un systeme d'etalement du spectre d'un signal d'horloge. |
KR20100077548A (ko) * | 2008-12-29 | 2010-07-08 | 주식회사 동부하이텍 | 위상동기회로 |
JP5326911B2 (ja) * | 2009-07-30 | 2013-10-30 | 株式会社リコー | スペクトラム拡散クロックジェネレータ、回路装置、画像読取装置、画像形成装置、及びスペクトラム拡散クロック生成方法 |
JP4816781B2 (ja) * | 2009-09-14 | 2011-11-16 | ブラザー工業株式会社 | スペクトラム拡散クロックの周波数レベル検出方法及びスペクトラム拡散クロックの周波数レベル検出装置 |
US8416025B2 (en) * | 2010-04-14 | 2013-04-09 | Realtek Semiconductor Corp. | Reference assisted control system and method thereof |
JP5278405B2 (ja) | 2010-10-29 | 2013-09-04 | ブラザー工業株式会社 | 画像読取装置 |
KR20120047379A (ko) | 2010-11-03 | 2012-05-14 | 한국전자통신연구원 | 확산 스펙트럼 클럭 발생 회로 |
WO2013048478A1 (en) * | 2011-09-30 | 2013-04-04 | Intel Corporation | Apparatus and method for performing spread-spectrum clock control |
US9048851B2 (en) * | 2013-03-15 | 2015-06-02 | Intel Corporation | Spread-spectrum apparatus for voltage regulator |
CN105379132B (zh) * | 2014-03-04 | 2018-05-04 | 联发科技股份有限公司 | 集成电路与相关装置 |
WO2018131084A1 (ja) * | 2017-01-11 | 2018-07-19 | 三菱電機株式会社 | Pll回路 |
KR101996734B1 (ko) | 2017-11-15 | 2019-07-04 | 숭실대학교산학협력단 | Emi 저감 장치가 구비된 센서 시스템 및 이를 이용한 emi 저감 방법 |
KR102447642B1 (ko) | 2018-02-06 | 2022-09-28 | 삼성디스플레이 주식회사 | 클록 변조를 수행하는 표시 장치, 및 표시 장치의 구동 방법 |
US10903792B1 (en) * | 2019-12-31 | 2021-01-26 | Littelfuse, Inc. | Self-oscillating spread spectrum frequency control loop |
CN113452348A (zh) * | 2020-03-25 | 2021-09-28 | 矽恩微电子(厦门)有限公司 | 展频时脉产生系统 |
US11405026B2 (en) * | 2020-08-12 | 2022-08-02 | Infineon Technologies LLC | Method and circuit for electromagnetic interference (EMI) reduction of analog blocks |
KR102480018B1 (ko) | 2021-03-23 | 2022-12-22 | 한국과학기술원 | 주입 잠금 발진기의 발진 주파수 교정 장치 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5631920A (en) * | 1993-11-29 | 1997-05-20 | Lexmark International, Inc. | Spread spectrum clock generator |
US5943382A (en) * | 1996-08-21 | 1999-08-24 | Neomagic Corp. | Dual-loop spread-spectrum clock generator with master PLL and slave voltage-modulation-locked loop |
US6046646A (en) * | 1997-06-13 | 2000-04-04 | Lo; Pedro W. | Modulation of a phase locked loop for spreading the spectrum of an output clock signal |
US6377646B1 (en) | 1997-07-21 | 2002-04-23 | Cypress Semiconductor Corp. | Spread spectrum at phase lock loop (PLL) feedback path |
JPH11220386A (ja) * | 1998-02-02 | 1999-08-10 | Mitsubishi Electric Corp | フェーズロックドループ |
US6294936B1 (en) * | 1998-09-28 | 2001-09-25 | American Microsystems, Inc. | Spread-spectrum modulation methods and circuit for clock generator phase-locked loop |
US6366174B1 (en) | 2000-02-21 | 2002-04-02 | Lexmark International, Inc. | Method and apparatus for providing a clock generation circuit for digitally controlled frequency or spread spectrum clocking |
EP1289150A1 (en) * | 2001-08-24 | 2003-03-05 | STMicroelectronics S.r.l. | A process for generating a variable frequency signal, for instance for spreading the spectrum of a clock signal, and device therefor |
KR100493024B1 (ko) | 2001-09-25 | 2005-06-07 | 삼성전자주식회사 | Emi 감소 pll |
KR100926684B1 (ko) | 2002-11-15 | 2009-11-17 | 삼성전자주식회사 | 스프레드 스펙트럼 클럭 발생기 |
DE60327900D1 (de) | 2002-12-24 | 2009-07-16 | Fujitsu Microelectronics Ltd | Taktgenerator mit spektraler Dispersion |
JP4141248B2 (ja) * | 2002-12-25 | 2008-08-27 | 富士通株式会社 | スペクトラム拡散クロック発生回路 |
JP2004289703A (ja) * | 2003-03-25 | 2004-10-14 | Renesas Technology Corp | 通信用半導体集積回路 |
TWI223505B (en) * | 2003-06-03 | 2004-11-01 | Realtek Semiconductor Corp | Circuit and method to spread spectrum by using phase modulation technique |
US7412019B2 (en) * | 2004-07-30 | 2008-08-12 | Faraday Technology Corp. | Spread spectrum clock generator |
-
2004
- 2004-11-08 KR KR20040090445A patent/KR100712501B1/ko active IP Right Grant
-
2005
- 2005-08-17 US US11/205,014 patent/US7558311B2/en active Active
- 2005-10-19 TW TW94136499A patent/TWI310636B/zh active
- 2005-11-08 JP JP2005323908A patent/JP4880288B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006136000A (ja) | 2006-05-25 |
US7558311B2 (en) | 2009-07-07 |
TW200625822A (en) | 2006-07-16 |
TWI310636B (en) | 2009-06-01 |
US20060098714A1 (en) | 2006-05-11 |
KR20060041377A (ko) | 2006-05-12 |
KR100712501B1 (ko) | 2007-05-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4880288B2 (ja) | スプレッドスペクトルクロック生成器及びスプレッドスペクトルクロック信号を生成する方法 | |
US5831483A (en) | PLL frequency synthesizer having circuit for controlling gain of charge pump circuit | |
US7177611B2 (en) | Hybrid control of phase locked loops | |
KR100629285B1 (ko) | 고정밀도의 주파수 변조가 가능한 스펙트럼 확산 방식을이용한 클럭 발생 회로 | |
US8446194B2 (en) | Spread spectrum clock generating circuit | |
EP1764922B1 (en) | Clock generation circuit and clock generation method | |
US20100214031A1 (en) | Spectrum spread clock generation device | |
US20140029646A1 (en) | Disabling spread-spectrum clock signal generation | |
US6686784B2 (en) | Hybrid phase-locked loop | |
US7663417B2 (en) | Phase-locked loop circuit | |
US6466069B1 (en) | Fast settling charge pump | |
US20110006817A1 (en) | Triangular wave generator, sscg utilizing the triangular wave generator, and related method thereof | |
KR20110130330A (ko) | 자기잡음제거 전압제어발진기를 이용한 주파수-위상고정루프 | |
KR20150044617A (ko) | 인젝션 락킹 기반 주파수 체배기의 피브이티 변화 교정을 위한 장치 및 방법 | |
US7317778B2 (en) | Phase-locked loop control circuit | |
US9191128B2 (en) | Spread spectrum clock generator and method for generating spread spectrum clock signal | |
KR100698864B1 (ko) | 클록 발생 회로 및 클록 발생 방법 | |
US7167059B2 (en) | Circuit for generating spread spectrum clock | |
CA2093040C (en) | Frequency synthesizer using phase-locked loop | |
US20070241825A1 (en) | Phase Locked Loop Circuit | |
JP2011234104A (ja) | スペクトラム拡散クロック生成回路及びその制御方法 | |
KR100949275B1 (ko) | 스프레드 스펙트럼 클럭 발생회로와 생성 방법 | |
US6512403B2 (en) | Phase-locked loop for reducing frequency lock time | |
KR20160076644A (ko) | 서브 샘플링 위상 고정 루프를 기반으로 한 확산 스펙트럼 클럭 발생기 및 그의 자동 캘리브레이션 방법 | |
US9337848B2 (en) | Clock and data recovery device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081029 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110512 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110517 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110817 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111101 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111201 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4880288 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |