JP4835131B2 - 受動素子パッケージ及びその製造方法、半導体モジュール、並びにこれらの実装構造 - Google Patents

Description

本発明は、受動素子パッケージ及びその製造方法、半導体モジュール、並びにこれらの実装構造に関する。

近年、携帯端末をはじめとする携帯用小型電子機器の普及と発展にともない、電子機器の携帯利便性や高性能化等が求められ、それらに使用される半導体装置も小型軽量化、あるいは多機能化や低コスト化が求められている。

このため、小型、高密度実装技術を使用したモジュール製品への要求が強くなり、各種基板材料を用い、半導体チップ及び受動素子等を混載したモジュール製品が多数開発されている。

このように、携帯電話等のＥＴＣ（Electric Tool Collect）自動料金支払いやモバイル商品の小型化により、部品の実装においても、より高密度で安価に製造できることが必要条件となってきている。これに伴って、半導体ＩＣ（Integrated circuit）パッケージは飛躍的に小型化、高密度化が進んできており、最近では、単品のＩＣパッケージではなく、複数のＩＣチップや受動部品、その他の機能デバイスを内蔵したモジュールパッケージが多数提案されている。このモジュールパッケージの搭載部品のうち、受動部品は様々な形態で、ＩＣチップや基板内や他の機能部品内に集積されてきている。

その中でも受動素子としてのインダクタは、巻線構造によって、巻線インダクタと積層インダクタとに大別され、一般に、巻線が非磁性体を内包するコイルである形態は空芯型コイルと呼ばれている。巻線インダクタは、磁性体又は非磁性体材料からなるボビンに導体を巻きばねのように螺旋状に巻いた構造である。また、積層インダクタは、スクリーン印刷法を用いて導体ペーストを用いて所望のコイルパターンを形成した薄いシートの複数枚を、積層、圧着及び焼結して巻線を形成する構造である。

モジュールパッケージには多数のインダクタ部品が搭載されているが、インダクタンス値が大きく、Ｑ値の大きいインダクタは、性能を確保するために巻線インダクタが主流である。

通常、電気機器の小型化を図るために、インダクタもチップ部品として構成され、チップインダクタとして回路基板上に搭載（実装）される。このようなチップインダクタは市販されており、その大きさは規格化され、各種のサイズのチップインダクタが入手可能である。

図１７の従来例１は、従来技術による巻線型チップインダクタ６３の構造の概略を例示説明する斜視図である（後述の特許文献１を参照）。

アルミナコア６４の狭部に複数ターンして密に巻かれたワイヤ６６の端部は、それぞれアルミナコア６４の脚部に形成されている。また、実装基板（図示せず）への接続用の外部電極６５にも接続されている。また、ワイヤ６６及びアルミナコア６４の上部の領域は樹脂コーティング６１によって保護されている。また、アルミナコア６４をボビンとした空芯型チップインダクタであり、市販品のカタログ等にも記載されている。従来、最も小さな巻線型チップインダクタ６３に大きさは、例えば、長さ１．０ｍｍ、幅０．６ｍｍ及び高さ０．５ｍｍ程度である。

図１７の従来例２は、従来技術による半導体装置５０の概略平面図である（後述の特許文献２を参照）。

能動素子として半導体チップ５１がインナーリード５５の内側のダイパッド５６上に載置され、受動素子としてインダクタ５２がインダクタ固定部５６ａに載置され、それぞれが接着材によって固定されている。そして、半導体チップ５１の電極５７及びインダクタ５２の電極７５（例えば、導電体パターン上のボンディングエリア等の電極）が、相互に又はインナーリード５５に対して、ワイヤ５８によりワイヤボンディングされた後、アウターリード５４を除く半導体パッケージ５０の全体がモールド樹脂６０によって封止されている。

半導体パッケージ５０の大部分の面積を占めるリードフレーム５３は、公知の安価なリードフレーム作製工程で、インダクタ５２とは別個に製造され、その材料としては、例えば銅又は銅合金が用いられる。

インダクタ５２は、半導体パッケージ５０内に載置できるものであれば、何であってもよい。ただし、リードフレーム５３とインダクタ５２との間に発生する電気容量をできるだけ抑制し、Ｑ値等のインダクタ特性を劣化させないようにする。具体的には、インダクタ固定部５６ａでは、インダクタ５２の固定に必要な部分のみを残し、他の部分は切欠いて切欠き部５６ｂを形成するか又は空孔状に除去することができる。

村田製作所、Ｃａｔ．Ｎｏ．Ｏ０５−１３（２００５年１月） 特開２００４−１６５４２９号公報（第９頁２９行〜第１０頁１３行、図１）

このように、例えば、高周波系の半導体モジュールにおいては、チップ部品（例えば、受動部品である抵抗、インダクタ及びキャパシタ（容量））が、インピーダンスマッチング、位相・波形整合用として半導体モジュールと組み合せて利用される回路構成となっているために、実装面積や体積を削減して小型化することが技術的な重要な課題である。

しかし、上述のように現在市販されている部品が規格化されているので、半導体モジュールとの組み合せ状態で、実装面積や厚さや実装方法を所定の基準内の仕様及びサイズに収めるのは難しい。

更に、製造コストにおいて製造原価を抑えられる原価構造にするためには、既存の製造インフラで、かつ既存のパッケージにチップ部品の機能を取り込むことが有利である。

本発明はこのような状況に鑑みてなされたものであり、その目的は、小型化及び薄膜化を容易にし、かつ加工の容易性及び加工精度を向上させることができる受動素子パッケージ及びその製造方法、半導体モジュール、並びにこれらの実装構造を提供することにある。

即ち、本発明は、リードフレーム材の一方の端部が絶縁材によって支持され、前記一方の端部から突出して延設されたリードフレーム材延設部が受動素子の少なくとも一部分を構成している受動素子パッケージに係わるものである。

本発明は又、この受動素子パッケージと、半導体パッケージとが一体化されてなる、半導体モジュールに係わるものである。

本発明は又、この受動素子パッケージ又は半導体モジュールが実装基板に固定されている実装構造に係わるものである。

本発明は又、リードフレーム材を所定形状に形成し、この際、前記リードフレーム材 の一方の端部から突出したリードフレーム材延設部を受動素子の少なくとも一部分とし て形成する工程と、
前記一方の端部を絶縁材によって支持する工程と
を有する、受動素子パッケージの製造方法に係わるものである。

本発明によれば、リードフレーム材の一方の端部が絶縁材によって支持され、前記一方の端部から突出して延設されたリードフレーム材延設部が受動素子の少なくとも一部分を構成しているので、リードフレーム材を受動素子の一部として使用することによって、受動素子の種類をはじめ、サイズや仕様を任意にかつ容易に選択することができ、高密度に受動素子を配置して集積化を図ることができ、パッケージの小型化や薄膜化を容易にすることができる。また、既存の加工技術を用いて受動素子を構成することができ、加工の容易性及び加工精度の向上を実現することができる。

本発明においては、前記リードフレーム材延設部の隣接周囲が空間となっているのがよい。これにより、例えば、受動素子であるインダクタの接触抵抗を減少させ易くなり、Ｑ値を向上させることができる。このＱ値とは、強制振動における共鳴の鋭さを表す量であり、この値が大きいのが好ましい。

また、前記リードフレーム材延設部の形状保持を確実にするために、前記前記リードフレーム材延設部の隣接周囲に絶縁物質が固着されていてよいが、この時に、前記絶縁物質に磁性体が混入されていると、前記磁性体の混入又はその混入量の調整により、インダクタのインダクタンス値の向上又は制御を行うことができる。

また、前記リードフレーム材によって複数の受動素子を形成するために、前記リードフレーム材が互いに離間した複数のリードフレーム材からなり、これらのリードフレーム材の周辺部が前記絶縁材によって固着されているのが好ましい。この時に、前記周辺部と前記絶縁材とが枠状、例えば四角枠状をなしているのが好ましい。

この場合、前記複数のリードフレーム材が、互いに異なるか或いは同種の受動素子をそれぞれ構成していると、受動部品の実装数の増加によって、回路動作に要求されるインダクタンス等の補正をより容易かつ高精度にしかも複数機能に亘って行うことができる。この時に、前記受動素子が、インダクタ、キャパシタ、抵抗及び伝送線路補正部からなる群より選ばれた少なくとも１つの受動素子からなるのが好ましい。

また、前記受動素子パッケージが他のパッケージや実装基板と接合若しくは一体に固定する際に、両者間の電気的な接触を防止するために、前記受動素子パッケージの底面が絶縁物質で覆われているのが好ましい。

また、前記受動素子パッケージが複数個積層されることにより多層構造のパッケージが形成されてもよい。この場合は、パッケージの占有面積を増やすことなしに、上記したインダクタンス等の補正を行える補助回路を多段で構成することができる。

また、前記受動素子パッケージの表面側又は裏面側が絶縁物質層で覆われ、この絶縁物質層上に再配置配線が設けられていると、外部との接続位置の補正（ピン補正）や、実装基板の端子電極の位置、サイズに応じた外部端子の設定（基板補正）が可能となる。

また、前記リードフレーム材を用いて前記受動素子を形成する上で、実際には、前記リードフレーム材の複数個が互いに積層して接合され、この接合体によって前記受動素子が構成されているのが好ましい。この場合、両リードフレーム材の端部をそれぞれ支持する前記絶縁材同士が互いに固着して一体化されるのがよい。

また、前記受動素子パッケージと、前記半導体パッケージとが一体化されて半導体モジュールが形成される時に、前記受動素子と半導体チップ部品とが電気的に接続されているか、或いは絶縁体によって絶縁されていてよい。

以下、図面を参照して本発明の好ましい実施の形態を説明する。

第１の実施の形態
図１〜図１０は、本発明の第１の実施の形態を示すものである。

<受動素子パッケージの構成>
図１は、受動素子パッケージの平面図とそのＡ−Ａ’線断面図及びＢ−Ｂ’線断面図を示すものであって、この受動素子パッケージ３は、上部３１ａと下部３１ｂとをそれぞれ板状に作製し、これらを板面垂直方向で接合して一体化させた構成からなっている。

パッケージ上部３１ａにおいては、線状に突設又は延設されたリードフレーム材４ａ、時計回りのスパイラル状に突設又は延設されたリードフレーム材６ａ、平板状に突設又は延設されたリードフレーム材７ａ及び平板状に突設又は延設されたリードフレーム材８ａが、四角形の枠材５ａをなす絶縁材に一方の端部１をそれぞれ埋設して支持されている。また、端子状に個別化された他の複数のリードフレーム材１も、枠材５ａにそれぞれ埋設して支持されている。

また、パッケージ下部３１ｂにおいても、上記と同様の線状に突設又は延設されたリードフレーム材４ｂ、反時計回りのスパイラル状に突設又は延設されたリードフレーム材６ｂ、平板状に突設又は延設されたリードフレーム材７ｂ及びリードフレーム材８ｂが、四角形の枠材５ｂをなす絶縁材に一方の端部１をそれぞれ埋設して支持され、また他の複数も端子状のリードフレーム材１も、枠剤５ｂにそれぞれ埋設して支持されている。これらのリードフレーム材４ｂ、６ｂ、７ｂ、８ｂは、上部側のリードフレーム材４ａ、６ａ、７ａ、８ａとそれぞれ対向(若しくは対接)しており、上、下のリードフレーム材１は端子として同一又は異なる位置に設けられている。

即ち、上部３１ａと下部３１ｂとが板面垂直方向で接合される際に、例えば、有機系樹脂又はセラミックスからなる枠材５ａと枠材５ｂとを樹脂系の接着剤によって整合一体化して四角形の枠部５が形成され、この内側に中空部９（空間）が形成される状態で、後述の方法で加工されたリードフレーム材４ａと４ｂ、６ａと６ｂ、７ａと７ｂ、８ａと８ｂ、１と１がそれぞれ板面垂直方向で対向する位置に互いに離間して配置された後、後述の方法によってリードフレーム材４ａ、６ａ、７ａ、８ａ、４ｂ、６ｂ、７ｂ及び８ｂの所定位置に、板面垂直方向から圧力を掛けてこれら各リードフレーム材の一部を互いに接触する方向に変形させ、これによってリードフレーム材４ａと４ｂ、６ａと６ｂ、７ａと７ｂ、８ａと８ｂがそれぞれの変形部分において接続又は接合される。

この場合、リードフレーム材４ａの変形部分とリードフレーム材４ｂの変形部分とがろう材である導電材２（例えば、金ペースト）により電気的に接続されて伝送線路補正部４が構成され、リードフレーム材６ａの変形部分とリードフレーム材６ｂの変形部分とが導電材２により電気的に接続されてインダクタ６が構成され、リードフレーム材７ａの変形部分とリードフレーム材７ｂの変形部分とが誘電材２７を挟んで接合されてキャパシタ７が構成され、またリードフレーム材８ａの変形部分とリードフレーム材８ｂの変形部分とが抵抗材１０を挟んで接合されて抵抗８が構成される。

枠材５ａ及び５ｂの材質は樹脂又はセラミックとすることができ、またこの受動素子パッケージ３の厚さを１００μｍ〜２００μｍとすることができる。また、伝送線路補正部４は、伝搬信号の制御に用いることが可能であり、マイクロストリップライン的に使用することもできる。なお、上記においては、各受動素子として、伝送線路補正部、インダクタ、キャパシタ又は抵抗を構成したが、これらの種類は様々であってよく、場合によっては全て同じ種類であってもよい。

本実施の形態によれば、リードフレーム材４ａ、４ｂ、６ａ、６ｂ、７ａ、７ｂ、８ａ及び８ｂがそれぞれの一方の端部１において枠材５ａ又は５ｂによって支持され、それらの一方の端部から突出して延設されており、これらのリードフレーム材４ａと４ｂ、６ａと６ｂ、７ａと７ｂ、８ａと８ｂが、各受動素子４、６、７及び８の少なくとも一部分を構成しているために、リードフレーム材の加工とその接続又は接合によって各受動素子４、６、７及び８の種類をはじめ、サイズや仕様を任意にかつ容易に選択することができ、高密度に各受動素子を配置して集積化、パッケージの小型化、薄膜化を容易に図ることができる。また、既存の加工技術を用いて各受動素子４、６、７及び８を構成することができ、加工の容易性及び加工精度の向上を実現することができる。

また、各受動素子が中空部９に突設して配置されるために、例えば、インダクタ６の接触抵抗を減少させてＱ値を向上させることができる。伝送線路補正部４の長さや幅、キャパシタ７や抵抗８の大きさ等も任意にかつ容易に設定することができる。

<インダクタの構成部材>
次に、図２について、特にインダクタ６の構造をより詳細に説明する。

図２（Ａ）に示すインダクタ６は、図２（Ｂ）に示すように時計回りにスパイラル形状（ミアンダ状）に形成されたリードフレーム材６ａと、図２（Ｃ）に示すように逆時計回りにスパイラル形状（ミアンダ状）に形成されたリードフレーム材６ｂとからなる。

そして、図２（Ａ）のＡ−Ａ’線断面図に示すように、これ等のリードフレーム材６ａ及びリードフレーム材６ｂが、板面垂直方向に対向して重なるように一定の距離を置いて配置された後、各リードフレーム材の中央部に位置するそれぞれの対向端部が相接近する方向に変形加工され、例えば金ペースト等の導電材２を介して接合され、互いに電気的に接続されている。

ここで、インダクタ６において、各リードフレーム材の端部１の端面からスパイラル先端部までの距離をｄ１とし、インダクタ６の幅をｄ２とし、例えば、リードフレーム材６ａとリードフレーム材６ｂとを厚さ０．０５ｍｍ及び幅０．１ｍｍの銅フレームとした場合、ｄ１＝１．２５ｍｍ及びｄ２＝０．７ｍｍとすると、インダクタ６のインダクタンス値Ｌ＝１．６４ｎＨ、抵抗値Ｒ＝０．１０３Ωとなる。

<ＩＣチップとの複合パッケージの実装構造>
次に、上記のＡ−Ａ’線断面に相当する図３は、上記の受動素子パッケージ３と、この受動素子パッケージ３と外形面積のほぼ等しい半導体パッケージ１１とを接合して複合パッケージ化し、これを実装基板１３上に実装した状態を示すものである。

本構造においては、実装用の基板１３上に、端子電極１２を介して受動素子パッケージ３のリードフレーム材６ｂ及び８ｂ等の各端子１が電気的に接続固定され、リードフレーム材６ｂ及び８ｂ等と電気的に接続又は接合されたリードフレーム材６ａ及び８ａ等の各端子１が、半導体パッケージ１１の端子電極３０及びボンディングワイヤ４０を介して半導体チップ（ＩＣチップ）１４に電気的に接続されている。こうして半導体パッケージ１１と実装基板１３とは、受動素子パッケージ３を介して（或いは、インダクタ６や抵抗８を直列に接続した状態で）電気的に接続される。なお、半導体パッケージ１１は、通常の構造からなり、半導体チップ１４がリードフレームのダイパッド上に固定され、ワイヤ４０によってアウターリードとしての電極３０に接続され、全体が樹脂層１５等によって封止されている。

これにより、受動素子パッケージ３の外形が半導体パッケージ１１の外形とほぼ一致した複合パッケージとなるため、半導体チップ１４と受動素子とを組み合せた場合のパッケージサイズを縮小することができる。また、受動素子パッケージ３が半導体パッケージ１１と基板１３との間に介在してインターポーザ的な役割を果たしており、これらの間の端子（ピン、電極）の位置やサイズを適合させる再配置によるピン配置補正等を任意に行えることになる。そして、半導体パッケージ１１を含めた回路のインピーダンス等の補正に必要な受動部品をインダクタ６等として定数に合わせて実装することができる。

<受動素子パッケージの製造工程>
次に、上記の平面図又はＡ−Ａ’線断面図に相当する図４〜図１０について、受動素子パッケージ３の製造工程を説明する。

先ず、未加工のリードフレーム材を所定形状に切断加工又は型抜き加工することにより、図４（ａ）及び図９（ａ）に示すように、それぞれリードフレーム材１と一体のリードフレーム材４ａ、リードフレーム材６ａ、リードフレーム材７ａ及びリードフレーム材８ａを各リードフレーム材１の位置でタイバー１７によって連結したリードフレーム材連結体４１ａを作製する。

このリードフレーム材に替えて、フレキシブルシート等に銅配線が施されたシートを加工して、上記と同一形状の連結体を作製してもよい。なお、リードフレーム材は、メッキ法又は印刷法を用いて例えば５０μｍの厚さに形成することができ、また端子１のみに接続性向上のためのメッキや印刷を施してもよい。

次いで、図４（ｂ）及び図９（ｂ）に示すように、上記のリードフレーム材連結体４１ａを、四角枠形状のモールド空間１８を形成する下型２１と上型２０とからなるモールド型１９によって挟持する。この時、モールド空間１８は、タイバー１７の内側位置に配置する。

次いで、図５（ｃ）及び図９（ｃ）に示すように、モールド空間１８内に、例えば樹脂からなる枠材５ａを充填してからベーキングし、樹脂が硬化した後にモールド型１９を除去し、リードフレーム材に固着した枠材５ａを成形する。

次いで、図５（ｄ）及び図９（ｄ）に示すように、各リードフレーム材１を枠材５ａの外側部で切断することによりタイバー１７を含む不要な部分を除去し、受動素子パッケージ３の上部３１ａを完成させる。

次いで、上述の上部３１ａと同様の作製工程を経ることにより、図６（e）及び図９（e）に示すように、リードフレーム材４ｂ、リードフレーム材６ｂ、リードフレーム材７ｂ、リードフレーム材８ｂがリードフレーム材１の位置でタイバー１７によってそれぞれ連結されたリードフレーム材連結体４１ｂを作製する。

次いで、図６（ｆ）に示すように、リードフレーム材連結体４１ｂを、モールド空間１８を形成する下型と上型とからなるモールド型によって挟持する。

次いで、図７（ｇ）及び図１０（ｆ）に示すように、モールド空間１８内に樹脂からなる枠材５ｂを充填し、この樹脂が硬化した後にモールド型を除去し、リードフレーム材に固着した枠材５ｂを成形する。

次いで、図７（ｈ）及び図１０（ｇ）に示すように、各リードフレーム材１を枠材５ｂの外側部で切断することにより、受動素子パッケージ３の下部３１ｂを完成させる。

次いで、図８（ｉ）及び図１０（ｈ）に示すように、下部３１ｂに上部３１ａを重ね、受動素子エリアでは、上押圧型２２と下押圧型２３とによって下部３１ｂ及び上部３１ａに板面垂直方向から圧力を掛け、図１に示した如くに所定形状に変形させる。

この際に、予め、塗布によって、リードフレーム材４ｂ及び６ｂ上の所定位置に導電材２をそれぞれ配置し、リードフレーム材７ｂ上の所定位置に誘電材２７、リードフレーム材８ｂ上の所定位置に抵抗材１０をそれぞれ配置しておく。これによって、上記の押圧型による変形で、リードフレーム材４ａと４ｂ、６ａと６ｂ、７ａと７ｂ、８ａと８ｂとを電気的に接続又は接合する。

また、図８のＣ―Ｃ’線に相当する図１０のＣ―Ｃ’線断面は、受動素子を形成しないスルーエリアを示し、端子１のみからなる上下のリードフレーム材同士を導電材２によって接続することができる。

この場合には、リードフレーム材１（端子）の内側端部が受動素子パッケージ３の中空部９内に突出し、この突出部分に予め導電材２を塗布しておけばよいが、これは図１に示した構造とは異なっている。但し、図１のＣ−Ｃ’線断面において、上下の両端子１−１間にスルーホールが形成されるように枠材５ａ、５ｂを形成しておき、そのスルーホールに導電材２を充填してもよい。

第２の実施の形態
本実施の形態では、図１１に示すように、受動素子パッケージ３の下面の周辺部に端子１に接合した電極２５を形成し、この電極２５の内側位置の下面を絶縁層２４で覆い、かつ、実装基板１３上の端子電極１２に、リードフレーム材１及び電極２５を介してリードフレーム材４ｂ、６ｂ、７ｂ及び８ｂを電気的に接続して実装していること以外は、上述の第１の実施の形態と同様である。

本実施の形態によれば、受動素子パッケージ３の下面を絶縁層２４で覆っているために、基板１３と受動素子パッケージ３内の各受動素子とが接触して電気的に短絡するのを避けることができる。

その他、本実施の形態においては、上述した第１の実施の形態で述べたのと同様の作用及び効果が得られる。

第３の実施の形態
本実施の形態では、図１２に示すように、受動素子パッケージ３の中空部９に、磁性体２９が混入した絶縁層２６を充填すること以外は、上述の第１の実施の形態と同様である。

本実施の形態によれば、絶縁層２６内に各受動素子が埋設された構造であるため、各受動素子が外部からの応力や不要物の付着から保護されると共に、絶縁層２６の中に磁性体２９が混入されているために、その磁性体の混入密度を高くすればインダクタのインダクタンス値を上昇させることができる。

その他、本実施の形態においては、上述した第１の実施の形態で述べたのと同様の作用及び効果が得られる。

第４の実施の形態
本実施の形態では、図１３（Ａ）及び図１３（Ｂ）に示すように、絶縁層２６を有する受動素子パッケージ３の複数個を垂直方向に積層（図では２層又は３層）し、それぞれのインダクタ６と抵抗８とを垂直方向に電気的に接続して多層構造のパッケージを形成すること以外は、上述の第３の実施の形態と同様である。

本実施の形態によれば、受動素子パッケージ３を積層しているので、受動素子の実装数が増加しても面方向での実装面積が増加することはなく、実装面積に対する実装密度を高め易くなり、実装構造の小型化も図れる。なお、各インダクタの巻き方向は同じとするのがよく、また絶縁層２６を除去して中空部９としてもよい。

その他、本実施の形態においては、上述した第３又は第１の実施の形態で述べたのと同様の作用及び効果が得られる。

第５の実施の形態
本実施の形態では、図１４に示すように、図１２の例と同様に絶縁層２６が形成された受動素子パッケージ３の下面が図１１の例と同様に絶縁層２４で覆われ、リードフレーム材６ｂ及び８ｂ等がそれぞれ電極２５を介して実装基板（ここでは図示せず）に接続されると共に、受動素子パッケージ３の上面が絶縁層１６で覆われ、この絶縁層１６上に、リードフレーム材６ａ及び８ａ等とは電気的に絶縁された再配置配線１２が設けられ、この配線１２上に半導体パッケージ１１の電極３０が電気的に接続されていること以外は、上述の各実施の形態と同様である。

本実施の形態によれば、半導体パッケージ１１の電極３０の位置、サイズやピッチが実装基板の端子電極の位置、サイズやピッチと異なっていて直接の実装が困難な場合であっても、受動素子パッケージ３のサイズを実装基板の端子電極の位置に合わせて大きくし、これによって半導体パッケージ１１の電極３０の位置、サイズやピッチに対応した配線１２を受動素子パッケージ３上の絶縁層１６上に形成することにより、半導体パッケージ１１と実装基板とを配線１２を介して電気的に接続することが可能となる。この接続のためには、例えば、絶縁層１６及び枠材５ａ、５ｂを通してスルーホールを開け、ここに導電材を充填することができる。

本実施の形態においては、受動素子パッケージ３のサイズを大きくしているので、上記の再配置配線１２が可能となり、かつ受動素子のサイズも大きくしてインダクタンス値や容量値、抵抗値なども増大することができる。その他、上述した各実施の形態で述べたのと同様の作用及び効果が得られる。

第６の実施の形態
本実施の形態では、図１５に示すように、図１４に示した実施の形態で述べたと同様に受動素子パッケージ３上に半導体パッケージ１１が積層されることに加えて、受動素子パッケージ３の電極２５の下に別の半導体パッケージ２８が配置され、この半導体パッケージ２８の電極３０と受動素子パッケージ３の電極２５とが電気的に接続されていること以外は、上述の第５の実施の形態と同様である。

本実施の形態によれば、半導体パッケージ１１の電極３０の位置、サイズやピッチが半導体パッケージ２８の電極３０の位置、サイズやピッチと異なる場合に、受動素子パッケージ３のサイズを半導体パッケージ２８と同一となるように大きくし、かつ半導体パッケージ１１の電極３０の位置、サイズやピッチに対応する再配置配線１２を、受動素子パッケージ３上に絶縁層１６を介して形成することにより、上述した例と同様にして半導体パッケージ１１と半導体パッケージ２８とを配線１２を介して電気的に接続することが可能となる。この場合も、受動素子パッケージ３を用いて、上下の半導体パッケージ１１−２８間の接続を可能にする再配置配線を形成することができ、また、受動素子の各特性値を増やすこともできる。

その他、本実施の形態においては、上述した第５の実施の形態で述べたのと同様の作用及び効果が得られる。

第７の実施の形態
本実施の形態では、図１６（Ａ）に示すように、図１４の例と同様に構成された受動素子パッケージ３の上面の絶縁層１６上に、リードフレーム材６ａ及び８ａ等とは電気的に接続されない配線１２が形成されると共に、図１６（Ｂ）に示すように、受動素子パッケージ３の下面の絶縁層２４上に配線２５が形成されており、両配線１２と２５とが上下で交差するときに、これらの配線間に絶縁層１６、２４が介在していること以外は、上述の第５の実施の形態と同様である。

本実施の形態によれば、配線１２と２５によって、上述した再配置配線が可能になるだけでなく、それらの交差によって配線間に寄生容量等が生じようとしても、これは絶縁層１６、２４の存在によって低減若しくは防止することができる。

その他、本実施の形態においては、上述した第５の実施の形態で述べたのと同様の作用及び効果が得られる。

以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。

例えば、上述したように枠部５を枠材５ａと５ｂとに分割することなく、これらを単一の枠部５として形成してもよい。枠部５の形状も四角形に限ることはなく、他の形状であってもよい等、形状や材質、構造は様々に変更してもよい。

本発明の受動素子パッケージ及びその製造方法、半導体モジュール、並びにこれらの実装構造は、小型、薄型の電子機器に有用である。

本発明の第１の実施の形態による受動素子パッケージの平面図、Ａ―Ａ’線断面図及びＢ―Ｂ’線断面図である。 同、インダクタの構成部材を示す平面図（Ａ）、部分平面図（Ｂ）、（Ｃ）及びＡ―Ａ’線断面図である。 同、受動素子パッケージとＩＣチップとの複合パッケージの実装構造を示す断面図である。 同、受動素子パッケージの製造工程を順次示す平面図である。 同、受動素子パッケージの製造工程を順次示す平面図である。 同、受動素子パッケージの製造工程を順次示す平面図である。 同、受動素子パッケージの製造工程を順次示す平面図である。 同、受動素子パッケージの製造工程を示す平面図である。 同、受動素子パッケージの製造工程を順次示す断面図である。 同、受動素子パッケージの製造工程を順次示す断面図である。 本発明の第２の実施の形態による受動素子パッケージの平面図及びパッケージ実装時のＡ―Ａ’線断面図である。 本発明の第３の実施の形態による受動素子パッケージの平面図及びＡ―Ａ’線断面図である。 本発明の第４の実施の形態による受動素子パッケージの積層体の断面図（Ａ）及び他の積層体の断面図（Ｂ）である。 本発明の第５の実施の形態による受動素子パッケージとＩＣチップとの複合パッケージの平面図及びそのＡ−Ａ’線断面図である。 本発明の第６の実施の形態による受動素子パッケージとＩＣチップとの複合パッケージの平面図及びそのＡ−Ａ’線断面図である。 本発明の第７の実施の形態による受動素子パッケージの平面図（Ａ）、（Ｂ）及びＡ―Ａ’線断面図である。 従来例によるインダクタの斜視図及び半導体装置の要部平面図である。

符号の説明

１…リードフレーム材（端子）、２…導電材、３…受動素子パッケージ、
４…伝送線路補正部、
４ａ、４ｂ、６ａ、６ｂ、７ａ、７ｂ、８ａ、８ｂ…リードフレーム材、５…枠部、
５ａ、５ｂ…枠材、６…インダクタ、７…キャパシタ、８…抵抗、９…中空部、
１０…抵抗材、１１、２８…半導体パッケージ、１２、２５、３０…電極又は配線、
１３…実装基板、１４…半導体チップ、１５…樹脂層、１６、２４，２６…絶縁層、
１７…タイバー、１８…モールド空間、１９…モールド型、２０…上型、２１…下型、
２２…上押圧型、２３…下押圧型、２７…誘電材、２９…磁性体、
３１ａ…パッケージ上部、３１ｂ…パッケージ下部

Claims (17)

1. 上部リードフレーム材の周辺部の複数の端子が絶縁材からなる上部枠材に埋設され支持され、前記上部リードフレーム材の周辺部から突出して延設された上部リードフレーム材延設部が受動素子の少なくとも一部分を構成するように形成された板状のパッケージ上部と、下部リードフレーム材の周辺部の複数の端子が絶縁材からなる下部枠材に埋設され支持され、前記下部リードフレーム材の周辺部から突出して延設された下部リードフレーム材延設部が前記受動素子の少なくとも一部分を構成するように形成された板状のパッケージ下部とが板面垂直方向で接合される際に、前記上部枠材と前記下部枠材とを接着剤によって一体化して枠部が形成されこの枠部の内部に中空部が形成される状態で、前記上部リードフレーム材延設部と前記下部リードフレーム材延設部が板面垂直方向で対向する位置に互いに離間して配置された後、前記上部リードフレーム材延設部と前記下部リードフレーム材延設部の所定の位置に板面垂直方向から圧力を掛けて、前記上部リードフレーム材延設部と前記下部リードフレーム材延設部の一部を互いに接触する方向に所定形状に変形させ、前記上部リードフレーム材延設部と前記下部リードフレーム材延設部がそれぞれの変形部分において接続又は接合されて、前記受動素子が前記中空部に形成された、受動素子パッケージ。
2. 前記中空部に磁性体が混入した絶縁層が形成されている、請求項１に記載の受動素子パッケージ。
3. 前記受動素子が、インダクタ、キャパシタ、抵抗及び伝送線路補正部からなる群より選ばれた少なくとも１つの受動素子からなる、請求項１に記載の受動素子パッケージ。
4. 底面が絶縁物質で覆われている、請求項１に記載の受動素子パッケージ。
5. 前記受動素子パッケージが複数個積層されることにより多層構造のパッケージが形成される、請求項１に記載の受動素子パッケージ。
6. 表面側又は裏面側が絶縁物質層で覆われ、この絶縁物質層上に再配置配線が設けられている、請求項１に記載の受動素子パッケージ。
7. 前記受動素子パッケージの複数個が互いに積層して接合され、各前記受動素子パッケージの同種の前記受動素子が垂直方向に電気的に接続され、多層構造のパッケージが形成される、請求項１に記載の受動素子パッケージ。
8. 請求項１〜７の何れか１項に記載の受動素子パッケージと、半導体パッケージとが一体化されてなる、半導体モジュール。
9. 前記受動素子と半導体チップ部品とが電気的に接続されているか、或いは絶縁体によって絶縁されている、請求項８に記載の半導体モジュール。
10. 請求項８に記載の受動素子パッケージ又は半導体モジュールが実装基板に固定されている実装構造。
11. 上部リードフレーム材の周辺部の複数の端子が絶縁材からなる上部枠材に埋設され支
    持され、前記上部リードフレーム材の周辺部から突出して延設された上部リードフレー
    ム材延設部が受動素子の少なくとも一部分を構成する板状のパッケージ上部を形成する
    工程と、
    下部リードフレーム材の周辺部の複数の端子が絶縁材からなる下部枠材に埋設され支
    持され、前記下部リードフレーム材の周辺部から突出して延設された下部リードフレー
    ム材延設部が前記受動素子の少なくとも一部分を構成する板状のパッケージ下部を形成
    する工程と、
    前記パッケージ上部と前記パッケージ下部とを板面垂直方向で接合する際に、前記上
    部枠材と前記下部枠材とを接着剤によって一体化して枠部が形成されこの枠部の内部に
    中空部が形成される状態で、前記上部リードフレーム材延設部と前記下部リードフレー
    ム材延設部を板面垂直方向で対向する位置に互いに離間して配置した後、前記上部リー
    ドフレーム材延設部と前記下部リードフレーム材延設部の所定の位置に板面垂直方向か
    ら圧力を掛けて、前記上部リードフレーム材延設部と前記下部リードフレーム材延設部
    の一部を互いに接触する方向に所定形状に変形させて、前記上部リードフレーム材延設
    部と前記下部リードフレーム材延設部をそれぞれの変形部分において接続又は接合させ
    て、前記中空部に前記受動素子を形成する工程と
    を有する、受動素子パッケージの製造方法。
12. 前記中空部に磁性体が混入した絶縁層を形成する工程を有する、請求項１１に記載の受動素子パッケージの製造方法。
13. 前記受動素子を、インダクタ、キャパシタ、抵抗及び伝送線路補正部からなる群より選ばれた少なくとも１つの受動素子とする、請求項１１に記載の受動素子パッケージの製造方法。
14. 底面を絶縁物質で覆う、請求項１１に記載の受動素子パッケージの製造方法。
15. 前記受動素子パッケージを複数個積層することにより多層構造のパッケージを形成する、請求項１１に記載の受動素子パッケージの製造方法。
16. 表面側又は裏面側を絶縁物質層で覆い、この絶縁物質層上に再配置配線を設ける、請求項１１に記載の受動素子パッケージの製造方法。
17. 前記受動素子パッケージの複数個を互いに積層して接合し、各前記受動素子パッケージの同種の前記受動素子を垂直方向に電気的に接続し、多層構造のパッケージを形成する、請求項１１に記載の受動素子パッケージの製造方法。

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