JP4758704B2 - 液晶表示装置 - Google Patents

Description

本発明は、液晶表示装置に関する。

アクティブマトリクス型（ａｃｔｉｖｅ ｍａｔｒｉｘ）液晶表示装置及びアクティブマトリクス型有機発光表示装置などのアクティブ表示装置は、マトリクス状（行列状）に配列されていて、スイッチング素子を含む複数の画素と、スイッチング素子に信号を伝達するためのゲート線及びデータ線などの複数の信号線を含む。画素のスイッチング素子は、ゲート線からのゲート信号に応答して、データ線からのデータ信号を選択的に画素に伝達する。液晶表示装置の画素はデータ信号によって入射光の透過率を調節し、有機発光表示装置の画素はデータ信号によって発光輝度を調節する。

また、表示装置は、ゲート信号を生成してゲート線に印加するゲート駆動部と、データ信号をデータ線に印加するデータ駆動部と、を備える。

ゲート駆動部とデータ駆動部は、複数の駆動集積回路チップで構成することが普通であるが、このようなチップの数をできれば減少させることが生産費用を減らすのに重要な要素である。特に、データ駆動集積回路チップは、ゲート駆動回路チップに比べて値段が高いためにより一層その数を減らす必要がある。
国際公開第０３／１００５１２号パンフレット

本発明が解決しようとする技術的課題は、開口率を減少させることなくゲート線と画素との間の結合を改善して液晶表示装置の画質を向上することである。

本発明の他の技術的課題は、駆動回路チップの数を減らし、液晶表示装置の製造費用を減らすことである。

このような技術的課題を解決するための本発明の液晶表示装置は、スイッチング素子を備える複数の画素と、前記スイッチング素子に連結されていて、前記スイッチング素子を導通させるゲートオン電圧を伝達する複数対の第１及び第２ゲート線と、前記スイッチング素子に連結されていてデータ電圧を伝達する複数のデータ線と、を含み、前記各対の第１及び第２ゲート線は、隣接した二つの画素行の間に位置し、前記隣接した二つの画素行の一の画素行のスイッチング素子に連結されており、前記隣接した二つの画素行の一の画素行を構成する行方向に隣接した一対の画素は隣接したデータ線の間に位置し、前記隣接した一対の画素のスイッチング素子は前記第１及び第２ゲート線のうちで同一のゲート線に連結されている。

前記第１ゲート線は、前記第２ゲート線よりも前記一の画素行に近く、前記第２ゲート線よりも先にゲートオン電圧の印加を受けることができる。前記データ線の各々は、隣接した二つの画素列のスイッチング素子に連結されていることが好ましい。

隣接した二つの画素列は、一つのデータ線に対して互いに反対側に連結されることが好ましく、一つの画素列において二つの隣接した画素は、それぞれ第１及び第２ゲート線に連結されることが好ましい。

前記第２ゲート線は、第１ゲート線より前記画素列から遠くに位置することが好ましく、前記第２ゲート線と連結する前記一の画素列のスイッチング素子は、第１ゲート線と第２ゲート線との間に伸びた分枝線を介して前記データ線と連結されることが好ましい。

前記表示装置は、前記第１ゲート線に連結された第１ゲート駆動部、及び前記第２ゲート線に連結されている第２ゲート駆動部をさらに含むことができる。

二つの隣接したゲート線は、少なくとも部分的にゲートオン電圧を同時に印加されることができる。

前記表示装置は、列反転または行反転を実行することが好ましい。
また、本発明の液晶表示装置は、スイッチング素子を備え、画素行と画素列で配列されている複数の画素と、前記スイッチング素子に連結されており、前記スイッチング素子を導通させるゲートオン電圧を伝達する複数対の第１及び第２ゲート線と、前記スイッチング素子に連結されている複数のデータ線と、を含み、前記各対の第１及び第２ゲート線は、隣接した二つの画素行の間に配置されていて、当該隣接した二つの画素行の一の画素行のスイッチング素子に連結されており、前記隣接した二つの画素行の一の画素行を構成する一対の画素は隣接したデータ線の間に位置し、列方向に隣接した二つの画素は互いに異なるデータ線に連結されている。

本発明によれば、開口率を減少させることなくゲート線と画素ＰＸの間の干渉を改善することができ、液晶表示装置の画質を向上させることができる。

添付した図面を参照して、本発明の実施の形態に対して本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。

図面では、複数の層及び領域を明確に表現するために厚さを拡大して示した。明細書の全体にわたって類似な部分については同一符号を付けた。層、膜、領域、及び板などの部分が他の部分“上に”あるとする時、これは他の部分の“すぐ上に”ある場合だけでなく、その中間に他の部分がある場合も含む。反対に、ある部分が他の部分の“すぐ上に”あるとする時には、中間に他の部分がないことを意味する。

次に、本発明の実施の形態による液晶表示装置について添付した図面を参照して詳細に説明する。

図１は、本発明の一実施の形態による液晶表示装置のブロック図であり、図２は、本発明の他の実施の形態による液晶表示装置のブロック図である。また、図３は、本発明の一実施の形態による液晶表示装置の一つの画素に対する等価回路図である。

図１及び図２を参考にすれば、本発明の一実施の形態による液晶表示装置は、液晶表示板組立体３００と、これに連結された一つまたは二つのゲート駆動部４００，４００Ｌ，４００Ｒと、データ駆動部５００と、データ駆動部５００に連結された階調電圧生成部８００と、これらを制御する信号制御部６００と、を含む。

液晶表示板組立体３００は、図１及び図２に示した等価回路から見る時、複数の表示信号線Ｇ_１，ｕｐ−Ｇ_{ｎ，ｄｏｗｎ}，Ｄ_０−Ｄ_ｍと、これらに連結されていて、ほぼ行列形態に配列された複数の画素ＰＸを含む。一方、液晶表示板組立体３００を構造的に見れば、図３に示したように、互いに対向する下部及び上部表示板１００，２００と、それらの間の液晶層３を含む。

表示信号線Ｇ_１，ｕｐ−Ｇ_{ｎ，ｄｏｗｎ}，Ｄ_０−Ｄ_ｍは、ゲート信号（“走査信号”とも言う）を伝達する複数のゲート線Ｇ_１，ｕｐ−Ｇ_{ｎ，ｄｏｗｎ}とデータ信号を伝達するデータ線Ｄ_０−Ｄ_ｍを含む。ゲート線Ｇ_１，ｕｐ−Ｇ_{ｎ，ｄｏｗｎ}（Ｇ_１−Ｇ_２ｎ）は、行方向へ伸びていて互いに平行であり、データ線Ｄ_０−Ｄ_ｍは、列方向へ伸びていて互いに平行である。

図３を参考にすれば、各画素ＰＸは、表示信号線Ｇ_１，ｕｐ−Ｇ_{ｎ，ｄｏｗｎ}，Ｄ_０−Ｄ_ｍに連結されたスイッチング素子Ｑと、これらに連結された液晶キャパシタＣ_ＬＣ及びストレージキャパシタＣ_ＳＴと_、を含む。なお、ストレージキャパシタＣ_ＳＴは、必要に応じて省略することができる。

薄膜トランジスタなどのスイッチング素子Ｑは、下部表示板１００に備えられていて、三端子素子としてその制御端子または入力端子は、各々ゲート線Ｇ_１，ｕｐ−Ｇ_{ｎ，ｄｏｗｎ}またはデータ線Ｄ_０−Ｄ_ｍに連結されており、出力端子は、液晶キャパシタＣ_ＬＣ及びストレージキャパシタＣ_ＳＴに連結されている。

液晶キャパシタＣ_ＬＣは、下部表示板１００の画素電極１９０と上部表示板２００の共通電極２７０を二つの端子にして、二つの電極１９０，２７０の間の液晶層３は、誘電体として機能する。画素電極１９０は、スイッチング素子Ｑに連結され、共通電極２７０は、上部表示板２００の前面に形成されていて、共通電圧Ｖｃｏｍを印加される。図３とは違って、共通電極２７０が下部表示板１００に備わる場合もあり、この時には、二つの電極１９０，２７０のうちの少なくとも一つが線状または棒形に作られる。

ストレージキャパシタＣ_ＳＴは、下部表示板１００に備えた別個の信号線（図示せず）と画素電極１９０が重なって作られ、この別個の信号線には共通電圧Ｖｃｏｍなどの決められた電圧が印加される。しかし、ストレージキャパシタＣ_ＳＴは、画素電極１９０が絶縁体を媒介としてすぐ上のゲート線と重なって作られることができる。

一方、色表示を実現するためには、各画素が三原色のうちの各色を固有の幾何学的位置に表示し（空間分割）、または、各画素が時間によって交互に三原色を表示するように（時間分割）して、これら三原色の空間的、時間的組み合わせによって所望の色相が認識されるようにする。図３は、空間分割の一例として、各画素が画素電極１９０に対応する領域に三原色のうちの一つを表示する色フィルター２３０を備えることを示している。図３とは違って色フィルター２３０は、下部表示板１００の画素電極１９０上または下に形成することもできる。色フィルター２３０の色相は、赤色、緑色、及び青色などの三原色のうちの一つであることができ、本明細書では画素が現す色相によって各画素を赤色、緑色、及び青色画素という。

液晶表示板組立体３００の二つの表示板１００，２００のうちの少なくとも一つ表示板の外側面には、光を偏光させる偏光子（図示せず）が取付けられている。また、偏光子と表示板１００，２００の間には、液晶の屈折率異方性を補償する少なくとも一つの補償板（図示せず）が介在されることができる。

以下、本発明の一つの実施の形態によるゲート線、データ線、及び画素の配置に対して、図４及び図５を参照して詳細に説明する。

図４及び図５は、本発明の実施の形態による液晶表示装置の画素及び信号線の空間的な配列を示した図面である。

図４及び図５に図示したように、隣接した二つの行の画素ＰＸの間に一対の上部及び下部ゲート線（第１及び第２ゲート線）が配置されていて、二つの列の画素ＰＸ当り一つずつデータ線が配置されている。したがって、各画素行において、隣接した一対の隣接データ線の間には、一対の左側及び右側の画素電極が配置されている。

前述したように、各画素ＰＸは、スイッチング素子Ｑを通じて一つのゲート線及び一つのデータ線に連結されている。図４及び図５で、各画素ＰＸはＰ_ｇ，ｄに表記したが、ここでｇは当該画素に連結されたゲート線を示し、ｄは当該画素に連結されたデータ線を示す。例えば、図４で左下の角部の画素ＰＸはＰ_{（ｉ＋１）ｕ，ｊ−２}に示し、これはその画素ＰＸがゲート線（Ｇ_{ｉ＋１，ｕｐ}）とデータ線（Ｄ_ｊ−２）に連結されていることを意味する。図４の場合には、二つのデータ線の間に位置した一対の画素ＰＸが互いに異なるゲート線に連結されており、同一なデータ線に連結されている。

データ線に対する画素の連結は、画素行に沿って交互に配列される。例えば、一つの画素行において、一対の画素（以下、画素対と称する）の二つの画素全ては、その画素対のすぐ左側に位置したデータ線と連結されており、その画素行のすぐ下とすぐ上の画素行にある画素対は、全て右側に位置したデータ線に連結されている。

ゲート線に対する画素の連結は次の通りである。同一のデータ線に連結される各画素対において、データ線に近い画素は、すぐ下に位置した一対のゲート線のうちの上側ゲート線に連結されており、データ線から遠い画素は、すぐ下に位置した一対のゲート線のうちの下側ゲート線に連結されている。

例えば、ｉ番目画素行において、隣接した二つのデータ線Ｄ_ｊ−１，Ｄ_ｊの間に位置した一対の画素Ｐ_ｉｕ，ｊ，Ｐ_ｉｄ，ｊは、全て右側データ線Ｄ_ｊに連結されており、データ線Ｄ_ｊに近い右側画素Ｐ_ｉｕ，ｊは、下に位置した一対のゲート線Ｇ_ｉ，ｕｐ，Ｇ_{ｉ，ｄｏｗｎ}のうちの上側ゲート線Ｇ_ｉ，ｕｐに連結されており、データ線Ｄ_ｊから遠い左側画素Ｐ_ｉｄ，ｊは、下側のゲート線Ｇ_{ｉ，ｄｏｗｎ}に連結されている。しかし、ｉ番目画素行に隣接した（ｉ−１）番目及び（ｉ＋１）番目画素行の場合、隣接した二つのデータ線の間に位置した一対の画素ＰＸのうちのデータ線に近い左側画素ＰＸは、下に位置した一対のゲート線のうちの上側ゲート線に連結されており、データ線から遠い左側画素ＰＸは、下側のゲート線に連結されている所はｉ番目画素行と同一であるが、二つの画素ＰＸ共に左側データ線Ｄ_ｊ−１に連結されている所は異なる。図４に示したように、連結されたデータ線に近い画素ＰＸは上部ゲート線に連結されており、連結されたデータ線から遠い画素ＰＸは下部ゲート線に連結されている。

これとは違って、図５の場合には、隣接した二つのデータ線の間に位置した一対の画素ＰＸが同一なゲート線に連結されており、互いに異なるデータ線に連結されている。画素対の画素は近いデータ線に連結されている。つまり、画素対において、左側画素はその画素対のすぐ左側に位置したデータ線と連結されており、右側画素はその画素対のすぐ右側に位置したデータ線と連結されている。ゲート線に対する連結は次のような方式で交互に行われる。すぐ下に位置した一対のゲート線のうちの上側ゲート線と連結される、一つの画素対に対し、その画素対のすぐ下、上、左側、及び右側に位置した各画素対は下側ゲート線と連結される。例えば、隣接した二つのデータ線Ｄ_ｊ−１，Ｄ_ｊの間に位置した一対の画素Ｐ_{ｉｕ，ｊ−１}，Ｐ_ｉｕ，ｊは、全て下に位置した一対のゲート線Ｇ_ｉ，ｕｐ，Ｇ_{ｉ，ｄｏｗｎ}のうちの上側ゲート線Ｇ_ｉ，ｕｐに連結されており、左側画素電極Ｐ_{ｉｕ，ｊ−１}は、隣接した左側データ線Ｄ_ｊ−１に、右側画素Ｐ_{ｉｕ，ｊ−１}は、隣接した右側データ線Ｄ_ｊに連結されている。しかし、一対の画素Ｐ_{ｉｕ，ｊ−１}，Ｐ_ｉｕ，ｊのすぐ上、下、左側、または右側にある隣接した画素対において、同一の二つのデータ線の間に位置した二つの画素ＰＸに対し、二つの画素ＰＸは共に下側ゲートに連結されている。

上記の隣接した４対の画素電極の場合、左側画素電極は、隣接した左側データ線に、右側画素電極は、隣接した右側データ線に連結されている所は同一であるが、二つの画素電極が全て下側ゲートに連結されている所が異なる。

このように配置すれば、データ線Ｄ_０−Ｄ_ｍの数を画素の列数の半分に減らすことができる。その代わりに、ゲート線Ｇ_１，ｕｐ−Ｇ_{ｎ，ｄｏｗｎ}の数が画素の行数の２倍となる。

また、図４及び図５で一対のゲート線のうち、下側に位置したゲート線と連結されるスイッチング素子と連結されるデータ線は、二つのゲート線の間に分枝線を出して伸びる。

さらに、図１及び図２を参考にすれば、階調電圧生成部８００は、画素の透過率に関する二組の複数階調電圧を生成する。二組のうちの一組は、共通電圧Ｖｃｏｍに対して正の値を有して、他の一組は負の値を有する。

ゲート駆動部４００，４００Ｌ，４００Ｒは、ゲート線Ｇ_１，ｕｐ−Ｇ_{ｎ，ｄｏｗｎ}に連結されて外部からのゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆの組み合わせからなるゲート信号をゲート線Ｇ_１，ｕｐ−Ｇ_{ｎ，ｄｏｗｎ}に印加する。図１の場合、液晶表示板組立体３００の左側に一つだけ備えられていて、図２の場合、液晶表示板組立体３００の左側と右側に一つずつ一対が備えて隣接した二つの画素列の間に位置したゲート線対において上側ゲート線は左側ゲート駆動部４００Ｌに、下側ゲート線は右側ゲート駆動部４００Ｒに連結されている。しかし、その逆に連結されることができることはもちろんである。

データ駆動部５００は、液晶表示板組立体３００のデータ線Ｄ_１−Ｄ_ｍに連結されて階調電圧生成部８００からの階調電圧を選択してデータ信号として画素に印加する。

ゲート駆動部４００，４００Ｌ，４００Ｒとデータ駆動部５００は、複数の集積回路チップの形態で液晶表示板組立体３００上に直接装着することもでき、可撓性印刷回路膜上にＴＣＰ（図示せず）方式で液晶表示板組立体３００上に取付けることもできる。しかし、ゲート駆動部４００，４００Ｌ，４００Ｒ及びデータ駆動部５００、特にゲート駆動部４００，４００Ｌ，４００Ｒの場合、ゲート線Ｇ_１，ｕｐ−Ｇ_{ｎ，ｄｏｗｎ}、データ線Ｄ_０−Ｄ_ｍ及びスイッチング素子Ｑと共に液晶表示板組立体３００に集積されることもできる。

信号制御部６００は、ゲート駆動部４００，４００Ｌ，４００Ｒ及びデータ駆動部５００などの動作を制御する。

以下、このような液晶表示装置の動作について詳細に説明する。

信号制御部６００は、外部のグラフィック制御機（図示せず）から入力映像信号Ｒ，Ｇ，Ｂ及びその表示を制御する入力制御信号、例えば、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃ、メーンクロックＭＣＬＫ、及びデータイネーブル信号ＤＥなどを供与される。

信号制御部６００は、入力映像信号Ｒ，Ｇ，Ｂと入力制御信号に基づいて映像信号Ｒ，Ｇ，Ｂを液晶表示板組立体３００の動作条件に合うように適切に処理して、ゲート制御信号ＣＯＮＴ１及びデータ制御信号ＣＯＮＴ２などを生成した後、ゲート制御信号ＣＯＮＴ１をゲート駆動部４００，４００Ｌ，４００Ｒに送出し、データ制御信号ＣＯＮＴ２と処理した映像信号ＤＡＴを、データ駆動部５００に送出する。ここで映像信号Ｒ，Ｇ，Ｂの処理は、図４及び図５に示した液晶表示板組立体の画素配列に合わせて映像データＲ，Ｇ，Ｂを再配列する動作を含む。

ゲート制御信号ＣＯＮＴ１は、走査開始を指示する走査開始信号ＳＴＶ、及びゲートオン電圧Ｖｏｎの出力時期を制御する少なくとも一つのクロック信号を含む。ゲート制御信号ＣＯＮＴ１は、ゲートオン電圧Ｖｏｎの持続時間を限定する出力イネーブル信号ＯＥをさらに含むことができる。データ制御信号ＣＯＮＴ２は、映像データＤＡＴの伝送開始を知らせる水平同期開始信号ＳＴＨとデータ線Ｄ_０−Ｄ_ｍに当該データ電圧を印加させるロード信号ＬＯＡＤ、共通電圧Ｖｃｏｍに対するデータ電圧の極性（以下、“共通電圧に対するデータ電圧の極性”を縮めて“データ電圧の極性”という）を反転させる反転信号ＲＶＳ及びデータクロック信号ＨＣＬＫなどを含む。

データ駆動部５００は、信号制御部６００から受け取るデータ制御信号ＣＯＮＴ２によって一つの行の画素に対応する映像データＤＡＴを順次に受信して、階調電圧生成部８００からの階調電圧のうちの各映像データＤＡＴに対応する階調電圧を選択することによって、映像データＤＡＴを当該データ電圧に変換した後、これを当該データ線Ｄ_０−Ｄ_ｍに印加する。

ゲート駆動部４００，４００Ｌ，４００Ｒは、信号制御部６００からのゲート制御信号ＣＯＮＴ１によってゲートオン電圧Ｖｏｎをゲート線Ｇ_１，ｕｐ−Ｇ_{ｎ，ｄｏｗｎ}に印加して、このゲート線Ｇ_１，ｕｐ−Ｇ_{ｎ，ｄｏｗｎ}に連結されたスイッチング素子Ｑを導通させて、それによってデータ線Ｄ_０−Ｄ_ｍに印加されたデータ電圧が導通したスイッチング素子Ｑを通じて当該画素に印加される。

画素に印加されたデータ電圧と共通電圧Ｖｃｏｍの差は、液晶キャパシタＣ_ＬＣの充電電圧、つまり、画素電圧として現れる。液晶分子は、画素電圧の大きさによってその配列を変化させ、そのために液晶層３を通過する光の偏光が変化する。このような偏光の変化は、表示板１００，２００に取付けられた偏光子（図示せず）によって光の透過率変化に現れる。

与えられた時間を単位にしてゲート駆動部４００，４００Ｌ，４００Ｒとデータ駆動部５００は、同一な走査動作を繰り返す。データ線の数が画素の列数と同一な一般的な液晶表示装置の場合、このような時間を通常１水平周期といい、１Ｈと表示するが、本実施の形態の場合には、ゲート線Ｇ_１，ｕｐ−Ｇ_{ｎ，ｄｏｗｎ}の数が従来の液晶表示装置の２倍であるので、一つの画素行の走査にかかる時間は、１／２Ｈにすべきである。しかし、隣接する二つのゲート線に１／２Ｈほどゲートオン電圧Ｖｏｎを重なるように印加すれば、従来の液晶表示装置とほとんど同一に一つのゲート線にゲートオン電圧Ｖｏｎを印加する時間を１Ｈにして十分な充電時間を確保できる。

このような方式で、１フレームの間全てのゲート線Ｇ_１−Ｇ_２ｎに対して順次にゲートオン電圧Ｖｏｎを印加して、全ての画素にデータ電圧を印加する。１フレームが終われば次のフレームが始まって各画素に印加されるデータ電圧の極性が直前フレームでの極性と反対になるようにデータ駆動部５００に印加される反転信号ＲＶＳの状態が制御される（“フレーム反転”）。この時、１フレーム内でも反転信号ＲＶＳの特性によって一つのデータ線を通じて流れるデータ電圧の極性が変わることができ（例：行反転、点反転）、あるいは、一つの画素行に印加されるデータ電圧の極性も互いに異なることができる（例：列反転、点反転）。

一方、図４及び図５を再び見れば、二つの画素行の間に位置した一対のゲート線、例えば、図面符号Ｇ_ｉ，ｕｐとＧ_{ｉ，ｄｏｗｎ}に示したゲート線のうちの上側にあるゲート線Ｇ_ｉ，ｕｐが先にゲートオン電圧Ｖｏｎを印加されて、下側にあるゲート線Ｇ_{ｉ，ｄｏｗｎ}が後ほどゲートオン電圧Ｖｏｎを印加される。

ところが、後ほどゲートオン電圧Ｖｏｎを印加される下側ゲート線Ｇ_{ｉ，ｄｏｗｎ}は、直前に電圧を印加される画素ＰＸとは上側ゲート線Ｇ_ｉ，ｕｐを間に置いており、距離上にも離れているために、下側ゲート線Ｇ_{ｉ、ｄｏｗｎ}にゲートオン電圧Ｖｏｎが印加されて電磁気場が発生しても画素ＰＸに至ると電磁気場自体の強さが非常に減るだけでなく、電磁気場が上側ゲート線Ｇ_ｉ、ｕｐによって遮蔽されて画素ＰＸに与える影響が非常に減る。

また、図５の場合には、隣接した二つのデータ線の間の二つの画素ＰＸが同一なゲート線に連結されて同時に充電されるので、充電時期が異なる場合に発生する二つの画素ＰＸの間の干渉が減る。

このように一つの行の画素ＰＸを上側と下側のうちの何れか一方、特に下側に位置したゲート線とスイッチング素子を通じて連結することによって、開口率が減少することなくゲート線と画素ＰＸの間の干渉を改善することができ、液晶表示装置の画質を向上させることができる。

本発明はまた、有機発光表示装置など他の表示装置にも適用できる。

以上で、本発明の好ましい実施の形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、次の請求範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態も本発明の権利範囲に属することである。

本発明の一実施の形態による液晶表示装置のブロック図である。 本発明の他の実施の形態による液晶表示装置のブロック図である。 本発明の一実施の形態による液晶表示装置の一つの画素に対する等価回路図である。 本発明の一実施の形態による液晶表示装置の画素の空間的になっている配列を示した図である。 本発明の他の実施の形態による液晶表示装置の画素の空間的になっている配列を示した図である。

符号の説明

３ 液晶層、
１００ 下部表示板、
２００ 上部表示板、
１９０ 画素電極、
２３０ 色フィルター、
２７０ 共通電極、
３００ 液晶表示板組立体、
４００，４００Ｌ，４００Ｒ ゲート駆動部、
５００ データ駆動部、
６００ 信号制御部、
８００ 階調電圧生成部、
Ｃ_ＬＣ 液晶キャパシタ、
Ｃ_ＳＴ ストレージキャパシタ、
ＣＯＮＴ１ ゲート制御信号、
ＣＯＮＴ２ データ制御信号、
ＣＰＶ ゲートクロック信号、
Ｄ_０−Ｄ_ｍ データ線、
ＤＡＴ 映像データ、
ＤＥ データイネーブル信号、
Ｇ_１，ｕｐ−Ｇ_{ｎ，ｄｏｗｎ} ゲート線、
ＨＣＬＫ データクロック信号、
Ｈｓｙｎｃ 水平同期信号、
ＭＣＬＫ メーンクロック、
ＯＥ 出力イネーブル信号、
ＰＸ，Ｐ_{ｉｕ，ｊ−１}，Ｐ_ｉｕ，ｊ 画素、
Ｑ スイッチング素子、
Ｒ，Ｇ，Ｂ 入力映像信号、
ＲＶＳ 反転信号、
ＳＴＨ 水平同期開始信号、
ＳＴＶ 走査開始信号、
Ｖｃｏｍ 共通電圧、
Ｖｏｆｆ ゲートオフ電圧、
Ｖｏｎ ゲートオン電圧、
Ｖｓｙｎｃ 垂直同期信号。

Claims (20)

1. スイッチング素子を備え、画素行と画素列で配列されている複数の画素と、
   前記スイッチング素子に連結されており、前記スイッチング素子を導通させるゲートオン電圧を伝達する複数対の第１及び第２ゲート線と、
   前記スイッチング素子に連結されている複数のデータ線と、
   を含み、
   前記各対の第１及び第２ゲート線は、隣接した二つの画素行の間に配置されていて、当該隣接した二つの画素行の一の画素行のスイッチング素子に連結されており、
   前記隣接した二つの画素行の一の画素行を構成する行方向に隣接した一対の画素は隣接したデータ線の間に位置し、前記隣接した一対の画素のスイッチング素子は前記第１及び第２ゲート線のうちで同一のゲート線に連結されている、液晶表示装置。
2. 前記第１ゲート線は、前記第２ゲート線よりも前記一の画素行に近く位置して、前記第２ゲート線よりも先に前記ゲートオン電圧を印加される、請求項１に記載の液晶表示装置。
3. 前記データ線は、互いに隣接した二つの画素列のスイッチング素子に連結されている、請求項１または２に記載の液晶表示装置。
4. 前記隣接した二つの画素列は、前記データ線を中心に互いに反対側に位置する、請求項３に記載の液晶表示装置。
5. 一つの画素列にある隣接した二つの画素は、前記第１及び第２ゲート線に各々連結されている、請求項３または４に記載の液晶表示装置。
6. 前記データ線は、二つの画素列毎に一つずつ配置されている、請求項３〜５のいずれか１項に記載の液晶表示装置。
7. 前記第２ゲート線は、前記第１ゲート線よりも前記一の画素行から遠くに位置し、前記第２ゲート線と連結する前記一の画素行のスイッチング素子は、前記第１ゲート線と前記第２ゲート線との間に伸びた分枝線を介して前記データ線と連結される、請求項１〜６のいずれか１項に記載の液晶表示装置。
8. 前記第１ゲート線と連結されている第１ゲート駆動部と、前記第２ゲート線と連結されている第２ゲート駆動部と、をさらに含む、請求項１〜７のいずれか１項に記載の液晶表示装置。
9. 隣接した前記ゲート線がゲートオン電圧を印加される時間は互いに一部重複する、請求項１〜８のいずれか１項に記載の液晶表示装置。
10. 前記液晶表示装置は、列反転または行反転を実行する、請求項１〜９のいずれか１項に記載の液晶表示装置。
11. 画素行と画素列で配列されている複数の画素と、
    前記各画素と連結されている複数のスイッチング素子と、
    二つの画素列毎に一つずつ配置されている複数のデータ線と、
    隣接した二つの画素行の間に各々位置する複数対の第１及び第２ゲート線と、
    を含み、
    一対の前記画素は、隣接した二つの前記データ線と隣接した二対の前記第１及び第２ゲート線とで画定される領域に位置し、一対の第１及び第２ゲート線は、前記隣接した二つの画素行の一の画素行のスイッチング素子に連結されており、
    前記隣接した二つの画素行の一の画素行を構成する行方向に隣接した一対の画素は隣接するデータ線の間に位置し、前記隣接した一対の画素のスイッチング素子は前記第１及び第２ゲート線のうちで同一のゲート線に連結されている、表示装置。
12. 前記複数対の第１及び第２ゲート線において、前記第１ゲート線は前記第２ゲート線よりも前記一の画素行に近く位置する、請求項１１に記載の表示装置。
13. 前記一対の画素において各画素のスイッチング素子は、前記隣接した二つのデータ線のうち当該スイッチング素子が連結されている画素に近い方のデータ線と連結されており、
    前記一対の画素と連結されている第１または第２ゲート線は各画素行に沿って交代する、請求項１１または１２に記載の表示装置。
14. 一つのデータ線を基準として互いに反対側に位置する二つの画素のスイッチング素子は同一のデータ線に連結されている、請求項１１〜１３のいずれか１項に記載の表示装置。
15. スイッチング素子を備え、画素行と画素列で配列されている複数の画素と、
    前記スイッチング素子に連結されており、前記スイッチング素子を導通させるゲートオン電圧を伝達する複数対の第１及び第２ゲート線と、
    前記スイッチング素子に連結されている複数のデータ線と、
    を含み、
    前記各対の第１及び第２ゲート線は、隣接した二つの画素行の間に配置されていて、当該隣接した二つの画素行の一の画素行のスイッチング素子に連結されており、
    前記隣接した二つの画素行の一の画素行を構成する一対の画素は隣接したデータ線の間に位置し、列方向に隣接した二つの画素は互いに異なるデータ線に連結されている、表示装置。
16. 前記第１ゲート線は、前記第２ゲート線よりも前記隣接した二つの画素行の一の画素行に近く位置して、前記第２ゲート線よりも先に前記ゲートオン電圧を印加される、請求項１５に記載の液晶表示装置。
17. 前記データ線は、互いに隣接した二つの画素列のスイッチング素子に連結されている、請求項１５または１６に記載の液晶表示装置。
18. 一つの画素列にある隣接した二つの画素は、前記第１及び第２ゲート線に各々連結されている、請求項１５〜１７のいずれか１項に記載の液晶表示装置。
19. 前記第２ゲート線は、前記第１ゲート線よりも前記隣接した二つの画素行の一の画素行から遠くに位置し、前記第２ゲート線と連結する前記隣接した二つの画素行の一の画素行のスイッチング素子は、前記第１ゲート線と前記第２ゲート線との間に伸びた分枝線を介して前記データ線と連結される、請求項１５〜１８のいずれか１項に記載の液晶表示装置。
20. 隣接した前記ゲート線がゲートオン電圧を印加される時間は互いに一部重複する、請求項１５〜１９のいずれか１項に記載の液晶表示装置。

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