JP4757461B2 - 遅延クロック信号発生装置および遅延クロック信号発生方法 - Google Patents

Description

本発明は遅延信号発生装置および方法に関するものであって、さらに詳細には、クロック信号の半周期を感知して前記クロック信号と所定の位相差を有する遅延されたクロック信号発生装置および方法に関するものである。

ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を利用した多相クロック信号発生装置（ｍｕｌｔｉ−ｐｈａｓｅ ｃｌｏｃｋ ｇｅｎｅｒａｔｏｒ）は、２πの位相が固定した状態でＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）から信号を抽出する。図８（Ａ）は従来の技術によるＰＬＬを利用した多相クロック信号発生装置に関するブロック図である。図８（Ｂ）は図８（Ａ）の入出力信号に対するタイミング図である。図８（Ａ）と図８（Ｂ）を参照すると、Ｐ０がｆｒｅｆに固定すれば、ＶＣＯでＰ０と反対の位相Ｐ２を抽出し、π／２の位相だけ遅延されたＰ１と、Ｐ１の反対の位相を有するＰ３とを抽出することができる。上のようなＰＬＬを利用した多相クロック信号発生装置は、既存のＰＬＬにいくつかの回路だけを付加的に追加すれば良くて、ＰＬＬの長所と短所を全部有している。長所としては、ＶＣＯがクロック信号を発生させるので、入力ジッタを除去することができ、５０％のデューティレシオを有することができる。しかし、閉ループからなるので、ジッタが蓄積される問題が発生する。さらに、このような多相クロック信号発生装置は、電荷ポンプの蓄電器が一つのチップに集積されないだけではなく、アナログ回路で設計されるので、面積が大きくなり、高い動作電圧を求められ、電力の消耗も大きくなる。また、位相を固定するのに数十から数百サイクルが所要されるという問題点がある。このように数十サイクルから数百サイクルが要するので、パワーダウンモードから活性モードに転換時、迅速に転換し難くて、システムの全体の電力の消耗を減らすのに限界がある。

ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）を利用した多相クロック信号発生装置の基本原理は、ＰＬＬを利用した多相クロック信号発生装置と類似である。すなわち、２πで位相が固定する時、ＶＣＤＬ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ）で多相のクロック信号を抽出する。しかし、多様な面で、ＰＬＬを利用した多相クロック信号発生装置とは多くの差がある。図９は、従来の技術によるＤＬＬを利用した多相クロック信号発生装置に対するブロック図である。図９に関する技術は非特許文献１に記載されている。

電圧調節器（Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）で電圧を調整し、ＶＣＤＬの出力を２πになるように遅延させる。２πになると、遅延線で信号を抽出する。このようにＤＬＬから信号を抽出すれば、アナログ回路を多く利用するＰＬＬより様々な利点を得ることができる。閉ループであるＶＣＯに代えて開ループであるＶＣＤＬを使用するので、安定したシステムで実現することができ、位相の誤差が蓄積されない。また、デジタルで実現されれば、サイズが減らし、動作電圧が減少して電力の消耗が減少することができる。しかし、ＰＬＬと異なって、入力ジッタが出力にそのまま示すようになり、デューティエラー（ｄｕｔｙ−ｅｒｒｏｒ）もそのまま示す。また、帰還ループを通じて位相を固定するようになるので、位相を固定するのに数十サイクルの以上を要するという問題点がある。
ｃｈｕｌｗｏｏ Ｋｉｍ，ｉｎ−ｃｈｕｌ Ｈｗａｎｇ， Ｓｕｎｇ−ｍｏ Ｋａｎｇ著、「Ａ ｌｏｗ−ｐｏｗｅｒ ｓｍａｌｌ−ａｒｅａ±７．２８−ｐｓ−ｊｉｔｔｅｒ １−ＧＨｚ ＤＬＬ−Ｂａｓｅｄ ｃｌｏｃｋ ｇｅｎｅｒａｔｏｒ」ＩＥＥＥ Ｊｏｕｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ ３７．Ｎｏ １１．ｐｐ１４１４−１４２０，２００２年１１月

本発明は上述の技術的課題を解決するためのものであって、本発明の目的は、入力周波数とＰＶＴ変換に能動的に対処することができる遅延されたクロック信号発生装置および方法を提供するものである。

上述の技術的課題を解決するための本発明による遅延されたクロック信号発生装置は、クロック信号を発生するクロック信号発生回路と、前記クロック信号が入力されて位相が遅延されたクロック信号を発生する遅延信号発生回路と、前記位相遅延クロック信号の位相を検出して選択信号を発生する位相検出回路と、前記位相遅延クロック信号が入力されて隣接する二つの信号を各々既設定された内分比にインターポレイト(interpolate)して位相補間クロック信号を発生する位相補間回路と、前記選択信号によって前記位相補間クロック信号のうち前記クロック信号より所定の位相差だけ遅延された信号を出力する選択回路と、を含むことを特徴とする。

この実施の形態において、前記遅延信号発生回路は、複数個の遅延素子を含み、前記遅延素子は同一の遅延時間を有することを特徴とする。

この実施の形態において、前記位相検出回路は前記クロック信号より半周期（π）だけ遅延された信号を検出して前記位相補間クロック信号のうち前記クロック信号よりπ／２だけ遅延された信号を選択する選択信号を発生することを特徴とする。

本発明による遅延されたクロック信号発生装置の他の一面は、クロック信号を発生するクロック信号発生回路と、前記クロック信号が入力されて直列連結された遅延素子の出力端で同一の位相差を有する位相遅延クロック信号を発生する遅延信号発生回路と、前記位相遅延クロック信号の位相を感知して前記クロック信号より半周期（π）だけ遅延された信号を検出し、それに相応する選択信号を発生する位相検出回路と、前記位相遅延クロック信号が入力されて隣接する二つの信号を各々既設定された内分比にインターポレイトして位相補間クロック信号を発生する位相補間回路と、前記選択信号によって、前記位相補間クロック信号のうち前記クロック信号より所定の位相差だけ遅延された信号を出力する選択回路と、を含む。ここで、前記選択回路は、前記位相補間回路及び前記選択回路で遅延された時間だけ補償して前記クロック信号より所定の位相差だけ遅延された信号を出力することを特徴とする。

この実施の形態において、前記遅延素子は二つのインバータで構成されたバッファであることを特徴とする。

この実施の形態において、前記位相検出回路は、前記位相遅延クロック信号が入力されて量子化された信号（‘０’または‘１’）を発生する量子化手段と、前記量子化された信号が入力されて前記クロック信号より半周期（π）だけ遅延された信号を検出し、これに相応する選択信号を発生する検出手段を具備することを特徴とする。ここで、前記量子化する手段はフリップフロップであることを特徴とする。

この実施の形態において、前記位相補間回路は、前記各々の隣接する二つの信号を１：１に設定された内分比にインターポレイトして、前記二つの信号の中間値に対応する位相補間クロック信号を発生することを特徴とする。

この実施の形態において、前記選択回路は、前記選択信号によって前記クロック信号よりπ／２だけ遅延された信号を出力することを特徴とする。

本発明によるクロック信号よりπ／２だけ遅延された信号を出力する遅延されたクロック信号発生装置のまた他の一面は、前記クロック信号を発生するクロック信号発生回路と、前記クロック信号が入力されて直列連結された遅延素子の出力端で同一の位相差を有する位相遅延クロック信号を繰返して発生する遅延信号発生回路と、前記位相遅延クロック信号が入力されて量子化された信号（‘０’または‘１’）を発生する量子化手段と、前記量子化された信号が入力されて‘０’（または‘１’）から‘１’（または‘０’）に変わる位置を感知して前記クロック信号より半周期（π）だけ遅延された信号を検出し、それに相応する選択信号を発生する検出手段と、前記位相遅延クロック信号が入力されて各々の隣接する二つの信号を既設定された内分比にインターポレイトして位相補間クロック信号を発生する位相補間回路と、前記選択信号によって、前記クロック信号よりπ／２だけ遅延された位相クロック信号（θπ／２）で前記位相補間回路及び前記選択回路で遅延された時間（以下、‘補償時間’という）だけ補償して前記クロック信号よりπ／２だけ遅延された信号を出力する選択回路と、を含む。ここで、前記選択回路は、前記補償時間が前記θπ／２信号が発生する時間よりさらに長い場合には、繰返された次の位相遅延クロック信号（θ５π／２）で前記補償時間だけ補償して前記クロック信号よりπ／２だけ遅延された信号を出力することを特徴とする。

この実施の形態において、前記遅延素子は二つのインバータで構成されたバッフアであることを特徴とする。

この実施の形態において、前記量子化手段は、フリップフロップを含むことを特徴とする。

この実施の形態において、前記検出手段は、‘０’（または‘１’）から‘１’（または‘０’）に変わる位置で、‘Ｈ’が検出され、その以外では‘Ｌ’が検出されることを特徴とする。

本発明による遅延クロック信号発生装置および方法によると、前記クロック信号と所定の位相差だけ遅延されたクロック信号を得ることができる。

本発明による遅延クロック信号発生装置および方法は、クロック信号の半周期を感知して外部制御信号やフィードバックループの必要はなく、前記クロック信号よりπ／２または３π／２などの望む量だけ遅延されたクロック信号を得ることができる。

以下、添付の図面を参照して、本発明の望ましい実施の形態を詳細に説明する。

図１は本発明による遅延されたクロック信号発生装置を示すブロック図である。本発明は、クロック信号より所定の位相差だけ遅延された信号を出力する遅延されたクロック信号発生装置である。

図１を参照すると、前記遅延されたクロック信号発生装置は、クロック信号発生回路１００、遅延信号発生回路２００、位相検出回路３００、位相補間回路６００、選択回路７００を含む。前記クロック信号発生回路１００はクロック信号ｃｌｋを発生する。前記遅延信号発生回路２００は位相遅延クロック信号を発生する。前記位相検出回路３００は前記クロック信号より半周期（π）だけ遅延された前記位相遅延クロック信号を検出して選択信号を発生する。前記位相補間回路６００は前記位相遅延クロック信号が入力されて各々の隣接する二つの信号を既設定された内分比にインターポレイトして位相補間クロック信号を発生する。前記選択回路７００は前記選択信号によって前記クロック信号より所定の位相差だけ遅延された前記位相補間クロック信号を出力する。

図２は、本発明による遅延されたクロック信号発生装置の実施の形態を示した回路図である。実施の形態として、前記遅延されたクロック信号発生装置は、クロック信号ｃｌｋよりπ／２だけ遅延されたクロック信号を出力する。

図２を参照すると、前記遅延されたクロック信号発生装置は、クロック信号発生回路１００、遅延信号発生回路２００、位相検出回路３００、位相補間回路６００、及び選択回路７００を含む。

前記クロック信号発生回路１００は、前記遅延信号発生回路２００、前記位相検出回路３００、前記位相補間回路６００に周期が２πであるクロック信号ｃｌｋを送る。例として、前記クロック信号の周期が２ｎπであることとする。すなわち、前記クロック信号は半周期がｎτであるクロック信号である。ここで、ｎは遅延素子の数を、τは遅延素子の遅延時間を意味する。

前記遅延信号発生回路２００は、直列に連結された複数個の遅延素子２０１〜２２０で構成される。前記遅延素子は各々τの遅延時間を有する。したがって、ｍ番目の遅延素子の出力端では、前記クロック信号よりｍτだけ遅延された信号（以下、‘θｍ’という）が発生する。したがって、ｎ番目の遅延素子の出力端では、前記クロック信号と半周期ｎτの位相差がある遅延信号θｎが発生する。図２では、説明の便宜のために遅延素子の数が２０個であると限定したが、これは拡張可能である。

図３（Ａ）は図２の遅延信号発生回路を示した回路図である。図３（Ａ）は前記クロック信号の半周期πがｎτ＝８τであることを示す。したがって、遅延素子２０８の出力端では、前記クロック信号より半周期だけ遅延された信号θ８が発生する。一方、前記クロック信号よりπ／２だけ遅延された信号θ４は、遅延素子２０４の出力端で発生される。図３（Ｂ）は、クロック信号ｃｌｋと各々の遅延素子の出力端で発生された遅延信号θ１、θ２、θ８、θ９を示したタイミング図である。

再び図２を参照すると、前記位相検出回路３００には、前記クロック信号発生回路１００で発生したクロック信号ｃｌｋと前記遅延信号発生回路２００で発生した遅延信号θ１〜θ２０とが入力される。前記位相検出回路３００は、前記遅延信号θ１〜θ２０を反転させるインバータ３０１〜３２０と、反転された遅延信号 ／θ１〜／θ２０及び前記クロック信号ｃｌｋが入力されて‘０’または‘１’に量子化するフリップフロップ４０１〜４２０と、前記量子化された信号が入力されて前記θｎを検出するゲート５０１〜５１９とで構成される。前記位相検出回路３０は、前記θｎを検出して選択信号ｓ１〜ｓ１９を発生する。

図４（Ａ）は、図２の位相検出回路の一部分を具体的に示した回路図である。

前記位相検出回路３００は、前記遅延信号θ１〜θ２０を‘０’または‘１’に量子化する手段３４０と、前記量子化された信号が‘０’から‘１’に変わる位置を検出する手段３５０とで構成される。

図４（Ａ）を参照すると、遅延信号 θ６〜θ１０が前記手段３４０に入力されれば、インバータ３０６〜３１０によって反転される。前記クロック信号ｃｌｋと反転された信号 ／θ６〜／θ１０に対するタイミング図は、図４（Ｂ）に示している。

前記クロック信号ｃｌｋと前記反転された信号 ／θ６〜／θ１０とは、フリップフロップ４０６〜４１０に入力される。前記フリップフロップ４０６〜４１０は、前記クロック信号の下降エッジ（ｎｅｇａｔｉｖｅ ｅｄｇｅ）で動作する。図４（Ｂ）を参照すると、前記反転された信号 ／θ６〜／θ８は‘０’に量子化され、前記反転された信号 ／θ９〜／θ１０は‘１’に量子化されることが分かる。これは、前記クロック信号と半周期８τの以内の位相差がある遅延信号θ１〜θ８、θ１７〜θ２０は‘０’に量子化され、半周期８τの以上の位相差がある遅延信号θ９〜θ１６は‘１’に量子化されることを意味する。

再び、図４（Ａ）を参照すると、前記手段３５０は、インバータとＡＮＤゲートを結合したゲート５０６〜５１０とで構成される。前記量子化された信号‘０’または‘１’は前記ゲート５０６〜５１０に入力される。前記手段３５０によって‘０’から‘１’に変わる位置が感知される。前記ゲート５０８から出力された選択信号ｓ８は‘１’であり、その以外のゲート５０１〜５０７、５０９〜５２０から出力された選択信号ｓ１〜ｓ７、ｓ９〜ｓ１９は、全部‘０’になる。前記選択信号ｓ１〜ｓ１９は、後述する選択回路７００に入力される。

再び、図２を参照すると、前記位相補間回路６００には、前記クロック信号発生回路１００で発生したクロック信号ｃｌｋと前記遅延信号発生回路２００で発生した遅延信号θ１〜θ２０とが入力される。前記位相補間回路６００は、信号の微細な遅延時間を調節するための回路である。特に、デジタル方式を使用する半導体回路の場合に、クロック信号などの遅延時間を調節するために使用される。

前記位相補間回路６００は、複数個の補間回路６０１〜６２０で構成される。前記補間回路６０１〜６２０は、前記位相遅延クロック信号が入力されて、隣接する二つの信号を各々既設定された内分比（例えば、１：１）にインターボレイトして位相補間クロック信号を発生する。一番目の補間回路６０１には前記クロック信号ｃｌｋと遅延信号θ１が入力され、内分比１：１にインターボレイトされた遅延信号θ０．５'、θ１'が出力される。同様に、ｍ番目の補間回路には遅延信号θｍ−１、θｍが入力され、遅延信号 θｍ−０．５'、θｍ'が出力される。ここで、遅延信号θｍ−０．５'は、遅延信号θｍ−１、θｍを１：１の内分比にして出力される。ここで、遅延信号θｍ−０．５'は、遅延信号θｍ−１、θｍを１：１の内分比にインターボレイトした遅延信号に対応する信号である。これを通じて遅延信号の微細な調整が可能になる。

また、前記θｎでｎが奇数である場合に、π／２だけ遅延された信号θｎ／２を作るのに使用される。例えば、ｎ＝７である時、π／２だけ遅延された信号は、θ３とθ４との間で発生される。この時、前記補間回路がθ３とθ４との間にある遅延信号に対応される遅延信号θ３．５'を作るのに使用される。

図５（Ａ）は前記位相補間回路６００の一部分を具体的に示した回路図である。図５（Ａ）を参照すると、各々の補間回路６０２〜６０５は、τの遅延時間を有する遅延素子２０２〜２０５の両端に連結される。隣接した二つの遅延信号（例えば、θ３とθ４）が前記補間回路６０４に入力されれば、τ／２の位相差を有する遅延信号θ３．５’、θ４’が出力される。したがって、前記補間信号６０１〜６２０の出力端には、４０個の遅延信号θ０．５’〜θ２０’が出力される。

図５（Ｂ）は、前記補間信号６０４の内部構造を示した回路図である。

前記補間回路６０４は、互いに異なるサイズのインバータＡとインバータＢを有する。前記インバータＡとインバータＢのサイズを適切に調節すれば、前記二つの遅延信号θ３、θ４の間の値に相応する遅延信号θ３．５'、を作ることができる。例えば、前記インバータＢが前記インバータＡより適切に大きければ、前記インバータＢの遅延時間が小さくなるので、θ３．５'、θ４'が作られる。前記補間回路のサイズを調節する方法は多様な技術的変形が可能であり、補間手段（インターポレイタ）が特定の設計だけに限定されないことは、当業者において自明な事実である。

図５（Ｃ）は、前記補間回路６０４の入力端と出力端でのタイミング図である。

図５（Ｃ）を参照すると、入力端の遅延信号θ３、θ４は、τの遅延時間を有する。前記補間回路６０４は、所定の遅延時間を経過した後、出力端遅延信号θ３．５'、θ４'を発生する。前記遅延信号θ３．５'、θ４'の位相差は、前記インバータＡ、Ｂのサイズを適切に調節することによって、τ／２になるようにすることができる。

再び、図２を参照すると、前記位相補間回路６００の出力端の遅延信号θ０．５'〜θ２０'は、前記選択回路７００に入力される。前記選択回路７００は、前記位相検出回路３００で発生された選択信号ｓ１〜ｓ１９によりコーディングされ、前記遅延信号θ０．５'、θ２０'のうちの一つが出力される。前記出力された遅延信号は、前記クロック信号ｃｌｋより位相がπ／２だけ遅延された信号である。

一方、前記選択信号ｓ１〜ｓ１９は、前記位相補間回路６００及び前記選択回路７００を経て、遅延された時間（以下、‘補償時間’または‘ｄτ’という）だけ補償するようにコーディングされる。したがって、実際には、前記θｎ／２で前記ｄτだけ補償された信号が出力される。例えば、ｎ＝８であり、ｄ＝３である時、遅延素子２０４の出力端で前記θ４が発生されるが、実施の前記クロック信号ｃｌｋよりπ／２だけ遅延された信号は、θ１で発生された信号である。

図６は、補償遅延時間を説明するための回路図である。

図６を参照すると、θｎ＝θ８であり、θｎ／２＝θ４である。そして、補償遅延時間ｄτは３τである。したがって、最終的に前記クロック信号よりπ／２だけ遅延された信号は、θ１で発生された信号である。さらに具体的には、補間回路６０１で出力された遅延信号θ１'である。選択信号ｓ８によって前記θ１'が選択される。

もし、θｎ＝θ７であれば、θｎ／２は、θ３とθ４との間の遅延信号である。上と同様に、補償遅延時間ｄτが３τであれば、前記クロック信号ｃｌｋよりπ／２だけ遅延された信号は、補間回路６０１で出力された遅延信号θ０．５'である。選択信号ｓ７によって前記θ０．５'が選択される。

図７は、同一の遅延信号が繰返されることを示した回路図である。

図７を参照すると、ｎが小さい場合には同一の遅延信号が繰返されることを示す。例えば、遅延素子の数が２０個であり、θｎ＝θ４である時、θ４と同一の遅延信号はθ１２であり、θ２と同一の遅延信号はθ１０である。この時、ｄτ＝３τであれば、前記θ２より３τだけ遅延された信号を出力することができないので、前記θ１０より３τだけ遅延された信号θ７が選択されるようにする。

以上では、本発明による回路の構成及び動作を、上述の説明及び図面に従って図示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で、多様な変形及び変更が可能であることはもちろんである。

本発明による遅延されたクロック信号発生装置を示したブロック図である。 図１の実施の形態を示した回路図である。 図２の遅延信号発生回路を示した回路図である。 図３（Ａ）の遅延信号に対するタイミング図である。 図２の位相検出回路である。 図４（Ａ）の反転された遅延信号に対するタイミング図である。 図２の位相補間回路を示した回路図である。 図５（Ａ）の補間回路を示した回路図である。 図５（Ｂ）の補間回路の両端でのタイミング図である。 補償遅延時間を説明するための回路図である。 同一の遅延時間が繰り返されることを示す回路図である。 従来の技術によるＰＬＬを利用した多相クロック信号発生装置である。 図８（Ａ）の入出力端のタイミング図である。 従来の技術によるＤＬＬを利用した多相クロック信号発生装置である。

符号の説明

１００ クロック信号発生回路
２００ 遅延信号発生回路
２０１〜２２０ 遅延素子
３００ 位相検出回路
３０１〜３２０ インバータ
４０１〜４２０ フリップフロップ
５０１〜５１９ ゲート
６００ 位相補間回路
６０１〜６２０ 補間回路
７００ 選択回路

Claims (19)

1. 周期２πのクロック信号を発生するクロック信号発生回路と、
   前記クロック信号を入力し、前記クロック信号よりそれぞれ位相が遅延した複数の位相遅延クロック信号を発生する遅延信号発生回路と、
   前記クロック信号と前記複数の位相遅延クロック信号とを入力し、前記クロック信号と半周期（π）の位相差のある位相遅延クロック信号に対応する選択信号を発生する位相検出回路と、
   前記複数の位相遅延クロック信号を入力し、相隣る二つの位相遅延クロック信号を既設定された内分比にインターポレイトして前記複数の位相遅延クロック信号の位相を調節し、複数の位相補間クロック信号を発生する位相補間回路と、
   前記選択信号によって、前記複数の位相補間クロック信号の一つを選択することにより、前記クロック信号より位相がπ／２又は３π／２だけ遅延した信号を出力する選択回路と、を含み、
   前記複数の位相補間クロック信号の一つの選択は、
   前記クロック信号より位相がπ／２又は３π／２だけ遅延した位相遅延クロック信号から、前記位相補間回路及び前記選択回路で遅延される遅延時間を補償した位相補間クロック信号が選択されるように行なわれ、
   前記遅延時間が位相差π／２又は３π／２に対応する時間より長い場合には、周期２πで繰返される次の位相遅延クロック信号から前記遅延時間を補償した位相補間クロック信号が選択されるように行なわれることを特徴とする遅延クロック信号発生装置。
2. 前記遅延信号発生回路は、複数個の遅延素子を含むことを特徴とする請求項１に記載の遅延クロック信号発生装置。
3. 前記遅延素子は、同一の遅延時間を有することを特徴とする請求項２に記載の遅延クロック信号発生装置。
4. 前記選択回路は、前記クロック信号より位相がπ／２だけ遅延した信号を出力することを特徴とする請求項１に記載の遅延クロック信号発生装置。
5. 前記位相補間回路は、前記相隣る二つの位相遅延クロック信号を１：１に設定された内分比にインターポレイトして前記相隣る二つの位相遅延クロック信号の中間値に対応する調節された位相補間クロック信号を発生することを特徴とする請求項１に記載の遅延クロック信号発生装置。
6. 周期２πのクロック信号を発生するクロック信号発生回路と、
   直列連結された複数の遅延素子の入力端に前記クロック信号を入力し、各遅延素子の出力端から同一の位相差を有する複数の位相遅延クロック信号を出力する遅延信号発生回路と、
   前記クロック信号と前記複数の位相遅延クロック信号とを入力し、前記クロック信号と半周期（π）の位相差のある位相遅延クロック信号に対応する選択信号を発生する位相検出回路と、
   前記複数の位相遅延クロック信号を入力し、相隣る二つの位相遅延クロック信号を既設定された内分比にインターポレイトして前記複数の位相遅延クロック信号の位相を調節し、複数の位相補間クロック信号を発生する位相補間回路と、
   前記選択信号によって、前記複数の位相補間クロック信号の一つを選択することにより、前記クロック信号より位相がπ／２又は３π／２だけ遅延した信号を出力する選択回路と、を含み、
   前記複数の位相補間クロック信号の一つの選択は、
   前記クロック信号より位相がπ／２又は３π／２だけ遅延した位相遅延クロック信号から、前記位相補間回路及び前記選択回路で遅延される遅延時間を補償した位相補間クロック信号が選択されるように行なわれ、
   前記遅延時間が位相差π／２又は３π／２に対応する時間より長い場合には、周期２πで繰返される次の位相遅延クロック信号から前記遅延時間を補償した位相補間クロック信号が選択されるように行なわれることを特徴とする遅延クロック信号発生装置。
7. 前記遅延素子は、二つのインバータで構成されたバッファであることを特徴とする請求項６に記載の遅延クロック信号発生装置。
8. 前記位相検出回路は、前記クロック信号と前記複数の位相遅延クロック信号とを入力し、量子化された信号（‘０’または‘１’）を発生する量子化手段と、前記量子化された信号を入力し、前記クロック信号と半周期（π）の位相差のある位相遅延クロック信号に対応する選択信号を発生する検出手段と、を具備することを特徴とする請求項６に記載の遅延クロック信号発生装置。
9. 前記量子化手段は、前記位相遅延クロック信号を反転させる少なくとも一つのインバータと、前記少なくとも一つのインバータに接続された少なくとも一つのフリップフロップとを含むことを特徴とする請求項８に記載の遅延クロック信号発生装置。
10. 前記位相補間回路は、前記相隣る二つの位相遅延クロック信号を１：１に設定された内分比にインターポレイトして、前記相隣る二つの位相遅延クロック信号の中間値に対応する調節された位相補間クロック信号を発生することを特徴とする請求項６に記載の遅延クロック信号発生装置。
11. 前記選択回路は、前記選択信号によって前記クロック信号より位相がπ／２だけ遅延した信号を出力することを特徴とする請求項６に記載の遅延クロック信号発生装置。
12. 周期２πのクロック信号より位相がπ／２だけ遅延した信号を出力する遅延クロック信号発生装置において、
    前記クロック信号を発生するクロック信号発生回路と、
    直列連結された複数の遅延素子の入力端に前記クロック信号を入力し、
    各遅延素子の出力端から同一の位相差を有する複数の位相遅延クロック信号を繰返して出力する遅延信号発生回路と、
    前記クロック信号と前記複数の位相遅延クロック信号とを入力し、量子化された信号（‘０’または‘１’）を発生する量子化手段と、
    前記量子化された信号を入力し、‘０’（または‘１’）から‘１’（または‘０’）に変わる位置を感知して前記クロック信号と半周期（π）の位相差のある位相遅延クロック信号に対応する選択信号を発生する検出手段と、
    前記複数の位相遅延クロック信号を入力し、相隣る二つの位相遅延クロック信号を既設定された内分比にインターポレイトして前記複数の位相遅延クロック信号の位相を調節し、複数の位相補間クロック信号を発生する位相補間回路と、
    前記選択信号によって、前記複数の位相補間クロック信号の一つを選択することにより、前記クロック信号より位相がπ／２だけ遅延した信号を出力する選択回路とを含み、
    前記複数の位相補間クロック信号の一つの選択は、
    前記クロック信号より位相がπ／２だけ遅延した位相遅延クロック信号から前記位相補間回路及び前記選択回路で遅延される遅延時間を補償した位相補間クロック信号が選択されるように行なわれ、
    前記遅延時間が位相差π／２に対応する時間より長い場合には、
    周期２πで繰返される次の位相遅延クロック信号から前記遅延時間を補償した位相補間クロック信号が選択されるように行なわれることを特徴とする遅延クロック信号発生装置。
13. 前記遅延素子は、二つのインバータで構成されたバッファであることを特徴とする請求項１２に記載の遅延クロック信号発生装置。
14. 前記量子化手段は、前記位相遅延クロック信号を反転させる少なくとも一つのインバータと、前記少なくとも一つのインバータに接続された少なくとも一つのフリップフロップとを含むことを特徴とする請求項１２に記載の遅延クロック信号発生装置。
15. 前記検出手段は、‘０’（または‘１’）から‘１’（または‘０’）に変わる位置で‘Ｈ’を検出し、それ以外では‘Ｌ’を検出することを特徴とする請求項１２に記載の遅延クロック信号発生装置。
16. 前記位相補間回路は、前記相隣る二つの位相遅延クロック信号を１：１に設定された内分比にインターポレイトして、前記相隣る二つの位相遅延クロック信号の中間値に対応する調節された位相補間クロック信号を発生することを特徴とする請求項１２に記載の遅延クロック信号発生装置。
17. 遅延されたクロック信号発生方法において、
    ａ）クロック信号を発生する段階と、
    ｂ）前記クロック信号を入力し、前記クロック信号よりそれぞれ位相が遅延した複数の位相遅延クロック信号を発生する段階と、
    ｃ）前記クロック信号と前記複数の位相遅延クロック信号とを入力し、前記クロック信号と半周期（π）の位相差のある位相遅延クロック信号に対応する選択信号を発生する段階と、
    ｄ）前記複数の位相遅延クロック信号を入力し、相隣る二つの位相遅延クロック信号を既設定された内分比にインターポレイトして前記複数の位相補間クロック信号を発生する段階と、
    ｅ）前記選択信号に応答して、前記複数の位相補間クロック信号の一つを選択することにより、前記クロック信号より位相がπ／２又は３π／２だけ遅延した信号を出力する段階と、を含み、
    前記複数の位相補間クロック信号の一つの選択は、
    前記クロック信号より位相がπ／２だけ遅延した位相遅延クロック信号から前記ｄ）段階および前記ｅ）段階で遅延される遅延時間を補償した位相補間クロック信号が選択されるように行なわれ、
    前記遅延時間が位相差π／２に対応する時間より長い場合には、周期２πで繰返される次の位相遅延クロック信号から前記遅延時間を補償した位相補間クロック信号が選択されるように行なわれることを特徴とする遅延クロック信号発生方法。
18. 前記複数の位相遅延クロック信号はそれぞれ同一な位相差を有することを特徴とする請求項１７に記載の遅延クロック信号発生方法。
19. 遅延されたクロック信号発生方法において、
    ａ）前記クロック信号を発生する段階と、
    ｂ）前記クロック信号を入力し、前記クロック信号よりそれぞれ位相が遅延した同一な位相差を有する複数の位相遅延クロック信号を発生する段階と、
    ｃ）前記クロック信号と前記複数の位相遅延クロック信号とを入力し、量子化された信号（‘０’または‘１’）を発生する段階と、
    ｄ）前記量子化された信号を入力し、‘０’（または‘１’）から‘１’（または‘０’）に変わる位置を感知して前記クロック信号と半周期（π）の位相差のある位相遅延クロックに対応する選択信号を発生する段階と、
    ｅ）前記複数の位相遅延クロック信号を入力し、相隣る二つの位相遅延クロック信号を既設定された内分比にインターポレイトして前記複数の位相遅延クロック信号の位相を調整し、複数の位相補間クロック信号を発生する段階と、
    ｆ）前記選択信号に応答して前記複数の位相補間クロック信号の一つを選択することにより、前記クロック信号より位相がπ／２だけ遅延した信号を出力する段階と、を含み、
    前記複数の位相補間クロック信号の一つの選択は、
    前記クロック信号より位相がπ／２だけ遅延した位相遅延クロック信号から前記ｅ）段階および前記ｆ）段階で遅延される時間である遅延時間を補償した位相補間クロック信号が選択されるように行なわれ、
    前記遅延時間が位相差π／２に対応する時間より長い場合には、周期２πで繰返される次の位相遅延クロック信号から前記遅延時間を補償した位相補間クロック信号が選択されるように行なわれることを特徴とする遅延クロック信号発生方法。

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