JP4724098B2 - ヘッドic、リード回路及び媒体記憶装置 - Google Patents
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Description
図1は、本発明の一実施の形態の媒体記憶装置の構成図、図2は、図1の磁気ディスクの説明図、図3は、図2の磁気ディスクの読み取りレベルの説明図である。図1は、媒体記憶装置として、磁気ディスク装置を示す。
図4は、本発明のリード回路の第1の実施の形態の回路図、図5は、その動作シーケンス図、図6は、そのゲイン初期化の動作説明図、図7は、ゲイン初期化の問題点の説明図である。
図8は、本発明のリード回路の第2の実施の形態の回路図、図9は、その動作説明図である。図8において、図1乃至図4で示したものと同一のものは、同一の記号で示してある。
図10は、本発明のリード回路の第3の実施の形態の回路図である。図10において、図1、図2、図3、図4及び図8で示したものと同一のものは、同一の記号で示してあり、ヘッドIC103のAGCアンプ10とヘッド切り替え回路40のみを図示し、リードチャネル102を省略している。尚、リードチャネル102の構成は、図4及び図8と同一である。
前述の実施の形態では、AGC回路を、図4等の構成で説明したが、アナログ形式のAGC回路や、ピークホールド回路や積分回路を持つAGC回路等の他のAGC回路を適用できる。又、磁気ディスク装置のヘッドのリード回路の例で説明したが、他の媒体記憶装置のリード回路にも適用できる。更に、図4及び図8の実施の形態は、ヘッド切り替え毎に実行しても良い。
12 差動増幅器
14 AGC回路
16 ゲインエラー検出回路
18 フィードバック制御器
19 ゲイン乗算器
102 リードチャネル
103 ヘッドIC
107 AGCアンプ
126−1〜126−n リード素子
20,21,22 エンベロープ回路
23 ピークホールド回路
24 目標値メモリ
25 スイッチ
26 ゲインエラー演算器
27 第3の演算器
28 比較器
30,32 AGC引き込み制御回路(シーケンス回路)
34 メモリ
Claims (9)
- 記録媒体から信号を読み取るヘッドの読み取り信号の振幅レベルを調整して、AGCアンプを有するリードチャネルに出力するヘッドICにおいて、
前記読み取り信号を設定されたゲインで増幅する差動増幅器と、
前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、
前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、
前記リードチャネルのAGCアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、
前記出力振幅レベルの最大値を保持するピークホールド回路と、
前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する
ことを特徴とするヘッドIC。 - 前記振幅制限回路は、
前記ゲインの初期化時に、前記ピークホールド回路の前記保持値を、前記ゲインエラー演算器に入力し、前記ゲイン初期化終了後は、前記エンベロープ回路の前記検出された出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなる
ことを特徴とする請求項1のヘッドIC。 - 前記振幅制限回路は、
前記ゲインの初期化時に、前記ピークホールド回路の前記保持値の1/N(N>1)の値と、前記エンベロープ回路の前記検出された出力振幅レベルとを比較する比較回路と、
前記出力振幅レベルが前記1/Nの値より大きい場合に、前記出力振幅レベルを、前記ゲインエラー演算器に入力するスイッチからなる
ことを特徴とする請求項1のヘッドIC。 - 前記調整されたゲインの初期値を格納するメモリと、
引き込み開始時に、前記差動増幅器に前記メモリのゲインの初期値を設定するシーケンス回路とを設けた
ことを特徴とする請求項1のヘッドIC。 - 前記起動時に、前記フィードバック回路の引き込み特性を速く設定し、且つ前記リードチャネルのAGCアンプのゲインを固定に指示し、前記引き込み終了に応じて、前記フィードバック回路の引き込み特性を、前記リードチャネルのAGCアンプの引き込み特性より遅い特性に設定するシーケンス回路を更に設けた
ことを特徴とする請求項1のヘッドIC。 - 前記フィードバック回路は、
前記ゲインエラー演算部からの前記差の出力の高周波成分をカットするローパスフィルタと、
前記ローパスフィルタの出力に所定のフィードバックゲインを乗算して、前記差動増幅器のゲインを制御するゲイン乗算器とを有する
ことを特徴とする請求項1のヘッドIC。 - ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を更に設け、
前記メモリに前記複数のヘッドのゲインの初期値を格納し、
前記シーケンス回路は、前記引き込み開始時に、前記差動増幅器に前記メモリの前記接続されたヘッドに対応するゲインの初期値を設定する
ことを特徴とする請求項4のヘッドIC。 - 媒体から信号を読み取るヘッドの読み取り信号の振幅レベルを調整するリード回路において、
前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドICと、
前記ヘッドICに接続され、AGCアンプを有するリードチャネルとを有し、
前記ヘッドICは、
前記読み取り信号を設定されたゲインで増幅する差動増幅器と、
前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、
前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、
前記リードチャネルのAGCアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、
前記出力振幅レベルの最大値を保持するピークホールド回路と、
前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する
ことを特徴とするリード回路。 - 媒体を読み取るヘッドと、
前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドICと、
前記ヘッドICに接続され、AGCアンプを有するリードチャネルとを有し、
前記ヘッドICは、
前記読み取り信号を設定されたゲインで増幅する差動増幅器と、
前記差動増幅器の出力振幅レベルを検出するエンベロープ回路と、
前記検出された出力振幅レベルと基準レベルとの差を取るゲインエラー演算器と、
前記リードチャネルのAGCアンプの引き込み特性より遅い引き込み特性を持ち、前記差であるゲインエラー量に応じて、前記差動増幅器のゲインを自動制御するフィードバック回路と、
前記出力振幅レベルの最大値を保持するピークホールド回路と、
前記ゲインの初期化時に、前記ピークホールド回路の保持値に従い、前記保持値より小さい前記出力振幅レベルの前記ゲインエラー演算器への入力をカットする振幅制限回路とを有する
ことを特徴とする媒体記憶装置。
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