JP2009117002A - ヘッドｉｃ、リード回路及び媒体記憶装置 - Google Patents

ヘッドｉｃ、リード回路及び媒体記憶装置 Download PDF

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Abstract

【課題】ヘッドの読み取り信号の振幅レベルを調整するヘッドＩＣにおいて、ヘッドの出力特性のばらつきを調整して、リードチャネルのＡＧＣの入力ダイナミックレンジに収める。
【解決手段】リードチャネル（１０２）に接続されたヘッドＩＣ（１０３）に、アンプ（１２）と、ＡＧＣ回路（１４）と、外部ゲイン設定部（３２，３６）と、スイッチ（３０）を設ける。ＡＧＣ回路（１４）で、ヘッドＩＣ内で、ヘッドからの振幅を自動調整し、リードチャネルのＡＧＣアンプの入力ダイナミックレンジに入る信号レベル調整を行い、そのゲイン値で、アンプ（１２）を、固定ゲインアンプとして、動作する構成を設けたので、自動調整しても、消費電力を最小限に抑えることができる。
【選択図】図２

Description

本発明は、ヘッドの読み取り信号の出力レベルを調整するヘッドＩＣ、リード回路及び媒体記憶装置に関し、特に、出力レベルが異なるヘッドの読み取り信号を所定のレベルに調整するヘッドＩＣ、リード回路及び媒体記憶装置に関する。
媒体記憶装置、例えば、磁気ディスク装置においては、ヘッドが媒体からデータを読み出す。近年のトラック密度の増加に伴い、媒体の磁束の検出感度が高いヘッドが提供されており、ＭＲ（Magnetic Resistance）素子をリードヘッドに使用されている。一方、更なる検出感度の高い素子として、トンネル効果を利用したＴｕＭＲ（又はＴＭＲ）素子の適用が検討されている。
このようなリード素子の出力レベルは一定でなく、且つ温度変動による素子の特性変化や浮上量の変動により、出力レベルは変化する。このため、データを復調する前に、リード素子の出力レベルを調整する回路が必要となる。
図９は、従来の媒体記憶装置の構成図、図１０は、従来のリード回路のブロック図である。図９に示すように、媒体（磁気ディスク）２１０のデータを読み取る磁気ヘッド２０２ａ，２０２ｂは、アクチュエータ２００の先端に設けられる。
アクチュエータ２００は、回転軸２０４を中心に回転し、磁気ヘッド２０２ａ，２０２ｂを磁気ディスク２１０の所望のトラックに位置つける。磁気ヘッド２０２ａ，２０２ｂは、アクチュエータ２００に設けられたヘッドＩＣ２２０に接続され、ヘッドＩＣ２２０は、アクチュエータ２００の外の制御回路２３０に接続される。
磁気ヘッド２０２ａ，２０２ｂから制御回路２３０までの距離が長いため、磁気ヘッド２０２ａ，２０２ｂの信号レベルが変化したり、ノイズが混入することから、磁気ヘッド２０２ａ，２０２ｂと制御回路２３０との間に、ヘッドＩＣ２２０を設け、信号レベルの調整を行うものである。このヘッドＩＣ２２０は、磁気ヘッドと制御回路との間の多数の信号線を纏め、配線を容易にする目的もある。例えば、制御回路２３０とヘッドＩＣ２２０間は、シリアルインタフェースで接続し、ヘッドＩＣ２２０と各磁気ヘッド２０２ａ，２０２ｂ間は、個別の信号線で接続する。
図１０は、図９のリード系回路の詳細図であり、磁気ヘッド２０２ａ（又は２０２ｂ）のリード素子２０２−１に接続するヘッドＩＣ２２０には、可変ゲインアンプ（プリアンプ）２２０−１が設けられており、設定されたゲインで、リード素子２０２の出力を増幅する。可変ゲインアンプ２２０−１は、ゲイン調整範囲の設定数は、少なく、装置出荷時に、ヘッド毎に調整して、ヘッド毎に、設定される。
一方、ヘッドＩＣ２２０に接続される制御回路２３０には、リードチャネル２３０−１が設けられ、リードチャネル２３０−１に設けられたＡＧＣ（Automatic Gain Control）アンプ２３０−２が、ヘッドＩＣ２２０の可変ゲインアンプ２２０−１の出力を受ける。
ＡＧＣアンプ２３０−２は、差動増幅器２３０−３と、ＡＧＣ回路２３０−４で構成される。ＡＧＣ回路２３０−４は、差動増幅器２３０−３の出力値と基準の出力値とを比較して、比較結果をフィードバックして、差動増幅器２３０−３のゲインを調整し、差動増幅器２３０−３の出力レベルを基準レベルに調整する（例えば、特許文献１参照）。
このＡＧＣ回路２３０−４は、磁気ディスク２１０のトラックの１セクター内の変化を追従するような高速のフィードバック係数（周波数、ゲイン変更量）を設定し、１セクター内の信号レベルを均一化する。
特開平１０−０２１６４７号公報（図１等）
従来技術では、このような素子自体の特性や浮上量変動等の環境条件の変動による出力レベルの変動は、主に、リードチャネルのＡＧＣアンプにより、調整していた。
しかしながら、近年の記録密度の向上により、リード素子もより検出感度の高いＴｕＭＲ素子の利用が望まれている。この検出感度の高いリード素子は、検出感度が、ＭＲ素子の１０倍程度とされているが、信号出力レベルのばらつきは、これに応じて大きい。
又、検出感度が高いため、温度変動や浮上量の変動による信号レベルの変動も大きい。このような大きな信号レベルの変動があると、リードチャネルのＡＧＣアンプで調整するのが困難となるおそれがある。
又、記録密度の向上により、回路周波数が高くなり、リードチャネルのＡＧＣアンプも高速化が要求され、ＡＧＣの入力ダイナミックレンジが狭くなっている。このため、レベル変動をリードチャネルのＡＧＣアンプの変更で、調整することが、困難となる。
このため、可変ゲインアンプの設定値を調整することも考えられるが、可変ゲインアンプの設定値は、段階数が少ないため、調整が難しい。又、可変ゲインアンプの設定値の段数を増加して、調整することも考えられるが、このようにすると、初期に設定されるゲイン設定に分布が広がり、ディスクのシステムエリアが読めるまでの調整に時間がかかる。
更に、このように多段階にすると、リードチャネルのＡＧＣアンプのダイナミックレンジとの関係も考慮する必要があり、より調整時間が長くなり、且つレベル変動の調整に制限がある。
従って、本発明の目的は、ヘッドの出力変動を自動的に調整するヘッドＩＣ、リード回路及び媒体記憶装置を提供することにある。
又、本発明の他の目的は、ヘッド出力レベルのばらつきが大きくても、ヘッドの出力変動を自動的に調整するヘッドＩＣ、リード回路及び媒体記憶装置を提供することにある。
更に、本発明の他の目的は、リードチャネルのＡＧＣ回路の入力ダイナミックレンジが狭くなっても、ヘッドの出力変動を自動的に調整するヘッドＩＣ、リード回路及び媒体記憶装置を提供することにある。
更に、本発明の他の目的は、ヘッドの出力変動を自動的に調整し、且つ消費電力を低減するヘッドＩＣ、リード回路及び媒体記憶装置を提供することにある。
この目的を達成するため、本発明のヘッドＩＣは、ヘッドの読み取り信号の振幅レベルを調整して、ＡＧＣアンプを有するリードチャネルに出力するヘッドＩＣにおいて、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、外部からのＡＧＣイネーブル信号により、前記差動増幅器の入力又は出力振幅レベルと基準レベルとの差を取り、所定の引き込み特性に応じて、前記差動増幅器のゲイン値を自動制御するＡＧＣ回路と、外部から設定されたゲイン値を受信するインタフェース部と、前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路のゲイン値と、前記インタフェース部からのゲイン値を選択的に、前記差動増幅器に設定するためのスイッチとを有する。
又、本発明のリード回路は、前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、前記ヘッドＩＣは、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、外部からのＡＧＣイネーブル信号により、前記差動増幅器の入力又は出力振幅レベルと基準レベルとの差を取り、所定の引き込み特性に応じて、前記差動増幅器のゲイン値を自動制御するＡＧＣ回路と、前記リードチャネルから設定されたゲイン値を受信するインタフェース部と、前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路のゲイン値と、前記インタフェース部からのゲイン値を選択的に、前記差動増幅器に設定するためのスイッチとを有する。
又、本発明の媒体記憶装置は、媒体から情報を読み取るヘッドと、前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、前記ヘッドＩＣは、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、外部からのＡＧＣイネーブル信号により、前記差動増幅器の入力又は出力振幅レベルと基準レベルとの差を取り、所定の引き込み特性に応じて、前記差動増幅器のゲイン値を自動制御するＡＧＣ回路と、前記リードチャネルから設定されたゲイン値を受信するインタフェース部と、前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路のゲイン値と、前記インタフェース部からのゲイン値を選択的に、前記差動増幅器に設定するためのスイッチとを有する。
更に、本発明では、好ましくは、前記差動増幅器は、前記ＡＧＣイネーブル信号がオンの時に、前記ＡＧＣ回路により、ＡＧＣアンプとして動作し、前記ＡＧＣイネーブル信号がオフの時に、前記外部からの設定ゲインにより固定アンプとして、動作する。
更に、本発明では、好ましくは、前記スイッチからのゲイン値をラッチし、且つ前記差動増幅器に前記ゲイン値を設定するためのラッチ回路を更に有する。
更に、本発明では、好ましくは、前記インタフェース部は、前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路を動作して得たゲイン値を、前記ラッチ回路から初期値として、外部に読み出し、且つ前記外部から前記読み出した初期値を受信して、前記スイッチに出力する。
更に、本発明では、好ましくは、前記ＡＧＣ回路は、前記差動増幅器の入力又は出力の振幅レベルと基準レベルと差を演算するゲインエラー演算部と、前記差の出力の高周波成分をカットするローパスフィルタと、前記ローパスフィルタの出力に所定のフィードバックゲインを乗算して、前記差動増幅器のゲインを制御するゲイン乗算器とを有する。
更に、本発明では、好ましくは、ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を設け、前記インタフェース部は、前記選択されたヘッドの前記ゲイン値を受信し、前記差動増幅器に前記選択されたヘッドに対応するゲイン値を設定する。
ヘッドＩＣに、ＡＧＣアンプを設けたので、ヘッドＩＣ内で、ヘッドからの振幅が自動調整され、リードチャネルのＡＧＣアンプの入力ダイナミックレンジに入る信号レベル調整ができる。又、外部から設定されたゲイン値でＡＧＣアンプを、固定ゲインアンプとして、動作する構成を設けたので、自動調整しても、消費電力を最小限に抑えることができる。
以下、本発明の実施の形態を、媒体記憶装置、リード回路の第１の実施の形態、リード動作の第１の実施の形態、リード動作の第２の実施の形態、リード動作の第３の実施の形態、リード回路の第２の実施の形態、他の実施の形態の順で説明するが、本発明は、この実施の形態に限られない。
（媒体記憶装置）
図１は、本発明の一実施の形態の媒体記憶装置の構成図である。図１は、媒体記憶装置として、磁気ディスク装置を示す。図１に示すように、磁気記憶媒体である磁気ディスク１１７が、スピンドルモータの回転軸１１８に設けられている。スピンドルモータは、磁気ディスク１１７を回転する。アクチュエータ（ＶＣＭ）１１９は、先端に磁気ヘッド１２６を備え、磁気ヘッド１２６を磁気ディスク１１７の半径方向に移動する。
アクチュエータ１１９は、回転軸を中心に回転するボイスコイルモータ（ＶＣＭ）で構成される。磁気ディスク装置に、２枚の磁気ディスク１１７が搭載される場合には、各磁気ディスクの面をリード／ライトする４つの磁気ヘッド１２６が、同一のアクチュエータ１１９で同時に駆動される。
磁気ヘッド１２６は、リード素子と、ライト素子とからなる。例えば、磁気ヘッド１２６は、スライダに、トンネル効果磁気抵抗（ＴｕＭＲ）素子を含むリード素子を積層し、その上にライトコイルを含むライト素子を積層して、構成される。
ヘッドＩＣ１０３は、図１０で示したように、アクチュエータ１１９の側面に設けられ、図２以下で後述するように、ＡＧＣアンプを含むリード系回路と、ライト系回路からなり、リードモードでは、磁気ヘッド１２６のリード素子からの読み取り信号を増幅して、出力し、ライトモードでは、磁気ヘッド１２６のライト素子にライト駆動電流を流す。
リードチャネル１０２は、リード系回路と、ライト系回路とを有し、リード系回路は、ＡＧＣアンプ１０７と、信号復調回路１０６とを備える。マイクロコントローラ（ＭＣＵ）１０４は、ハードディスクコントローラ（ＨＤＣ）１０４ａと、マイクロプロセッサ（ＭＰＵ）１０４ｂとを備える。
ハードディスクコントローラ（ＨＤＣ）１０４ａは、コマンドの解析を行い、サーボ信号のセクタ番号を基準にして，１周内の位置を判断し，データの記録・再生を制御し、且つリードデータやライトデータを一時格納する。ＭＰＵ１０４ｂは、各部の制御を行うとともに、信号復調回路１０６からのサーボ位置信号から現在位置を検出（復調）し、検出した現在位置と目標位置との誤差に従い、アクチュエータ１１９のＶＣＭ駆動指令値を演算する。
サーボ・コンボ回路１０５は、ＶＣＭ駆動指令値で、アクチュエータ１１９を駆動し（駆動電流を流し）、又、スピンドルモータを駆動する。インターフェイス回路１０１は、ＵＳＢ，ＳＡＴＡやＳＣＳＩ等のインターフェイスで、ホストと通信する。
磁気ディスク１１７には、外周から内周に渡り、各トラックにサーボ信号（位置信号）が、円周方向に等間隔に配置される。又、各トラックは、複数のセクタで構成され、セクタ毎に、サーボ信号が記録される。サーボ信号は，サーボマークと、トラック番号と、インデックスと、オフセット情報（サーボバースト）ＰｏｓＡ，ＰｏｓＢ，ＰｏｓＣ，ＰｏｓＤとからなる。
この位置信号をヘッド１２６で読み取り、トラック番号とオフセット情報ＰｏｓＡ，ＰｏｓＢ，ＰｏｓＣ，ＰｏｓＤを使い，磁気ヘッドの半径方向の位置を検出する。さらに、インデックス信号Ｉｎｄｅｘを元にして，磁気ヘッドの円周方向の位置を把握する。
このような，位置信号やデータを読み取るため、磁気ヘッド１２６のリード素子の読み取り出力を、ヘッドＩＣ１０３でレベル調整し、且つリードチャネル１０２のＡＧＣ回路１０７で所定レベルに調整する。
（リード回路の第１の実施の形態）
図２は、本発明のリード回路の第１の実施の形態の回路図、図３は、図２の構成にＡＧＣディテクタの回路図である。図２において、図１で示したものと同一のものは、同一の記号で示してあり、ヘッドＩＣ１０３には、４つ（４チャネル）のリード素子（ＴｕＭＲ素子）１２６−０〜１２６−３が接続される。
ヘッドＩＣ１０３は、各々リード素子１２６−０〜１２６−３の出力を増幅するプリアンプ５０−０〜５０−３と、ヘッド選択信号により、いずれかのプリアンプ５０−０〜５０−３の出力を選択するヘッド選択回路（マルチプレクサ）４０とを有する。
又、ヘッドＩＣ１０３は、ＡＧＣアンプ部１０を有する。このＡＧＣアンプ部１０は、リード素子（ＴｕＭＲ素子）１２６−０〜１２６−３の両端電圧を、マルチプレクサ４０から入力される差動増幅器１２と、差動増幅器１２の出力をリードチャネル１０２のＡＧＣアンプ１０７に出力するためのバッファアンプ４２，４３とを有する。
ＡＧＣアンプ部１０は、シリアルデータイネーブル信号ＳＤＥＮ，シリアルデータＳＤＡＴＡ、シリアルクロックＳＣＬＫを、リードチャネル１０２から受けるシリアルインタフェース部３２と、シリアルインタフェース部３２からのＡＧＣイネーブル信号を受け、差動増幅器１２のゲインを自動制御するＡＧＣ検出回路１４と、シリアルインタフェース部３２からのＡＧＣ設定指示により、ＡＧＣ検出回路１４の設定値（例えば、フィードバックゲイン等）をセットするＡＧＣ設定論理回路３４とを有する。
又、シリアルインタフェース部３２からのゲイン指示値を、アナログ量に変換するＤＡＣ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｏｒ）３６と、シリアルインタフェース部３２からのＡＧＣイネーブル信号により、ＡＧＣ検出回路１４と、ＤＡＣ３６とのいずれかに切り替えるスイッチ３０と、スイッチ３０からのゲインをラッチするラッチ回路３８を有する。ラッチ回路３８のゲインは、差動増幅器１２のゲインに設定される。ラッチ回路３８のゲインは、シリアルインタフェース部３２を介し、リードチャネル１０２に読み取られ、後述するように、ＭＣＵ１０４へ与えられる。
図３に示すように、ＡＧＣ検出回路１４は、ゲインエラー検出回路１６と、フィードバック制御器（ローパスフィルタ）１８と、ゲイン乗算器１９とを有する。
ゲインエラー検出器１６は、差動増幅器１２のマイナス側電圧をアナログ・デジタル変換する第１のＡ／Ｄコンバータ２０と、差動増幅器１２のプラス側電圧をアナログ・デジタル変換する第２のＡ／Ｄコンバータ２１と、両Ａ／Ｄコンバータ２０，２１の出力の差をとり、振幅を抽出する第１の演算器２２と、振幅の目標値（波形）を格納するメモリ２４と、メモリ２４の振幅の目標値から第１の演算器２２の検出した振幅との差を演算する第２の演算器２６とを有する。この差が、ゲインエラーである。
フィードバック制御器１８は、ローパスフィルタで構成され、ゲインエラー信号の高周波成分をカットし、低周波数のゲインエラー信号に追従するようにループ形成する。ゲイン乗算器１９は、ローパスフィルタ１８の出力をフィードバックゲインであるＫ倍し、増幅率を決定し、差動増幅器１２のゲインを制御する。このフィードバックゲインＫの値が小さいと、フィードバック応答速度が遅く、フィードバックゲインＫの値が大きいと、フィードバック応答速度が速い。
このように、ヘッドＩＣ１０３は、外部からの指示に応じて、ＡＧＣによるＡＧＣアンプ１２のゲイン調整モードと、外部からの指示ゲインで、ＡＧＣアンプ１２を動作するモードとを併用できる構成を有する。
このため、ＡＧＣのゲイン調整モードを使用して、初期ゲインを調整でき、ヘッドの特性のばらつきが大きくても、高速に、リードチャネル回路１０２のＡＧＣ回路のダイナミックレンジに入る振幅に調整できる。
又、この調整初期値を、メモリに格納しておくことにより、ヘッド選択時に、対応する初期ゲインを読み出し、ＡＧＣアンプ１２に設定することにより、ＡＧＣ動作が必要なく、最適ゲインに設定できる。即ち、ＡＧＣ検出回路１４を動作させないため、消費電力の軽減の効果が大きい。特に、携帯機器に搭載される場合には、供給電力が限られているため、この低消費電力化の効果は、大きい。特に、ＡＧＣの実行時間を最小限とでき、結果として、全体の消費電力を下げ、且つヘッドのばらつきが大きくても、最適なゲインでリード動作できる。
（リード動作の第１の実施の形態）
図４は、本発明の一実施の形態のリード動作をシーケンス図、図５は、そのゲイン最適値の検索処理の説明図である。
図４を参照して、図５により、リード動作を説明する。
（Ｓ１０）磁気ディスク装置の電源が投入されると、ＭＣＵ１０４は、リードチャネル回路１０２を介し、ヘッドＩＣ（図では、プリアンプと記す）１０３のシリアルインタフェース部３２に、ＡＧＣイネーブル信号を送信する。これにより、スイッチ３０が、ＡＧＣ検出回路１４に切り替わり、且つＡＧＣ検出回路１４が、イネーブルとなる。
即ち、リード素子１２６−０〜１２６−３のいずれかの両端電圧は、マルチプレクサ４０を介し、ヘッドＩＣ１０３の差動増幅器１２に入力し、一対の差動増幅信号を出力する。この一対の差動増幅信号は、リードチャネル回路１０２のＡＧＣアンプ１０７の差動増幅器１０７−１に出力される。この場合、リードチャネル回路１０２でデータの復調は行わないため、リードチャネル回路１０２のＡＧＣ動作は、許可されていても、いなくても、良い。
一方、ＡＧＣアンプ１０のＡＧＣ検出回路１４では、第１、第２のＡ／Ｄコンバータ２０，２１が、それぞれ差動増幅器１２のマイナス側電圧、プラス側の電圧をアナログ・デジタル変換し、第１の演算器２２は、両Ａ／Ｄコンバータ２０，２１の出力の差をとり、振幅を抽出する。
次に、第２の演算器２６は、振幅の目標値（波形）を格納するメモリ２４からの振幅の目標値から第１の演算器２２の検出した振幅との差を演算し、ゲイン（増幅率）エラーを出力する。ローパスフィルタ１８は、設定されたカットオフ周波数で、ゲインエラー信号の高周波成分をカットし、低周波数のゲインエラー信号を抽出する。ゲイン乗算器１９は、ローパスフィルタ１８の出力をフィードバックゲインであるＫ倍し、増幅率を決定し、スイッチ３０を介し、ゲインラッチ回路３８にセットし、差動増幅器１２のゲインを制御する。尚、ラッチ回路３８のゲイン値は、最小値又は最大値に初期化されているものとする。
（Ｓ１２）前記ＡＧＣイネーブル信号がオフ、又、ＡＧＣイネーブル信号を受けて、一定時間経過すると、ゲイン決定と判定し、ＡＧＣ検出回路１４の動作を停止する。これにより、ラッチ回路３８のＡＧＣゲインは、暫定値となる。
（Ｓ１４）ヘッドＩＣ１０３は、これにより、リードチャネル回路１０２を介し、ＭＣＵ１０４にステータス読み取り開始を通知する。
（Ｓ１６）ＭＣＵ１０４は、磁気ヘッド１２６を、磁気ディスク１１７のシステムエリアに位置付け、ヘッドＩＣ１０３、リードチャネル回路１０２に、リード指示する。尚、磁気ディスク１１７のシステムエリアには、装置のステータス情報（各ヘッドの最適ゲイン／リード電流／電圧、ライト波形のブースト量、各種の設定パラメータ）が、記憶されている。ＭＣＵ１０４は、ヘッドＩＣ１０３，リードチャネル回路１０２を介し、磁気ディスク１１７のシステムエリアのデータを読み出し、各部に設定するとともに、リードチャネル回路１０２を介し、ヘッドＩＣ１０３に、ＴｕＭＲ素子のリード電流／電圧、ライト素子のライト波形のブースト量を設定する。
これにより、データのリード／ライト動作の準備が完了する。
（Ｓ１８）ＭＣＵ１０４が、リード又はライトを行う場合に、リードチャネル回路１０２を介し、ヘッドＩＣ１０３にヘッド選択信号を与える。これにより、マルチプレクサ４０は、指示されたヘッドを選択する。又、リードチャネル回路１０２を介し、そのヘッドのゲイン初期値を、ヘッドＩＣ１０３のシリアルインタフェース（ＳＩＦ）部３２に与え、ＤＡＣ３６から指示されたゲイン量を出力する。この時、ＡＧＣイネーブル信号は、オフであるため、スイッチ３０は、ＤＡＣ３６と接続されている。従って、ラッチ回路３８には、与えられたゲイン初期量がセットされる。即ち、ＡＧＣアンプ１２は、セットされたゲイン量で、増幅動作する。即ち、固定ゲインで、動作する。
（Ｓ２０）そして、このゲインで、データ読み取りを開始する。
図４のように、同様に、ヘッドチェンジが生じた場合には、Ｓ１８のように、ヘッドＩＣ１０３にヘッド選択信号を与えられ、マルチプレクサ４０は、指示されたヘッドを選択する。そして、リードチャネル回路１０２を介し、その選択ヘッドのゲイン初期値を、ヘッドＩＣ１０３のシリアルインタフェース（ＳＩＦ）部３２に与え、ＤＡＣ３６から指示されたゲイン量を出力する。この時、ＡＧＣイネーブル信号は、オフであるため、スイッチ３０は、ＤＡＣ３６と接続されている。従って、ラッチ回路３８には、与えられたゲイン初期量がセットされる。即ち、ＡＧＣアンプ１２は、セットされたゲイン量で、増幅動作する。
（リード動作の第２の実施の形態）
図６は、本発明のリード処理の第２の実施の形態の説明図である。図６は、装置の出荷前に、最適ゲインを測定し、格納する処理である。
（Ｓ３０）最適ゲインの測定処理が起動されると、ステップＳ１０と同様に、ＭＣＵ１０４は、リードチャネル回路１０２を介し、ヘッドＩＣ（図では、プリアンプと記す）１０３のシリアルインタフェース部３２に、ＡＧＣイネーブル信号を送信する。これにより、スイッチ３０が、ＡＧＣ検出回路１４に切り替わり、且つＡＧＣ検出回路１４が、イネーブルとなる。
これにより、リード素子１２６−０〜１２６−３のいずれかの両端電圧は、マルチプレクサ４０を介し、ヘッドＩＣ１０３の差動増幅器１２に入力し、一対の差動増幅信号を出力し、一対の差動増幅信号は、リードチャネル回路１０２のＡＧＣアンプ１０７の差動増幅器１０７−１に出力される。
一方、ＡＧＣアンプ１０のＡＧＣ検出回路１４では、第１、第２のＡ／Ｄコンバータ２０，２１が、それぞれ差動増幅器１２のマイナス側電圧、プラス側の電圧をアナログ・デジタル変換し、第１の演算器２２は、両Ａ／Ｄコンバータ２０，２１の出力の差をとり、振幅を抽出する。
次に、第２の演算器２６は、振幅の目標値（波形）を格納するメモリ２４からの振幅の目標値から第１の演算器２２の検出した振幅との差を演算し、ゲイン（増幅率）エラーを出力する。ローパスフィルタ１８は、設定されたカットオフ周波数で、ゲインエラー信号の高周波成分をカットし、低周波数のゲインエラー信号を抽出する。ゲイン乗算器１９は、ローパスフィルタ１８の出力をフィードバックゲインであるＫ倍し、増幅率を決定し、スイッチ３０を介し、ゲインラッチ回路３８にセットし、差動増幅器１２のゲインを制御する。尚、ラッチ回路３８のゲイン値は、最小値又は最大値に初期化されているものとする。
（Ｓ３２）前記ＡＧＣイネーブル信号がオフ、又、ＡＧＣイネーブル信号を受けて、一定時間経過すると、ゲイン決定と判定し、ＡＧＣ検出回路１４の動作を停止する。これにより、ラッチ回路３８のＡＧＣゲインは、暫定値となる。
（Ｓ３４）ヘッドＩＣ１０３は、これにより、データ読み取りを開始し、リードチャネル回路１０２に、ヘッドの読み取り信号を出力する。
（Ｓ３６）リードチャネル回路１０２は、読み取り信号を復調し、データが正常かエラーであるかを検出し、ＭＣＵ１０４に通知する。ＭＣＵ１０４に、この通知により、エラーレートを測定する。
（Ｓ３８）所定数のデータをリードし、エラーレートを測定すると、ＭＣＵ１０４は、測定したエラーレートが、目標を満足したかを判定する。ＭＣＵ１０４は、測定したエラーレートが、目標値を満足したと判定すると、ヘッドＩＣ１０３の決定ゲインを読み取り、最適値として、メモリに格納する。この場合、磁気ディスク１１７のシステムエリアに格納することが、好適である。
（Ｓ４０）一方、ＭＣＵ１０４は、測定したエラーレートが、目標値を満足しないと判定すると、ヘッドＩＣ１０３のゲイン値を変更する。即ち、ＭＣＵ１０４は、リードチャネル回路１０２を介し、ラッチ回路３８のゲイン値Ｇを読み出し、これに調整値αを、加算した（Ｇ＋α）を、ヘッドＩＣ１０３のシリアルインタフェース（ＳＩＦ）部３２に与え、ＤＡＣ３６から指示されたゲイン量を出力する。即ち、測定したゲイン値の周辺ゲイン値に変更する。そして、ステップＳ３４に戻る。
又、磁気ヘッドが、複数搭載されている場合には、各磁気ヘッドのＡＧＣゲインの暫定値（初期値）を測定し、メモリに格納する。
（リード動作の第３の実施の形態）
図７は、本発明のリード処理の第３の実施の形態の説明図である。図７は、装置の出荷後に、リードエラーが多発した場合に、最適ゲインを再測定し、格納する処理である。
（Ｓ５０）データ読み取り中に、固定ゲインを設定されたヘッドＩＣ１０３が、リードチャネル回路１０２に、ヘッドの読み取り信号を出力する。
（Ｓ５２）リードチャネル回路１０２は、読み取り信号を復調し、データが正常かエラーであるかを検出し、ＭＣＵ１０４に通知する。ＭＣＵ１０４に、この通知により、エラーなら、リトライ処理を実行する。
（Ｓ５４）このリトライ処理の１つとして、ステップＳ１０と同様に、ＭＣＵ１０４は、リードチャネル回路１０２を介し、ヘッドＩＣ（図では、プリアンプと記す）１０３のシリアルインタフェース部３２に、ＡＧＣイネーブル信号を送信する。これにより、スイッチ３０が、ＡＧＣ検出回路１４に切り替わり、且つＡＧＣ検出回路１４が、イネーブルとなる。
これにより、リード素子１２６−０〜１２６−３のいずれかの両端電圧は、マルチプレクサ４０を介し、ヘッドＩＣ１０３の差動増幅器１２に入力し、一対の差動増幅信号を出力し、一対の差動増幅信号は、リードチャネル回路１０２のＡＧＣアンプ１０７の差動増幅器１０７−１に出力される。
一方、ＡＧＣアンプ１０のＡＧＣ検出回路１４では、第１、第２のＡ／Ｄコンバータ２０，２１が、それぞれ差動増幅器１２のマイナス側電圧、プラス側の電圧をアナログ・デジタル変換し、第１の演算器２２は、両Ａ／Ｄコンバータ２０，２１の出力の差をとり、振幅を抽出する。
次に、第２の演算器２６は、振幅の目標値（波形）を格納するメモリ２４からの振幅の目標値から第１の演算器２２の検出した振幅との差を演算し、ゲイン（増幅率）エラーを出力する。ローパスフィルタ１８は、設定されたカットオフ周波数で、ゲインエラー信号の高周波成分をカットし、低周波数のゲインエラー信号を抽出する。ゲイン乗算器１９は、ローパスフィルタ１８の出力をフィードバックゲインであるＫ倍し、増幅率を決定し、スイッチ３０を介し、ゲインラッチ回路３８にセットし、差動増幅器１２のゲインを制御する。尚、ラッチ回路３８のゲイン値は、図５又は図６の設定値をセットされている。
（Ｓ５６）前記ＡＧＣイネーブル信号がオフ、又、ＡＧＣイネーブル信号を受けて、一定時間経過すると、ゲイン決定と判定し、ＡＧＣ検出回路１４の動作を停止する。これにより、ラッチ回路３８のＡＧＣゲインは、最適値となる。
（Ｓ５８）ヘッドＩＣ１０３は、これにより、データ読み取りを再開し、リードチャネル回路１０２に、ヘッドの読み取り信号を出力する。
（Ｓ６０）リードチャネル回路１０２は、読み取り信号を復調し、データが正常かエラーであるかを検出し、ＭＣＵ１０４に通知する。ＭＣＵ１０４に、読み取りが正常でないと判定すると、ステップＳ５４に戻る。
（Ｓ６２）ＭＣＵ１０４は、読み取りが正常であると、リードチャネル回路１０３にゲイン値の取得を指示する。
（Ｓ６４）リードチャネル回路１０３は、ヘッドＩＣ１０３のラッチ回路３８の決定ゲインを読み取り、ＭＣＵ１０４に伝達する。
（Ｓ６６）ＭＣＵ１０４は、最適ゲインを再計算する。例えば、前のゲイン値と、今回測定して得たゲイン値とを加算し、２で割り、最適ゲインを再計算する。この再計算されたゲイン値を、新ゲイン値に決定し、最適値として、メモリに格納する。この場合、磁気ディスク１１７のシステムエリアに格納することが、好適である。
このように、第１に、ヘッドＩＣ１０３に、ＡＧＣアンプ１０を設けたので、ヘッドＩＣ１０３内で、ヘッド１２６−１からの振幅が自動調整され、リードチャネル１０２のＡＧＣアンプ１０７の入力ダイナミックレンジに入る信号レベル調整ができる。
第２に、ＡＧＣアンプ１０のＡＧＣ動作を最小限としたため、消費電力を低減して、ＡＧＣの引き込みを高速化できる。
（リード回路の第２の実施の形態）
図８は、本発明のリード回路の第２の実施の形態の回路図である。図８において、図１、図２で示したものと同一のものは、同一の記号で示してあり、ヘッドＩＣ１０３には、４つ（４チャネル）のリード素子（ＴｕＭＲ素子）１２６−０〜１２６−３が接続される。
ヘッドＩＣ１０３は、各々リード素子１２６−０〜１２６−３の出力を増幅するプリアンプ５０−０〜５０−３と、ヘッド選択信号により、いずれかのプリアンプ５０−０〜５０−３の出力を選択するヘッド選択回路（マルチプレクサ）４０とを有する。
又、ヘッドＩＣ１０３は、ＡＧＣアンプ部１０を有する。このＡＧＣアンプ部１０は、リード素子（ＴｕＭＲ素子）１２６−０〜１２６−３の両端電圧を、マルチプレクサ４０から入力される差動増幅器１２と、差動増幅器１２の出力をリードチャネル１０２のＡＧＣアンプ１０７に出力するためのバッファアンプ４２，４３とを有する。
ＡＧＣアンプ部１０は、シリアルデータエネーブル信号ＳＤＥＮ，シリアルデータＳＤＡＴＡ、シリアルクロックＳＣＬＫを、リードチャネル１０２から受けるシリアルインタフェース部３２と、シリアルインタフェース部３２からのＡＧＣイネーブル信号を受け、差動増幅器１２のゲインを自動制御するＡＧＣ検出回路１４と、シリアルインタフェース部３２からのＡＧＣ設定指示により、ＡＧＣ検出回路１４の設定値（例えば、フィードバックゲイン等）をセットするＡＧＣ設定論理回路３４とを有する。
又、シリアルインタフェース部３２からのゲイン指示値を、アナログ量に変換するＤＡＣ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｏｒ）３６と、シリアルインタフェース部３２からのＡＧＣイネーブル信号により、ＡＧＣ検出回路１４と、ＤＡＣ３６とのいずれかに切り替えるスイッチ３０と、スイッチ３０からのゲインをラッチするラッチ回路３８を有する。ラッチ回路３８のゲインは、差動増幅器１２のゲインに設定される。ラッチ回路３８のゲインは、シリアルインタフェース部３２を介し、リードチャネル１０２に読み取られ、後述するように、ＭＣＵ１０４へ与えられる。
更に、この実施の形態では、ＡＧＣ検出回路１４は、差動増幅器１２の入力段の信号を入力として、ＡＧＣ動作する。即ち、この実施の形態は、フィードフォワード形のＡＧＣである。一方、図２の例は、フィードバック形のＡＧＣである。
このようなフィードフォワード形ＡＧＣを使用しても、図２のフィードバック形ＡＧＣと同様の動作を実現できる。
（他の実施の形態）
前述の実施の形態では、ＡＧＣ回路を、図３等の構成で説明したが、アナログ形式のＡＧＣ回路や、ピークホールド回路や積分回路を持つＡＧＣ回路等の他のＡＧＣ回路を適用できる。又、磁気ディスク装置のヘッドのリード回路の例で説明したが、他の媒体記憶装置のリード回路にも適用できる。
以上、本発明を、実施の形態で説明したが、本発明は、その趣旨の範囲内で種々の変形が可能であり、これを本発明の範囲から排除するものではない。
（付記１）ヘッドの読み取り信号の振幅レベルを調整して、ＡＧＣアンプを有するリードチャネルに出力するヘッドＩＣにおいて、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、外部からのＡＧＣイネーブル信号により、前記差動増幅器の入力又は出力振幅レベルと基準レベルとの差を取り、所定の引き込み特性に応じて、前記差動増幅器のゲイン値を自動制御するＡＧＣ回路と、外部から設定されたゲイン値を受信するインタフェース部と、前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路のゲイン値と、前記インタフェース部からのゲイン値を選択的に、前記差動増幅器に設定するためのスイッチとを有することを特徴とするヘッドＩＣ。
（付記２）前記差動増幅器は、前記ＡＧＣイネーブル信号がオンの時に、前記ＡＧＣ回路により、ＡＧＣアンプとして動作し、前記ＡＧＣイネーブル信号がオフの時に、前記外部からの設定ゲインにより固定アンプとして、動作することを特徴とする付記１のヘッドＩＣ。
（付記３）前記スイッチからのゲイン値をラッチし、且つ前記差動増幅器に前記ゲイン値を設定するためのラッチ回路を更に有することを特徴とする付記１のヘッドＩＣ。
（付記４）前記インタフェース部は、前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路を動作して得たゲイン値を、前記ラッチ回路から初期値として、外部に読み出し、且つ前記外部から前記読み出した初期値を受信して、前記スイッチに出力することを特徴とする付記３のヘッドＩＣ。
（付記５）前記ＡＧＣ回路は、前記差動増幅器の入力又は出力の振幅レベルと基準レベルと差を演算するゲインエラー演算部と、前記差の出力の高周波成分をカットするローパスフィルタと、前記ローパスフィルタの出力に所定のフィードバックゲインを乗算して、前記差動増幅器のゲインを制御するゲイン乗算器とを有することを特徴とする付記１のヘッドＩＣ。
（付記６）ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を設け、前記インタフェース部は、前記選択されたヘッドの前記ゲイン値を受信し、前記差動増幅器に前記選択されたヘッドに対応するゲイン値を設定することを特徴とする付記１のヘッドＩＣ。
（付記７）ヘッドの読み取り信号の振幅レベルを調整するリード回路において、前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、前記ヘッドＩＣは、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、外部からのＡＧＣイネーブル信号により、前記差動増幅器の入力又は出力振幅レベルと基準レベルとの差を取り、所定の引き込み特性に応じて、前記差動増幅器のゲイン値を自動制御するＡＧＣ回路と、前記リードチャネルから設定されたゲイン値を受信するインタフェース部と、前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路のゲイン値と、前記インタフェース部からのゲイン値を選択的に、前記差動増幅器に設定するためのスイッチとを有することを特徴とするリード回路。
（付記８）前記差動増幅器は、前記ＡＧＣイネーブル信号がオンの時に、前記ＡＧＣ回路により、ＡＧＣアンプとして動作し、前記ＡＧＣイネーブル信号がオフの時に、前記リードチャネルからの設定ゲインにより固定アンプとして、動作することを特徴とする付記７のリード回路。
（付記９）前記スイッチからのゲイン値をラッチし、且つ前記差動増幅器に前記ゲイン値を設定するためのラッチ回路を更に有することを特徴とする付記７のリード回路。
（付記１０）前記インタフェース部は、前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路を動作して得たゲイン値を、前記ラッチ回路から初期値として、前記リードチャネルに読み出し、且つ前記リードチャネルから前記読み出した初期値を受信して、前記スイッチに出力することを特徴とする付記９のリード回路。
（付記１１）前記ＡＧＣ回路は、前記差動増幅器の入力又は出力の振幅レベルと基準レベルと差を演算するゲインエラー演算部と、前記差の出力の高周波成分をカットするローパスフィルタと、前記ローパスフィルタの出力に所定のフィードバックゲインを乗算して、前記差動増幅器のゲインを制御するゲイン乗算器とを有することを特徴とする付記７のリード回路。
（付記１２）ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を設け、前記インタフェース部は、前記リードチャネルから前記選択されたヘッドの前記ゲイン値を受信し、前記差動増幅器に前記選択されたヘッドに対応するゲイン値を設定することを特徴とすることを特徴とする付記１のリード回路。
（付記１３）前記リードチャネルより、装置の電源オン時に、前記ＡＧＣイネーブル信号をオンとし、ＡＧＣ動作により、前記選択されたヘッドの得たゲイン値を、格納するメモリを更に設け、リードチャネルは、前記ヘッドの選択に応じて、前記メモリの前記選択されたヘッドの前記ゲイン値を、前記ヘッドＩＣの前記インタフェース部に出力することを特徴とする付記１２のリード回路。
（付記１４）媒体から情報を読み取るヘッドと、前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、前記ヘッドＩＣは、前記読み取り信号を設定されたゲインで増幅する差動増幅器と、外部からのＡＧＣイネーブル信号により、前記差動増幅器の入力又は出力振幅レベルと基準レベルとの差を取り、所定の引き込み特性に応じて、前記差動増幅器のゲイン値を自動制御するＡＧＣ回路と、前記リードチャネルから設定されたゲイン値を受信するインタフェース部と、前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路のゲイン値と、前記インタフェース部からのゲイン値を選択的に、前記差動増幅器に設定するためのスイッチとを有することを特徴とする媒体記憶装置。
（付記１５）前記差動増幅器は、前記ＡＧＣイネーブル信号がオンの時に、前記ＡＧＣ回路により、ＡＧＣアンプとして動作し、前記ＡＧＣイネーブル信号がオフの時に、前記リードチャネルからの設定ゲインにより固定アンプとして、動作することを特徴とする付記１４の媒体記憶装置。
（付記１６）前記スイッチからのゲイン値をラッチし、且つ前記差動増幅器に前記ゲイン値を設定するためのラッチ回路を更に有することを特徴とする付記１４の媒体記憶装置。
（付記１７）前記インタフェース部は、前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路を動作して得たゲイン値を、前記ラッチ回路から初期値として、前記リードチャネルに読み出し、且つ前記リードチャネルから前記読み出した初期値を受信して、前記スイッチに出力することを特徴とする付記１６の媒体記憶装置。
（付記１８）前記ＡＧＣ回路は、前記差動増幅器の入力又は出力の振幅レベルと基準レベルと差を演算するゲインエラー演算部と、前記差の出力の高周波成分をカットするローパスフィルタと、前記ローパスフィルタの出力に所定のフィードバックゲインを乗算して、前記差動増幅器のゲインを制御するゲイン乗算器とを有することを特徴とする付記１４の媒体記憶装置。
（付記１９）ヘッド選択信号に応じて、前記差動増幅器に、複数のヘッドのいずれかを接続するヘッド切り替え部を設け、前記インタフェース部は、前記リードチャネルから前記選択されたヘッドの前記ゲイン値を受信し、前記差動増幅器に前記選択されたヘッドに対応するゲイン値を設定することを特徴とすることを特徴とする付記１４の媒体記憶装置。
（付記２０）前記リードチャネルより、装置の電源オン時に、前記ＡＧＣイネーブル信号をオンとし、ＡＧＣ動作により、前記選択されたヘッドの得たゲイン値を、格納するメモリを更に設け、リードチャネルは、前記ヘッドの選択に応じて、前記メモリの前記選択されたヘッドの前記ゲイン値を、前記ヘッドＩＣの前記インタフェース部に出力することを特徴とする付記１４の媒体記憶装置。
ヘッドＩＣに、ＡＧＣアンプを設けたので、ヘッドＩＣ内で、ヘッドからの振幅が自動調整され、リードチャネルのＡＧＣアンプの入力ダイナミックレンジに入る信号レベル調整ができる。又、外部から設定されたゲイン値でＡＧＣアンプを、固定ゲインアンプとして、動作する構成を設けたので、自動調整しても、消費電力を最小限に抑えることができる。
本発明の媒体記憶装置の一実施形態の構成図である。 本発明のリード回路の第１の実施の形態の回路図である。 図２のＡＧＣ検出回路の回路図である。 本発明のリード回路の第１の実施の形態の動作処理の説明図である。 図４の動作処理のシーケンス図である。 本発明のリード回路の第２の実施の形態の動作処理の説明図である。 本発明のリード回路の第３の実施の形態の動作処理の説明図である。 本発明のリード回路の第２の実施の形態の回路図である。 従来の媒体記憶装置の説明図である。 従来のリード回路の説明図である。
符号の説明
１０ ＡＧＣアンプ部
１２ 差動増幅器
１４ ＡＧＣ回路
１６ ゲインエラー検出回路
１８ フィードバック制御器
１９ ゲイン乗算器
３０ スイッチ
３２ インタフェース部
３４ ＡＧＣ設定論理回路
３６ ＤＡＣ
３８ ゲインラッチ回路
４０ ヘッド選択部
１０２ リードチャネル
１０３ ヘッドＩＣ
１０７ ＡＧＣアンプ
１２６−０〜１２６−３ リード素子

Claims (9)

  1. ヘッドの読み取り信号の振幅レベルを調整して、ＡＧＣアンプを有するリードチャネルに出力するヘッドＩＣにおいて、
    前記読み取り信号を設定されたゲインで増幅する差動増幅器と、
    外部からのＡＧＣイネーブル信号により、前記差動増幅器の入力又は出力振幅レベルと基準レベルとの差を取り、所定の引き込み特性に応じて、前記差動増幅器のゲイン値を自動制御するＡＧＣ回路と、
    外部から設定されたゲイン値を受信するインタフェース部と、
    前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路のゲイン値と、前記インタフェース部からのゲイン値を選択的に、前記差動増幅器に設定するためのスイッチとを有する
    ことを特徴とするヘッドＩＣ。
  2. 前記スイッチからのゲイン値をラッチし、且つ前記差動増幅器に前記ゲイン値を設定するためのラッチ回路を更に有する
    ことを特徴とする請求項１のヘッドＩＣ。
  3. 前記インタフェース部は、前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路を動作して得たゲイン値を、前記ラッチ回路から初期値として、外部に読み出し、且つ前記外部から前記読み出した初期値を受信して、前記スイッチに出力する
    ことを特徴とする請求項２のヘッドＩＣ。
  4. ヘッドの読み取り信号の振幅レベルを調整するリード回路において、
    前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、
    前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、
    前記ヘッドＩＣは、
    前記読み取り信号を設定されたゲインで増幅する差動増幅器と、
    外部からのＡＧＣイネーブル信号により、
    前記差動増幅器の入力又は出力振幅レベルと基準レベルとの差を取り、所定の引き込み特性に応じて、前記差動増幅器のゲイン値を自動制御するＡＧＣ回路と、
    前記リードチャネルから設定されたゲイン値を受信するインタフェース部と、
    前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路のゲイン値と、前記インタフェース部からのゲイン値を選択的に、前記差動増幅器に設定するためのスイッチとを有する
    ことを特徴とするリード回路。
  5. 前記スイッチからのゲイン値をラッチし、且つ前記差動増幅器に前記ゲイン値を設定するためのラッチ回路を更に有する
    ことを特徴とする請求項４のリード回路。
  6. 前記インタフェース部は、前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路を動作して得たゲイン値を、前記ラッチ回路から初期値として、前記リードチャネルに読み出し、且つ前記リードチャネルから前記読み出した初期値を受信して、前記スイッチに出力する
    ことを特徴とする請求項４のリード回路。
  7. 媒体から情報を読み取るヘッドと、
    前記ヘッドからの読み取り信号の振幅レベルを調整するヘッドＩＣと、
    前記ヘッドＩＣに接続され、ＡＧＣアンプを有するリードチャネルとを有し、
    前記ヘッドＩＣは、
    前記読み取り信号を設定されたゲインで増幅する差動増幅器と、
    外部からのＡＧＣイネーブル信号により、前記差動増幅器の入力又は出力振幅レベルと基準レベルとの差を取り、所定の引き込み特性に応じて、前記差動増幅器のゲイン値を自動制御するＡＧＣ回路と、
    前記リードチャネルから設定されたゲイン値を受信するインタフェース部と、
    前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路のゲイン値と、前記インタフェース部からのゲイン値を選択的に、前記差動増幅器に設定するためのスイッチとを有する
    ことを特徴とする媒体記憶装置。
  8. 前記スイッチからのゲイン値をラッチし、且つ前記差動増幅器に前記ゲイン値を設定するためのラッチ回路を更に有する
    ことを特徴とする請求項７の媒体記憶装置。
  9. 前記インタフェース部は、前記ＡＧＣイネーブル信号により、前記ＡＧＣ回路を動作して得たゲイン値を、前記ラッチ回路から初期値として、前記リードチャネルに読み出し、且つ前記リードチャネルから前記読み出した初期値を受信して、前記スイッチに出力する
    ことを特徴とする請求項８の媒体記憶装置。
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