JP4713699B2 - 復号器システム - Google Patents

Description

技術分野
本発明は、復号器システムおよびそのようなシステムを製造する方法に関するものである。
復号システムは、各々が電気的に制御可能なエレメントのそれぞれの線にそって延伸する一連の概ね平行な電極、および、駆動信号を受け取ってそれらを電極に供給する一連の駆動線を備える電気的に制御可能なエレメントのアレイに関する電極配置と共に使用される。電気的に制御可能なアレイ装置は、電極が相互に交差するように配置される第１および第２の電極配置、および、各々が上記第１の配置の電極の１つと上記第２の配置の電極の１つの交差位置に配置される複数の電気的に制御可能なエレメントのアレイを含むものとして提供される。電気的に制御可能なエレメントは、例えば、第１と第２の電極配置の電極にはさまれた材料の層のそれぞれの部分によって提供されることができる。電気的に制御可能なエレメントは、複数の安定状態を持ち、例えば、双安定強誘電液晶材料によって形成される。装置は液晶表示パネルを形成することができる。
背景技術
このような電極配置は既知のものであり、図１には、そのような電極配置のペアを持つ従来技術の強誘電液晶表示パネルが例示されている。表示パネル１０は、上側および下側のガラス板１２、１４を含み、それらガラス板の間に強誘電液晶材料層がはさみ込まれている。ガラス板１２、１４の少なくとも１つは平面極性化フィルタとしての役目をはたすか、あるいは、極性化層がそれに適用されている。下側のガラス板１２の表面は、左から右方向に向けられた一連の細長い行電極１６で形成され、上側のガラス板１４の表面は、上から下方向に向けられた一連の細長い列電極１６で形成されている。電極は、透明であり、例えば、インジウムすず酸化物(Indium-tin-oxide以下略してＩＴＯと呼ぶ)で形成される。液晶材料と接触する表面は、液晶材料の分子を整列させるように処理される。行電極１６と列電極１８の各交点における液晶材料部分が表示装置のそれぞれのピクセルを提供する。強誘電液晶材料の場合、各交点において、しきい値レベルV_T+より大きい値を持つ電位差がその交点における電極１６、１８の間で十分な時間適用されると、材料は、既にその状態になっていなければ、第１の状態に変わり、もしも電界が反対極性のしきい値V_T-を上回る値を持つ電界が電極１６、１８の間で十分な時間適用されると、材料は、既にその状態になっていなければ、第２の状態に変わる。クリスタルの光に対する極性化効果は、第１と第２の状態で異なっていて、ガラス板１２、１４の極性化効果との組み合わせによって、ピクセルが状態の１つにおいて黒に、一方の状態において透明(以下これを″白″と呼ぶことにする)に見える。
行電極１６の各々は行駆動機構２０の対応する出力に接続され、列電極１８の各々は列駆動機構２２の対応する出力に接続されている。行および列駆動機構２０、２２は、マイクロプロセッサのようなコントローラ２４によって制御される。行および列駆動機構２０、２２は、各々、それぞれの電極１６、１８に電圧を適用して、表示パネル１０上にイメージを形成し必要に応じてイメージを変更するために必要とされる状態にピクセルを切り替える。種々の駆動方式が当業界において周知である。例えば、１つの方式において、V_C1-V_R1<V_T-として、列駆動機構２２によってすべての列電極１８に電圧V_C1が適用され、行駆動機構２０によってすべての行電極１６に電圧V_r1が適用されると、この結果表示装置１０は行毎に白に消去される。次に、V_C2-V_R2>V_T+として、電圧V_R2が行駆動機構２０によって行電極１６に順次適用され、その電圧が特定の行電極に適用されている間に、列駆動機構２０によって電圧V_C2が１つまたは複数の選択された列電極１８に適用されると、行電極１６と選択された各列電極１８の交点のピクセルは黒を表示する。別の方式においては、表示全体を白にして次に選択されたピクセルを黒にするのではなく、行を順次アドレス指定して、選択された行のすべてのピクセルを白に消去して、その後直ちに当該行の選択されたピクセルを黒にする。この方式に対する修正として、行のアドレス指定を順次実行せずに、必要な場合に行が指定される。この方式に対する更に別の修正として、１つの行のピクセル全体を白にしてその後選択されたピクセルに黒を書き込むのではなく、黒から白へ変更されるべきピクセルが白にされ、白から黒へ変更されるべきピクセルが黒にされる。
サイズを絶えず増加し解像度を絶えず増加できる(すなわち行および列の電極ピッチを減少できる)液晶表示パネルを製造する必要性が存在する。図１に示される配置において、行および列駆動機構２０、２２はシリコンで製造されるが、ガラス板１２、１４上に駆動機構２０、２２と電極１６、１８の間に適切な相互接続を提供する点で問題がある。サイズを増加し、解像度を増加させるに従って、そのような相互接続の数は増加しそれらの間隔は一層せばまるので、相互接続問題が一層大きくなる点は理解されることであろう。
この問題に対処するため、各電極が抵抗器のようなそれぞれのインピーダンスを経由して複数の駆動線に接続される。そのような配置は、米国特許第5034736号によって教示される。同特許は、添付の図２に示されている駆動方式を開示している。以下にその駆動方式の要点を記述する。
図２において、各々が３つの出力部１、２、３および４、５、６を持つ２つの行駆動機構２０Ｌ、２０Ｒがある。左の行駆動機構２０Ｌの出力部１は、それぞれの抵抗器２６によって１、４、７という番号の行電極１６の左手端部に接続されている。左の行駆動機構２０Ｌの出力部２は、それぞれの抵抗器２６によって行電極２、５、８の左手端部に接続されている。左の行駆動機構２０Ｌの出力部３は、それぞれの抵抗器２６によって行電極３、６、９の左手端部に接続されている。右の行駆動機構２０Ｒの出力部４は、それぞれの抵抗器２６によって行電極１、５、９の右手端部に接続されている。右の行駆動機構２０Ｒの出力部５は、それぞれの抵抗器２６によって行電極２、６、７の右手端部に接続されている。右の行駆動機構２０Ｒの出力部６は、それぞれの抵抗器２６によって行電極３、４、８の右手端部に接続されている。更に、各々が３つの出力部１、２、３および４、５、６を持つ２つの列駆動機構２２Ｔ、２２Ｂがある。上部列駆動機構２２Ｔは、左の行駆動機構２０Ｌの行電極１６の左手端部への接続の場合と同様の形態で、それぞれの抵抗器２６によって列電極１８に接続されている。また、下部列駆動機構２２Ｂは、右の行駆動機構２０Ｒの行電極１６の右手端部への接続の場合と同様の形態で、それぞれの抵抗器２６によって列電極１８に接続されている。
米国特許第5034736号に記載されている例において、抵抗器２６のすべては同じ値であり、駆動機構２０Ｌ、２０Ｒ、２２Ｔ、２２Ｂは特定レベルにそれらの出力電圧をセットすることが可能であり、液晶材料は特定の正および負のしきい値電圧V_T-、V_T+を持つ。従って、特定の電極１６、１８の両側において抵抗器２６によって印可される電圧が等しければ、その電極の電圧は印加電圧と同じとなることは理解されることであろう。しかしながら、特定の電極１６、１８の両側において抵抗器２６によって印可される電圧が異なっていれば、その電極の電圧は印加電圧の平均値となる。行および列電極のいかなる選択された交点においても、その交点で液晶材料の状態を変更するため、その他の交点においてしきい値電圧V_T-、V_T+を超える電圧を適用することなく、しきい値電圧V_T-、V_T+を超える電圧を当該交点に印可することができる。このため、駆動機構２０Ｌ、２０Ｒ、２２Ｔ、２２Ｂからの出力の必要数の合計が、従って、駆動機構２０Ｌ、２０Ｒ、２２Ｔ、２２Ｂと表示パネル１０の間の相互接続の必要数の合計が(図１のケースの)１８から(図２のケースの)１２へ減少するという利点が生まれる。
米国特許第5034736号は、図２で示される配置が、(所与の出力数を持つ)駆動機構によって活性化されることができる列電極の最大数および行電極の最大数を表すことを教示している。従来技術の仕様は、また、このような接続によって、駆動機構が、駆動機構の数の自乗に等しい数の電極(すなわち３つの出力の場合９つの電極)を取り扱うことが可能とされることを教示している。この数は、１つの駆動機構ポートがただ１つの電極に割り当てられている図１のような従来技術の回路において駆動機構によって取り扱われることができる電極の数に比較して非常に多い。当然のことながら、電極の他方の側での駆動機構の出力を考慮すれば、電極の最大数Nとそれら電極のための駆動機構出力部の数nの間の関係はN=n²ではなくN=n²/4であると米国特許第5034736号が示唆している点に注意する必要がある。
一見するところでは先行技術の教示は正しいように見えるかもしれないが、それは実際には正しくなく、相互接続の減少に対して不必要な制約を課している。
発明の開示
本発明の復号器システムは、複数のアドレス値(D)のいずれかを表わすアドレス信号を受け取るアドレス入力部(42)と、複数の駆動線(44)と、アドレス信号に応答して、各アドレス値に関して、駆動線の組み合わせの一つを刺激するように構成される復号器(40)と、複数の電極(16、18)であって、前記復号器から前記アドレスに応じて出される刺激を該アドレスに対応する電極が受け取るよう前記駆動線の組み合わせに接続される複数の電極(16、18)と、を備える。前記復号器は、有限アフィン幾何配置または有限投影幾何配置を用いてに重み一定符号のワードを決定する第１段階と、上記重み一定符号のワードに基づいて各アドレス値に対する駆動線の組み合わせを決定する第２段階とを実行する。
例えば、米国特許第5034736号の先行技術と同じ程度の、ピクセルまたはメモリ・エレメントの状態の設定と非設定の間の識別の度合いを提供する単純な例において、この改善された電極配置は、電極の最大数Nとそれら電極に関する駆動機構出力数nの間の関係が、N=n²/4ではなくN=n.(n-1)/2であり、従って、n=1およびn=2という些細なケース以外のすべての場合に一層大きくなることを可能にする。このように、図２の表示パネルの行電極１６は、本発明の手法を使用すれば、６ではなく５つの駆動出力によって駆動されることができる。N=9の場合の必要な駆動出力部の１６2/3％という減少率は小さく見えるかもしれないが、それは大きなものである。一層大きいNの値について改善は一層明確となる。モノクロ表示の所望の高さが例えば210mmで、解像度が300dpi(電極ピッチは85μm)であるような実際のアプリケーションにおいては、所望の行電極数はN=2480である。米国特許第5034736号の教示を適用すると、行駆動機構出力部の必要数はn=100であるが、本発明の第１の側面によれば、行駆動機構出力部の必要数はn=71、すなわち29％の削減である。(行電極の数が非常に大きいケースにおいて、先行技術に対するこの利点だけを用いれば、最大削減は、100-50(2^1/2)すなわち約29.29%である。)
米国特許第5034736号は、また、電極の各々はそれぞれ２つの抵抗器が接続する″前面端子″および背面端子″という２つの端子を持つことが必要であることを教示している。同特許において与えられる例のすべてにおいて、これらの２つの端子はそれぞれの電極の両端に配置される。
本明細書に記述される改善された電極配置において、各電極は、少なくとも３つの駆動線、例えば、３、４、５、６、７、８またはそれ以上の駆動線に接続される。
このような配置では、各電極への接続はその両端に分離する必要がないので、駆動線nに対する電極数Nの比率は大幅に増大する。例えば、各行電極が６つの駆動機構出力部のうちの異なる３つに接続されるように図２が修正されるとすれば、電極の数は、N=9からN=20へ増加させることができる。これを一般化して述べれば、各電極への３つの接続毎に、駆動できる電極の数Nは、駆動線の数nの３乗に比例して、N=n.(n-1).(n-2)/6となり、nおよびNの大きい値について利益が非常に大きくなる。例えば、上述の場合のように2480の電極を駆動するためには、米国特許第5034736号の教示に従った場合の100駆動線と比較すれば、１電極あたり３接続を使用すれば、２６駆動線で済み、これは７６％の削減となる。１電極あたりの一層多い数の接続を用いれば、駆動線数に対する電極数の比率N/nの増加における利益は、少なくともNの値が大きい場合、非常に顕著となる。
２を越える駆動線数cへの各電極の接続によってもたらされる問題は、電極の特定の交点の選択および非選択の間の識別が一層限界的となる点である。例えば、白への消去フェーズおよび選択的黒書き込みフェーズを持つアドレス方式に関して、黒書き込みフェーズの間に列電極に対して各駆動線によって与えられる電圧が選択的に0Vおよび+V_Dであり、行電極に対して選択的に-1/4V_Dおよび+3/4V_Dであるとすれば、(c=2である)図２の配置の場合、そのフェーズの間に１つの交点に印可されることができる電圧は、5/4V_D、3/4V_D、1/4V_Dおよび-3/4V_Dである。液晶のしきい値電圧V_T+、V_T-の絶対値が等しい(V_T+=V_T-)と仮定すれば、適切な動作に関して、好ましくは、5/4V_D>V_T+>3/4V_Dという関係が満たされる。換言すれば、しきい値に対して±1/4V_Dの許容限度が存在する。しかしながら、各電極に接続する駆動線の数がC=3に増加し、黒書き込みフェーズの間に列電極に対して各駆動線によって与えられる電圧が選択的に0Vおよび+V_Dであり、行電極に対して選択的に-1/6V_Dおよび+5/6V_Dであるとすれば、そのフェーズの間に１つの交点に印可されることができる電圧は、7/6V_D、5/6V_D、1/2V_D、1/6V_D、-1/6V_D、-1/2V_Dおよび-5/6V_DVDである。適切な動作に関して、好ましくは、7/6V_D>V_T+>5/6V_Dという関係が満たされ、従って、しきい値に対する許容限度は一層厳しい±1/6V_Dとなる。各電極が接続する駆動線の数cが増大するにつれて、この従属的問題は大きくなる。
この問題の処理を援助するため、本発明の１つの好ましい実施形態において、電極の任意の所与のペアに関して、それらの電極が共通して接続する駆動線の数vは、それら電極の各々が接続する駆動線の数cより少なくとも２少ない。例えば、cが4であるように選択され、vが2であるように選択されるとすれば、その配置は、図２と同じ″混線″度(v/c)を提供することができる。この制約をvに課すことによってN/nの比率が低減する結果となるが、N/nの比率は米国特許第5034736において認められるものよりはるかに大きい。実際、例えば、c=4およびv=2(従ってv/c=1/2)というケースの場合、大きい値のNについて、c=4およびv=2(従ってv/c=1/2)という先行技術と比較して、改善は顕著である。
単純化のため、電極は各々同じ数cの駆動線に接続されている。また、コンパクトにするため、少なくとも電極が駆動線に接続する位置において、駆動線は、好ましくは、相互に概ね並列しかつ電極に対して概ね直角であり、また、電極および駆動線は好ましくは共通の基板上に配置される。
上述の改善された電極配置が、メモリや表示装置の１つの電極配置として使用される時、別の電極配置は、先行技術の方法で駆動されるか、あるいは、上記改善された配置を含むことができる。
本発明の第１の側面は、上述された電極配置と共に使用される復号器システムに関するものであるが、その他の応用分野も持つことができる。例えば、そのような復号システムは、メモリ・エレメントのアレイまたは光センサのようなセンサ・アレイのアドレス指定あるいは移動通信のため使用されることができる。具体的には、本発明の第１の側面の復号器システムは、複数のアドレス値のいずれかを表わすアドレス信号を受け取るアドレス入力部、複数の中間ノード(例えば上述された駆動線)、アドレス信号に応答して各アドレス値に関して中間ノードのそれぞれの組み合わせを刺激する復号器、および、複数の出力部(例えば上述された電極への接続部)を含む。複数の出力部の各々は、その出力に適用される刺激がそれぞれのグループにおける中間ノードの各々に復号器によって適用される刺激に従うように中間ノードのそれぞれのグループに応答する。
このタイプの復号システムは米国特許第5034736号によって既知である。同特許の場合、復号器はその動作に関してＲＯＭに格納されている照合テーブルに依存する。
更に、本発明の第２の側面は、このような復号器システムを製造する方法に関するものであり、該方法は、複数のアドレス値のいずれかを表わすアドレス信号に応答し、各アドレス値に関して中間ノードのそれぞれの組み合わせを刺激するように構成される復号器を備えるステップ、複数の出力部を備えるステップ、各出力部に関して、その出力部が応答すべき中間ノードのそれぞれのグループを決定するステップ、および、その出力に適用される刺激がそれぞれのグループにおける中間ノードの各々に復号器によって適用される刺激に従うように、決定されたそれぞれのグループにおける中間ノードに各出力部を応答させるステップを含む。
小さい数nの中間ノードに対する大きい数Nの出力部および小さいv/c比率という必要な特性を持つ(中間ノードに出力部を接続する)構成を見出すことは実際には困難である。組合せ検索を使用することが可能であるが、慎重な最適化を必要とし、最適化ができたとしても、中間ノードの数nが増加するにつれ、極度に大きい検索領域のため、計算時間の観点からそれは非効率となり始める。幸いにも、そのような長ったらしい検索は、復号システムを設計する時にだけ必要とされ、生成された解が後続の実施のため照合テーブルに格納される。しかしながら、照合テーブルの必要性はコストがかかることを意味し、照合テーブル(または大きい照合テーブル)の必要性を取り除く方法が望まれる。
本発明の第１および第２の側面は、アドレス値と中間ノード(駆動線)刺激パターンの間のマッピング、従って、中間ノード(駆動線)と出力部(電極との接続部)の間のマッピングを生成する一定の数学的構成方法を見出すことが可能であり、そのような構成方法を特定の選択されたパラメータに適用して特定の構成を取得することが可能であるという認識に基づいて展開された。見つけられたそのような構成方法の例は、アフィン幾何配置、投影幾何配置、連結と差分ファミリに基づく方法を含む。そのような構成方法は、照合テーブルから１つの値または値のセットを取得する際に使用される単一段階プロセスではなくむしろ多段プロセスを用いる。
従って、本発明の第２の側面の方法は、復号器によって実行されるべき多段プロセスを決定するステップ、各アドレス値に応答してどの中間ノードを刺激すべきかを決定する際に上記決定された多段プロセスを復号器に実行させるステップ、および、出力部が応答すべき中間ノードのグループを決定する上記ステップにおいて上記決定された多段プロセスを使用するステップによって特徴づけられる。多段ステップは、少なくとも第１段階プロセスおよびその第１段階において決定される結果が入力として与えられる第２段階プロセスを含む。
更に、本発明の第１の側面の復号器システムは、復号器が各アドレス値に応答してどの中間ノードを刺激すべきかを決定する際に多段プロセスを実行するように構成されるという特徴を持つ。この場合、多段ステップは、少なくとも第１段階プロセスおよびその第１段階において決定される結果が入力として与えられる第２段階プロセスを含む。
以下の記述から理解されることであろうが、数千の電極を持つ表示装置の場合、膨大なサイズとなる単一照合テーブルを使用するのではなく、比較的単純なプログラムを実行する比較的単純なハードワイヤード回路またはコンピュータを使用することが可能である。
本明細書の仕様の文脈において、″多段プロセス″という用語は、プロセスの少なくとも１つの第１段階の結果がそのプロセスのその後の少なくとも１つの段階に適用されるようなプロセスを含むように意図されている。例えば、詳細は後述されるが、本発明の１つの実施形態において、プロセス入力のコンポーネントは、(照合テーブルでも論理アレイでもよい)第１段階エレメントの４つのペアに供給され、第１段階エレメントの出力は、(照合テーブルでも論理アレイでもよい)第２段階エレメントの４つのペアに供給され、第２段階エレメントの出力は、(照合テーブルでも論理アレイでもよい)第３段階エレメントの４つのペアに供給され、最後に、復号器出力を作成するため、第３段階エレメントの出力が４つの2⁶対64復号器に供給される。これを一般化して述べれば、多段プロセスは、(照合テーブル、ゲートおよび算術エレメントのような)基本エレメントのいくつかの層によって実行されるプロセスを含み、この場合、それら層の少なくとも１つの出力が後続の層に供給される。本発明の別の１つの実施形態において、プロセスの対応する諸段階はプログラムされたコンピュータによって実行される。本明細書の仕様の文脈において、用語″多段プロセス″は、例えば、(ＡＮＤまたはＯＲゲートのような)単純な論理ゲート、(加算器または乗算器のような)単純な演算ユニットまたは照合テーブルによって実行されるプロセスを含まない。また、相互に独立して実行される複数のプロセスは、本明細書の仕様の目的のための多段プロセスを構成しない。
好ましくは、復号器は、複数の解像度値のいずれかを表わす解像度信号を受け取る解像度入力部を含み、復号器は解像度信号に応答し、その結果、解像度信号が第１の値を持つ時、各アドレス値に応答して刺激される中間ノードの組み合わせによって第１の数の出力が刺激されるか、あるいは、あらかじめ定められたしきい値を越えて刺激され、解像度信号が第２の値を持つ時、各アドレス値に応答して刺激される中間ノードの組み合わせによって第１の数より大きい第２の数の出力グループが刺激されるか、あるいは、上記しきい値を越えて刺激される。
従って、復号器が表示装置に使用されるケースでは、同時に複数の表示行を刺激することが可能であり、このような特性は本明細書において″複数行アドレス指定″と呼ばれる。更に、所望の表示行の各々に適用される刺激は一定のしきい値より上にあり、一方、残りの表示行の各々に適用される刺激は一層低いしきい値より下回るように構成することができる。
好ましくは、解像度信号が少なくとも１つの更に別の値を持つ時、各アドレス値に応答して刺激される中間ノードの組み合わせによって、第１および第２の数より大きい更に別の数の出力グループが刺激されるか、あるいは、上記しきい値を越えて刺激されるように、復号器は解像度信号に応答する。１つの望ましい手法において、上記更に別の数は第２の数の整数倍であり、この場合、解像度信号が上記別の値を持つ時、各グループは、解像度信号が上記第２の値を持つ時のグループの予め定められた数の和集合であるという利点がある。代替的には、上記別の数は第１の数の整数倍である。解像度信号が上記第２の値を持つ時各アドレス値に応答して刺激される出力が相互に隣接して物理的にグループ化されるように配置されることが好ましい。従って、表示装置の場合、表示装置の行の複数ブロックを同時に刺激することが可能であり、そのようなブロック刺激を階層的に配置することができる。
本発明の特定の実施形態は、次のような添付図面を参照して、以下に記述される。
【図面の簡単な説明】
図１は、液晶表示パネルに関する従来技術の駆動方式を示すブロック図である。
図２は、米国特許第5034736号に記載されている液晶表示パネルに関する駆動方式を示すブロック図である。
図３は、本発明の第１の側面に従った電極配置の実施形態を利用する液晶表示パネルのブロック図である。
図４は、本発明の第２の側面に従った電極配置の実施形態を利用する液晶表示パネルのブロック図である。
図５は、抵抗器が形成される１つの様態を例示するため図３および図４の表示パネルの一部を拡大したブロック図である。
図６は、抵抗器が形成される別の１つの様態を例示するため表示パネルの一部を拡大した断面図である。
図７乃至図９は、本発明の第１および第２両方の側面に従った電極配置の実施形態を利用する液晶表示パネルを示すブロック図である。
図１０は、上述された電極配置において使用される可能性のある復号器の１つの実施形態のブロック図である。
図１１は、表示行の数Nと駆動線の数nの間の関係を図示するグラフである。
図１２は、図１０の復号器に対する１つの修正を示すブロック図である。
図１３は、復号器の別の１つの実施形態を示すブロック図である。
図１４は、復号器の更に別の実施形態を示すブロック図である。
図１５は、図１４の復号器の回路形成部分を示す詳細図である。
図１６および図１７は、図１５の回路の詳細部分図である。
図１８は、図１４の回路の詳細部分図である。
図１９は、図１８の回路の詳細部分図である。
発明の実施形態
以下に記述される本発明の実施形態は、必要に応じて特に記述しない限り、図１および図２を参照して既に記述した手法を使用する。
図３の実施形態において、列電極１８は、列駆動機構２２に接続され、図１を参照して上述した場合と同様な形態で駆動される。上方９つの行電極１６は、接続という観点からは図２を参照して上述した場合と同様な形態で、行駆動機構２０Ｌ、２０Ｒに接続される。しかしながら、更に、１０乃至１５という番号の６つの行電極が追加される。行電極１０乃至１２は、抵抗器２６のペアによって行駆動機構２０Ｌの出力１、２、３の異なる組み合わせに接続され、行電極１３乃至１５は、抵抗器２６のペアによって行駆動機構２０Ｒの出力４、５、６の異なる組み合わせに接続される。従って、本発明のこの実施形態は、各電極は両方の行駆動機構２０Ｌ、２０Ｒに接続されなければならないという米国特許第5034736号の制限を取り除き、更に多くの駆動機構出力部を必要とせずに一層多くの行電極を備え持つことを可能にする。
図４の実施形態において、列電極１８は、やはり、列駆動機構２２に接続され、図１を参照して上述した場合と同様な形態で駆動される。１乃至９という番号を付けられた上方９つの行電極１６は、接続という観点からは図２を参照して上述した場合と同様な形態で、行駆動機構２０Ｌに接続される。１乃至９という番号を付けられた上方９つの行電極１６は、また、行駆動機構２０Ｒに接続されるが、それら電極の各々は、抵抗器２６のペアによって行駆動機構２０Ｒの出力４、５、６の異なる組み合わせに接続される。図４の実施形態は、接続という観点からは図２を参照して上述した場合と同様な形態で行駆動機構２０Ｒに接続される１０乃至１８という番号を付けられた９つの行電極１６を更に持つ。それら行電極は、また、行駆動機構２０Ｌに接続されるが、それら電極の各々は、抵抗器２６のペアによって行駆動機構２０Ｌの出力１、２、３の異なる組み合わせに接続される。従って、本発明のこの実施形態は、各電極は行駆動機構２０Ｌ、２０Ｒに対して２つだけの接続を持つという米国特許第5034736号の制限を取り除き、図３の実施形態の場合と同様に、更に多くの駆動機構出力部を必要とすることなく一層多くの行電極を備え持つことを可能にする。
先に述べたように、電極１６、１８はインジウムすず酸化物(すなわちＩＴＯ)から形成されることができる。抵抗器２６は、電極材料の薄い部分によって提供されることができる。例えば、図５は、図３において２つの抵抗器２６によって左の行駆動機構２０Ｌに接続される番号１０の行電極１６の左手側端部を示している。電極１６および抵抗器２６は、ガラス基板上にＩＴＯを堆積させることによって形成され、抵抗器２６は、電極の幅より非常に狭く、蛇行経路を辿るＩＴＯ部分によって提供される。必要とされる抵抗はＩＴＯの抵抗率によって提供される。代替的配置において、ＩＴＯはガラス基板上にギャップを含むように堆積され、次に、一層高い抵抗率の材料をギャップを橋渡しするようにギャップ上に堆積させることによって抵抗器２６が作成される。
更に別の配置において、図６に示されるように、駆動機構２０Ｌからの駆動線１、２、３(または駆動機構２０ＲRからの駆動線４、５、６)がガラス基板２８上に配置される。次に、絶縁層３０が駆動線上に堆積され、次に、電極１６が駆動線を交差するように配置される。電極１６が駆動線に接続されるべき位置に、電極１６、絶縁層３０および駆動線を通してバイア３２が形成される。次に、電極および駆動線を相互接続する適切な値の抵抗器２６を形成を形成するように、電気的抵抗材料がバイア３２に堆積される。従って、理解されることであろうが、１つの電極が複数の駆動線に接続されるべきケースにおいては、図７に示されるような、電極の長手軸に沿って接続部が配置される。この配置において、小さいXは、図６を参照して記述されたタイプの抵抗接続を表す。
図６の配置に対する１つの修正において、バイアは駆動線を通過せず、抵抗材料が駆動線の上部に堆積される。代替的または更に追加修正される配置において、バイアは、電極が堆積される前に形成され、次に、絶縁層よりわずかに上に突き出るように抵抗材料がバイアに堆積され、次に、電極が、絶縁層および抵抗材料上に堆積される。
図７の実施形態において、行電極駆動機構は、１乃至６という番号の６つの駆動線を持つ単一ユニット２０として示されている。また、行電極１６への接続のすべては、電極の左手端部で行われ、抵抗器２６は図６を参照して上述されたタイプのものである。行駆動線は、接続の観点から図４の実施形態と同様の方法で、番号１乃至１８の１８個の行電極に接続される。しかしながら、番号１９および２０という更に２つの行電極の接続は他の電極とは異なり、番号１９の電極は抵抗器２６を介して行駆動機構２０の駆動線１、２、３に接続され、番号２０の電極は抵抗器２６を介して行駆動機構２０の駆動線４、５、６に接続される。従って、本発明のこの実施形態は、図３および図４を参照して上述された米国特許第5034736号の両方の制限を取り除き、駆動機構出力部を増加させることなく、一層多くの行電極１６を備えることを可能にする。
図４および図７に示されている本発明の実施形態は、各行電極に３つの接続部を持つ。すなわち、C=3である。本明細書のはじめに述べたように、これは、液晶材料のしきい値電圧の許容限度に一層厳しい制約を課す。この問題を考察する際の重要なパラメータは、オーバーラップvと呼ばれるものであり、すべての電極ペアに関して、それら電極が共通して接続される駆動線の数の最大値である。もう１つの重要なパラメータは、電極配置の混線に関連する比率v/cである。図１の先行技術においては、オーバーラップはなく、従ってv/c=0である。図２の先行技術および図３の実施形態においては、c=2、v=1でv/c=1/2であり、これは、混線が問題である可能性があるが、現在の材料および製造技術の観点からすれば深刻な問題ではないことを意味する。図４および図７の実施形態においては、c=3、v=2でv/c=2/3であり、これは、混線が大きな問題であり、一層高品質の材料および一層精密な製造技術を必要とすることを意味する。混線比率v/cを低減させるため、駆動線への電極のすべての可能な接続組み合わせを使わないことによって、vを減少させることが可能である。本発明を開発する際に行った研究によって判明した興味ある点であるが、同じ混線比率v/cではあるがvとcが比較的大きい場合、特にNの値が大きい場合には、必要とされる駆動線数nに対する可能な電極数Nの比率は増加する。
図８は、c=4、v=1、v/c=1/4である本発明の１つの実施形態を示している。この場合、混線比率は、図２の先行技術および図３の実施形態に比較して半分である。図８において見られるように、行駆動機構２０は、１４本の駆動線を駆動し、９つの行電極１６があって、それらの各々は駆動線のうちのいずれか４本の組み合わせに接続される。この接続の組み合わせのすべてにおいて、複数の駆動線を共有する電極のペアは１つもない。
上述のように、電極数Nが大きい時、この構成によって提供される利益は大きくなるが、そのような利益は図８から特に明白ではない。なぜなら、図面の大きさの関係からこのケースでは９個の電極しか含まれないからである。しかし、この構成の利益は、次の表１によって明らかとなるであろう。表１は、更に別のケースにおける駆動線と行電極の間の接続の可能な配置を示す。このケースでは、駆動線の数nは１６であり、各電極への接続部の数cは４であり、２を越える接続を共有する２つの電極は存在しない(v=2)。従って、v/c=1/2であり、混線比率は図２の先行技術と同じである。次の表１からわかるように、電極の可能な数Nは１４０であり、従って、比率N/n=8.75である。これに対して、米国特許第5034736号の教示に従えば、１６本の行駆動線は６４個の行電極だけを駆動するので、同じ混戦比率v/c=1/2に対して、比率N/n＝4である。

表１は、各電極に関する活性化パターンのリストとみなすことができる。所与の電極に関する活性化パターンは、(少なくともしきい値電圧で)その電極を活性化するために必要とされるc個の駆動線接続部の組み合わせである。
比較の例示として、次の表２は、以下の３つのケースに関して、種々の駆動線の数nに対して可能な電極の数Nの例を示す。３つのケースは、(a)c=2、v=1、従ってv/c=1/2である米国特許第5034736号の教示に従う構成(図２参照)、(b)c=3、v=2、従ってv/c=2/3である本発明の１つの実施形態(図７参照)、および(c)c=4、v=2、従ってv/c=1/2である本発明の１つの実施形態(n=16のケースに関して表１参照)である。

(表２で与えられるnの値は２の累乗であるが、nが２の累乗でなければならない制約はない)。
表２に見られるように、本発明の実施形態は、(駆動線の数nが小さくない限り)、v/c=1/2というケースにおいてさえ、非常に大きい数Nの電極の使用を可能にする。
図３乃至図８を参照して上述された実施形態において、本発明は行電極１６に適用された。行電極１６に加えてあるいはそれとは代替的に、(図９に示されるように)列電極１８を本発明に適用できることは理解されることであろう。特に、高さより大きい幅を持つ表示装置のケースにおいては、本発明が列電極１８に適用される時、本発明は、多くの場合、大きな利益を提供することができる。また、列電極が赤、緑および青のサブピクセルを逐次駆動するように配置されているカラー表示装置のケースにおいては、列電極に適用される時、本発明は大きな利益を提供することができる。本発明が行電極および列電極に適用されるとすれば、液晶材料のしきい値許容度に関連して、行および列電極の組み合わせられた混線が考慮されなければならない。
図３、図４、および、図７乃至図９を参照して上述された本発明の実施形態において、本発明が適用される駆動線は、表示装置の辺に対して概ね平行に、そして、それぞれの電極に対して概ね直角に延伸する。特に多数の電極を持つ表示装置のケースでは、これは駆動線のコンパクトな配置を可能にする。また、３層構造を使用して駆動線と電極の間の接続部を作成することができる。この３層構造は、駆動線、絶縁層および電極から構成され、電極は必要とされる位置においてバイアによって駆動線に接続される。
本発明の上記の実施形態は単に例証として記述されたものであり、本発明の上述の実施形態に対する多くの修正および展開が可能である点は認められることであろう。
例えば、本発明は、強誘電液晶材料以外の双安定多安定液晶材料を使用する表示装置に適用可能であり、非安定液晶材料を使用する表示装置における応用も可能である。本発明は、また、表示機能を持たないメモリ・アレイや光検出器のようなセンサ・アレイにも適用できる。
上述された本発明の実施形態において、メモリ素子の状態はＤＣ電界の適用によって影響を受ける。ＡＣ駆動される表意装置またはメモリ・アレイの場合、抵抗器は、コンデンサのような他の受動電圧降下エレメントまたはインピーダンスと置き換えることができる。
上述された実施形態は、２次元アレイを用いているが、本発明は、また、(例えばバーの印刷をするためのような)１次元アレイ、あるいは、３以上の多次元アレイに適用することもできる。
上述された実施形態において、駆動機構２０、２０Ｌ、２０Ｒ、２２は復号器として機能し、抵抗器２６の網状構成との組み合わせで、駆動機構２０、２０Ｌ、２０Ｒ、２２は復号システムを形成する。復号器は、入力すなわちアドレス値から、そのアドレス値に応答して刺激される駆動線の組み合わせへの１対１の対応関係を提供する。これを実行するため、図１０に示されているように、また、米国特許第5034736号に記載されているように、照合テーブル４０を使用する場合がある。図１０に示される実施形態において、照合テーブル４２は活性化されるべき２５６の行または列電極のうちの１つのバス４２上で８ビット・アドレスを受け取り、それに応じて、６４本の駆動線４４のうちの対応する４つの組み合わせを活性化させる。図１０には図示されていないが、各電極１６(あるいは１８)は、４つの抵抗器２６によって、駆動線４４のうちの対応する４つの組み合わせに接続されていて、この配置はパラメータc=4およびv=1を持つ。
小さいnと大きいc/vに関して大きいNの必要な特性を持つ(表１に提示されているような)活性化パターンを見出すことは実施上困難である。大きいバイナリ・パターンの有効なセットを見つけるための空間は膨大であり、合理的な計算時間で結果を生成するため特別な手法が使用されなければならない。しかしながら、一旦活性化パターン・セットが見出されれば、照合テーブルまたは単純計算(後述)のいずれかを使用してその活性化パターンを復号器において使うことができる。
以下、表示装置アドレス指定における応用を引用して復号システムが記述され、従って、表示装置アドレス指定に直接適用できる用語が使用される。しかし、本発明はもっと一般的応用分野を持つ。従って、本発明において、″中間ノード″は″駆動線″を意味し、″出力部″は″表示電極″を意味すると理解されるべきである。
必要な特性を持つ活性化パターンのセットを見つけ出す２つの基本的手法が開発された。第１は組合せ検索である。第２は、活性化パターンの特性と重み一定符号の間に発見された関係に基づく手法である。
組合せ検索は、特定タイプの解決法に限られないという有用な特性を持つ。すなわち、cおよびvの任意の値に対する解を検索することができ、最善に近い合理的結果を得ることができる。パラメータn=2２、c=4およびv=1を持つ活性化パターンのケースに関する１つの単純な例として、力ずくの検索を使用して、Nがnを越えるN=31個の活性化パターンが取得された。このケースでは、理論的には、Nの最大可能値は37である(参照：A.E.Brouwer,J.B.Shearer,N.J.A.Sloane and W.D,Smith,″A New Table of Constant Weight Codes″,IEEE Transactions on Information Theory,IT-36(1990),1334-1380)。
従って、検索は最善に近い合理的結果を生成することができることがわかった。実際には、nおよびNの値はこれより大きい(例えばNは数千である可能性がある)ので、nに対するNの増大のため、相互接続低減の達成されるレベルは、この例に比較して極めて大きい。しかしながら、活動ビットおよびオーバーラップ・ビットの数の増大に伴って、検索領域もまた増大してnのかなり控え目な値に関してさえ極めて大きくなるので、検索は一層困難となる。たとえnがNに比較して非常に小さいとしてもNが数千であるような高解像度表示アプリケーションの場合のように相対的に大きな数nの駆動線が必要とされる場合にはこの問題は特に重大である。合理的な時間で結果を生成することのできる検索を行うため特別な最適化が通常必要とされる。しかしながら、現代のコンピュータ装置を用いれば、２、３百までのnおよび数万までのNに対する解を捜し出すための検索は効果的に使用できる。
幸いにも、長ったらしい検索は活性化パターンを設計する時にのみ必要とされ、結果の解は記憶され、復号器の接続を構築し活性化パターンを生成する後続の実施の段階でそれは使用される。これら解は、特定の設計に応じて、駆動機構チップに組み込まれる照合テーブル４０、あるいは、システム・メモリに記憶されることができる。テーブルは、適切なデータ圧縮手法を使用して一層小さくすることができる。しかしながら、照合テーブルの必要性が最終的システムに余分なコストを含ませるので、大きい照合テーブル４０に対する必要性を取り除く方法が望まれる。
組合せ検索手法に関する別の欠点は、例えば複数行アドレス指定のような特別の特性を持つ解を効率的に見つけることが困難なことである。これらの特性は更に詳細に後述される。
活性化パターンを検索ではなく直接構築することを可能にするように開発された活性化パターン生成の第２の方法は、必要とされる特性を所有する活性化パターンのセットと符号化理論の文献において重み一定符号として知られているものの間に発見された関係に基づくものである。パラメータ(n、d、c)による重み一定符号は、長さnの２進ワード(コードワードと呼ばれる)であり、各ワードは正確にc個の″1″を含み、ワードの各ペアは少なくともdというハミング距離を持つ。２進ワードのペアのハミング距離は、１つのワードが１つの″1″を持ち別のワードが″0″を持つペアをなす２つのワードが離れている位置の数である。
重み一定符号は符号化理論において基本に重要な意味を持ち、多くの関心が払われている(参照：Brouwer et al,supra,and F.J.MacWilliams and N.J.A.Sloane,The Theory of Error-correcting Codes(6th Edition),″North-Holland,Amsterdam,1993)。
必要な特性を持つ活性化パターンのセットとこれらコードの間の正確な対応は次の通りである。N個のコードワードを持つパラメータ(n,d,c)を持つ重み一定符号が存在する。１つの行電極あたりc個の接続およびc-d/2に等しい最大混線vを持つ長さnのN個の活性化パターンのセットが存在する場合に限り、N個のコードワードを持つパラメータ(n,d,c)を持つ重み一定符号が存在する。これらのコードワードは、駆動線から電極への接続を指定するため使用される。従って、各コードワードは、以下のようにして、行電極に関する活性化パターンを導出する。コードワードのi番目の位置に″1″があれば、電極とi番目の駆動線の間に接続が作られ、そうでない場合は接続は作られない。このように、各行電極は、c本の駆動線に接続され、電極のいかなるペアも、多くともv=c-d/2の共通に接続された駆動線を持つ。
この対応関係は、重み一定符号の既存の理論が、活性化パターンのセットの構築と評価に適用されることを可能にし、付加的利益という有用な新しい結果が導出されることを可能にする。
この手法の成功は、(それに関して活性化パターンのセットが構築され得るパラメータの範囲という観点から)柔軟であって、(パラメータNと比較して小さい長さnを持つ活性化パターン・セットを生成するという観点から)効率的である方法を見出すことに依存する。図１１は、c=6およびv=2の場合の構築手法および組み合わせ手法の両方によって見出されたN対nに対する解を比較している。これらのパラメータに関してはわずかな数の適切な構造的解しか見出されてなく、N/nの結果として生じる値は、この場合、力ずくの解の場合と同じである。また、図１１には、S.M.Johnson,″Upper Bounds for Constant Weight Error Correcting Codes″,Discrete Mathematics,Vol.3(1972),109-124に記述されているようなNの値の理論上の上限が示されている。
活性化パターン・セットを作成する構成的方法の使用は、検索手法によって得られる解に対して利点を生むいくつかの機能を持つセットを生成することができる。そのような機能の入手には、特定の構造的方法の新機軸で数学的に洗練された解析が必要とされる。そのような解析における重要なステップは、(a)活性化パターンと電極数の間の固定的対応関係、および、(b)そのような数が与えられる時対応する活性化パターンを生成する方法、の両方を取得するステップである。そのような方法および対応関係は特定のコード構造に特有のものである。
第１の利点は、そのような対応関係および方法は、活性化パーターンがＲＯＭに記憶されているのではなく、実行時に生成されるので、大きな照合テーブルを使用する必要性を排除することができる点である。この方法は、非常に迅速で、メモリ効率が良く、ハードウェアにおける実施に適している。
第２の利点は、これもコードの数学的構造の詳細な解析によって明らかとなったものであるが、うまく選択された対応関係は、複数の電極が単一の活性化パターンから一時点に駆動されるという複数行アドレス指定が可能とされる点である。すなわち、複数行アドレス指定が、実行時に得られる活性化パターンを用いて、ハードウェアにおいてまたはプログラムされたコンピュータによって実行されることができる。更に、対応関係の選択は複数行アドレス・モードの階層を可能にすることが多く、その場合、表示空間は次第に一層小さい区分に分割され、それら区分は実行時に取得される活性化パターンによって個々にアドレス指定される。
重み一定符号(および対応する活性化パターン・セット)を取得する３つの構成方法の詳細を以下に記述する。
有限次元に基づいて、″アフィン幾何学″に基づくタイプおよび″投影幾何学″に基づくタイプという２つのタイプのアドレス指定方式が開発された。次の表３は、実際的な関心のあるパラメータを持つ多数の幾何学的アドレス指定方式のパラメータを与える。表３において、″AG″は″アフィン幾何学(affine geometry)″を表し、″PG″は″投影幾何学(projective geometry)″を表す。

上の表でAG(d,q)と表されるアフィン方式に関して達成されることができる特定のパラメータは、n=q^d、c=q、v=1およびN=q^2d-2であり、(上の表でPG(d,q)と表される投影方式に関して達成されることができる特定のパラメータは、n=q^d+q^d-1、c=q+1、v=1およびN=q^2d-2である。但し、qは正の整数であり、qは素数の累乗である。n、cおよびvの同じ値による最適のアドレス指定方式にとって可能なN/n比率の1-(1/q)部分であるN/n比率を持つという観点から、これらファミリは両方ともに非常に効率的である。nに対するNの比率は、およそq^d-2であるので、dが増加すると急速に増加する。
当該方式のこれらファミリはともに、幾何学的性質に直接関連するという非常に特別な特性を持つ。以下に、アフィン・ケースに関連する説明およびその結果を詳細に記述するが、投影ケースについても同様のことが適用される。我々の周囲にある実際の３次元空間を考察すれば、無限の数のポイントから構成され、２つの直線が空間の厳密に１つのポイントで交差するか、さもなければ全く交差しないような複数の直線を含む３次元空間を想像することができる。従って、いかなる２つの線分も多くとも１つのポイントで交差する。これはユークリッド幾何学である。もちろん、線分は、それが含む複数ポイントから成るものとみなすこともできる。３次元空間は、また、平面と呼ばれる一層高次元の可変要素を含む。平面は、平行線またはそれが含むポイントのセットから成り立つものとみなすこともできる。ユークリッドに従えば、線は、平面に完全に含まれるか、１つのポイントで平面と交差するかまたは平面と平行する。線分および平面のポイントは、単純な方程式によって記述することができる。
構成およびコードを取得するため、最初にこの空間のポイントと駆動線の間の対応関係が選択され、次にこの空間の線分と表示行の間の対応関係が選択されなければならない。第２の対応関係を使用して、１つの表示行が取り上げられ、対応する空間線分の方程式が見出され、その方程式を使用してその線分上のポイントのセット計算され、次に、第１の対応関係を使用して、そのポイント・セットに対応する駆動線のセットが見出される。次に、表示行に関する活性化パターンが、駆動線の適切なセットにおいて活動的なパターンであると定義される。この表示行に関するインピーダンス網構成が駆動線の適切なセットを電極に接続する。空間における２つの線分が多くとも１つのポイントで交差するので、２つの活性化パターンは、多くとも１つの場所でオーバーラップすることができる。従って、必要とされる混線特性を持つ活性化パターンのセットを得ることが可能である。
実際に使用される幾何配置は現実の空間ではないが、しかし、その数学的抽象化はアフィンおよび投影幾何配置と呼ばれる。これら幾何配置は現実空間と２つの点で異なる。すなわち、空間は有限であって、有限数のポイントおよび線分を含み、そして、現実より高い次元の空間が使用される。上述されたパラメータdは、使用される実際の次元であるが、これら幾何配置は、ポイント、線分、平面等が予期された形態で交差するという同じ基本的特性を有する。数学上の便法のため、作業する空間において、１つの線分上のポイントの数は、qを素数の累乗であるとして、(アフィン・ケースの場合)q、(投影ケースの場合)q+1とすることが適切である。従って、(空間の線分に対応する)最終的活性化パターンは、qまたはq+1いずれかの活動的位置を持つ。これらの有限空間は、一般的に、ポイントよりはるかに多い線分を持つので、高いN/n比率を持つ。
重要なことは、空間と駆動線のポイントの間および空間線分と電極線の間の対応関係(すなわちマップ)の選択であり、これらの対応関係の慎重な選択を行うことによって、特定の表示行のために必要とされる活性化パターンを計算する効率的方法を開発することが可能である。これらの方法は、本質的には、この問題を、適切な有限次元における１つの線分上のポイントを計算する問題にマップする。そのような方法は、非常に効率的であり、ハードウエアの実施またはプログラムされたコンピュータの実施のいずれの場合にも適している。アフィン幾何学に基づく方法の詳細は本明細書の後段において記述される。
前述のように、１つの線分は、多くとも１つのポイントにおいて１つの平面と交差するか、その中に完全に含まれるので、１つの平面のポイントに対応するすべての駆動線が活性化されると、選択された平面を構成する有限空間の線分セットに対応する表示行のセットが活性化される。更に、活性化を意図されない表示行は多くとも１つしか活性化されないので、混線は前のケースほど大きくない。これは、１つの平面に含まれる線分は多くとも１つのポイントでそのプレーンに出会うという事実の帰結である。従って、他の表示行と大幅に干渉することなく、多くの表示行を同時に活性化することができる。単なる平面に関して作業するというよりはむしろ、空間の次元性を活用して、一層一般化すれば、各々0≦c<dである(d-c)次元のオブジェクトに関して作業することが可能である。これは、種々の異なるサイズを持つ表示行のセットをアドレス指定することを可能にする。この場合も混線に対する同じ制限があてはまる。有限空間と駆動機構と表示行の間の一層慎重な選択を行うことによって、一定の平面(および一層高次元の構造)が適切なサイズの表示画面の連続するセクションに対応するように構成することが可能である。更に、そのような領域をアドレスするため活性化を必要とする駆動線セットは、比較的単純な構成を持ち、動的に計算することができる。
要するに、0≦c<dであるcの各々に関して、q^2d-2c-2の連続表示行のセット(すなわちすべての表示行の1/q^2c部分)をアドレス指定する効率的方法が開発された。このように、表示画面はq^2cセグメントに分割され、各セグメントは、他のセグメントに関する最小量の混線で効率的にアドレスされることができる。活性化される必要があるq^d-c-1の駆動線の計算は簡単である。同じ手法を使用して、活性化されるべきではない表示行に関して混線が増えることを犠牲にすれば、中間的サイズの領域を活性化することも可能である。従って、d解像度レベルで、階層的配置におけるスクリーンのセグメントをアドレス指定する非常に単純な方法が提供される。
アフィン幾何学に基づく方法の詳細を以下に記述する。
以下の記述において、F_qはqエレメントを持つ有限体を表し、Z_qは整数セット{０,１,...,q-1}を表す。φはF_qに対するZ_qのいずれかのマップ、γはZ_qに対するF_qからのマップであるとする。最初に２つのマップΦおよびΓが指定される。Dが表示行数を表すとすれば(但しO≦D<q^2d-2)、
D=D_2d-3q^2d-3+D_2d-4q^2d-4+...+D₁q+D₀(但し0≦D_i<q)
であり、従って、(D₀,D₁,...,D_2d-3)は、Dの基底q表現である。
ここで、Φ(D)=(x,y)と定義する。
但し、x=(0,Φ(D_2d-3),Φ(D_2d-5),...,Φ(D₁))および
y=(1,Φ(D_2d-4),Φ(D_2d-6),...,Φ(D₀))
である。ここで、0および1はF_qの適切なエレメントを表す。
第２のマップΓは、F_qに対する長さdのベクトルを、駆動線を表す0≦A<q^dである整数Aにマップする。x=(x₀,x₁,...,x_d-1)(但しx_i∈F_q)として、
Γ(x)=γ(x₀)q^d-1+γ(x₁)q^d-2+...+γ(x_d-1)と定義される。
駆動線と表示行の接続は今や次のように指定される。
0≦D<q^2d-2である整数Dの各々毎に、
・(x,y)=Φ(D)を計算する；
・F_q演算を使用して、各μ∈F_q毎に、ベクトルz_μ=μx+(1-μ)yを計算する(このステップは、最初にベクトルz=(x-y)を計算し次にベクトル(μz+y)を計算することによって一層効率的に実行される)；
・番号Γ(z_μ)のq駆動線(但しμ∈F_q)を番号Dの表示行に接続する。
これらの計算は、アドレス指定システムが製造される時点で１回だけ実行されるだけでよい。システムが使用中の時、特定の表示行Dに関して活性化させる駆動線を計算するため、以下のステップが実行される。
・(x,y)=Φ(D)を計算する；
・F_q演算を使用して、各μ∈F_q毎に、ベクトルz_μ=μx+(1-μ)yを計算する
・番号Γ(z_μ)のq駆動線(但しμ∈F_q)を活性化する。
上記演算のいずれかを実行するために必要とされる計算は、q=2^tまたはqが素数の時特に簡単である。上記記述において、ペア(x,y)は、F_qに対する次元dのアフィン幾何学AG(d,q)の１つの線分を定義し、これは、ポイントxおよびyの両方を通過する幾何配置のユニークな線分である。ベクトルz_μ(但しμ∈F_q)はその線分上のポイントを表わす。
特定の例として、q=4=2²、d=3であるとすれば、F₄のエレメントは、00,01,10,11という長さ2のバイナリ・ベクトルによって表される。この表現に関しては、フィールド・エレメントの加算は、ベクトルのコンポーネント単位XORによって達成され、一方、乗算は次の表４に示されている通りである。

従って、駆動線の数はq^d=64、表示線の数はq^2d-2=256ある。φはφ(0)=00、φ(1)=10、φ(2)=01、φ(3)=11というマップ、γ=φ^-1であるとすれば、
φ(a₀+2a₁)=a₀a1∈F₄およびγ(a₀a₁)=a₀+2a₁である。
表示行114に関して活性化されるべき駆動線を計算するために、
基底4において、
114=1×4³+3×4²+0×4¹+2×4⁰であるので、
Φ(114)=(x,y)である。但し、
x=(0,φ(1),φ(0))=(00,10,00)；および
y=(1,φ(3),φ(2))=(10,11,01)
である。
次に、
z₀₀=00x+10y=(10,11,01);
z₁₀=10x+00y=(00,10,00);
z₀₁=01x+11y=(11,00,10);および
z₁₁=11x+01y=(01,01,11)
であるので、アドレスΓ(zμ)の計算によって、
Γ(z₀₀)=1×16+3×4+2=30;
Γ(z₁₀)=0×16+1×4+0=4;
Γ(z₀₁)=3×16+0×4+1=49;および
Γ(z_1l)=2×16+2×4+3=43
が得られる。
従って、表示行114に駆動線4、30、43および49を接続する必要があり、表示行114を活性化するタスクの際、上記の計算を実行する必要がある。これらの計算がハードウエアにおける実施に適していることは明らかである。
表示の部分を活性化させるための効率的手順が提供される。0≦c<dであり、
D_2d-3q^2d-3+D_2d-4q^2d-4+...+D_2d-(2c+1)q^2d-(2c+1)+D_2d-(2c+c)q^2d-(2c+2)+j
という番号のq^2d-(2c+2)の連続表示行のセットを活性化することが望まれると仮定する。但しD_2d-3,...,D_2d-(2c+2)は固定的であり、0≦j<q^2d-(2c+2)は任意である。これは、すべての表示行の１/q^2c部分である。次に、
q^d-1γ(v)+q^d-2γ(α₁-v(α₁-β₁))+...+q^d-c-1γ(α_c-v(α_c-β_c))+j
という番号の駆動線のセットを活性化することが必要である。但し、v∈F_qであり、0≦j<q^d-c-1は任意であり、1≦i≦cに関して
α_i=φ(D_2d-(2i+1))、β_i=φ(D_2d-(2i+2))である。
これらのポイントに対応する駆動線の数の計算はやはり簡明である。それらは、d-c-1の最下位桁において任意であり、c+1最上位桁において^qc+1の値からのqに制約される基底qの表現を持つ数である。(フィールド演算の数という観点からの)これら桁を計算する複雑さは、cqに線形に比例して増加する。このセットの駆動線が活性化される時、その他のいかなる表示行に関して多くとも１つの駆動線が活性化される。
有限次元方法の１つの例を有限体の使用を避けて単純な数学用語を用いて以下に記述する。
この方法の例において、パラメータはN=256、n=64およびv=1であり、コード・パラメータのための計算の基本単位は、整数0、1、2および3である。以下の表５および表６に示されるように整数に対する２つの交換バイナリ演算

および

を定義する２つの４×４テーブが使用される。

0≦D<256として１つの表示行のアドレスがDであるとすれば、
アドレスは、0≦D_i<4として、D=(64D₃)+(16D₂)+(4D₁)+D₀であるように長さ4のベクトル(D₃,D₂,D₁,D₀)として表される。次に以下のステップが実行される。
1．長さ３のベクトルxがx=(0,D₃,D₁)であるように決定される；
2．長さ３のベクトルyがy=(0,D₂,D₀)であるように決定される；
3．長さ３のベクトルz=(Z₂,Z₁,Z₀)が

であるように決定される。すなわち、

4．次に、整数A=０,１,2,3の値の各々に関して、

であるようにそれぞれの長さ3のベクトルz _A=(z_2,A,z_1.A,z_0,A)が計算される。すなわち、

である。
5．次に、整数A=０,１,2,3の値の各々に関して、B_A=(16z_2,A)+(4z_1,A)+(Z_0,A)および0≦B_A<64であるようにそれぞれの整数B_Aが計算される。
４つの整数B₀、B1、B₂およびB₃のセットは、特定の表示行Dに関する活性化パターンにおいて刺激されるべき６４の駆動線のうちの４つの番号である。更に、４つの整数B₀、B1、B₂およびB₃のセットは、番号Dの表示行がそのそれぞれの４つの抵抗器２６によって接続されなければならない６４の駆動線のうちの４つの番号である。
例えば、D=114という番号の表示行の場合、上記方法を使用して計算される値は次の通りである。

言い換えると、番号114の表示行は、その抵抗器２６によって接番号4、30、43および49の駆動線に接続されなければならず、番号114の表示行をアドレスするには、番号4、30、43および49の駆動線が刺激されなければならない。
以下に、投影幾何に基づく方法の詳細を記述する。この方法と基礎をなす幾何配置の間の関係は、アフィン幾何配置の場合に記述されたものと概念的には同じである。
以下の記述において、φはF_qに対するZ_qのいずれかのマップ、γはZ_qに対するF_qからのマップであるとする。最初に２つのマップΦおよびΓが指定される。Dが表示行数を表すとすれば(但し0≦D<q^2d-2)、
D=D_2d-3q^2d-3+D_2d-4q^2d-4+...+D₁q+D₀(但し0≦D_i<q)
であり、ここで、Φ(D)=(x,y)と定義する。
但し、x=(1,0,Φ(D_2d-3),Φ(D_2d-5),...,Φ(D₁))および
y=(1,1,Φ(D_2d-4),Φ(D_2d-6),...,Φ(D₀))
である。このように、yおよびyは、F_qに対する長さd+1のベクトルである。
第２のマップΓは、F_qに対する長さd+1のベクトルのサブセットに関して定義され、0≦A<(q^d+q^d-1)である整数Aを生成する。それは次のように定義される：
Γ(1,x₁,...,x_d)=γ(x₁)q^d-1+γ(x₂)q^d-2+...+γ(x_d)および
Γ(0,1,x₂,...,x_d)=q^d+0.d^d-1+γ(x₂)q^d-2+...+γ(x_d)
駆動線と表示行の接続は今や次のように指定される。
・(x,y)=Φ(D)を計算する；
・F_q演算を使用して、z_∞=-x+yを計算して、各μ∈F_q毎にベクトルz_μ=μx+(1-μ)yを計算する；
・番号Γ(z_∞)およびΓ(z_μ)のq+1駆動線(但しμ∈F_q)を表示行番号Dに接続する。
これらの計算は、アドレス指定システムが製造される時点で１回だけ実行されるだけでよい。システムが使用中の時、特定の表示行Dに関して活性化させる駆動線を計算するため、以下のステップが実行される。
・(x,y)=Φ(D)を計算する；
・F_q演算を使用して、z_∞=-x+yを計算して、各μ∈F_q毎にベクトルz_μ=μx+(1-μ)yを計算する；
・番号Γ(z_∞)およびΓ(z_μ)のq+1駆動線(但しμ∈F_q)を活性化する。
この投影アドレス指定方式における複数行アドレス指定を得るための効率的手続きを以下に記述する。
0≦c<dであり、
D_2d-3q^2d-3+D_2d-4q^2d-4+...+D_2d-(2c+1)q^2d-(2c+1)+D_2d-(2c+2)q^2d-(2c+2)+j
という番号のq^2d-(2c+2)の連続表示行のセットを活性化することが望まれると仮定する。但しD_2d-3,...,D_2d-(2c+2)は固定的であり、0≦j<q^2d-(2c+2)は任意である。これは、この投影方式におけるすべての表示行の１/q^2c部分である。次に、
q^d-1γ(σ)+q^d-2γ(α₁-σ(α₁-β₁))+...+q^d-c-1γ(α_c-σ(α_c-β_c))+j
という番号の駆動線のセットおよび
q^d+q^d-2γ(β₁-α₁)+...+q^d-c-1γ(β_c-α_c)+j
という番号の駆動線を活性化することが必要である。但し、σ∈F_qであり、0≦j<q^d-c-1は任意であり、1≦i≦cに関して
α_i=φ(D_2d-(2i+1))、β_i=φ(D_2d-(2i+2))である。
これらのq^d-c-1(q+1)アドレスは、F_qにおける算術を使用してα₁およびβ₁の値から容易に計算される。(フィールド演算の数という点から見た)アドレス・セット計算の複雑性はcqに線形に比例して増加する。かくして、表示画面はq^2Cセグメントに分割され、各セグメントが効率的にアドレスされることができる。表示のその他のセグメントに関する混線は多くとも１である。同じ手法を使用して、活性化されるべきではない表示行に関して増加される混線を犠牲にして、中間的サイズの領域を活性化することも可能である。従って、dの解像度レベルで、階層的配置におけるスクリーンのセグメントをアドレス指定する非常に単純な方法が提供される。
次に、差分ファミリに基づくアドレス指定方式の第２のファミリを記述する。背景情報は、T.Beth,D.Jungnickel and H.Leaz,″Design Theory″,Cambridge University Press,1993から得ることができる。これら方式のすべては、v=1および小さい値のcを持つ。cは、もっと大きい値を持つこともできるが、典型的には、3、4、5または6である。それら値は、nの合理的に柔軟な選択を可能にする。これら方式に関して、表示行Nの数はn(n-1)/c(c-1)と等しい。パラメータn、cおよびv=1を所与とすれば、これは、実際いかなる方式に関しても可能な最大の表示行数である。
これら方式に関するアドレス指定方法が開発された。それらは極めて効率的であり、典型的には、Nビットの情報が記憶され、いくつかの簡単な計算(最悪の場合有限体における若干の計算)が実行されることを必要とするだけである。差分ファミリ方式が構築されることができる特定のパラメータの例は次の通りである。
− c=3の場合、nは、n=1または3mod6であるように選択される；すなわちnは1,3,7,9,13,15,19,21から選択される。
− c=4の場合、nは25,37,61,73,97,109,181,229,241,277,337,409,421,457,.....から選択される。
− c=5の場合、nは41、61、81、241、281,.....から選択される。
− c=6の場合、nは31,91,121,151,181,211,241,271,331,421,541,571,631,691,.....から選択される。
上記引用T.Beth氏らの文献においては、グループに対する差分ファミリのための多数の構造が存在する。これら構造のすべてを使用して、n、cおよびv=1の多くの異なる値に関するNの最適値を持つアドレス指定方式を生成することができる。
差分ファミリの特定のセットのアドレス指定方法の詳細を以下に記述する。上記引用された他の差分ファミリ方式にこの方法を適用するために必要とされる修正は次の説明から容易に推論されることができる。
q = 1 mod 12は素数の累乗であると仮定し、F_qにおいて(-3)^(q-1)/4≠1であると仮定する。次に、方法は、N=q(q-1)/12、n=q、c=4およびv=1というパラメータを持つ１つの方式を作成する。αがF_qにおけるプリミティブ・エレメントすなわち倍数次数q-1のエレメントであり、∈=α^(q-1)/3であるとする。
B_i={0,α²ⁱ,∈α²ⁱ,∈²α²ⁱ}と定義する(但し、0≦i<(q-1)/12)。以下の記述において、φはZ_qからF_qへの任意のマップ、γはF_qからZ_qへのマップであるとする。
駆動線と表示行の接続は今や次のように指定される。0≦D<(q-1)/12であるDの各々に関して、
・D=D₁q+D₀であるように、0≦D₀<qで0≦D₁<(q-1)/12であるD₀、D₁を計算する；
・F_q演算を使用して、セットγ(B_D1+φ(D₀))、すなわち
γ(φ(D₀)),γ(α^2D1+φ(D₀)),γ(∈α^2D1+φ(D₀)),γ(∈²α^2D1+φ(D₀))
という４タップルを計算する。但し、+は有限体F_qにおける加算を示す。
このセットB_D1+φ(D₀)は、セットB_D1の変換と呼ばれ、差分ファミリの基底セットである。
・これらの番号を持つ４つの駆動線を表示行Dに接続する。
これらの計算は、アドレス指定システムが製造される時点で１回だけ実行されるだけでよい。システムが使用中の時、特定の表示行Dに関して活性化させる駆動線を計算するため、以下のステップが実行される。
・D=D₁q+D₀であるように、0≦D₀<qで0≦D₁<(q-1)/12である整数D₀、D₁を計算する；
・F_q演算を使用して、セットγ(B_D1+φ(D₀))、すなわち
γ(φ(D₀)),γ(α^2D1+φ(D₀)),γ(∈α^2D1+φ(D₀)),γ(∈²α^2D1+φ(D₀))
という４タップルを計算する。但し、+は有限体F_qにおける加算を示す。
・これらの番号を持つ４つの駆動線を活性化する。
これらの計算ステップは、Fq演算を使用するか、あるいは、0≦i(q-1)/12であるB_iセットのエレメントを含む照合テーブルとF_q演算の組み合わせを使用して、効率的に実行される。
第３の方式ファミリは連結に基づくもので、これはコード構造の非常に強力な方法である。連結に関する照会は、F.J.MacWilliams and N.J.A.Sloane″The Theory of Error-Correcting Codes″,Elsevier Science,North-Holland,1977,307-315に記載されている。更なる背景情報が次の文献に記載されている。N.Q.A,K.Gydrfi and J.L.Massey″Constructions of Binary Constant Weight-Cyclic Codes and Cyclically Permutable Codes″,IEEE Transactions on Information Theory IT-38(1992),940-949;および
O Moreno Z Zhang P V Kumar and V A Zmovlev″New Constructions of Optimal Cyclically Permutable Constant Weight Codes″,IEEE Transactions on Information Theory,IT-4 1(1995),448-455.
連結を使用して、アドレス指定方式の非常に柔軟なクラスを生成することができる。それらのいくつかは、(所与のn、c、vに関してアドレスされる表示行の数Nの観点から)上述の幾何配置の場合に匹敵する処理性能を持つ。効率的に実行時のアドレス指定方式を見出することも可能であり、特定のケースにおいて複数行アドレス指定方法を見出すこともできる。
連結される方式のパラメータは一般的に記述するには全く複雑であり、この場合も高度な数学的知識が必要とされる。
q₀,q₁,...,q_-1を素数の累乗とする。

およびq=min[q_i}と仮定する。更に、cおよびkは、0≦k≦c≦qを満たす整数であると仮定する。次に、連結方法を使用すれば、パラメータn=Qc、c、v=k-1およびN=Q^kを持つ全般的網構成を構築することが可能である。Nに関する上限の分数としてのパラメータNは

として表現可能であり、cが大きくkが小さい時最大である。(ここで、表現

はx!/{y!(x-y)!}を意味する。)いずれにせよ、上限の合理的な小数部であるNの値を用いて構成は典型的に達成される。パラメータQに、従ってq_iに制約を課すことによって、構成のファミリを取得することが可能である。
連結構造の一層の詳細は次の通りである。1≦i<lに関して、

であり、α_i,o,α_i,1,...,α_i,qi-1はF_qiのエレメントのリストであるとする。最後に、φ_iはZ_qiからF_qiへのマップ、γ_iはF_qiからZ_qiへのマップであるとする。表示行D(但し0≦D<Q_k)に対応する活性化パターンを計算することが必要であるとすれば、Dは、次のように混合基底表現で書くことができる：
D=D_l-1N_l-1 ^k+D_l-2N_l-2 ^k+D1N₁ ^k+D₀(但し0≦D_j<q_j ^k)。
次に、D_jは長さkワードとして

として表され(但し0≦d_i,j<q_j)、このワードは

からの係数を含むk-1次多項式に関連づけられる。長さcのQ-aryワードy(但しy=(y₀,...,y_c-1))が、
y_j＝γ₀(f₀(α_0,j))+γ₁(f₁(α_1,j))N₁+...+γ_l-1(f_l-1(α_l-1,j))N_l-1
を定義することによって構築される(但し0≦j<c)。そこで、表示行Dに関する活性化パターンは、c位置y_j+jQにおける1のセットを持ち(但し0≦j<c)、その他のあらゆる位置において0を持つ。
この構造の基礎をなす重み一定符号は、内部コードが長さQの２進直交符号であり、外部コードがq_iエレメントを持つ有限体に対するリード・ソロモン符号の直積から得られる連結されたコードである(但し0≦i≦l-1)。
従って、特定の表示行Dに関する活動パターンを計算するプロセスは、Dを混合基底表現に、次に、(有限体演算を使用して)一定の時点に評価される多項式f₀,..f_l-1のリストに変換することを必要とする。そのような評価の結果が次に組み合わされて、表示行Dに関するパターンの活動的位置が決定される。計算は、(上記の説明の複雑さにもかかわらず)、全く簡明である。計算は、各qが素数累乗ではなく素数である時、演算モジュロpを使用することが可能であるので、特に簡単である。p_iがすべて等しい時、計算は一層簡単である。
注意すべきは、上記の方式において、(数の混合基底表現での)多項式f₀の値が、活性化パターンにおける1の位置の最下位桁を決定する。f₀がすべての可能な(最大k-1次)の多項式に及ぶことが許容されるとすれば、これら最下位桁はすべての可能な値に影響を及ぼす。多項式f₀におけるこの変化に対応する表示行のセットは、いくつかの固定的桁D₁,...D_l-1を持ち、D₀に関するどのような値をも持つセットである。これは、q₀ ^kの連続表示行のセットである。従って、cq₀表示行の容易に計算されたセットを単に活性化させることによって、サイズq₀ ^kの連続表示行のQ^k/q₀ ^kブロックのいずれか１つを活性化させることが可能である。また、その他のいずれの表示行も、この加重cq₀ 活性化パターンと比較する時多くともvの混線を含む網構成を持つ。
0≦r<1としてrの各々の選択に関して加重cq₀q₁...q_rの容易に計算された活性化パターンを使用して、(q₀q₁...q_r)^k表示行のブロックの活性化を可能にするように、上記概念を拡張することができる。その他の表示行に関する混線は多くともvである。計算は前述の場合より複雑であることはない。
連結構造の２つの例を以下に提示するが、その他多くの可能性がある。
連結方式の第１の例において、c=4およびv=2である。
Q=1,4,5,7または11 mod 12と仮定する。次に、Q ≠ 2 mod 4および
Q≠ 0 mod 3である。従って、Qの最小素数累乗除数は4であるので、

と表すことができる(但し各q_iは4以上の素数累乗である)。
Q=1,4,5,7または11 mod 12に関して、n=4Q、c=4、v=2およびN=Q³の構成を得るため、t=4およびk=3が取り上げられる。n=4Qであるので、Q³=n³/64であり、構成はN=n³/64のパターンを持つ。これらのパラメータに関して、上記引用Johnson氏らの文献の上限はおよそn³/24である。従って、このファミリは効率的なファミリであって、Nの最善値の約３７1/2パーセントを達成する。
連結方式の第２の例において、c=5およびv=1である。Q=1または5 mod 6と仮定する。従って、Qの最小素数累乗除数は5であるので、q≧5であり、Q=1または5 mod 6に関して、n=5Q、c=5、v=1およびN=Q²の構成を得るため、t=5およびk=2が取り上げられる。n=5Qであるので、Q²=n²/25であり、構成はN=n²/25のパターンを持つ。これらのパラメータに関して、上記引用Johnson氏らの文献の上限はおよそn²/20である。従って、このファミリは非常に効率的なファミリであって、Nの最善値の約80パーセントを達成する。これらの構成に固有の連結構成を使用すれば、網構造に関する活性化パターンを計算する効率的な方法を得ることが可能である。この方法は、特別の場合はハードウエアで実施することもあり得るが、プログラムされたコンピュータによる実施に最も適している。
連結方式の文脈において、複数行アドレス指定を考慮すると、前述のように、

である。表示行に対する活性化パターンおよび網構成の割り当てが注意深く行われれば、1階層レベルの複数行アドレス指定を持つことが可能である。最も細密なレベルにおいて、cq₀駆動線を活性化させることによってq₀ ^k連続表示行のブロックをアドレスすることが可能である。全般的活性化パターンの計算は簡単である。(q₀ ^kのブロックにおける表示行のセットの外側の)他のいかなる表示行との混線はなおもvである。次のレベルにおいて、c(q₀q₁)駆動線を活性化させることによって、(q₀q₁)^kの連続的表示行ブロックをアドレスすることが可能であり、以降のレベルにおいても同様である。
別の種類の複数行アドレス指定を可能性にするもう１つのアドレス指定方式ファミリを以下に記述する。これらの方式のすべてはc=2およびv=1を持つ。いくつかの固定的整数t≧2に関して、連続的表示電極(出力部)のtより大きくない1、2、3またはその他のいかなる数も簡単に計算される活性化パターンによって活性化されることができ、一方、その他の表示行はこの活性化パターンと比較される時多くとも1つの混線を含む網構成を持つという特性をこれら方式は持つ。
前述の場合と同様に、出力ノード(表示行)を中間ノード(駆動線)に接続する方法が、任意の特定の出力ノードを完全に活性化させるためどの中間ノードが刺激されなければならないかを計算するアルゴリズムの多段プロセスに沿って、記述される。
t=2および駆動線数nが少なくとも7であるケースにおいて第１のアドレス指定方式が記述される。もう１つのパラメータwはnに関連づけられるもので、w=[n-3/4]と定義される。このアドレス指定方式における出力ノードの数Nは2nwと等しく、nの各々に関してnは整数n²/2-3nと少なくとも同じ大きさである。これは、c=2およびv=1の場合のn駆動線に関する方式における表示電極の最大可能数

の5n/2の範囲内にある。表示電極のいかなる連続ペアをも同時にアドレスすることができるという利点が更にある。
駆動線と表示電極の間の接続が以下記述される。Dはある１つの表示電極の番号であるとする(但し0≦d<2nw)。
・D=2ni+jである(0≦j<2nおよび0≦i<w)。
・jが偶数であれば、番号Dの出力部をj/2および(j/2)-2-i mod nという番号の駆動線に接続する。
・jが奇数であれば、番号Dの出力部を((j-1)/2)-2-2i mod nおよび(j+1)/2 mod nという番号の駆動線に接続する。
n=10の場合、w=2であり、上記手順の結果、各々が２つの1を含む４０の活性化パターンが得られる。この例に関する活性化パターンのリストは次の表７に示される通りである。

この４０の活性化パターンのセットは、いかなる単一活性化パターンも、あるいは、いかなる連続活性化パターンのペアも、その他のいかなる活性化パターンと多くとも１つの混線を持つという特性を持つ。
次に、アドレス復号器によって実行されるべき計算プロセスを記述する。入力は、活性化されるべき表示電極の番号であり、出力は、活性化パターン(同じことであるが、駆動線に対応する範囲0,1,...,n-1における番号)である。Dは表示電極の番号であるとする(0≦D<2nw)。整数Dがアドレス復号器に入力される。次に以下の手順が実行される。
・D=2ni+jに関して、jおよびiをユニークな整数であるとする(但し0≦j<2nおよび0≦i<w)。実際、i=[D/2n]、j = D mod 2nである。
・jが偶数であれば、j/2および(j/2)-2-2i mod nという位置に1を持ち、その他の位置は0である活性化パターンを出力する。
・jが奇数であれば、((j-1)/2)-2-2i mod nおよび(j+1)/2 mod nという位置に1を持ち、その他の位置は0である活性化パターンを出力する。
この方式に関して最後に、２つの連続的表示電極DおよびD+1(但し0≦D<2nw-1)を活性化するために必要とされる活性化パターンをアドレス復号器が計算する方法を記述する。
・D=2ni+jに関して、jおよびiをユニークな整数であるとする(但し0≦j<2nおよび0≦i<w)。実際、i=[D/2n]、j = D mod 2nである。
・jが偶数であれば、j/2および(j/2)-2-2i mod nという位置に1を持ち、その他の位置は0である活性化パターンを出力する。
・jが奇数でj≠2n-1であれば、((j-1)/2)-2-2i mod nおよび(j+1)/2 mod nという位置に1を持ち、その他の位置は0である活性化パターンを出力する。
・jが奇数でj=2n-1であれば、((j-1)/2)-2-2i mod n、0、および-4-2i mod nという位置に1を持ち、その他の位置は0である活性化パターンを出力する。
t=3またはt=42および駆動線数nが少なくとも9であるケースのアドレス指定方式を以下記述する。ここでもパラメータwが使用され、w=[n-3/6]と定義される。このアドレス指定方式における出力ノードの数Nは2nwと等しく、nの各々に関してnは整数n²/3と少なくとも同じ大きさである。
駆動線と表示行の接続は次のように行われる。Dは表示電極の番号であるとする(0≦D<2nw)。
・D=2ni+jである(0≦j<2nおよび0≦i<w)。
・jが偶数であれば、番号Dの出力部をj/2および(j/2)-3-3i mod nという番号の駆動線に接続する。
・jが奇数であれば、番号Dの出力部を((j-1)/2)-3-3i mod nおよび(j+1)/2 mod nという番号の駆動線に接続する。
n=12の場合、w=1であり、各々２つの1を含む２４の活性化パターンが得られる。このパラメータ・セットに対する活性化パターンのリストは次の表８に示される通りである。

この２４の活性化パターンのセットは、いかなる単一活性化パターンも、あるいは、いかなる連続活性化パターンのペアも、その他のいかなる活性化パターンとの混線は多くとも一つであるという特性を持つ。
次に、アドレス復号器によって実行されるべき計算プロセスを記述する。入力は、活性化されるべき表示電極の番号であり、出力は、活性化パターン(同じことであるが、駆動線に対応する範囲0,1,...,n-1における番号)である。Dは表示電極の番号であるとする(0≦D<2nw)。整数Dがアドレス復号器に入力される。次に以下の手順が実行される。
・D=2ni+jに関して、jおよびiをユニークな整数であるとする(但し0≦j<2nおよび0≦i<w)。実際、i=[D/2n]、j = D mod 2nである。
・jが偶数であれば、j/2および(j/2)-3-3i mod nという位置に1を持ち、その他の位置は0である活性化パターンを出力する。
・jが奇数であれば、((j-1)/2)-3-3i mod nおよび(j+1)/2 mod nという位置に1を持ち、その他の位置は0である活性化パターンを出力する。
この方式に関して最後に、s個の連続的表示電極D,D+1,...,D+s-1(但し2≦s≦4および0≦D<N-s+1)を活性化するために必要とされる活性化パターンをアドレス復号器が計算する方法を記述する。これを達成する簡単な方法は、活性化されるべき表示電極数である整数の各々毎に１回ずつ上述の多段プロセスをs回実行することである。
次に、t≧5である一般的値tに関するアドレス指定方式ファミリを記述する。tの各値に対して、アドレス指定方式の１つのファミリが記述される。n≧6(t-1)としたnの各偶数値に対する１つの方式はN=n²/4-n(t-1)/2の活性化パターンを含む。
駆動線と表示電極の間の接続を以下記述する。Dは表示電極の番号であるとする(但し0≦D<n²/4-n(t-1)/2)。以下において、mはn/2を意味する。
・D=(m-t+1)i+jとする(但し、0≦jおよび0≦j<m-t+1)。
・i = 0 mod 3であれば、番号Dの出力を、番号m+1の駆動線、および、
t-1,t,t+1,...,2t-3,3t-3,3t-2,...,m-2,m-1,2t-2,2t-1,..,3t-5,3t-4
というリストにおけるj番目の整数の番号の駆動線に接続する。
・i = 1 mod 3であれば、番号Dの出力を、番号m+iの駆動線、および、
0,1,2,...,t-2,3t-3,3t-2,...,m-2,m-1,t-1,t,...,2t-3
というリストのj番目の整数の番号の駆動線に接続する。
・i = 2 mod 3であれば、番号Dの出力を、番号m+1の駆動線、および、
2t-2,2t-1,2t,...,m-2,m-1,0,1,...,t-2
というリストのj番目の整数の番号の駆動線に接続する。
例えば、n=24、t=5、m=n/2=12の場合、N=96の表示電極に関するアドレス方式がある。このケースでは、上述の３つのリストは、
i=0 mod 3：4,5,6,7,8,9,10,11
i=1 mod 3：0,1,2,3,4,5,6,7
i=2 mod 3：8,9,10,11,0,1,2,3
である。
このケースにおける活性化パターンの例は次の表９に示されている。

この９６の活性化パターン・セットは、いかなる単一活性化パターンも、あるいは、２、３、４、または５個の連続活性化パターンのいかなるセットも、別の活性化パターンとの混線は多くとも一つであるという特性を持つ。
次に、単一表示電極が活性化されるべき時にアドレス復号器によって実行されるべき計算プロセスを記述する。入力は、活性化されるべき表示電極の番号であり、出力は、活性化パターン(同じことであるが、駆動線に対応する範囲0,1,...,n-1における番号ペア)である。
Dは表示電極の番号であるとする(但しO≦D<n²/4-n(t-1)/2)。整数Dがアドレス復号器に入力される。次に、以下の手順が実行される。
・D=(m-t+1)i+jを満たすユニークなiおよびjを計算する(但し、0≦i<mおよび0≦j<m-t+1)。
・i=0 mod 3であれば、位置m+i、および、
t-1,t,t+1,...,2t-3,3t-3,3t-2,...,m-2,m-1
というリストのj番目の整数によって標示される位置に1を含み、その他の位置は0である活性化パターンを出力する。
・i=1 mod 3であれば、位置m+i、および、
0,1,2,...,t-2,3t-3,3t-2,...,m-2,m-1,t-1,t,...,2t-3
というリストのj番目の整数によって標示される位置に1を含み、その他の位置は0である活性化パターンを出力する。
・i=2 mod 3であれば、位置m+i、および、
2t-2,2t-1,2t,...,m-2,m-1,0,1,...,t-2
というリストのj番目の整数によって標示される位置に1を含み、その他の位置は0である活性化パターンを出力する。
これら方式に関して、最後に、アドレス復号器が、任意のs個の連続表示電極D,D+1,...,D+s-1を活性化するために必要な活性化パターンを計算する方法を記述する(但し、2≦s≦tおよび0≦D<n2/4-n(t-1)/2-s+1)。これを実行する単純な方法は、活性化されるべき表示電極の番号である整数の各々について一度、上述の多段プロセスをs回実行することである。
パターン生成の基礎をなす理論を以上記述したので、以下に、網構成およびアドレス指定技法、およびこれら技法の特定の実施形態を記述する。
表示装置またはその他同等のものの設計および製造において、インピーダンス２６または同等のものの網構成はコンピュータまたは専用ハードウェアによって計算されることができる。コンピュータの場合、汎用コンピュータが使用されるかもしれない。アフィン幾何配置技法AG(3,4)を使用して、パラメータc=4、V=1、c/v=4、n=64およびN=256を用いて網構成を生成するプログラムの１つの例を以下に記載する。このプログラムは、本明細書における例示の目的から、WordPerfect 6.1マクロ言語で書かれている。当然のことながら、実際には、より適切な言語が使用される。

このプログラムの結果は以下の表１０に提示されている。表１０からわかるように、番号0の表示行は、番号0、16、32、48の駆動線に接続されなければならず、番号1の表示行は、番号0、17、34、51の駆動線に接続されなければならず、以下同様である。この結果を注意深く分析すれば、いかなる２つの表示行も、複数の駆動線に共有形態で接続されることがない点を確認することができる。

抵抗器２６に関する特定の網構成を決定した後、対応する活性化パターンを生成する復号器２０を構築することが必要である。図１０を参照して上述したように、これは、照合テーブル４０を使用して実施することが可能である。また、上述した特定のアフィン幾何配置方式においては、B₀、B₁、B₂およびB₃が、0≦B₁<16、16≦<B₀<32、32≦<B₃<48および48≦B₄<64という関係を満たす点が指摘される。従って、図１２に示されているように、バス４２上の８ビット・アドレスDを６４本駆動線４４のうちの４本へマップする照合テーブル４０を使用することの代わりに、４つの照合テーブル４００、４０１、４０２および４０３を使用することができる。これらテーブルの各々は、８ビット・アドレス４２を６４本駆動線４４のうちの１６本の１つにマップする。
図１３に示されているような代替実施形態において、復号器２０は、プログラムを格納し、作業メモリとして使用されるＲＯＭ４８に関連づけられるマイクロプロセッサ４６によって提供される。マイクロプロセッサ４６は、復号タスク専用とすることも、表示装置に接続されるその他の動作を実行するマイクロプロセッサによって提供されることもできる。動作的には、マイクロプロセッサは、バス４２の８ビット・アドレス値Dを６４駆動線４４のうちの４つの駆動線の活性化にマップするようにプログラムされる。そのようなプログラム例は、再びWordPerfect 6.1のマクロ・プログラミング言語で書かれていて、以下のように示される。

(注意されるべきは、上記プログラムは、キーボードから種々な入力を受け取り、表示画面上に出力を表示するように設計されている。実際には、行６乃至行９の″GetNumber″命令および行１１の″Type″命令は、アドレスバス４２から種々のビットを取得してそれぞれの駆動線４４を活性化する命令と置き換えられるであろう。)
上記提示された２５６の網構成および、従って、同等の活性化パターンを注意深く分析すると、駆動線４４が４という順序群で一緒にＯＲされれば、特定のアドレスされた表示行が活性化されるだけではなく、アドレスされた表示行と同じ１６表示行グループにおける他の１５表示行も活性化されるが、それら他の表示行は完全活性化の４分の１を越える活性化を受け取らないことがわかる。換言すれば、そのようなＯＲ演算が実行され、アドレスされた表示行の番号がDであるとすれば、
実際に活性化される表示行は、(16xINT(D/16))から15+(16xINT(D/16))までの番号の行である(但し、INT()は()整数部分を意味する)。このように、１６行からなるブロックでの複数行アドレス指定を実行することができる。更に、注意すべき点であるが、駆動線４４のすべてが一緒にＯＲされると、特定のアドレスされた表示行が活性化されるだけではなく、その他の２５５表示行のすべても活性化される。このようにして、全ディスプレイの複数行アドレス指定を実行することができる。このような１行、１６行および２５６行の間での表示の選択可能な解像度の機能を提供するために、上記プログラムは次のように修正される。

(前述の″GetNumber″および″Type″に関する注記はこの場合も適用されるが、それに加えて、このプログラムの行２の″GetNumber″命令は、図１３に示されるような２ビット・バス５２から、またはバス４２から異なる時点で解像度値を入手する命令と置き換えられるであろう。)
以下、図１４乃至図１９を参照して、ハードウエア実施形態を記述する。最初に、図１４を参照すれば、復号器２０は４つの計算回路５４および論理回路５６を含む。計算回路５４０のうちの１つは、バス４２上の８ビット表示行アドレスDおよび値A=0を受け取り、６４ビット入力Ｂのうちのビット１６乃至３１を生成して論理回路５６に出力する。計算回路５４０のうちの別の１つは、バス４２上の８ビット表示行アドレスDおよび値A=1を受け取り、６４ビット入力Ｂのうちのビット０乃至１５を生成して論理回路５６に出力する。計算回路５４０のうちの更に別の１つは、バス４２上の８ビット表示行アドレスDおよび値A=2を受け取り、６４ビット入力Ｂのうちのビット４８乃至６３を生成して論理回路５６に出力する。計算回路５４０のうちの残りの１つは、バス４２上の８ビット表示行アドレスDおよび値A=3を受け取り、６４ビット入力Ｂのうちのビット３２乃至４７を生成して論理回路５６に出力する。論理回路５６は、また、バス５２上の２ビット解像度信号Rを受け取って、駆動線４４を活性化する。
図１５に示されるように、計算回路５４の各々は、上述された

バイナリ演算を行う、図１６に示されているような５つの

照合テーブル５８、上述された

バイナリ演算を行う、図１７に示されているような

照合テーブル６０のペア、および、２⁶対６４復号器６２を備える。
２つの

照合テーブル５８０、５８１が計算の第１段階を提供し、

照合テーブル６００、６０１が計算の第２段階を提供し、３つの

照合テーブル５８２、５８３、５８４が計算の第３段階を提供し、復号器６２が計算の第４段階を提供する。具体的には、

照合テーブル５８０が値D₀およびD₁を受取り、値Z₀を生成する。

照合テーブル６００が値Z₀および値Aを受け取って、その出力が、値D₀と共に、

照合テーブル５８２に送られ、その結果、

照合テーブル５８２が値Z_0,Aを生成する。

照合テーブル５８１が値D₂およびD₃を受取り、値Z₁を生成する。

照合テーブル６０１が値Z₁および値Aを受け取って、その出力が、値D₂と共に、

照合テーブル５８３に送られ、その結果、

照合テーブル５８３が値Z_1,Aを生成する。

照合テーブル５８４は値Aおよび値1を受け取り、従って、その出力はZ_2,Aである。
値Z_0,A、Z_1,AおよびZ_2,Aが符号器６２に送られ、復号器５２が上述のように値B_Aを生成する。
これらの照合テーブルは、適切に構築される論理回路と置き換えることは可能である。例えば、

照合テーブルは″ビット単位ＯＲ″回路と置き換えることができるし、その他のいずれの照合テーブルに関しても適切な論理回路を構築する方法があることは当業者に認められることであろう。
上述の場合、４つの計算回路５４は同等である。１つの修正実施形態において、６４ビット出力ラッチまたはレジスタと組み合わされた単一回路５４が備えられる。この場合、当該回路は、変化する入力Aを用いて、４回動作する。別の修正実施形態において、Aの異なる値に対応するように、４つの計算回路５４を相互に若干相違させる。これは、回路を実施するために必要とされるハードウエアの全体量を削減する。
論理回路５６の更なる詳細が図１８に示されている。論理回路５６は、１６の多重論理回路６４を含む。多重論理回路６４の各々は、６４ビット値Bのうちの４ビットと共に、バス５２から２ビット解像度信号Rを受け取る。図１９に詳細が示されているように、多重論理回路６４の各々は、４ビットＯＲゲート６６および３つの４ビット対４ビット・マルチプレクサ６８を含む。解像度信号が(単一行アドレス指定を標示する)値R=0を持つ時、出力ビットの各々は入力ビットのそれぞれの１つに対応する。解像度信号が(１６行アドレス指定を標示する)値R=1を持つ時、出力ビットの各々は入力ビットの論理ＯＲに対応する。更に、解像度信号が(２５６行アドレス指定を標示する)値R=2を持つ時、出力ビットの各々は論理レベル１にある。
図１４乃至図１９の記述から、回路は、図１３を参照して記述された複数行アドレス指定実施形態と同様に機能することがわかる。
要約すれば、本発明の上記実施形態は以下の諸点を示している。
・混線比率v/cのいかなる増加もなしに駆動線に対する表示行の可能な数の比率N/nが増加するように表示行が駆動線に接続される過程での不必要な制約の除去；
・混線比率v/cにおけるいかなる増加もなしに駆動線に対する表示行の可能な数の比率N/nが増加するように各表示行に対する付加的接続の使用；
・所望の混線比率を達成するように、各表示行に対する接続数cおよびオーバーラップ数vを実質的に相互に独立して選択する機能；
・重み一定符号手法を表示装置技術の分野に適用する機能；
・低価格リアルタイム・ハードウエアまたはプログラムされたコンピュータ実施に十分適した、迅速でコンパクトな活性化パターン生成方法の活用；および
・特定のケースにおける複数行アドレス指定。
上述された実施形態および例に対する修正および展開は本発明から離脱することなく可能である点は明白である。

Claims (12)

1. 複数のアドレス値(D)のいずれかを表わすアドレス信号を受け取るアドレス入力部(42)と、
   複数の駆動線(44)と、
   アドレス信号に応答して、各アドレス値に関して、駆動線の組み合わせの一つを刺激するように構成される復号器(40)と、
   複数の電極(16、18)であって、前記復号器から前記アドレスに応じて出される刺激を該アドレスに対応する電極が受け取るよう前記駆動線の組み合わせに接続される複数の電極(16、18)と、
   を備え、
   前記復号器は、有限アフィン幾何配置または有限投影幾何配置を用いてに重み一定符号のワードを決定する第１段階と、上記重み一定符号のワードに基づいて各アドレス値に対する駆動線の組み合わせを決定する第２段階とを実行する、復号器システム。
2. 復号器が、前記第１段階および第２段階を実行するようにプログラムされたマイクロプロセッサを含む、請求項１に記載のシステム。
3. 復号器が、前記第１段階および第２段階を実行するように構成されるワイヤードロジック回路、演算回路または照合回路(54、56)を含む、請求項１に記載のシステム。
4. 各アドレス値に応答して、前記電極のそれぞれの１つが刺激されるかまたはあらかじめ定められたしきい値を越えて刺激される、請求項１から請求項３のいずれかに記載のシステム。
5. 複数の解像度値のいずれかを表す解像度信号を受け取る解像度入力部を含み、
   前記解像度信号が第１の値を持つ時、各アドレス値に応答して刺激される駆動線の組み合わせにより、第１の数の電極が刺激され、あるいは予め定められたしきい値を越えて刺激されることを可能にし、また、
   前記解像度信号が第２の値を持つ時、各アドレス値に応答して刺激される駆動線の組み合わせにより、第１の数より大きい第２の数の電極のグループが刺激され、あるいは予め定められたしきい値を越えて刺激されることを可能にするように、
   復号器が解像度信号に応答する、請求項１から請求項３のいずれかに記載のシステム。
6. 解像度信号が少なくとも１つの更に別の値を持つ時、各アドレス値に応答して刺激される駆動線の組み合わせが上記第１および第２の数より大きい更に別の数の電極の組み合わせが刺激されるかあるいは予め定められたしきい値を越えて刺激されることを可能にするように、復号器が解像度信号に応答する、請求項５に記載のシステム。
7. 上記更に別の数が上記第２の数の整数倍である、請求項６に記載のシステム。
8. 解像度信号が上記更に別の値の１つを持つ時、各電極の組み合わせは、解像度信号が上記第２の値を持つ時の予め定められた数の電極の組み合わせの和集合である、請求項７に記載のシステム。
9. 上記更に別の数が上記第１の数の整数倍である、請求項６に記載のシステム。
10. 解像度信号が上記更に別の値の１つを持つ時、各電極の組み合わせは、解像度信号が上記第１の値を持つ時の予め定められた数の組み合わせの和集合である、請求項６に記載のシステム。
11. 上記第１の数が１である、請求項５から請求項１０のいずれかに記載のシステム。
12. 解像度信号が上記第２の値を持つ時各アドレス値に応答して刺激される電極が相互に隣接して物理的にグループ化される、請求項５から請求項１１のいずれかに記載のシステム。

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