KR100262226B1 - 평면패널 표시장치 및 그 구동방법 - Google Patents

평면패널 표시장치 및 그 구동방법 Download PDF

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니시무로 타이죠
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Abstract

본 발명은 평면패널 표시장치 및 그 구동방법에 관한 것으로서, 평면패널 표시장치는 복수의 매트릭스형상으로 배열되어 각 행의 화소가 1수평화소 어레이를 구성하는 표시패널과, 각 수평화소 어레이의 화소를 연속하는 8화소블럭으로 분할하도록 직렬로 나란하게 하고, 이 8화소블럭을 각각 구동하는 제1부터 제8블럭 드라이버와, 이 제1부터 제8블럭 드라이버가 차례로 접속되는 제1 및 제2데이터 공급 라인과, 외부에서 순차 공급되는 화소 데이터를 제1 및 제2데이터 공급 라인에 분배하는 액정 콘트롤러를 구비하며, 특히 액정 콘트롤러는 각 메모리 영역으로의 입력중에 다른 메모리 영역으로부터의 출력이 가능하고, 각각 1블럭의 화소에 대웅하는 화소 데이터를 격납하는 복수의 메모리를 갖고, 이 메모리의 합계 메모리용량이 수평화소 어레이만큼 화소 데이터를 모두 격납하기 위한 메모리 용량보다도 적은 데이터 분배회로, 및 외부에서 차례로 공급되는 화소데이터를 1화소블럭의 화소수에 대응하는 수마다 화소 데이터 블럭으로서 구분하고, 2화소 데이터 블럭을 2메모리로 차례로 입력하며, 이 입력중에 이 2메모리에 격납된 2화소 데이터 블럭을 병렬적으로 출력하여 이 2화소데이터 블럭을 제1 및 제2데이터 공급라인 중 대응하는 것에 각각 공급시키는 시컨스 콘트롤러를 갖는 것을 특징으로 한다.

Description

평면패널 표시장치 및 그 구동방법
제1도는 본 발명의 제1실시예에 따른 평면패널 표시장치의 구성을 개략적으로 나타낸 평면도.
제2도는 제1도에 도시한 액정패널의 단면도.
제3도는 제1도에 도시한 신호선 구동기판 및 TAB배선 필름상에 형성되는 신호선 구동회로의 일부를 나타낸블럭도.
제4도는 제1도에 도시한 제어기판상에 형성되는 액정 콘트롤러를 나타낸블럭도.
제5도는 제1도에 나타낸 액정패널 표시장치의 동작을 설명하기 위한 타임차트.
제6도는 제3도에 나타낸 액정 콘트롤러의 변형예를 나타낸블럭도.
제7도는 본 발명의 제2실시예에 따른 평면패널 표시장치의 액정콘트롤러를 나타낸블럭도.
제8a 및 8b도는 제7도에 나타낸 액정 콘트롤러에 의해 제어되는 제2실시예의 평면패널 표시장치의 동작을 설명하기 위한 도면이다.
본 발명은 일반적으로 복수의 화소가 매트릭스형상으로 배열된 평면패널 표시장치 및 그 구동방법에 관한 것이다.
최근 개인용컴퓨터, 워드프로세서, TV, 비디오프로젝터 등의 기기는 일반적으로 박형, 경량, 저소비전력이라는 특징을 가지고 액정디스플레이(LCD)로 대표되는 평면패널 표시장치를 널리 이용하고 있다. 특히 액티브매트릭스 LCD의 연구개발은 인접화소간에 크로스토크(cross talk)가 없는 양호한 표시화소를 얻을 수 있는 점에서 흔히 사용되고 있다. 일반적으로 액티브매트릭스 LCD는 복수의 화소가 매트릭스형상으로 배열되고 각 행의 화소가 1수평화소 어레이를 구성하는 표시패널과, 각 수평화소 어레이의 화소의 광투과율을 각각 제어하기 위해서 설치되는 복수의 신호선을 구동하는 신호선 구동회로를 구비한다. 이 신호선 구동회로부는 외부에서 차례로 공급되는 화소데이터를 1수평 주사기간마다 병렬형식으로 변환하고 1수평화소 어레이분의 화소데이터를 각각 아날로그 전압으로 변환하고 이들 아날로그전압을 각각의 신호선으로 공급한다.
최근에는 각 수평화소 어레이의 화소수가 아날로그매트릭스LCD의 해상도를 높이기 위해서 증대되고 또한 각 화소 데이터의 워드길이가 단계적 변화를 세밀하게 하기 위해서 증대되는 경향이 있다. 이 화소수 및 워드길이의 증대에는 화소데이터의 처리속도를 고속화하는 것이 필요불가결하다. 만약 처리속도가 한계까지 높아져 버리면 신호선 구동회로가 더욱 많은 신호선을 1수평 주사기간내에 구동하는 것이 곤란하게 된다.
이 문제의 해결책으로서는 각 수평화소 어레이를 n(n은 2이상의 정수)개의 화소블럭으로 분할하는블럭 구동기술이 있다. 이 구동기술에서는 신호선 구동회로가 이들 화소블럭에 대응하는 신호선을 각각 구동하는 n개의블럭드라이버로 구성되고 이들블럭드라이버로 나누어지는 1수평 화소 어레이분의 화소 데이터를 각각 격납하기 위해서 제1 및 제2라인메모리가 신규로 설치된다. 1수평화소 어레이분의 화소 데이터가 각 수평주사기간에 있어서 제1 및 제2라인메모리 한쪽에 입력되고, 이미 입력되어 있는 1수평 화소 어레이분의 화소 데이터가 제1 및 제2라인메모리의 다른쪽에서 출력된다. 이 경우블럭드라이버는 1수평 주사기간에 있어서 대응블럭의 신호선수에 동일한 수의 화소 데이터를 각각 병렬적으로 처리할 수 있기 때문에 각블럭 드라이버의 처리속도는 전 신호선수에 동일한 수의 화소 데이터를 차례로 처리하는 경우의 약 1/n으로 감소된다.
그러나블럭 구동기술은 제1 및 제2라인메모리를 신규로 필요로 한다는 결점을 가진다. 이들 제1 및 제2라인메모리의 각각은 1수평화소 어레이분의 화소데이터를 격납하는 메모리 용량을 가져야 하기 때문에 이 메모리 용량이 상기한 화소수 및 워드길이의 증대에 따라 증대한다. 또한 제1 및 제2라인메모리는 메모리 용량의 증대시 고속의 데이터 전송에 견딜 수 있는 성능이 요구된다. 따라서블럭 구동기술을 채용한 경우 평면패널 표시장치의 제조비용이 높게 되는 것을 피할 수 없게 된다.
본 발명의 목적은 각 수평화소 어레이를블럭구동하기 위해서 필요한 메모리 용량을 소규모로 유지할 수 있는 평면패널 표시장치 및 그 구동방법을 제공하는 데에 있다.
이러한 목적은 복수의 화소가 매트릭스형상으로 배열되고 각 행의 화소가 1수평화소 어레이를 구성하는 표시패널과, 각 수평화소 어레이의 화소를 연속하는 복수의 화소블럭으로 분할하도록 직렬로 나란히 되어 있고 이들 복수의 화소블럭을 각각 구동하는 복수의블럭 구동회로와, 이들블럭 구동회로가 차례로 접속되는 m개의 데이터 공급라인과, 외부에서 차례로 공급되는 화소 데이터를 m개의 데이터 공급라인에 분배하는 제어유니트를 구비하고 이 제어유니트 각각 한 영역으로의 입력중에 다른 영역으로의 출력이 가능하고 1블럭의 화소에 대응하는 화소 데이터를 격납하는 복수의 메모리부를 가지고 이들 메모리부의 합계 메모리용량이 1수평 화소 어레이분의 화소데이터를 모두 격납하기 위한 메모리용량보다 적은 데이터 분배회로 및 외부에서 차례로 공급되는 화소 데이터를 1화소블럭의 화소수에 대응하는 수마다 화소데이터 블럭으로서 구분하고 m개의 화소데이트블럭을 m개의 메모리부에 차례로 기입하고 이 기입중에 이들 m개의 메모리부에 격납된 m개의 화소데이터 블럭을 병렬적으로 출력하고 이들 m개의 화소데이터 블럭을 m개의 데이터 공급라인중의 대응하는 것에 각각 공급하는 제어를 실시하는 제어회로를 가지는 평면패널 표시장치에 의해 달성된다.
또한 이 목적은 복수의 화소가 매트릭스형상으로 배열되고 각 행의 화소가 1수평화소 어레이를 구성하는 표시패널과, 각 수평화소 어레이의 화소를 연속하는 복수의 화소블럭으로 분할하도록 직렬로 나란히 되어 있고 이들 복수의 화소블럭을 각각 구동하는 복수의블럭 구동회로와, 이들블럭 구동회로가 차례로 접속되는 m개의 데이터 공급라인과, 외부에서 차례로 공급되는 화소데이터를 m개의 데이터 공급라인에 분배하는 제어유니트를 구비하고 데이터 분배부가 각각 한 영역으로의 입력중에 다른 영역으로의 출력이 가능하고, 1블럭의 화소에 대응하는 화소 데이터를 격납하는 복수의 메모리부를 가지고 이들 메모리부의 합계 메모리용량이 1수평화소 어레이분의 화소 데이터를 모두 격납하기 위한 메모리 용량보다 적은 데이터 분배회로를 가지는 평면패널 표시장치의 구동방법으로 외부에서 차례로 공급되는 화소 데이터를 1화소블럭의 화소수에 대응하는 수마다 화소 데이터 블럭으로서 구분하는 스텝과, m개의 화소 데이터 블럭을 m개의 메모리부에 차례로 입력하고 이 입력중에 이들 m개의 메모리부에 격납된 m개의 화소 데이터 블럭을 병렬적으로 출력하는 스텝과, 이들 m개의 화소 데이터 블럭을 m개의 데이터 공급라인중의 대응하는 것에 각각 공급하는 스텝을 구비하는 평면패널 표시장치의 구동방법에 의해 달성된다.
상기한 평면패널 표시장치 및 그 구동방법에서는 외부에서 차례로 공급되는 화소데이터가 1화소블럭의 화소수에 대응하는 수마다 화소 데이터 블럭으로서 구분되고 m개의 화소데이터 블럭이 m개의 메모리부에 차례로 입력되고 이 입력중에 이들 m개의 메모리부에 격납된 m개의 화소 데이터 블럭이 병렬적으로 출력되고 이들 m개의 화소 데이터 블럭이 m개의 데이터 공급라인중의 대응하는 것에 각각 공급된다. 따라서 복수의 메모리부의 합계 메모리 용량은 1수평 화소 어레이분의 화소 데이터를 모두 격납하기 위해서 필요한 메모리 용량보다 적게 된다. 또한 이 메모리 용량은 1수평화소 어레이분의 화소 데이터수 및 화소데이터의 워드길이에 크게 의존하지 않는다. 이것은 메모리 용량을 유지하면서 이들 데이터수 및 워드길이를 증대시키는 것을 가능하게 한다. 이 결과 평면패널 표시장치의 제조비용이 수평화소 어레이의블럭구동때문에 상승하는 것을 방지할 수 있다.
이하 본 발명의 제1실시예에 따른 평면패널 표시장치를 첨부도면을 참조해서 설명한다. 이 평면패널 표시장치는 노멀화이트모드에서 작동하는 광투과형의 액티브매트릭스 LCD로서 제조된다.
제1도는 평면패널 표시장치의 구성을 개략적으로 나타내고 제2도는 제1도에 나타낸 액정패널의 단면구조를 나타낸다. 평면패널 표시장치는 칼라표시가 가능한 액정패널(3)을 구비한다. 액정패널(3)에는 대각 14인치의 표시영역(2)이 설치된다. 이 액정패널(3)은 어레이기판(101), 대향기판(301), 광변조층으로서 이들 어레이기판(101) 및 대향기판(103)간에 지지되고 액정조성물로부터 구성되는 액정층(401)과 편광축이 상호 직교하도록 어레이기판(101) 및 대향기판(301)의 외측표면에 부착되는 편광판(PL1, PL2)으로 구성된다. 액정패널(3)은 어레이기판(101) 및 대향기판(301)의 외부둘레부에 시일재를 부가하여 이들 어레이기판(101) 및 대향기판(301)을 접합시켜 어레이기판(101) 및 대향기판(301)간에 있어서 시일재에 의해 둘러싸인 갭에 액정조성물을 충전함으로써 형성된다.
어레이기판(101)은 유리기판(SB1)과, 이 유리기판(SB1)상에 있어서 매트릭스형상으로 배열되는 600×2400개의 화소전극(151)과 이들 화소전극(151)의 행을 따라 각각 형성되는 600개의 주사선(113)(Y1∼Y6)과, 이들 화소전극(151)의 열을 따라 각각 형성되는 2400개의 신호선(103)(X1∼X2400)과 주사선(113) 및 신호선(103)의 교차점 근방에 각각 스위칭소자로서 형성되는 600×2400개의 박막트랜지스터(TFT)(121)와 각각 대응하는 행의 화소전극(151)에 오버랩하는 영역을 가지고 주사선(113)에 대략 평행하게 형성되는 600개의 축적용량선(161)과 화소전극(151)의 매트릭스어레이를 전체적으로 덮는 제1배향막(OR1)을 가진다. TFT(121)은 비정질 실리콘박막이 활성층으로서 사용된 역스태거(reverse stagger)구조를 가진다. 화소전극(151)은 Indium Tin Oxide(ITO)로 이루어지는 투명도전막이다. 측적용량선(161)과 화소전극(151)과는 측적용량(CS)을 구성한다.
대향기판(301)은 유리기판(SB2)과 화소전극(151)의 주변부를 마스크하도록 유리기판(SB2)상에 형성되는 매트릭스 차광막(SF)과, 이 매트릭스 차광막(SF)에서 노출된 유리기판(SB2)상에 형성되는 칼라필터(F1)와 화소전극(151)의 매트릭스어레이에 대향하는 대향전극(311)과 이 대향전극(311)을 전체적으로 덮는 제2배향막(OR2)을 가진다. 차광막(SF)은 TFT(121)에 입사하는 광, 신호선(103)과 화소전극(151)과의 간격을 통과하는 광, 및 주사선(111)과 화소전극(151)과의 간격을 통과하는 광을 차광한다. 칼라필터(FL)는 각각 대응하는 색성분의 광을 투과하는 적색, 녹색, 청색의 칼라스트라이프로 구성되고, 이들 칼라스트라이프는 화소전극(151)의 행방향으로 반복해서 늘어서있다. 대향전극(311)은 화소전극(151)과 마찬가지로 ITO로 이루어지는 투명도전막이다. 제1배향막(OR1) 및 제2배향막(OR2)은 화소전극(151) 및 대향전극(311)XT에 전위차가 없을 때에 액정분자를 트스위트네마틱(TN)배향시키기 위해 설치된다. 각 TFT(121)는 주사선(113)중의 1개에 접속되는 게이트 및 신호선(103)중의 1개의 전 화소전극(151)중의 1개와의 사이에 접속되는 소스·드레인버스를 가진다. 화소전극(151)과 대향전극(311)과는 액정용량(CI, C)을 구성한다. 또한 축적용량선(161)은 대향전극(311)에 접속된다.
상기한 액정패널(3)의 표시영역은 각각 800그룹의 RGB화소를 포함하는 600개의 수평화소 어레이로 구성되고 각 그룹의 RGB화소는 인접하는 3개의 화소전극(151)에 각각 대응한다. 또한 표시장치의 외형치수를 작게 하기 때문에 신호선(103) 및 주사선(113)는 각각 화소전극(151)의 열 및 행방향에 있어서 액정패널(3)의 한쪽 단부측에만 나와있다.
(또한 상기한 배향막(OR1, OR2) 및 편광판(P11, P12)은 투명수지와 액정재료를 혼합한 고분자 분산형 액정을 액정조성물로서 사용하는 경우에 있어서 불필요하다)
이 표시장치는 또한 신호선(X1-X2400)을 구동하는 신호선 구동회로(12)와 주사선(Y1-Y600)을 구동하는 주사선 구동회로(14)와 신호선 구동회로(12) 및 주사선 구동회로(14)를 제어하는 액정콘트롤러(16)를 구비한다. 신호선 구동회로(12)는 신호선 구동회로기판(5A) 및 배선필름(YF)상에블럭드라이버(XT1, XT2,...,,XT8)가 배치된 TCP(Tape Carrier Pakage)를 포함하고 주사선 구동회로(14)는 주사선 구동 회로기판(5B) 및 배선필름(XF)상에블럭드라이버(YT1, YT2,...,YT14)가 배치된 TCP를 포함하고 액정콘트톨러(16)는 프로그래머블 로직 어레이로 구축되고 제어회로기판(5C)상에 배치된다. 액정콘트롤러(16)는 1수평 주사기간당 800개(=RGB화소의 그룹수)의 비율로 외부에서 차례로 공급되는 RGB 화소데이터를 받고 이들 RGB 화소데이터를 각각 제어신호와 함께 신호선 구동회로(12)에 공급한다. 각 RGB 화소 데이터는 적색, 녹색, 청색의 색성분을 나타낸 R 화소데이터, G 화소데이터, 및 B 화소데이터의 조합으로 구성된다. R 화소데이터, G 화소데이터, 및 B 화소데이터의 각각은 64(26) 단계적 변화로 대응색 성분을 표시하기 위해서 6비트의 워드길이를 가진다. 따라서 RGB 화소데이터의 워드길이는 이들을 합한 18비트가 된다. 각각의 제어신호는 1수평화소 어레이분의 RGB 화소데이터의 공급에 선행해서 발생되는 스타트펄스(ST), 이 1수평화소 어레이분의 RGB 화소데이터의 공급완료에 계속해서 발생되는 로드펄스(LD), 및 RGB 화소데이터의 공급마다 발생되는 36MHz의 클럭펄스(CK)를 포함한다. 액정콘트롤러(16)는 또한 1024클럭기간(=28㎲)에 동등한 1수평 주사기간마다 주사선(Y1-Y600)중의 1개를 선택하고 이 선택결과를 선택신호(YSEL)로서 주사선 구동회로(14)에 공급한다. 신호선 구동회로(12)는 액정콘트롤러(16)로부터 1수평 주사기간마다 1수평화소 어레이분의 RGB 화소데이터를 병렬적으로 받고 B 화소데이터로 분리하고 또한 신호선(X1-X2400)에 병렬적으로 공급되는 아날로그 화소신호전압으로 변환한다. 주사선 구동회로(14)는 액정콘트롤러(16)로부터의 선택신호(YSEL)에 의거 주사선(Y1-Y600)을 차례로 선택하고 주사펄스를 선택주사선에 공급한다. 각 수평화소 어레이에 대응하는 TFT(121)는 주사선(Y1-Y600)중의 대응하는 1개를 통해 공급되는 주사펄스의 시작에 따라 도통하고 신호선(X1-X2400)을 통해 병렬적으로 공급되는 화소신호전압을 이 수평화소 어레이의 화소전극(151)에 각각 공급한다. 액정용량(C1C) 및 축적용량(CS)은 이렇게해서 공급되는 화소신호전압에 의해 충전된다. 이들 TFT(121)는 주사펄스의 시작에 따라 비도통되지만 각 화소전극(151) 및 대향전극(311)간의 전위차는 이후에도 액정용량(CLC) 및 축적용량(CS)에 따라 지지되고 이들 TFT(121)가 프레임 기간후에 다시 도통되었을 때에 갱신된다.
신호선 구동회로(12)를 구성하는 각 TCP는 각각 배선필름(XF)상에 형성되고 화소전극(151)의 매트릭스 어레이를 행방향에 있어서 8블럭으로 분할하도록 신호선(X1-X2400)을 300개씩 구동하는블럭드라이버(XT1, XT2,...,XT8)를 가진다. 신호선(X1-X2400)은 각각 이방성 도전막을 통해 이들블럭드라이버(XT1-XT8)의 출력단에 전기적으로 접속된다. 이들블럭드라이버(XT1-XT8)의 입력단은 신호선 구동회로기판(5A)상에 형성되는 배선부에 땜납 접속되고 이 배선부는 또한 제어회로 기판(5C)상에 형성되는 액정콘트롤러(16)에 땜납 접속된다.
또한 주사선 구동회로(14)를 구성하는 각 TCP도 각각 배선필름(YF)상에 형성되고 화소전극(151)의 매트릭스 어레이를 열방향에 있어서 4블럭으로 분할하도록 주사선(Y1-Y600)을 150개씩 구동하는블럭드라이버(YT1, YT2,·‥,YT4)를 가진다. 주사선(Y1...Y600)은 각각 이방성 도전막을 통해 이들블럭드라이버(YT1...YT4)의 출력단에 접속된다. 이들블럭드라이버(YT1...YT4)의 입력단은 주사선 구동회로 기판(5B)상에 형성되는 배선부에 납땜 접속되고, 이 배선부는 또한 제어회로기판(5C)상에 형성되는 액정콘트롤러(16)에 납땜 접속된다.블럭드라이버(YT1-YT4)의 기본적 구조는 종래와 같다.
신호선 구동회로(12)는 제3도에 나타낸 바와같이 홀수블럭드라이버(XT1,XT3,...,XT7)의 그룹 및 짝수블럭드라이버(XT2, XT4,...,XT8)의 그룹이 데이터 공급라인(SDL1, SLD2)을 통해 병렬적으로블럭구동되도록 구성된다.블럭드라이버(XT1-XT8)의 각각은 100단계의 시프트레지스터회로(SR), 선택회로(SA), 래치회로(LA1), 래치회로(LA1), 및 디지털아날로그 변환기(D/A)로 구성된다.
홀수블럭드라이버(XT1, XT3,...XT7)의 그룹에 있어서 시프트 레지스터회로(SR) 전체는 직렬로 접속된다. 즉블럭드라이버(XT1)의 시프트레지스터회로(SR)의 최초 단계는 액정콘트롤러(16)로부터 공급되는 스타트펄스(ST)를 받도록 접속되고 이 시프트레지스터회로(SR)의 최종 단계는블럭드라이버(XT3)의 시프트레지스터회로(SR)의 최초 단계에 접속되고 이블럭드라이버(XT3)의 시프트레지스터회로(SR)의 최종단계는블럭드라이버(XT5)의 시프트레지스터회로(SR)의 최초 단계에 접속되고 이블럭드라이버(XT5)의 시프트레지스터회로(SR)의 최종단계는블럭드라이버(XT7)의 시프트레지스터회로(SR)의 첫 단계에 접속된다. 또한블럭드라이버(XT1,XT3,...,XT7)의 시프트레지스터회로(SR)의 각각은 액정콘트롤러(16)로부터 공급되는 클럭펄스(CK)를 받도록 접속된다.블럭드라이버(XT1,XT3,...,XT7)의 선택회로(SA)는 데이터 공급라인(SDL1)에 공통으로 접속됨과 동시에 각각블럭드라이버(XT1,XT3,..,XT7)의 시프트레지스터회로(SR)에 접속된다.블럭드라이버(XT1,XT3,..,XT7)의 래치회로(LA1)는블럭드라이버(XT1,XT3,..,X7)의 선택회로(SA)에 각각 접속된다.블럭드라이버(XT1,XT3,..,XT7)의 래치회로(LA2)는 액정콘트롤러(16)로부터 공급되는 로드펄스(LD)를 받도록 접속됨과 동시에블럭드라이버(XT1,XT3,...,XT7)의 래치회로(LA1)에 접속된다.블럭드라이버(XT1,XT3,..,XT7)의 디지털아날로그 변환기(D/A)는블럭드라이버(XT1,XT3,..,XT7)의 래치회로(LA2)에 접속됨과 동시에 신호선(X1-X300), 신호선(X601-X900), 신호선(X1201-X1500), 신호선(X1801-X2100)에 각각 접속된다. 각 시프트레지스터회로(SR)는 클럭 펄스(CK)에 대응해서 스타트펄스(ST)를 차례로 다음 단계로 시프트한다. 각 선택회로(SA)는 대응 시프트레지스터회로(SR)의 각 단계로부터의 스타트펄스(ST)에 대응해서 데이터 공급라인(SDL1)으로부터 18비트의 RGB 화소데이트(SD)를 병렬형식으로 추출하고 이들을 6비트의 R 화소데이터, 6비트의 G 화소데이터, 및 6비트의 B 화소데이터로 분리해서 대응 래치회로(LA1)에 공급한다. 각 래치회로(LA2)는 로드펄스(LD)에 대응해서 래치회로(LA1)으로부터의 300화소분의 화소데이터를 래치하고 이들을 대응 디지털아날로그 변환기(D/A)에 공급한다. 각 디지털아날로그 변환기(D/A)는 이들 300화소분의 화소데이터를 각각 화소신호전압으로 변환하고 대응하는 300개의 신호선에 공급한다.
짝수블럭드라이버(XT2,XT4,..,XT8)의 그룹에 있어서 시프트레지스터 회로(SR)전체는 직렬로 접속된다. 즉블럭드라이버(XT2)의 시프트레지스터회로(SR)의 초기 단계는 액정콘트롤러(16)로부터 공급되는 스타트펄스(ST)를 받도록 접속되고 이 시프트레지스터회로(SR)의 최종단계는블럭드라이버(XT4)의 시프트레지스터회로(SR)의 초기단계에 접속되고 이블럭드라이버(XT4)의 시프트레지스터회로(SR)의 최종단계는블럭드라이버(XT6)의 시프트레지스터회로(SR)의 초기단계에 접속되고, 이블럭드라이버(XT6)의 시프트레지스터회로(SR)의 최종단계는블럭드라이버(XT8)의 시프트레지스터회로(SR)의 초기단계에 접속된다. 또한블럭드라이버(XT2,XT4,..,XT8)의 시프트레지스터 회로(SR) 각각은 액정콘트롤러(16)로부터 공급되는 클럭펄스(CK)를 받도록 접속된다.블럭드라이버(XT2,XT4,..,XT8)의 선택회로(SA)는 데이터 공급라인(SDL2)에 공통으로 접속됨과 동시에 각각블럭드라이버(XT2,XT4,..,XT8)의 시프트레지스터회로(SR)에 접속된다.블럭드라이버(XT2,XT4,..,XT8)의 래치회로(LA1)는블럭드라이버(XT2,XT4,..,XT8)의 선택회로(SA)에 각각 접속된다.블럭드라이버(XT2,XT4,..,XT8)의 래치회로(LA2)는 액정콘트롤러(16)로부터 공급되는 로드펄스(LD)를 받도록 접속됨과 동시에블럭드라이버(XT2, XT4,...,XT8)의 래치회로(LA1)에 접속된다.블럭드라이버(XT2, XT4,...,XT8)의 디지털아날로그 변환기(D/A)는블럭드라이버(XT2, XT4,...,XT8)의 래치회로(LA2)에 접속됨과 동시에 신호선(X301-X600), 신호선(X901-X1200), 신호선(X1501-X1800), 신호선(X2101-X2400)에 각각 접속된다. 각 시프트 레지스터회로(SR)는 클럭펄스(CK)에 대응해서 스타트펄스(ST)를 차례로 다음 단계로 시프트한다. 각 선택회로(SA)는 대응 시프트레지스터회로(SR)의 각 단계에서의 스타트펄스(ST)에 대응해서 데이터 공급라인(SDL2)에서 18비트의 RGB 화소데이터(SD)를 병렬형식으로 추출하고 이것을 6비트의 R 화소데이트, 6비트의 G 화소데이터, 및 6비트의 B 화소데이터로 분리해서 대응 래치회로(LA1)에 공급한다. 각 래치회로(LA2)는 로드펄스(LD)에 대응해서 래치회로(LA1)으로부터의 300 화소분의 화소데이터를 래치하고 이것을 대응 디지털아날로스 변환기(D/A)에 공급한다. 각 디지털아날로그 변환기(D/A)는 이들 300화소분의 화소데이터를 각각 화소신호전압으로 변환하고 대응하는 300개의 신호선에 공급한다.
제4도에 나타낸 바와 같이 액정 콘트롤러(16)는 외부에서 차례로 공급되는 RGB 화소데이터(SD)를 데이터 공급라인(SDL1, SDL2)으로 양분하는 데이터 분배회로(DST)와, 이 데이터 분배회로(DST)의 동작을 제어함과 동시에 주사선 구동회로(14)에 공급되는 선택신호(YSEL) 및 신호선 구동회로(12)에 공급되는 스타트펄스(ST), 클럭펄스(CK), 및 로드펄스(LD) 등의 제어신호를 발생하는 시컨스 콘트롤러(SC)를 가진다.
데이터 분배회로(DST)는 셀렉터(WS), 메모리(M1-M3) 및 셀렉터(RS)로 되어 있다. 셀렉터(WS)는 메모리(M1, M2, M3)중의 1개를 선택하고 이것에 외부로부터 차례로 공급되는 RGB 화소데이터(SD)를 공급한다. 메모리(M1-M3)의 각각은 100개의 18비트 메모리영역을 가지고 한 메모리영역으로의 입력중에 다른 한 메모리영역으로의 출력이 가능한 2포트 RAM으로서 형성된다.
상기한 메모리용량은블럭드라이버(XT1-XT8)중의 1개에 의해 처리되도록 전 RGB 화소데이터(SD)를 격납할 수 있도록 선정되어 있다.
메모리(M1, M2, M3)의 각각은 셀렉터(WS)로부터 차례로 공급되는 100개의 RGB 화소데이터(SD)를 1블럭으로서 격납한다. 셀렉터(RS)는 메모리(M1, M2, M3)중의 2개로부터 병렬적으로 출력되는 2블럭의 RGB 화소데이터(SD)를 데이터 공급라인(SDL1, SDL2)으로 양분한다.
상기 셀렉터(WS), 메모리(M1∼M3) 및 셀렉터(RS)의 동작을 제어하기 위해 시컨스콘트롤러(SC)는 입력제어신호(WM1, WM2, WM3), 입력 어드레스 신호(WADRS), 출력 제어 신호(RM1, RM2, RM3), 출력 어드레스 신호(RADRS) 및 제어 신호(S1, S2)를 발생한다. 입력 제어 신호(WM1, WM12, WM3)은 셀렉터(WS)에 공통으로 공급됨과 동시에 메모리(M1, M2, M3)에 각각 공급된다. 입력 어드레스 신호(WADRS) 및 출력 어드레스 신호(RADRS)는 메모리(M1, M2, M3)에 각각 공급된다. 출력제어신호(RM1,RM2,RM3)는 메모리(M1,M2,M3)에 각각 공급된다. 제어신호(S1, S2)는 셀렉터(RS)에 공통으로 공급된다.
시컨스콘트롤러(SC)는 메모리(M1, M2, M3)를 하나씩 입력 동작시키기 위하여 입력 제어 신호를 WM1, WM2, WM3, WM1, WM2, WM3..., 순서로 발생한다. 이것에 의해 셀렉터(WS)는 메모리(M1, M2, M3)을 차례로 선택하고, 선택 메모리에 외부로부터 차례로 공급되는 RGB 화소 데이터(SD)를 공급한다. 입력 제어 신호(WM1, WM12, WM3)는 100개의 RGB 화소 데이터(SD)의 공급마다 전환할 수 있다. 선택 메모리는 셀렉터(WS)로부터 차례로 공급되는 RGB 화소 데이터(SD)를 입력 어드레스 신호(WADRS)에 의해서 지정되는 입력 메모리 영역에 격납한다. 입력 어드레스 신호(WADRS)는 RGB 화소 데이터(SD)의 공급 속도에 대응하는 사이클로 갱신되며, 1OO개의 RGB화소 데이터(SD)가 제1번째부터 제1OO번째까지의 메모리 영역에 각각 입력된다. 또한, 시컨스콘트롤러(SC)는 이와 같이 하여 입력 동작이 실시되는 한쪽에서 메모리(M1, M2, M3)를 2개씩 출력 동작시키기 이하여 출력 제어 신호를 RM1 및 RM, RM3 및 RM1, RM2 및 RM3, RM1 및 RM2, RM3 및 RM1, RM2 및 RM3…의 순서로 발생한다. 이들 2개의 메모리의 각각은 출력 어드레스 신호(RADRS)에 의해서 지정되는 출력 메모리 영역으로부터 RGB 화소 데이터(SD)를 출력하고, 이것을 셀렉터(RS)에 공급한다. 출력 어드레스 신호(RADRS)는 RGB 화소 데이터(SD)의 공급 속도의 약 반정도에 대응하는 사이클로 갱신되며, 1OO개의 RGB 화소 데이터(SD)가 제1번째부터 제1OO번째까지의 메모리 영역으로부터 차례로 출력된다. 셀렉터(RS)는 제어 신호(S1) 및(S2)의 제어에 의해 메모리(M1-M3)중에 2개로부터 병렬적으로 출력되는 2블럭의 RGB 화소 데이터(SD)를 이들이 공급되어야 하는 홀수블럭 드라이버 및 짝수블럭 드라이버에 대응하는 데이터 공급 라인(SDL1, SDL2)으로 나눈다. 이것에 의해, 각 수평 화소 어레이분의 RGB 화소 데이터(SD)는 8블럭으로 구분되며, 4홀수블럭이 데이터 공급 라인(SDL1)을 통하여 각각블럭 드라이버 XT1, XT3, XT5 및 XT7에 공급되며, 4짝수블럭이 데이터 공급 라인(SDL2)을 통하여 각각블럭 드라이버 XT2, XT4, XT6 및 XT8에 공급된다.
제5도는 상기한 바와 같이 구성되는 평면 패널 표시 장치의 동작을 나타낸다.
각 수평 주사 기간은 데이터 공급 기간(=28×800/1024㎲)과 공백 기간(=28×224/1024㎲)으로 구성되며, 1수평 화소 어레이를 구성하는 화소수에 해당하는 800개의 18비트 RGB 화소 데이터가 이 데이터 공급 기간에 차례로 외부로부터 액정 콘트롤러(16)에 공급된다. 이들 800개의 RGB 화소 데이터(SD)는 셀렉터(WS)에 의해 100개씩 구분되며,블럭 드라이버(XT, XT2,...XT8)에 각각 할당되는 8개의 RGB 화소 데이터 블럭(DB1-DB8)이 된다. 메모리M1, 메모리M2 및 메모리M3은 이들 RGB 화소 데이터 블럭(DB1-DB8)을 차례로 격납한다. RGB 화소 데이터 블럭(DB1-DB8)의 각각은 데이터 공급 기간의 1/8, 즉 28×100/1024㎲와 같은 1블럭 기간의 1/8, 즉 28×100/1024㎲와 같은 1블럭 기간(=t)에 있어서 메모리 M1, M2 및 M3중에 한개에 입력된다. 즉, RGB 화소 데이터 블럭 DB1-DB3은 예를들면 메모리 M1, 메모리 M2 및 메모리 M3에 차례로 입력된다. 이들 메모리 M1, 메모리 M2 및 메모리 M3은 후속의 RGB 화소 데이터 블럭(DB4-DB8)을 차례로 격납하기 위하여 반복하여 이용된다.
메모리(M1-M3)로부터의 출력은 상기한 바와 같이 메모리(M1-M3)로의 입력이 실시되는 것과 동시에 실시된다. 이 출력은 RG화소 데이터 블럭(DB1-DB8)중에 연속하는 2개가 2블럭 기간(=2t)에 있어서 병렬적으로 출력된다. 즉, RGB 화소 데이터 블럭 B1 및 B2가 최초의 2블럭 기간(=2t)에 있어서 메모리 M1 및 M2로부터 병렬적으로 출력되며, RGB 화소 데이터 블럭 DB3 및 DB4가 다음의 2블럭 기간(=2t)에 있어서 메모리 M3 및 M4로부터 병렬적으로 출력되며, RGB 화소 데이터 블럭 DB5 및 DB6은 다음의 2 블록기간(=2A)에 있어서 메모리 M2 및 M3으로부터 병렬적으로 출력되며, RGB 화소 데이터 블럭 DB7 및 DB8이 다음의 2블럭 출력 기간(=2t)에 있어서 메모리 M1 및 M2로부터 병렬적으로 출력된다.
이와같이 병렬적으로 출력된 RGB 화소 데이터 블럭(DB1, DB2), (DB3, DB4), (DB5, DB6), (DB7, DB8)은 리드 셀렉터(RS)를 통하여 데이터 공급 라인 SDL1 및 SDL2로 나눌 수 있다. 즉, 홀수 RGB 화소 데이터 블럭(DB1, DB3,…, DB7)은 홀수블럭 드라이버(XT,…, XT7)에 접속되는 데이터 공급 라인(SDL1)에 공급되며, 짝수 RGB 화소 데이터 블럭(DB2, DB4,…DB8)은 짝수블럭 드라이버(XT2, …, XT8)에 접속되는 데이터 공급 라인(SDL2)에 공급된다.
따라서, 메모리(M1-M3)의 각각은 100워드 ×18비트의 메모리 용량밖에 가지지 않기 때문에 1블럭분을 초과하는 RGB 화소 데이터를 격납할 수 없다. 이 때문에 이 시컨스콘트롤러(SC)는 2RGB 화소 데이터 블럭의 연속적인 입력 종료전에 이들 2RGB 화소 데이터 블럭의 병렬적인 출력을 개시하고, 이들 2RGB 화소 데이터 블럭의 병렬적인 출력 종료전에 후속의 2RGB 화소 데이터 블럭의 연속적인 입력을 개시하고, 각 RGB 화소 데이터의 입력이 출력에 추월하지 않도록 데이터 분배 회로(DST)를 제어한다.
예를들면 메모리(M1)에 관해, RGB 화소 데이터 블럭(DB1)은 1블럭 기간(=t) 걸쳐서 입력된 후, Δt의 기간만큼 늦어져서 2블럭 기간(=2t)에 걸쳐서 출력된다. 즉, RGB 화소 데이터 블럭(DB4)의 입력은 RGB 화소 데이터 블럭(DB1)의 출력 종료보다도 Δt의 기간만큼 빨리 개시된다. 그러나, 메모리(M1)는 RGB 화소 데이터 블럭(DB4)의 입력 개시 시점에서 RGB 화소 데이터 블럭(DB1)의 출력은 이미 개시되어 있기 때문에블럭(DB4)의 RGB 화소 데이터는블럭(DB1)의 RGB 화소 데이터가 이미 출력된 메모리 영역에 차례로 입력된다. 따라서, 메모리(M1)는 정해진 메모리 용량의 범위로 RGB 화소 데이터 블럭(DB4)도 격납할 수 있다. 요컨대, RGB 화소 데이터 블럭(DB4)도 입력 종료후 Δt의 기간만큼 늦어져서 출력된다. 이 Δt는 1클록의 기간(=27.7ns)으로부터 99클록의 기간(=2.75㎲)까지의 임의의 기간, 예를들면 160ns로 설정되기 때문에 각 RGB 화소 데이터의 입력이 출력에 추월하는 경우가 없다.
따라서, 메모리(M1-M3)의 메모리 용량이 각각 100워드×18비트이어도 1수평 화소 어레이분의 RGB 화소 데이터를블럭 드라이버(XT-XT8)에서 처리되는 100개씩의블럭에서 이들 메모리(M1-M3)중의 하나에 데이터 공급 속도로 입력하고, 연속하는 2블럭씩 메모리(M1-M3)중의 2개로부터 데이터 공급 속도의 반정도의 속도로 병렬적으로 출력하여 데이터 공급 라인 SDL1 및 SDL2로 분배할 수 있다 즉, 홀수 RGB 화소 데이터 블럭(DB1,DB3,..,DB7) 및 짝수 RGB 화소 데이터 블럭(DB2,DB4,..,DB8)은 각각 홀수블럭드라이버(XT,XT3,..,XT7)에 접속된 데이터 공급 라인(SDL1) 및 짝수블럭드라이버(XT2,XT4,..,XT8)에 접속된 데이터 공급 라인(SDL2)에 공급된다. 이것에 의해 RGB 화소 데이터 블럭(DB1, DB2)이블럭 드라이버(X1, XT2)에 의해서 병렬적으로 처리되며, RGB 화소 데이터 블럭(DB3, DB4)이블럭 드라이버(XT3, XT4)에 의해서 병렬적으로 처리되며, RGB 화소 데이터 블럭(DB5 ,DB6)이블럭 드라이버(XT5, XT6)에 의해서 병렬적으로 처리되며, RGB 화소 데이터 블럭(DB7, DB8)이블럭 드라이버(XT7, XT8)에 의해서 병렬적으로 처리된다. 예를들면블럭 드라이버(XT1, XT2)는 RGB 화소 데이터 블럭(DB1, DB2)이 병렬적으로 데이터 공급 라인(SDL1, SDL2)에 공급되는 사이에 있어서 다음 처리를 실시한다.
블럭 드라이버(XT1)에서는 시프트 레지스터 회로(SR)의 제1로부터 제1O0단이 클록 펄스(CK)에 응답하여 스타트 펄스(ST)를 차례로 교대로 격납한다. 선택 회로(SA)는 스타트 펄스(ST)를 격납한 단으로부터의 신호에 대응하여, RGB 화소 데이터 블럭(DB1)으로서 차례로 데이터 공급 라인(SDL1)에 공급되는 1OO단의 RGB 화소 데이터중에 대응하는 1개를 선택하여, 이 RGB 화소 데이터를 3화소분의 화소 데이터(각각 6비트의 R화소 데이터, G화소 데이터, B화소 데이터)로 분할하여 래치 회로(LA1)에 동시에 공급한다. 래치 회로(LA1)는 1OO개의 RGB 화소 데이터에 대응하여 선택 회로(SA)로부터 차례로 공급되는 화소 데이터를 각각 래치하고, 이것들을 래치 회로(LA2)에 공급한다. 래치 회로(LA2)는 로드 펄스(LD)에 응답하여 래치 회로(LA1)로부터의 전 화소 데이터를 한번에 래치하고, 디지탈-아날로그 변환기(D/A)에 공급한다. 디지탈-아날로그 변환기(D/A)는 이들 화소 데이터를 각각 화소 신호 전압으로 변환하여 신호선(X1-X300)에 공급한다.
블럭 드라이버(XT2)에서는 시프트 레지스터 회로(SR)의 제1로부터 제100단이 클록 펄스(CK)에 응답하여 스타트 펄스(ST)를 차례로 교대로 격납한다. 선택 회로(SA)는 스타트 펄스(ST)를 격납한 단으로부터의 신호에 응답하고, RGB 화소 데이터 블럭(DB2)으로서 차례로 데이터 공급 라인(SDL2)에 공급되는 100개의 RGB 화소 데이터중에 대응하는 1개를 선택하고, 이 RGB 화소 데이터를 3화소분의 화소 데이터(각각 6비트의 R화소 데이터, G화소 데이터, B화소 데이터)로 분할하여 래치 회로(LA1)에 동시에 공급한다. 래치 회로(LA1)는 1OO개의 RGB 화소 데이터에 대응하여 선택 회로(SA)로부터 차례로 공급되는 화소 데이터를 각각 래치하고, 이것들을 래치 회로(LA2)에 공급한다. 래치 회로(LA2)는 로드 펄스(LD)에 응답하여 래치 회로(LA1)으로부터의 전 화소 데이터를 한번에 래치하고, 디지탈-아날로그 변환기(D/A)에 공급한다. 디지탈-아날로그 변환기(D/A)는 이들 화소 데이터를 각각 화소 신호 전압으로 변환하여 신호선 X301-X600에 공급한다.
다른블럭 드라이버(XT3, XT4), (XT5, XT6), (XT7, XT8)도 상기한 바와 마찬가지로 병렬적으로 동작한다. 클록 펄스(CK)는 홀수블럭 드라이버(XT, XT3,…, XT7)와 짝수블럭 드라이버(XT2, XT4,…, XT8)가 이와 같이 병렬적으로 동작하기 때문에 이것들이 병렬적으로 동작하지 않는 경우의 1/2의 주파수로 발생된다. 따라서,블럭 드라이버(XT-XT8)의 동작 속도는 이 클록 펄스(CK)의 주파수에 대응하여 저감된다.
이상과 같이, 본 실시예의 평면 패널 액정 표시 장치에 의하면, 1수평 화소 어레이분의 RGB 화소 데이터가 14k비트(2400×6비트)의 정보량임에도 불구하고, 5.4k비트(3×100×18비트)라고 하는 매우 작은 메모리(M1-M3)의 합계 메모리 용량으로블럭 드라이버(XT-XT8)의 동작 속도를 반정도로 저감하는블럭 구동이 가능하게 된다. 이 때문에 싼 가격인 소규모 프로그래머블 로직 어레이로 액정 콘트롤러(16)를 구성할 수 있고, 표시장치의 제조비용을 저감할 수 있다. 또한, 클록 펄스(CK)의 주파수가 1/2로 저감되기 때문에 저속 타입의 시프트 레지스터회로(SR)를블럭 드라이버(XT1-XT8)의 각각에 이용할 수 있다. 이것은 표시장치의 소비 전력을 저감하는데 유효하다.
또한, 상기한 실시예에서는 1수평 화소 어레이분의 RGB 화소 데이터(SD)가블럭드라이버수에 대응하여 8블럭으로 구분되지만, 예를들면 10개의블럭 드라이버가 설치되는 경우에는 1수평 화소 어레이분의 RGB 화소 데이터(SD)가 1O블럭으로 구분된다. 이것에 의해, 메모리(M1)-메모리(M3)의 각각에 설치되는 18비트 메모리영역의 수를 80개로 저감할 수 있다. 또한,블럭 드라이버수는 데이터 공급 라인수의 p(p는 2이상의 양의 정수)배로 설정하는 것이 바람직하다.
또한, 상기한 실시예에서는 3개의 메모리(M1-M3)가 홀수블럭 드라이버와 짝수블럭 드라이버를 병렬적으로 구동하기 위하여 설치되었다. 그러나, 이들블럭 드라이버를 3이상의 그룹 또는 블럭으로 분할하여 병렬적으로 구동해도 좋다. 이 경우, 메모리(M1-M3)도 이들 그룹수에 대응하여 증가하지 않아서는 안되지만 클록펄스(CK)의 주파수는 1/그룹수로 저감할 수 있다.
따라서, 시프트 레지스터 회로(SR)의 동작 속도를 더욱 저감할 수 있다. 예를 들면 1수평 화소 어레이가 3072개의 화소 전극을 포함하는 경우, 각각 192개의 신호선을 구동하는 16개의블럭 드라이버를 설치하고, 이들 4데이터 공급 라인에 의해 4그룹으로 분할하는 것이 고려된다. 이 경우, 각각 64개의 18비트 메모리 영역을 가지고 7개의 메모리를 이용하여, 1수평 화소 어레이분의 RGB 화소 데이터를 대응하는 16블럭으로 구분하여 4블럭마다 이들 4데이터 공급 라인으로 분배하면 좋다. 이것은블럭 드라이버 및 메모리수를 증대시키지만 16개의블럭 드라이버가 4그룹으로 분할되지 않은 경우의 1/4로 클록 펄스(CK)의 주파수를 저감할 수 있기 때문에 시프트 레지스터 회로(SR)의 동작 속도 및 소비전력을 이것에 대응하여 저감시킬 수 있다.
본 실시예에서는블럭 드라이버(XT1-XT8)가 집적회로로서 각각 유연한 TAB 배선 필름위에 고정된다. 그러나, 이 집적회로는 이방성 도전막등을 이용하여 액정 패널(3)의 어레이 기판(101)위에 고정되고, 어레이 기판(101)위에서 데이터 공급 라인(SDL1, SDL2)에 접속되어도 좋다. 이 경우, 신호선 구동 회로 기판(5A)이 불필요하게 되기 때문에 표시 영역(2)의 바깥부분의 크기를 줄일 수 있다. 또한, 신호선 구동 회로(12)가 액정 패널(3)의 제조 공정에서 다결정 실리콘등을 이용하여 신호선(103)에 접속되도록 어레이 기판(101)위에 형성되면 액정 패널(3)의 제조후에 신호선(103)과 신호선 구동 회로(12)를 접속하는 번잡한 작업을 생략할 수 있다.
제6도는 제4도에 나타내는 액정 콘트롤러의 변형예를 나타낸다. 이 변형예에서는 셀렉터(EO), 홀수 메모리(OM) 및 짝수 메모리(EM)가 데이터 분배 회로(DST)에 또한 설치된다. 셀렉터(EO)는 시컨스콘트롤러(SC)로부터 공급되는 제어신호(PS)의 제어에 의해서 제어되며, 외부로부터 차례로 공급되는 RGB 화소 데이터를 교대로 홀수 메모리(OM) 및 짝수 메모리(EM)에 공급한다· 홀수 메모리(OM) 및 짝수 메모리(EM)는 각각 1RGB의 화소 데이터를 격납하는 18비트 메모리이며, 셀렉터(EO)로부터 각각 공급되는 RGB 화소 데이터를 격납하고, 셀렉터(WS)에 공급한다. 셀렉터(WS)는 홀수 메모리(OM) 및 짝수 메모리(EM)으로부터 각각 공급되는 2워드의 RGB 화소 데이터를 메모리(M1-M3)중에 하나에 공급한다. 메모리(M1-M3)의 각각은 제4도에 나타내는 것과 동일 메모리 용량이 되는 50개의 36비트 메모리 영역을 가지며, 셀렉터(WS)로부터 차례로 공급되는 50개의 2워드 RGB 화소 데이터를 1블럭으로서 격납한다. 셀렉터(RS)는 메모리 M1, M2 및 M3중에 2개로부터 병렬적으로 출력되는 2블럭의 2워드 RGB 화소 데이터를 데이터 공급 라인(SDL1, SDL2D)로 나눈다.
이 경우, 데이터 공급 라인(SDL1, SDL2)의 비트수가 32비트로 설정되며, 시프트레지스터 회로(SR)의 단수가블럭드라이버(XT1-XT8)의 각각에 있어서 50으로 설정되며, 클록 펄스(CK)의 주파수가 상기한 실시예의 1/2로 설정된다. 따라서, 선택회로(SA)는 스타트 펄스(ST)를 격납한 단으로부터의 신호에 응답하고, RGB 화소 데이터 블럭(DB1)으로서 차례로 데이터 공급 라인(SDL1)에 공급되는 50개의 2워드 RGB 화소 데이터중에 대응하는 1개를 선택하고, 이 RGB 화소 데이터를 6화소분의 화소 데이터(각각 6비트의 제1R화소 데이터, 제1G화소 데이터, 제1B화소 데이터, 제2R화소 데이터, 제2G화소 데이터 및 제2B화소 데이터)로 분할하여 래치 회로(LA1)에 동시에 공급한다.
이 변형예에 의하면 데이터 분배 회로(DST)에 있어서 합계 메모리 용량이 32비트 증대하지만 데이터 공급 라인(SDL1, SDL2)의 비트수가 2배가 되기 때문에 시프트 레지스터 회로(SR)의 단수가블럭 드라이버(XT-XT8)의 각각에 있어서 반정도가 된다. 따라서, 시프트 레지스터 회로(SR)의 동작 속도 및 소비전력을 줄일 수 있다.
다음에 본 발명의 제2실시예에 관련된 평면 패널 표시장치를 설명한다. 이 표시장치는 제3도에 나타내는 신호선 구동 회로(12) 및 제4도에 나타내는 액정 콘트롤러(16)를 제거하여 제1실시예와 같이 구성된다. 신호선 구동 회로(12)에 대해서는 상기한 변형예의 구성과 동일하다. 제7도는 제2실시예에 관련된 평면 패널 표시 장치의 액정 콘트롤러(16)를 나타낸다. 이 액정 콘트롤러(16)는 제1실시예와 마찬가지로 외부로부터 차례로 공급된 RGB 화소 데이터(SD)를 데이터 공급 라인 SDL1 및 SDL2로 나누는 데이터 분배 회로(DST)와, 이 데이터 분배 회로(DST)의 동작을 제어하고 또, 주사선 구동 회로(14)에 공급되는 선택신호(YSEL) 및 신호선 구동 회로(12)에 공급되는 스타트 펄스(ST), 클록 펄스(CK) 및 로드 펄스(LD)등의 제어 신호를 발생하는 시컨스콘트롤러(SC)를 가진다.
데이터 분배 회로(DST)는 셀렉터(EO), 홀수 메모리(OM), 짝수 메모리(EM), 셀렉터(WS), 메모리(M1, M2), 셀렉터(RS)를 가진다. 셀렉터(EO)는 외부로부터 차례로 공급되는 RGB 화소 데이터를 교대로 홀수 메모리(OM) 및 짝수 메모리(EM)에 공급한다. 홀수 메모리(OM) 및 짝수 메모리(EM)는 각각 1 RGB 화소 데이터를 격납하는 18비트 메모리이고, 셀렉터(EO)로부터 각각 공급되는 RGB 화소 데이터를 격납하고, 셀렉터(WS)에 공급한다. 셀렉터(WS)는 홀수 메모리(0M) 및 짝수 메모리(EM)으로부터 각각 공급되는 2워드의 RGB 화소 데이터를 메모리 M1 및 M2중에 1개에 공급한다. 메모리 M1 및 M2의 각각은 제6도에 나타내는 50개의 36비트 메모리 영역에 또한 1개의 36비트 메모리 영역을 더한 메모리 용량을 가지며, 셀렉터(WS)로부터 차례로 공급되는 50개의 2워드 RGB 화소 데이터를 1블럭으로 하여 격납한다. 셀렉터(RS)는 메모리 M1 및 M2로부터 병렬적으로 출력되는 2블럭의 2워드 RGB 화소 데이터(SD)를 데이터 공급 라인(SDL1, SDL2)로 나눈다.
상기한 셀렉터(EO), 셀렉터(WS), 메모리(M1-M3) 및 셀렉터(RS)의 동작을 제어하기 위하여 시컨스콘트롤러(SC)는 제어 신호(PS), 입력 제어 신호(WM1, WM2), 입력어드레스신호(WADRS), 출력 제어신호(RM1, RM2), 제1출력 어드레스신호(RADRS1, RADRS2) 및 제어신호(S1, S2)를 발생한다. 제어신호(PS)는 셀렉터(EO)에 공급된다. 입력 제어신호(WM1, WM2)는 셀렉터(WS)에 공통으로 공급됨과 동시에 메모리(M1, M2)에 각각 공급된다. 입력 어드레스 신호(WADRS)는 메모리(M1, M2)에 공통적으로 공급되며, 출력 어드레스신호(RADRS1, RADRS2)는 메모리(M1, M2)에 각각 공급된다. 출력 제어 신호(RM1, RM2)는 메모리(M1, M2)에 각각 공급된다. 제어신호(S1, S2)는 셀렉터(RS)에 공통으로 공급된다.
시컨스콘트롤러(SC)는 메모리(M1, M2)를 1개씩 입력 동작시키기 위하여 입력 제어 신호를 WM1, WM2, WM1, WM1, WM2…의 순서로 발생한다. 셀렉터(WS)는 메모리 M1 및 M2의 한쪽을 상기한 입력 제어 신호에 의거하여 선택하고, 선택 메모리에 홀수 메모리(OM) 및 짝수 메모리(EM)로부터 차례로 공급되는 2워드 RGB 화소 데이터(SD)를 공급한다. 입력 제어 신호 WM1 및 WM2는 50개의 2워드 화소 데이터(SD)의 공급마다 갱신된다. 선택 메모리는 셀렉터(WS)로부터 차례로 공급되는 2워드 RGB 화소 데이터(SD)를 입력 어드레스 신호(WADRS)에 의해서 지정되는 입력 메모리 영역에 격납한다.
입력 어드레스 신호(WADRS)는 2워드 RGB 화소 데이터(SD)의 공급 속도에 대응하는 사이클로 갱신되고, 50개의 RGB 화소 데이터(SD)가 제1번째부터 제50번째까지의 메모리 영역 또는 제2번째부터 제51번째까지의 메모리 영역에 각각 입력된다. 이들 입력 메모리 영역의 범위는 교대로 이용된다. 또한, 시컨스콘트롤러(SC)는 이와같이 하여 입력 동작이 실시되는 한편 메모리(M1, M2)를 출력 동작시키기 위하여 출력 제어 신호(RM1, RM2)를 발생한다. 이들 2메모리의 각각은 출력 어드레스 신호(RADRS)에 의해서 지정되는 출력 메모리 영역으로부터 2워드 RGB 화소 데이터(SD)를 출력하고, 이것을 셀렉터(RS)에 공급한다. 출력 어드레스 신호(RADRS1, RADRS2)는 셀렉터(WS)로부터의 2워드 RGB 화소 데이터(SD)의 공급 속도의 약 반정도에 대응하는 사이클로 갱신되며, 메모리(M1, M2)의 한쪽의 제1번째부터 제50번째까지의 메모리 영역에 입력된 50개의 2워드 RGB 화소 데이터(SD) 및 메모리(M1, M2)의 다른쪽의 제2번째부터 제51번째까지의 메모리 영역에 입력된 50개의 2워드 RGB 화소 데이터(SD)를 차례로 출력시킨다. 셀렉터(RS)는 제어신호(S1 및 S2)의 제어에 의해 메모리(M1, M2)로부터 병렬적으로 출력되는 2블럭의 RGB 화소 데이터(SD)를 이것들이 공급되는 홀수블럭 드라이버 및 짝수 클록 드라이버에 대응하는 데이터 공급 라인(SDL1, SDL2)로 나눈다. 이것에 의해 각 수평 화소 어레이분의 2워드 RGB 화소 데이터(SD)는 8블럭으로 구분되며, 4홀수블럭이 데이터 공급 라인(SDL1)을 통하여 각각블럭드라이버(XT1, XT3, XT5 및 XT7)에 공급되며, 4짝수블럭이 데이터 공급 라인 SDL2를 통하여 각각블럭드라이버(XT2, XT4, XT6 및 XT8)에 공급된다.
제8도는 상술한 바와 같이 평면 패널 표시 장치의 동작을 나타낸다. 여기서는 이 동작의 이해를 용이하게 하기 위해 1수평 화소 어레이가 80개의 화소로 구성되며,블럭 드라이버(XT1,XT2,..,XT8)가 각각 10개의 신호선을 구동한다고 가정한다. 이 경우, 메모리(M1, M2)의 각각은 5개의 36비트 메모리 영역에 더해 1개의 36비트 메모리 영역을 가지지 않게 해서는 안된다.
1수평 화소 어레이를 구성하는 화소수에 해당하는 80개의 RGB 화소 데이터(SD)가 차례로 외부로부터 액정 콘트롤러(16)에 공급되면, 이들 80개의 RGB 화소 데이터(SD)는 셀렉터(EO)에 의해 교대로 홀수 메모리(OM) 및 짝수 메모리(EM)에 공급된다. 홀수 메모리(OM) 및 짝수 메모리(EM)는 셀렉터(EO)로부터 차례로 공급되는 RGB 화소 데이터(SD)를 격납하여 셀렉터(WS)에 공급한다. 셀렉터(WS)는 홀수 메모리(OM) 및 짝수 메모리(EM)로부터 차례로 공급되는 2워드의 RGB 화소 데이터를 5개씩 구분하고,블럭 드라이버(XT,XT2,..,XT8)에 각각 할당되어 있는 8개의 RGB 화소 데이터 블럭(DB1-DB8)으로 한다. 메모리 M1 및 M2는 이들 RGB 화소 데이터 블럭(DB1-DB8)을 선택적으로 격납한다. RGB 화소 데이터 블럭(DB1-DB8)의 각각은 데이터 공급 기간의 1/8과 같은 1블럭 기간(=t)에 있어서 메모리 M1 및 M2의 한개에 입력된다.
즉, RGB 화소 데이터 블럭(DB1, DB2, DB3, DB4, DB5, DB6, DB7, DB8)은 메모리(M1, M2, M2, M1, M1, M2, M2, M1)에 각각 입력된다. 홀수 RGB 화소 데이터 블럭(DB1, DB3, DB5, DB7)은 각각 메모리(M1, M2, M1, M2)에 있어서 어드레스 0-4까지의 메모리 영역에 격납되고, 짝수 RGB 화소 데이터 블럭(DB2, DB4, DB6, DB8)은 메모리(M2, M1, M2, M1)에 있어서 어드레스 1-5까지의 메모리 영역에 격납된다.
메모리 M1, M2로부터의 출력은 상기한 바와 같이 메모리 M1, M2로의 입력이 실시되는 것과 동시에 실시된다. 이 출력은 RGB 화소 데이터 블럭(DB1-DB8) 중 연속하는 2개가블럭 기간(=2t)에서 병렬적으로 출력된다. 즉, RGB 화소 데이터 블럭(DB1, DB2)가 최초의 2블럭 기간(=2t)에서 메모리 M1, M2로부터 병렬적으로 출력되며, RGB 화소 데이터 블럭(DB3, DB4)가 다음의 2블럭 기간(=2t)에 있어서 메모리 M2, M1로부터 병렬적으로 출력되며, RGB 화소 데이터 블럭(DB5, DB6)이 다음의 2블럭 기간(=2t)에서 메모리 M1, M2로부터 병렬적으로 출력되며, RGB 화소 데이터 블럭(DB7, D138)이 다음의 2블럭 기간(=2t)에서 메모리 M2, M1로부터 병렬적으로 출력된다.
이와 같이 병렬적으로 출력된 RGB 화소 데이터 블럭(DB1, DB2), (DB3, DB4), (DB5, DB6), (DB7, DB8)은 리드셀렉터(RS)를 통하여 데이터 공급 라인(SDL1, SDL2)에 분배된다. 즉 홀수 RGB 화소 데이터 블럭(DB1, DB3, …, DB7)은 홀수블럭드라이버(XT1,..,XT7)에 접속되는 데이터 공급라인(SDL1)에 공급되고, 짝수 RGB 화소 데이터 블럭(DB2,DB4,..,DB8)은 짝수블럭드라이버(XT2,..,XT8)에 접속되는 데이터 공급라인(SDL2)에 공급된다.
그런데, 이 시컨스 콘트롤러(SC)는 2RGB 화소 데이터 블럭의 연속적인 입력종료전에 이 2RGB 화소 데이터 블럭의 병렬적인 출력을 개시하고, 이 2RGB 화소 데이터 블럭의 병렬적인 출력종료전에 후속의 2RGB 화소 데이터 블럭의 연속적인 입력을 개시하고, 각 RGB 화소 데이터의 입력이 출력을 추월하지 않도록 데이터 분배회로(DST)를 제어한다. 또한, 메모리(M1, M2)의 각각은 2워드 RGB 화소 데이터만큼 여분으로 메모리 영역을 갖기 때문에 출력 어드레스와 입력 어드레스가 오버랩하는 것을 피할 수 있다.
예를 들면 RGB 화소 데이터 블럭(DB1)은 제1블럭 기간에 있어서 메모리(M1)에 입력되고, RGB 화소 데이터 블럭(DB2)는 제2블럭 기간에 있어서 메모리(M2)에 입력된다. 이 RGB 화소 데이터 블럭(DB1, DB2)은 메모리(M1, M2)로부터 제2 및 제3블럭 기간에 있어서 병렬적으로 출력된다. 메모리(M2)는 제2블럭 기간에 있어서 RGB 화소 데이터 블럭(DB2)를 입력함과 동시에 이것을 출력하기 위해서 이용된다.
그러나, 출력개시는 1개의 2워드 RGB 화소 데이터를 격납하기 위해서 필요로 하는 기간에 대응하는 Δt의 기간만큼 늦어진다. 이 때문에,블럭(DB2)에 포함되는 제1의 2워드 RGB 화소 데이터를 어드레스(1)에 입력한 후, 이 2워드 RGB 화소 데이터를 출력할 수 있다.
또한, 메모리(M2)는 제3블럭 기간에 있어서 RGB 화소 데이터 블럭(DB2)를 출력하고, RGB 화소 데이터 블럭(DB3)을 입력하기 위해서 이용된다. 그러나, RGB 화소 데이터 블럭(DB2)을 격납하는 메모리 영역의 범위와 RGB 화소 데이터 블럭(DB3)을 격납하는 메모리 영역의 범위가 1메모리 영역만큼 어긋나 있기 때문에블럭(DB2)에 포함되는 최종 2워드 RGB 화소 데이터를 어드레스(5)의 메모리 영역에서 출력하고,블럭(DB3)에 포함되는 최종 2워드 RGB 화소 데이터는 어드레스(4)의 메모리 영역에 입력할 수 있다.
실제 표시장치에서는, 1수평화소 어레이가 2400개의 화소로 구성되고블럭 드라이버(XT1,XT2,..,XT8)가 각각 300개의 신호선을 구동한다. 이 때문에, 메모리(M1,M2)는 각각 50개의 36비트 몌모리 영역에 추가로 1개의 36비트 메모리 영역을 갖는다. 그러나, 이 표시장치의 동작은 기본적으로 동일하다.
따라서, 메모리(M1,M2)의 메모리 용량이 각각 50워드×36비트이어도, 1수평화소 어레이분의 2워드 RGB 화소 데이터를블럭드라이버(XT1-XT8)에서 처리되는 50개씩의블럭으로 이 메모리(M1,M2)중 하나에 데이터 공급 속도로 입력하고, 연속하는 2블럭씩 메모리(M1,M2)중 2개로부터 데이터 공급 속도의 반정도의 속도로 병렬적으로 출력하여 데이터 공급라인(SDL1, SDL2)에 분배할 수 있다. 즉, 홀수 RGB 화소 데이터 블럭(DB1,DB3,..,DB7) 및 짝수 RGB 화소 데이터 블럭(DB2,DB4,..,DB8)은 각각 홀수블럭드라이버(XT1,XT3,..,XT7)에 접속된 데이터 공급라인(SDL1) 및 짝수블럭드라이버(XT2,XT4,..,XT8)에 접속된 데이터 공급라인(SDL2)에 공급된다. 이것에 의해 RGB 화소 데이터 블럭(DB1,DB2)이블럭드라이버(XT1,XT2)에 의해 병렬적으로 처리되고, RGB 화소 데이터 블럭(DB3,DB4)이블럭드라이버(XT3,XT4)에 의해 병렬적으로 처리되며, RGB 화소 데이터 블럭(DB5,DB6)이블럭드라이버(XT5,XT6)에 의해 병렬적으로 처리되고, RGB 화소 데이터 블럭(DB7,DB8)이블럭드라이버(XT7,XT8)에 의해 병렬적으로 처리된다.
제2실시예에서는 외부에서 순차 공급되는 RGB 데이터가 1화소블럭의 화소수에 대응하는 수마다 화소 데이터 블럭으로 구분되고, 2화소 데이터 블럭이 메모리(M1,M2)에 순차 입력되며, 이 입력중에 메모리(M1,M2)에 격납된 2화소 데이터 블럭이 병렬적으로 출력되며, 이 2화소 데이터 블럭이 데이터 공급라인(SDL1,SDL2)중 대응하는 것에 각각 공급된다. 따라서, 메모리(M1,M2)의 합계 메모리 용량은 1수평화소 어레이만큼 화소 데이터를 모두 격납하기 위해서 필요한 메모리 용량의 1/2보다도 층분히 적게된다. 또한, 이 메모리 용량은 1수평화소 어레이정도의 화소 데이터수 및 화소 데이터의 워드 길이에 크게 의존하지 않는다. 이것은 메모리 용량을 유지하면서 이 데이터수 및 워드 길이를 증대하는 것을 가능하게 한다. 이 결과, 평면패널 표시장치의 제조 가격이 수평화소 어레이의블럭 구동때문에 상승하는 것을 방지할 수 있다.
특히, 이 실시예에 의하면 메모리 영역수를 메모리(M1,M2)의 각각에 있어서 "1"만큼 증대시키지만, 이 대신에 제4도에 도시된 메모리(M3)가 불필요할 수 있다.
또한, 셀렉터(EO), 홀수 메모리(OM) 및 짝수 메모리(EM)는블럭 드라이버(XT1-XT8)의 동작속도를 더 저감하지 않아도 좋은 경우에 생략가능하다. 이 경우 메모리(M1,M2)의 각 메모리 영역은 RGB 화소 데이터를 격납하기 위해서 18비트로 구성된다.

Claims (20)

  1. (2회정정) 복수의 화소가 매트릭스형상으로 배열되어 각 행의 화소가 1수평화소 어레이를 구성하는 표시 패널; 각 수평화소 어레이의 화소를 연속하는 복수의 화소블럭으로 분할하도록 직렬로 나란히 되어 상기 복수의 화소블럭을 각각 구동하는 복수의블럭 구동회로; 상기블럭구동회로가 차례로 접속되는 m개의 데이터 공급라인; 및 외부에서 순차 공급되는 화소 데이터를 m개의 데이터 공급라인에 분배하는 제어수단을 구비하는 평면패널 표시장치에 있어서, 상기 제어수단은 각각 한 영역으로의 입력중에 다른 영역으로부터의 출력이 가능하고, 1블럭의 화소에 대응하는 화소 데이터를 격납하는 복수의 메모리부를 갖고, 상기 메모리부의 합계 메모리 용량이 1수평화소 어레이만큼의 화소 데이터를 모두 격납하기 위한 메모리 용량보다도 적은 데이터 분배회로; 및 외부에서 순차 공급되는 화소데이터를 1화소블럭의 화소수에 대응하는 수 마다에 화소 데이터 블럭으로 구분하고, m개의 화소 데이터 블럭을 상기 m개의 메모리부에 순차 입력하며, 이 입력중에 상기 m개의 메모리부에 격납된 m개의 화소 데이터 블럭을 병렬적으로 출력하고, 상기 m개의 화소 데이터 블럭을 상기 m개의 데이터 공급 라인 중 대응하는 것에 각각 공급하는 제어를 실시하는 제어회로를 포함하는 것을 특징으로 하는 평면패널 표시장치.
  2. 제1항에 있어서, 상기 복수의 메모리부의 합계 메모리 용량은 1수평화소 어레이만큼의 화소 데이터를 모두 격납하기 위한 메모리용량의 절반정도보다 적게 설정되는 것을 특징으로 하는 평면패널 표시장치.
  3. 제1항에 있어서, 상기 m개의 데이터 공급라인은 제1 및 제2데이터 공급라인을 구비하고, 상기블럭 구동회로의 수는 2의 정수배와 동일하게 설정되는 것을 특징으로 하는 평면패널 표시장치.
  4. 제3항에 있어서, 상기 데이터 분배회로는 각각 1화소블럭의 화소수에 대응하는 수의 화소 데이터를 격납하는 것이 가능한 메모리 용량을 갖고 각 화소데이터 블럭을 입력하기 위해서 1개씩 선택되어 연속한 2화소 데이터 블럭을 병렬적으로 출력하기 위해서 2개씩 선택되는 제1, 제2 및 제3메모리부를 갖고, 상기 제어회로는 입력영역과 출력영역을 오버랩시키지 않고 각 화소 데이터 블럭의 전체화소 데이터를 소정기간에 상기 제1, 제2 및 제3메모리부 중 1개에 입력하면서 이 소정 기간의 2배의 기간에 연속한 2화소 데이터를 병렬적으로 상기 제1, 제2 및 제3메모리부 중 2개로부터 출력하는 제어를 실시하는 시컨스 콘트롤러를 갖는 것을 특징으로 하는 평면패널 표시장치.
  5. 제4항에 있어서, 각 화소 데이터는 복수의 색성분의 단계적 변화를 각각 표시하는 칼라 화소 데이터이고, 각블럭 구동회로는 1칼라 화소 데이터에 대응하여 상기 색성분수와 같은 수의 화소를 구동하도록 구성되는 것을 특징으로 하는 평면패널 표시장치.
  6. 제4항에 있어서, 상기 데이터 분배회로는 외부에서 순차 공급되는 화소 데이터를 2개씩 2워드 화소 데이터로 변환하는 변환수단을 갖고, 각 메모리부 각각의 영역은 이 변환수단으로부터 순차 공급되는 2워드 화소 데이터를 격납하기 위해서 1화소 데이터의 비트수의 2배로 설정되는 워드길이를 갖는 것을 특징으로 하는 평면패널 표 시장치.
  7. 제3항에 있어서, 상기 데이터 분배회로는 각각 1화소블럭의 화소수에 대응하는 수보다도 적어도 1만큼의 많은 수의 화소 데이터를 격납하는 것이 가능한 메모리 용량을 갖고 각 화소 데이터 블럭을 입력하기 위해서 1개씩 선택되어 연속한 2화소 데이터 블럭을 병렬적으로 출력하기 위해서 2개 모두 선택되는 제1 및 제2메모리부를 갖고, 상기 제어회로는 입력영역과 출력영역을 오버랩시키지 않고 각 화소 데이터 블럭의 전체화소 데이터를 소정기간에 제1 및 제2메모리부 중 1개에 입력하면서 이 소정기간의 2배의 기간에 연속한 2화소 데이터를 병렬적으로 제1 및 제2메모리부에서 출력하는 제어를 실시하는 시컨스 콘트롤러를 갖는 것을 특징으로 하는 평면패널 표시장치.
  8. 제7항에 있어서, 각 화소 데이터는 복수의 색성분의 단계적 변화를 각각 나타내는 칼라 화소 데이터이고, 각블럭 구동회로는 1칼라 화소 데이터에 대응하여 상기 색성분수와 같은 수의 화소를 구동하도록 구성되는 것을 특징으로 하는 평면패널 표시장치.
  9. 제7항에 있어서, 상기 데이터 분배회로는 외부에서 순차 공급되는 화소 데이터를 2개썩 2워드 화소 데이터에 변환하는 변환수단을 갖고, 각 메모리부 각각의 영역은 이 변환수단에서 순차 공급되는 2워드 화소 데이터를 격납하기 위해서 1화소 데이터의 비트수의 2배로 설정되는 워드길이를 갖는 특징으로 하는 평면패널 표시장치.
  10. (정정) 복수의 화소가 매트릭스형상으로 배열되어 각 행의 화소가 1수평화소 어레이를 구성하는 표시 패널; 각 수평화소 어레이의 화소를 분할하여 얻어지는 제1 및 제2화소블럭을 각각 구동하는 제1 및 제2블럭구동회로; 및 1수평화소 어레이만큼의 화소 데이터를 상기 제1 및 제2구동회로에 분배하는 제어수단을 구비하는 평면패널 표시장치에 있어서, 상기 제어수단은 합계 메모리용량이 1수평화소 어례이만큼의 화소데이터수에 대응하는 메모리용량보다도 적은 복수의 메모리영역을 갖고, 한 영역으로의 입력중에 다른 영역으로부터의 출력이 가능한 메모리수단; 및 순차로 공급되는 화소 데이터를 소정 속도로 이 메모리 수단에 입력하고, 이 입력중에 상기 메모리 수단으로부터 상기 제1 및 제2블럭 구동회로에 분배하도록 화소 데이터를 병렬적으로 출력하고, 이미 출력된 화소 데이터를 격납하는 영역을 입력 가능하게 하도록 상기 메모리 수단의 입력영역 및 출력영역을 소정 패턴으로 선택하는 제어회로를 포함하는 것을 특징으로 하는 평면패널 표시장치.
  11. (정정) 복수의 화소가 매트릭스형상으로 배열되어 각 행의 화소가 1수평화소어레이를 구성하는 표시 패널; 각 수평화소 어레이의 화소를 분할하여 얻어지는 m개의 화소블럭을 각각 구동하는 m개의블럭 구동회로; 및 1수평화소 어레이만큼의 화소 데이터를 상기 m개의블럭 구동회로에 분배하는 제어수단을 구비하는 평면패널 표시장치에 있어서, 상기 제어수단은 합계 메모리용량이 1수평화소 어레이만큼의 화소데이터수에 대응하는 메모리용량보다도 적은 복수의 메모리영역을 갖고, 한 영역으로의 입력중에 다른 영역으로부터의 출력이 가능한 메모리수단; 및 순차로 공급되는 화소 데이터를 이 메모리 수단에 입력하고, 이 입력중에 상기 메모리 수단으로부터 상기 m개의블럭 구동회로에 분배하도록 화소 데이터를 병렬적으로 출력하고, 이미 출력된 화소데이터를 격납하는 영역을 입력 가능하게 하도록 상기 메모리 수단의 입력영역 및 출력영역을 소정 패턴으로 선택하는 제어회로를 포함하는 것을 특징으로 하는 평면패널 표시장치.
  12. (2회정정) 복수의 화소가 매트릭스형상으로 배열되어 각 행의 화소가 1수평화소 어레이를 구성하는 표시 패널; 각 수평화소 어레이의 화소를 연속하는 복수의 화소블럭으로 분할하도록 직렬로 나란히 하여 상기 복수의 화소블럭을 각각 구동하는 복수의블럭 구동회로; 상기블럭 구동회로가 차례로 접속되는 m개의 데이터 공급 라인; 및 외부에서 순차 공급되는 화소 데이터를 상기 m개의 데이터 공급 라인에 분배하는 제어수단을 포함하며, 상기 제어수단은 각각 한 영역으로의 입력중에 다른 영역으로부터의 출력이 가능하고, 1블럭 화소에 대응하는 화소 데이터를 격납하는 복수의 메모리부를 갖고, 이 메모리부의 합계 메모리 용량이 1수평화소 어레이만큼의 화소 데이터를 모두 격납하기 위한 메모리 용량보다도 적은 데이터 분배회로인 평면패널 표시장치의 구동방법에 있어서, 외부에서 순차 공급되는 화소 데이터를 1화소블럭의 화소수에 대응하는 수마다 화소 데이터 블럭으로서 구분하는 제1단계; m개의 화소 데이터 블럭을 상기 m개의 메모리부에 순차 입력하고, 이 입력중에 이 m개의 메모리부에 격납된 m개의 화소 데이터 블럭을 병렬적으로 출력하는 제2단계; 및 이 m개의 화소 데이터 블럭을 상기 m개의 데이터 공급 라인 중 대응하는 것에 각각 공급하는 제3단계를 포함하는 것을 특징으로 하는 평면패널 표시장치의 구동방법.
  13. 제12항에 있어서, 상기 복수의 메모리부의 합계 메모리용량은 1수평화소 어레이만큼의 화소 데이터를 모두 격납하기 위한 메모리용량의 절반보다 작게 설정되는 것을 특징으로 하는 평면패널 표시장치의 구동방법.
  14. 제12항에 있어서, 상기 m개의 데이터 공급 라인은 제1 및 제2데이터 공급라인으로 구성되며, 상기블럭 구동회로의 수는 2의 정수배와 동일하게 설정되는 것을 특징으로 하는 평면패널 표시장치의 구동방법.
  15. 제14항에 있어서, 상기 데이터 분배회로는 각각 1화소블럭의 화소수에 대응하는 수의 화소 데이터를 격납하는 것이 가능한 메모리용량을 갖고 각 화소 데이터 블럭을 입력하기 위해 1개씩 선택되어 연속한 2화소 데이터 블럭을 병렬적으로 출력하기 위해서 2개씩 선택되는 제1, 제2 및 제3메모리부를 가지며, 상기 제2단계는 입력영역과 출력영역을 오버랩시키지 않고 각 화소 데이터 블럭의 전 화소 데이터를 소정기간에 상기 제1, 제2 및 제3메모리부 중 하나에 입력하면서 상기 소정기간의 2배 기간에 연속한 2화소 데이터를 병렬적으로 상기 제1, 제2 및 제3메모리부 중 2개로부터 출력하는 하부 단계를 갖는 것을 특징으로 하는 평면패널 표시장치의 구동방법.
  16. 제15항에 있어서, 각 화소 데이터는 복수의 색성분의 단계적 변화를 각각 나타내는 칼라 화소 데이터이고, 각블럭 구동회로는 1칼라 화소 데이터에 대응하여 상기 색 성분수와 같은 수의 화소를 구동하도록 구성되는 것을 특징으로 하는 평면패널 표시 장치의 구동방법.
  17. 제15항에 있어서, 상기 데이터 분배회로는 외부에서 순차 공급되는 화소 데이터를 2개씩 2워드 화소 데이터로 변환하는 변환수단을 갖고, 각 메모리부의 각각의 영역은 상기 변환수단으로부터 순차 공급되는 2워드 화소데이터를 격납하기 위해서 1화소 데이터의 비트수의 2배로 설정되는 워드 길이를 갖는 것을 특징으로 하는 평면 패널 표시장치의 구동방법.
  18. 제14항에 있어서, 상기 데이터 분배회로는 각각 1화소블럭의 화소수에 대응하는 수보다도 적어도 1만큼의 많은 수의 화소 데이터를 격납하는 것이 가능한 메모리 용량을 갖고 각 화소 데이터 블럭을 입력하기 위해서 1개씩 선택되어 연속한 2화소 데이터 블럭을 병렬적으로 출력하기 위해서 2개 모두 선택되는 제1 및 제2메모리부를 갖고, 상기 제2단계는 입력 영역과 출력 영역을 오버랩시키지 않고 각 화소데이터 블럭의 전화소 데이터를 소정기간에 제1 및 제2메모리부 중 1개에 입력하면서 상기 소정기간의 2배의 기간에 연속한 2화소 데이터를 병렬적으로 제1 및 제2메모리부에서 출력하는 하부 단계를 갖는 것을 특징으로 하는 평면패널 표시장치의 구동방법.
  19. 제18항에 있어서, 각 화소 데이터는 복수의 색성분의 단계적 변화를 각각 나타내는 칼라 화소 데이터이고, 각블럭 구동회로는 1칼라 화소 데이터에 대응하여 상기 색성분수와 같은 수의 화소를 구동하도록 구성되는 것을 특징으로 하는 평면패널 표시장치의 구동방법.
  20. 제18항에 있어서, 상기 데이터 분배회로는 외부에서 순차 공급되는 화소 데이터를 2개씩 2워드 화소 데이터로 변환하는 변환수단을 갖고, 각 메모리부 각각의 영역은 이 변환수단으로부터 순차 공급되는 2워드 화소데이터를 격납하기 위해서 1화소 데이터의 비트수의 2배로 설정되는 워드 길이를 갖는 것을 특징으로 하는 평면패널 표시장치의 구동방법.
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