KR100596594B1

KR100596594B1 - 전기적 제어 가능 소자 어레이의 어드레싱

Info

Publication number: KR100596594B1
Application number: KR1019997008721A
Authority: KR
Inventors: 엔드류피터 아이트켄; 케네스그레이엄 페이터슨
Original assignee: 휴렛-팩커드 컴퍼니(델라웨어주법인)
Priority date: 1997-03-27
Filing date: 1998-03-26
Publication date: 2006-07-06
Also published as: EP0970461A1; CN1316444C; KR20010005653A; JP2001517322A; DE69820238T2; WO1998044481A1; EP0970461B1; DE69820238D1; CN1251677A; US6850212B1

Abstract

전기적으로 제어 가능한 소자의 어레이의 전극 구조물은 각각 전기적으로 제어 가능한 소자의 각 선을 따라 연장되어 있는 일반적으로 평행한 전극의 열과, 구동 신호를 수신하기 위한 구동기 선(20(1-6))의 열을 포함한다. 각 전극은 각 임피던스(26)를 통해 각각 복수의 구동기 선에 접속되어 있다. 각 전극은 구동기 선들 중 적어도 세 개의 선에 접속되어 있다. 부가적이거나 대안적으로, 구동기 선은 전극에 접속되어 있어 구동기 선은 (a) 각 그룹이 일반적으로 동일한 개수의 구동기 선을 가지며 (b) 각 전극이 그룹들 중 하나 내의 구동기 선들 중 적어도 하나와 상기 그룹들 중 다른 그룹 내의 구동기 선들 중 적어도 하나에 접속되어 있는 임의의 그룹 쌍의 구동기 선들로 분리될 수 없다. 이는 구동기 개수에 대한 전극의 개수의 비율을 증가시킨다. 디코더(24)와 결합된 임피던스는 디코더에 공급된 각 전극 어드레스 값에 응답하여 어느 구동기 선이 자극되는지를 결정할 때 복수단의 처리를 실행하도록 구성되는 디코딩 시스템을 제공한다. 이것은 임피던스의 네트워크 형태가 생성되게 하고, 또한 디코더가 각 어드레스 값에 응답하여 어느 구동기 선이 자극되는지를 신속히 연산할 수 있게 한다. 또한, 전극의 그룹이 동시에 어드레스될 수 있도록 여러 해상도가 제공될 수 있다. 본 발명은 예를 들어, 액정 디스플레이, 메모리 소자의 어레이 및 광센서와 같은 센서 어레이에 적용할 수 있다.

구동기 선, 컬럼 전극, 로우 전극, 디코더, 활성화 패턴, 컬럼 구동기, 로우 구동기

Description

전기적 제어 가능 소자 어레이의 어드레싱{ADDRESSING ARRAYS OF ELECTRICALLY-CONTROLLABLE ELEMENTS}

본 발명은 전기적 제어 가능 소자 어레이의 어드레싱에 관한 것이다.

더욱 특히, 본 발명은 제1 및 제2 형태에서, 각각 전기적 제어 가능 소자의 각 선을 따라 연장되어 있는 통상 평행한 전극의 열, 및 구동 신호를 수신하고 이를 전극에 공급하는 구동기 선의 열을 포함하는 전기적 제어 가능 소자의 어레이의 전극 구조물에 관한 것이다. 또한, 본 발명의 제3 형태는 전극이 서로 교차되어 있는 제1 및 제2 전극 구조물 및 상기 제1 구조물의 전극 각각과 상기 제2 구조물의 전극 각각의 것의 교차 부분에 각각 배치된 전기적 제어 가능 소자의 어레이를 포함하는, 전기적 제어 가능 어레이 디바이스에 관한 것이다. 전기적 제어 가능 소자에는, 예를 들어 제1 및 제2 전극 배열의 전극 사이에 끼워진 재료층의 각 부분이 제공될 수 있다. 전기적 제어 가능 소자는 복수의 안정 상태를 가지며, 이들은 예를 들어 쌍안정 강자성 액정 재료로 형성될 수 있으며, 이 때 디바이스는 액정 디스플레이 패널을 형성한다.

이 전극 배열은 공지되어 있으며, 이런 전극 배열 쌍을 갖는 종래의 강자성 액정 디스플레이 패널을 도 1에 도시하고 있다. 디스플레이 패널(10)은 강자성 액정 재료층이 사이에 끼워진 하부 및 상부 유리 시트(12, 14)를 포함한다. 이 시트(12, 14) 중 적어도 하나는 평면 편광 필터로서 작용하거나, 편광층이 부착되어 있다. 하부 시트(12)의 상측 면은 좌-우 방향으로 연장되어 배향된 로우 전극(16)의 열로 형성되며, 상부 시트(14)의 하측면은 상-하 방향으로 연장되어 배향된 전극(18)의 열로 형성되어 있다. 전극은 투명하며 예를 들어 인듐-주석-산화물(ITO)로 형성되어 있다. 액정 재료와 접촉하는 표면은 액정 재료의 분자와 정렬되도록 처리된다. 로우 전극(16)과 컬럼 전극(18)의 각 교차점에서의 액정 재료 부분은 디스플레이의 각 화소를 제공한다. 강자성 액정 재료는, 각 교차점에서, 임계 레벨 V_T+ 보다 더 큰 값을 갖는 전위차가 각 교차점에서 전극(16, 18) 사이에 충분한 시간 동안 인가되면, 이 재료는 제1 상태로 변화되고 (이 상태에 이미 있지 않는 경우), 임계 레벨 V_T-를 초과한 값을 갖는 전계가 전극(16, 18) 사이에 충분한 시간 동안 인가되면, 이 재료는 제2 상태로 변화되도록 (이 상태에 이미 있지 않는 경우) 되어 있다. 광이 온된 액정의 편광 효과는 제1 및 제2 상태에서 서로 다르며, 시트(12, 14)의 편광 효과와의 조합으로 화소가 이들 상태중 하나에서 블랙으로 보이게 하고, 다른 상태에서는 투명(이하, "화이트"로 언급)하게 보이게 한다.

로우 전극(16)은 각각 로우 구동기(20)의 각 출력에 접속되며, 컬럼 전극(18)은 각각 컬럼 구동기(22)의 각 출력에 접속된다. 로우 및 컬럼 구동기(20, 22)는 마이크로프로세서와 같은 컨트롤러(24)에 의해 제어된다. 로우 및 컬럼 구동기(20, 22)는 각각 각 전극(16, 18)에 전압을 인가하도록 동작하여, 디스플레이 패널(10) 상에 화상을 형성하도록 화소가 필요한 상태로 변환되게 하고 필요하다면 화상을 변경시킨다. 여러 구동 기구는 관련 기술에 공지되어 있다. 예를 들어, 하나의 기구로는, 전압 V_C1이 컬럼 구동기(22)에 의해 모든 컬럼 전극(18)에 공급되고, 전압 V_R1이 순차적으로 로우 구동기(20)에 의해 각 로우 전극(16)에 공급되어 (여기에서 V_C1-V_R1<V_T-) 디스플레이(10)를 로우 마다 화이트로 클리어하는 것이다. 이 때, 전압 V_R2가 순차적으로 로우 구동기(20)에 의해 로우 전극(16)에 공급되고, 이 전압이 특정 로우 전극에 인가되고 있는 동안에, 전압 V_C2가 컬럼 구동기(20)에 의해 하나 이상의 선택된 컬럼 전극(18)에 공급되어 (여기에서, V_C2-C_R2>V_T+) 로우 전극(16)과 각 선택된 컬럼 전극(18)의 교차부에서의 화소가 다시 블랙으로 기록되게 한다. 다른 기구로는, 전체 디스플레이를 화이트로 클리어한 다음에 선택된 화소를 블랙으로 기록하는 대신에, 로우를 순차적으로 어드레스하여 선택된 로우에서의 모든 화소를 화이트로 클리어하고 그 후 바로 그 로우에서 선택된 화소를 블랙으로 기록한다. 이 기구의 변형으로서, 로우를 순차적으로 어드레싱하는 대신에, 이들을 필요에 따라 어드레스한다. 다른 변형으로는, 화소의 전체 로우를 화이트로 클리어한 다음에 선택된 화소를 블랙으로 기록하는 것이 아니라, 블랙에서 화이트로 변형되는 화소를 화이트로 기록하고, 화이트에서 블랙으로 변형되는 화소를 블랙으로 기록한다.

사이즈와 해상도가 계속 증가하는 (로우 및 컬럼 전극 피치를 감소하는) 액정 디스플레이 패널의 제조에 대한 필요성이 대두되고 있다. 도 1에서 나타낸 구 조에서는, 로우 및 컬럼 구동기(20, 22)가 실리콘에 제조되고, 글래스 시트(12, 14) 상에서 구동기(20, 22) 및 전극(16, 18) 사이에 적당한 상호 접속부를 제공하는 데에 문제가 있다. 사이즈 및 해상도가 증가함에 따라, 이 상호 접속부 문제가 또한 증가하는데, 이는 상호 접속부가 개수에서 더 많아지고 더 가깝게 위치되어 있기 때문이라고 이해된다.

이 문제를 해결하기 위해서, 본 발명의 제1 및 제2 형태는 특히 각 전극이 저항기와 같은 각 임피던스를 거쳐 복수의 구동기 선에 접속되어 있는 전극 구조물에 관한 것이다. 이런 구조물은 첨부한 도면의 도 2에서 나타내며 이하 간단하게 설명하는 구동 기구를 설명하는 특허 번호 US-A-5034736으로부터 공지되어 있다.

도 2에서는 두 개의 로우 구동기(20L, 20R)가 있는데, 이들 각각은 세 개의 출력부(1, 2, 3, 및 4, 5, 6)를 갖는다. 좌측 로우 구동기(20L)의 출력부(2)는 각 저항기(26)에 의해 로우 전극(2, 5, 8)의 좌측 단부에 접속되어 있다. 좌측 로우 구동기(20L)의 출력부(3)는 로우 전극(3, 6, 9)의 좌측 단부에 각 저항기(26)에 의해 접속되어 있다. 우측 로우 구동기(20R)의 출력부(4)는 로우 전극(1, 5, 9)의 우측 단부에 각 저항기(26)에 의해 접속되어 있다. 우측 로우 구동기(20R)의 출력부(5)는 로우 전극(2, 6, 7)의 우측 단부에 각 저항기(26)에 의해 접속되어 있다. 우측 로우 구동기(20R)의 출력부(6)는 각 저항기(26)에 의해 로우 전극(3, 4, 8)의 우측 단부에 접속되어 있다. 또한, 두 개의 컬럼 구동기(22T, 22B)가 있는데, 이들 각각은 세 개의 출력부(1, 2, 3 및 4, 5, 6)를 갖는다. 상부 컬럼 구동기(22T)는 좌측 로우 구동기(20L)와 로우 전극(16)의 좌측 단부와의 접속과 유사한 방식으 로 각 저항기(26)에 의해 컬럼 전극(18)의 상측 단부에 접속되어 있다. 또한, 하부 컬럼 구동기(22B)는 우측 로우 구동기(20R)과 로우 전극(16)의 우측 단부와의 접속과 유사한 방식으로 각 저항기(26)에 의해 컬럼 전극(18)의 하측 단부에 접속되어 있다.

US-A-5034736에 나타낸 예에서는, 모든 저항기(26)는 동일한 값으로 되어 있고, 구동기(20L, 20R, 22T, 22B)는 이들의 출력 전압을 특정 레벨로 설정할 수 있으며, 액정 재료는 특정한 정 및 부의 임계 전압 V_T-, V_T+를 갖는다. 따라서 특정 전극(16, 18)의 대향 단부에서 저항기(26)에 인가된 전압이 동일한 경우, 그 전극의 전압은 인가된 전압과 동일하게 된다고 이해될 것이다. 그러나, 특정 전극(16, 18)의 저항기(26)에 인가된 전압이 다른 경우, 전극의 전압은 인가 전압의 평균이 된다. 따라서 임계 전압 V_T-, V_T+를 초과하는 전압이 로우와 컬럼 전극의 선택된 교차부 양단에 인가되므로, 그 교차부에서의 액정 재료의 상태를, 어느 다른 교차부에서 전압을 임계 전압 V_T-, V_T+를 초과하여 인가하지 않고 변경시킬 수 있도록 전극을 구동할 수 있다. 이에 의한 장점은 구동기(22L, 20R, 22T, 22B)로부터의 출력의 필요한 전체 개수, 이에 따라 구동기(22L, 2OR, 22T, 22B)와 디스플레이 패널(10) 사이의 상호 접속부의 전체 개수는 18개 (도 1의 경우)에서 12개(도 2의 경우)로 감소된다는 데에 있다.

US-A-503476은 도 2에서 나타낸 구성이 (임의 수의 출력부로) 구동기에 의해 활성화될 수 있는 컬럼 전극의 최대 개수와 로우 전극의 최대 개수를 나타낸다. 이 명세서에는, 또한 접속부는 구동기가 구동기의 출력부 개수의 제곱과 동일한 개수의 전극의 취급을 가능하게 함이 개시되어 있으며 (즉, 세 개의 출력에 대해 9개의 전극), 이는 하나의 구동기 포트가 오직 하나의 전극에 할당되어 있는 도 1의 종래 기술의 회로에서 구동기에 의해 취급될 수 있는 전극 보다 더 많은 개수이다. 물론, 전극의 다른 단부에서의 구동기의 출력을 고려하면, US-A-5034736에 의해 가정된 전극에 대해 전극의 최대 개수 N와 구동기 출력의 개수 n의 관계는 N=n²가 아니라 N=n²/4이다.

종래 기술은 언뜻 보면 정확하게 보이지만, 사실상 부정확하며 교차부 감소에 대해 불필요한 제한을 가하고 있다.

본 발명의 제1 형태의 전극 구조는, 구동기 선이 전극에 접속되어 있어 구동기 선이 (a) 각 그룹이 일반적으로 동일한 수의 구동기 선을 가지며 (b) 각 전극은 그룹들 중 한 그룹 내의 구동기 선들중 적어도 하나와 그룹들 중 다른 그룹 내의 구동기 선들 중 적어도 하나에 접속되어 있는 임의 그룹쌍의 구동기 선으로 분할될 수가 없는 데에 특징이 있다.

다르게 설명하면, 본 발명의 제1 형태의 전극 구조는, 구동기 선이 전극에 접속되어 있어 구동기 선들 중 하나의 구동기 선으로부터 임피던스중 적어도 몇 개와 다른 구동기 선들 중 적어도 몇 개를 거쳐 다시 상기 하나의 구동기 선으로 이어지는 적어도 하나의 밀폐 회로가 있게 되고, 이 밀폐 회로는 홀수개의 전극에 대한 임피던스를 포함한다.

예를 들어, 본 발명의 전 전위를 이용하지 않지만 US-A-5034736의 종래 기술와 같이, 화소 또는 메모리 소자의 상태의 설정 및 무설정 간에 동일한 정도의 판별을 제공하는 본 발명의 예에서, 본 발명의 형태는 최대 개수 N의 전극과 각 전극에 대한 개수 n의 구동기 출력 간의 관계를 N=n²/4가 아니라 N=n.(n-1)/2이 가능하게 하므로, n=1 및 n=2인 하찮은 경우을 제외한 모든 경우 더 커진다. 따라서, 도 2의 디스플레이 패널의 로우 전극(16)이 본 발명의 기술을 이용하면 6개가 아닌 5개의 구동기 출력부에 의해 구동될 수 있다. N=9인 경우 필요한 구동기 출력부의 (16과 2/3) %의 감소가 적은 것으로 보이지만, 상당한 것이다. 더 큰 N의 값에 대해서는, 이 증가가 더욱 현저해진다. 모노크롬 디스플레이의 원하는 높이가 말하자면 210㎜이고 해상도가 300dpi(전극 피치 85㎛)인 실제의 경우에는, 필요한 수의 로우 전극이 N=2480일 수 있다. US-A-5034736를 적용하면, 로우 구동기 출력의 필요한 개수는 n=100인 반면, 본 발명의 제1 형태에 의하면, 로우 구동기 출력의 필요한 개수는 n=71이고, 이는 29%의 감소이다. (N의 로우 전극이 매우 큰 경우, 종래 기술에 대해 오직 이것만을 개선한 것으로 하면, 최대 감소는 100-50√2%이고, 이는 약 29.29%임을 나타낸다.)

US-A-5034736은 또한 각 전극이 두 개의 단자, "전면 단자" 및 "후면 단자"를 갖고, 여기에 각 두 개의 저항기가 접속되어 있는 것이 필수적이라고 개시되어 있으며, US-A-5034736에 개재된 모든 예에서 이들 두 단자가 각 전극의 대향 단부에 있다.

본 발명의 제2 형태의 전극 구조물은 각 전극이 구동기 선들 중 적어도 새개, 예를 들어 구동기 선들 중 셋, 넷, 다섯, 여섯, 일곱, 여덟, 아홉개 이상에 접속되어 있는 데에 특징이 있다.

이 특징에 의하면, 각 전극에의 접속부가 개별적으로 만들어질 필요가 없으며, 그 두 개의 단부에서 개수 n의 구동기 선에 대한 개수 N의 전극의 비율이 상당히 증가될 수 있다는 것을 인식할 수 있을 것이다. 예를 들어, 도 2가 각 로우 전극이 6개의 구동기 출력부중 다른 세 개에 접속되도록 변형되는 경우, 전극의 개수는 N=9에서 N=20으로 증가될 수 있다. 더 일반적으로 말하면, 각 전극에 대한 세 개의 접속부에 대해서는, 구동될 수 있는 전극의 개수 N은 N=n.(n-1).(n-2)/6에 의해 개수 n의 구동기 선의 세제곱에 관한 것이므로, n과 N의 값이 커질수록 이 장범은 더욱 현저하게 된다. 예를 들어, 2480개의 전극을 구동하기 위해서, US-A-5034736에 개시된 구조물의 경우 100개의 구동기 선에 비해, 상술한 바와 같이 전극 당 세 개의 접속부를 사용하면 26개의 구동기 선을 필요로 하는데, 이는 구동기 선이 74% 감소하는 것이다. 전극 당 더 많은 개수의 접속부에 대해서는, 구동기 선의 개수에 대한 전극의 개수의 비율 N/n의 증가의 장점은 적어도 N의 값이 더 커질수록 더욱 현저해진다.

각 전극을 2보다 큰 개수 c의 구동기 선에 접속함으로써 야기되는 부수적인 문제는 전극의 특정 교차 점의 선택과 비선택 간의 판별이 더욱 최저한이 된다는 것이다. 예를 들어, 클리어-화이트 상태와 선택적 화이트-블랙 상태를 갖는 어드레싱 기구에서는, 화이트-블랙 상태 동안 컬럼 전극에 대해 각 구동기 선에 제공된 전압이 선택적으로 0V 및 +V_D이고, 로우 전극에 대해 각 구동기 선에 의해 제공된 전압이 선택적으로 -1/4V_D 및 +3/4V_D이면, 도 2의 구조(c=2의 경우)에서는 이 상태 동안 교차 점에 인가될 수 있는 전압은 5/4V_D, 3/4V_D, 1/4V_D, -1/4V_D 및 -3/4V_D이다. 액정의 임계 전압 V_T+, V_T-가 동일한 크기(V_T+ = -V_T-)로 되어 있다고 가정하면, 적당한 동작을 위해 이들은 관계 5/4V_D>V_T+>3/4V_D를 만족하는 것이 바람직하다. 다시 말해, 임계 전압에 대해 허용 오차 ±1/4V_D가 있다. 그러나, 각 전극에 접속된 개수 c의 구동기 선이 c=3으로 증가된 경우, 그리고 컬럼 전극에 대해 화이트-블랙 상태 동안 각 구동기 선에 의해 제공된 전압은 선택적으로 0V 및 +V_D이고, 로우의 전극에 대해 각 구동기 선에 의해 제공된 전압이 -1/6V_D 및 +5/6V_D이면, 화이트-블랙 상태 동안 교차 점에 인가된 전압은 7/6V_D, 5/6V_D, 1/2V_D, 1/6V_D, -1/6V_D, -1/2V_D 및 -5/6V_D이다. 적당한 동작을 위해서, 임계 전압은 관계 7/6V_D > V_T+ > 5/6V_D를 만족하는 것이 바람직하고, 이는 임계 전압에 대해 더욱 작은 허용 오차 ±1/6V_D을 준다. 이 부수적인 문제는 각 전극이 접속되어 있는 개수 c의 구동기 선이 증가함에 따라 상쇄되게 된다.

이 문제의 처리를 돕기 위해서, 본 발명의 바람직한 형태에서는, 임의 쌍의 전극에 대해서, 이들 전극이 공통으로 접속되어 있는 개수 v의 구동기 선은 각 전극이 접속되어 있는 개수 c의 구동기 선 보다 적어도 두 개 작게 되어 있다. 예를 들어, c가 4로 선택되고 v가 2로 선태되면, 이 구조물은 도 2의 구조와 동일한 정도의 "크로스토크"(v/c)를 제공할 수 있다. 이런 제한을 v에 가하게 되면 N/n의 비율의 감소가 야기되지만, US-A-5034736에서의 것 보다 더 큰 N/n의 비율을 제공할 수 있다. 실재, 예를 들어 c=4이고 v=2(v/c=1/2)인 경우, c=2, v=1이고, 따라서 v/c=1/2인 종래 기술에 비하여 더 큰 N 값에 대해서 더 개선이 이루어진다.

본 발명의 두 형태에서는, 간략하게 하기 위해 전극이 각각 동일한 개수 c의 구동기 선에 접속되어 있는 것이 바람직하다. 또한, 소형화를 위해서, 전극이 구동기 선과 접속되는 최소한의 위치에서는, 구동기 선이 서로 평행하며 전극에 대해 직각으로 배향되며/되거나 전극과 구동기 선이 공통 기판 상에 배치되는 것이 바람직하다.

본 발명의 제1 및/또는 제2 형태의 전극 구조물이 본 발명의 제3 형태에 따른 메모리 및/또는 디스플레이 소자의 제1 전극 구조물로서 사용되면, 제2 전극 구조물은 종래의 방법으로 구동될 수 있거나, 본 발명의 제1 및/또는 제2 형태에 따라서 제2 전극 구조물 부분을 형성할 수 있다.

상술한 전극 구조물은 디코더 시스템을 가질 수 있다. 더욱 특히, 디코더 시스템은: 복수의 어드레스 값중 임의의 것을 나타내는 어드레스 신호를 수신하기 위한 어드레스 입력부; 복수의 중간 노드 (예를 들어, 상술한 구동기 선); 어드레스 신호에 응답하여 각 어드레스 값에 대해 중간 노드의 각 결합을 자극하도록 구성된 디코더; 및 복수의 출력부 (예를 들어, 상술한 전극에 대한 접속부)를 포함하고, 각 출력부는 각 그룹의 중간 노드에 응답하여 이 출력에 가해지는 자극이 디코 더에 의해 각 그룹의 각 중간 노드에 가해진 자극에 좌우되도록 한다.

US-A-5034736에서도 이 디코딩 시스템은 공지되어 있다. 이 경우, 디코더는 그 동작에 대해서 ROM에 저장된 룩-업 테이블에 좌우된다.

본 발명의 제4 형태는 전극 구조와 디코더 시스템을 제조하는 방법에 관한 것으로, 복수의 어드레스 값들 중 임의의 값을 나타내는 어드레스 신호에 응답하여 각 어드레스 값에 대해 중간 노드의 각 결합을 자극하도록 구조된 디코더를 제공하는 단계; 복수의 출력부를 제공하는 단계; 각 출력부에 대해 그 출력부가 응답하는 중간 노드의 각 그룹을 판별하는 단계; 및 각 출력이 각 판별된 그룹의 중간 노드에 응답하게 하여 그 출력에 인가된 자극이 디코더에 의해 각 그룹의 중간 노드 각각에 인가된 자극에 좌우되도록 하는 단계를 포함한다.

더 적은 수 n의 중간 노드에 대해 더 큰 개수 N의 출력부와, 작은 비율의 v/c의 특성이 필요함에 따라 중간 노드에 출력부를 접속하는 구성을 구하는 것은 실재 어렵다. 결합적 검색이 사용될 수 있지만, 주의 깊은 활용을 필요로 하며, 극히 큰 검색 공간 때문에, 개수 n의 중간 노드가 증가함에 따라 연산 시간 면에서 비효율적이 된다. 다행히도, 이런 긴 검색은 디코딩 시스템의 디자인시 필요로 할 뿐이며, 발생된 해상도는 후속의 실행을 위해 룩-업 테이블에 저장될 수 있다. 그러나, 룩-업 테이블의 필요는 비용이 많이 들며, 룩-업 테이블(또는 대형 룩-업 테이블)의 필요를 제거하는 방법이 바람직하다.

본 발명의 제4 형태 및 본 발명의 제1 내지 제3 형태의 실시예는 어드레스 값과 중간 노드 자극 패턴 간의 맵핑과 이에 따라 중간 노드와 출력 간의 맵핑을 생성하기 위한 특정의 수학적 추정 방법을 구할 수 있으며, 이러한 추정 방법이 특정한 파라미터의 선택이 적용되어 특정 구성을 취득할 수 있다는 실현으로부터 전개된다. 구해진 이런 추정 방법의 예는 아핀 기하학 (affine geometries), 사영 기하학 (projective geometries), 연쇄 (concatenation), 및 디퍼런스 족 (difference family)에 기초한 것을 포함한다. 룩-업 테이블로부터 값이나 한 세트의 값을 구하는 데에 사용되는 이들 추정 방법은 한 단계의 처리 보다는 복수 단계의 처리를 이용한다.

따라서, 본 발명의 제4 형태의 방법은: 디코더에 의해 실행되는 복수 단계의 처리를 판정하는 단계; 중간 노드 중 어느 것이 각 어드레스 값에 응답하여 자극되는지의 판정시 상기 판정된 복수 단계의 처리를 실행하는 디코더를 구성하는 단계; 및 출력이 응답하는 중간 노드 그룹의 판정 단계시 상기 판정된 복수 단계의 처리를 사용하는 단계를 포함하는 데에 특징이 있다.

또한, 본 발명의 제1 내지 제3 형태의 구조물의 실시예에서, 디코더는 각 어드레스 값에 응답하여 중간 노드들 중 어느 노드가 자극되는지를 판정할 때 복수 단계의 처리를 실행하도록 구성되는 바람직하다.

따라서, 다음 설명으로부터 이해될 수 있는 바와 같이, 수천개의 전극을 갖는 디스플레이의 경우 상당한 크기로 되어 있는 하나의 룩-업 테이블을 이용하기 보다는, 비교적 간단한 하드-와이어 회로 또는 비교적 간단한 프로그램을 실행하는 컴퓨터를 이용할 수 있다.

본 명세서의 내용 중에서, "복수 단계의 처리"란 용어는 처리중 적어도 하나 의 단계의 결과가 처리 중 적어도 하나의 다른 단계에 적용되는 처리를 포함하는 것을 의미한다. 예를 들어, 이하 상세히 설명되는 본 발명의 일 실시예에서, 프로세스 입력의 성분은 네 쌍의 제1 단계 소자 (룩-업 테이블이나 로직 어레이 가능)에 공급되고; 제1 단계 소자의 출력이 네 쌍의 제2 단계 소자 (또한 룩-업 테이블이나 로직 어레이 가능)에 공급되고; 제2 단계 소자의 출력과 처리 입력의 성분이 제 쌍의 제3 단계 소자 (또한 룩-업 테이블 로직 어레이 가능)에 공급되고; 제3 단계 소자의 출력은 디코더 출력을 제공하기 위해서 네 개의 2⁶-64 디코딩 소자에 공급된다. 더욱 일반적으로, 복수 단계의 처리는 몇 층의 기본 소자 (룩-업 테이블, 게이트 및 산술 소자 등)에 의해 실행되는 처리를 포함하는데, 여기에서 이 층들 중 적어도 하나의 출력이 후속 층에 공급된다. 본 발명의 다른 실시예에서는, 대응하는 처리 단계가 프로그램된 컴퓨터에 의해 실행된다. 이 명세서의 내용에서, "복수 단계 처리"란 용어는 예를 들어 단순한 로직 게이트 (AND 또는 OR 게이트 등), 단순한 산술 유닛 (가산기 또는 승산기 등), 또는 룩-업 테이블에 의해 실행되는 처리를 포함하지 않는다. 또한, 서로 독립적으로 실행되는 복수의 처리는 본 명세서를 위해 복수 단계의 처리를 구성하지 않는다.

본 구성은 복수의 해상도 값들 중 임의의 것을 나타내는 해상도 신호를 수신하기 위한 해상도 입력부, 및 해상도 신호에 응답하여 해상도 신호가 제1 값을 가질 때, 각 어드레스 값에 응답하여 자극된 중간 노드들의 결합이 제1 개수의 출력이 자극되게 하거나, 소정의 임계치를 넘어 자극되게 하고; 해상도 신호가 제2 값 을 가질 때, 각 어드레스 값에 응답하여 자극된 중간 노드들의 결합이 제1 개수보다 큰 제2 개수의 출력의 그룹이 자극되게 하거나 임계치를 넘어 자극되게 하도록 하는 디코더를 포함한다.

따라서, 디코더가 디스플레이로 사용되는 경우, 복수의 디스플레이 선을 동시에 자극할 수 있으며, 본 명세서에서는 이러한 특성을 "다중 선 어드레싱"으로 언급한다. 더구나, 원하는 디스플레이 선 각각에 가해진 자극은 특정 임계치 이상인 반면, 나머지 디스플레이 선 각각에 인가된 자극은 하측 임계치 이하이다.

디코더는 해상도 신호에 응답하여 해상도 신호가 적어도 하나의 다른 값을 가질 때, 각 어드레스 값에 응답하여 자극된 중간 노드들의 결합으로 하나 또는 각 그룹의 다른 개수의 출력이 자극되게 하거나 임계치를 넘어 자극되게 하고, 각 다른 여러 개수는 제1 개수나 제2 개수 보다 더 큰 것이 바람직하다. 하나의 접근 방법으로서, 다른 여러 개수가 제2 개수의 정수배일 수 있으며, 이 경우 해상도 신호가 상기 하나의 다른 값을 가질 때의 각 그룹은 해상도 신호가 상기 제2 값을 가질 때 소정 개수의 그룹의 합인 것이 바람직하다. 다르게, 다른 여러 개수는 제1 개수의 정수배일 수 있다. 해상도 신호가 상기 제2 값을 가질 때 각 어드레스 값에 응답하여 자극되는 출력은 물리적으로 서로 인접하여 그룹화되어 있는 구성인 것이 바람직하다. 따라서, 디스플레이의 경우, 디스플레이의 선들의 블럭을 동시에 자극하는 것이 가능하고, 블럭 자극은 계층적으로 구성될 수 있다.

본 발명의 특정 실시예는 첨부 도면을 참조하여 예시로서 설명될 것이다.

도 1은 액정 디스플레이 패널의 종래 구동 기구를 나타내는 도면이다.

도 2는 US-A-5034736에 설명된 액정 디스플레이 패널의 구동 기구를 나타내는 도면이다.

도 3은 본 발명의 제1 형태에 따른 전극 구조의 실시예를 이용한 액정 디스플레이 패널을 나타내는 도면이다.

도 4는 본 발명의 제2 형태에 따른 전극 구조의 실시예를 이용하는 액정 디스플레이 패널을 나타내는 도면이다.

도 5는 저항기를 형성할 수 있는 한 방법을 설명하는 도 3 및 도 4의 디스플레이 패널의 일부를 확대하여 나타낸 평면도이다.

도 6은 저항기를 형성할 수 있는 다른 방법을 설명하는 디스플레이 패널의 확대 단면도이다.

도 7 내지 도 9는 본 발명의 제1 및 제2 형태에 따른 전극 구조의 실시예를 이용한 액정 디스플레이 패널을 나타낸 도면이다.

도 10은 상술된 전극 구조에 사용될 수 있는 디코더의 일 실시예의 블럭도이다.

도 11은 개수 N의 디스플레이 선과 개수 n의 구동기 선 간의 비교를 설명하는 그래프이다.

도 12는 도 10의 디코더의 변형을 설명하는 블럭도이다.

도 13은 디코더의 다른 실시예의 블럭도이다.

도 14는 디코더의 다른 실시예의 블럭도이다.

도 15는 도 14의 디코더의 회로 형성부를 더욱 상세하게 나타낸 도면이다.

도 16 및 도 17은 도 15의 회로의 일부를 더욱 상세하게 나타낸 도면이다.

도 18은 도 14의 회로의 일부를 더욱 상세하게 나타낸 도면이다.

도 19는 도 18의 회로의 일부를 더욱 상세하게 나타낸 도면이다.

아래 설명되는 본 발명의 실시예는 도 1 및 도 2를 참조하여 이미 설명된 기술을 이용한다.

도 3의 실시예에서, 컬럼 전극(18)은 도 1과 관련하여 상술한 것과 유사하게 컬럼 구동기(22)에 접속되어 있으며 이에 의해 구동된다. 상부의 9개의 로우 전극(16)은 도 2와 과련하여 상술된 것과 동일한 접속식 방식으로, 로우 구동기(20L, 20R)에 접속되어 있다. 그러나, 10에서 15로 번호가 매겨지는 부가의 6개의 로우 전극이 제공되어 있다. 10에서 12로 번호가 매겨지는 로우 전극은 저항기(26) 쌍에 의해 로우 구동기(20L)의 다른 순열의 출력부(1, 2, 3)에 접속되고, 13 내지 15로 번호가 매겨지는 로우 전극은 저항기(26)의 쌍에 의해 로우 구동기(20R)의 다른 순열의 출력(4, 5, 6)에 접속된다. 따라서 본 발명의 이 실시예는 US-A-5034736에서 각 전극이 두 로우 구동기(20L, 20R)에 접속되어야만 하는 제한을 제거하며, 따라서 로우 전극이 어떤 다른 구동기 출력도 필요로 하지 않고 제공될 수 있게 한다.

도 4의 실시예에서, 컬럼 전극(18)은 다시 도 1을 참조하여 상술된 것과 동일한 방식으로 컬럼 구동기(22)에 접속되며 이에 의해 구동된다. 1에서 9로 번호 가 매겨지는 상측의 9개의 로우 전극(16)은 도 2와 관련하여 상술된 것과 동일한 접속식 방식으로 로우 구동기(20L)에 접속되어 있다. 1내지 9로 번호가 매겨지는 상측의 9개의 로우 전극(16)은 로우 구동기(20R)에 접속되지만, 이들 전극 각각은 각 쌍의 저항기(26)에 의해 로우 구동기(20R)의 다른 순열의 출력부(4, 5, 6)에 접속되어 있다. 도 4의 실시예는 10에서 18로 번호가 매겨지는 다른 9개의 로우 전극(16)을 가지며, 이것은 도 2와 관련하여 상술된 것과 동일한 접속식 방식으로 로우 구동기(20R)에 접속되어 있다. 이들 로우 전극은 로우 구동기(20L)에 접속되어 있지만, 각각은 각 쌍의 저항기(26)에 의해 로우 구동기(20L)의 다른 순열의 출력부(1, 2, 3)에 접속되어 있다. 따라서 본 발명의 본 실시예는 로우 구동기(20L, 20R)에 대해 오직 두 개의 접속부를 가지며, 도 3의 실시예에서는, 다른 로우 전극이 다른 구동기 출력을 필요로 하지 않으면서 제공될 수 있게 한다.

상술된 바와 같이, 전극(16, 18)은 인듐-주석-산화물(ITO)로 형성될 수 있다. 저항기(26)는 전극 재료 중 얇은 부분으로 제공될 수 있다. 예를 들어, 도 5는 도 3에서 10으로 번호가 매겨지는 로우 전극(16)의 좌측 단부를 나타내며, 이것은 두 개의 저항기(26)에 의해 좌측 로우 구동기(20L)의 구동기 선(1, 2)에 접속되어 있다. 전극(16)과 저항기(26)는 유리 기판 상에 ITO를 퇴적하여 형성되며, 저항기(26)에는 전극의 폭 보다 상당히 좁으며 나선형 경로를 따르는 ITO 부분이 제공되고, 필요한 저항은 ITO의 저항도로 제공된다. 다른 구성으로서, ITO는 내에 갭을 가지며 유리 기판 상에 퇴적될 수 있으며, 고 저항도의 다른 재료가 갭 위에 퇴적되어 갭을 브리지하며 저항기(26)를 제공할 수 있게 한다.

또 다른 구성으로는, 도 6에서 나타낸 바와 같이, 구동기(20L)의 구동기 선(1, 2, 3) (또는 구동기(20R)의 구동기 선(4, 5, 6))의 재료가 유리 기판(28) 상에 퇴적된다. 다음에, 절연층(30)이 구동기 선 위에 퇴적된 다음에, 전극(16)이 이 구조물 상에 퇴적되어 구동기 선을 교차한다. 전극(16)이 구동기 선에 접속되는 위치에서, 바이어(32)가 전극(16), 절연층(30) 및 구동기 선을 통해 형성된다. 다음에 전기적 저항 재료이 바이어(32)에 퇴적되어 전극과 구동기 선을 상호 접속하는 적당한 값의 저항기(26)을 형성한다. 따라서 둘 이상의 구동기 선에 접속되는 전극의 경우, 도 7에서 나타낸 바와 같이 접속부가 전극의 길이 방향축과 정렬될 수 있으며, 여기에서 작은 십자 표시는 도 6와 관련하여 설명된 유형의 저항성 접속부를 나타낸다.

도 6의 구조의 한 변형으로서, 바이어가 구동기 선을 관통하지 않고, 저항성 물질을 구동기 선의 상부에 퇴적시킨다. 다른 대체물이나 변형물로서, 전극이 퇴적되기 전에 바이어를 형성하고, 저항성 물질을 바이어 내에 퇴적하여 절연층 위에서 약간 돌출되게 한 다음에; 절연층과 저항성 물질 위에 전극을 퇴적시킨다.

도 7의 실시예에서, 로우 전극 구동기는 1에서 6으로 번호가 매겨지는 6개의 구동기 선을 갖는 하나의 유닛(20)으로서 나타나 있다. 또한, 로우 전극(16)에의 모든 접속부는 전극의 좌측 단부에서 만들어지며, 저항기(26)는 도 6과 관련하여 상술된 유형으로 되어 있다. 로우 구동기 선은 도 4의 실시예와 동일한 접속식 방식으로 1에서 18로 번호 매겨진 18개의 로우 전극에 접속되어 있다. 그러나, 두 개의 다른 로우 전극(19, 20)을 제공하는데, 19로 번호가 매겨지는 전극은 로우 구동기(20)의 구동기(1, 2, 및 3)에 저항기(26)를 거쳐 접속되어 있고, 20으로 번호가 매겨지는 전극은 로우 구동기의 구동기 선(4, 5, 및 6)에 저항기(26)를 거쳐 접속되어 있다. 따라서 본 발명의 실시예는 도 3 및 도 4와 관련하여 상술된 US-A-5034736의 제한을 제거함으로써, 더욱 많은 로우 전극(16)이 다른 구동기 출력을 필요로 하지 않고 제공될 수 있게 한다.

도 4 및 도 7에서 나타낸 본 발명의 실시예는 각 로우 전극에의 접속부가 세 개, 즉 c=3 제조되어 있다. 도입부에서 설명된 바와 같이, 이것은 액정 재료의 임계 전압의 허용 오차에 대해 더욱 제한을 가한다. 이 문제를 고려할 때 오버랩 v로 정의되는 중요한 파라미터는, 어느 쌍의 전극에 대해서나, 이들 전극이 공통으로 접속되는 구동기 선의 최대 개수이다. 다른 중요한 파라미터는 전극 구조의 크로스토크에 관련한 비율 v/c이다. 도 1의 종래 기술에서는, 오버랩이 없으므므로 v/c=0이다. 도 2의 종래 기술과 도 3의 실시예에서는, c=2, v=1, 및 v/c=1/2이고, 이는 크로스토크가 문제가 될 수 있음을 의미하지만, 현재의 재료 및 제조 기술로는 심각한 문제가 되지 않는다. 도 4 및 도 7의 실시예에서는, c=3, v=2, 및 v/c=2/3이고, 이는 크로스토크가 더욱 문제가 되는 것을 의미하고, 더욱 품질이 좋은 재료와 더욱 정밀한 제조 기술을 필요로 한다. 크로스토크 비율 v/c를 감소시키기 위해서, 전극와 구동기 선의 접속부의 모든 가능한 순열을 이용하지 않음으로써 v를 감소시킬 수 있다. 본 발명의 제조시 실행되는 검색으로부터 나온 흥미로운 점은, 동일한 크로스토크 비율 v/c에 대해서, 더 큰 v와 c의 경우를 제외하고, 필요한 구동기 선의 개수 n에 대한 가능한 N 개수의 전극의 비율은 특히 N이 큰 값 일 수록 증가한다는 것이다.

도 8은 c=4, v=1, 및 v/c=1/4, 즉 도 2의 종래 기술과 도 3의 실시예와 크로스토크 비율이 절반인, 본 발명의 실시예를 나타낸다. 도 8에서 나타낸 바와 같이, 로우 구동기(20)는 14개의 구동기 선을 구동하고, 구동기 선들 중 네 개의 구동기 선의 결합에 각각 접속되어 있는 9개의 로우 전극(16)이 있다. 이들 접속부의 결합은 어떤 전극(16)의 쌍도 하나 이상의 구동기 선을 공통으로 갖지 않도록 되어 있다.

상술한 바와 같이, 이 특성에 의한 장점은 개수 N의 전극이 클 때 더 배가되게 되고, 이 장점은 도 8로부터는 특히 명백하지가 않는데, 이 도 8은 이용 가능 공간 때문에, 오직 9개의 전극이 있는 경우를 나타낸다. 그러나, 이 특성의 장점은 다른 경우 구동기 선과 로우 전극 사이에 가능한 접속 구조를 설명하는 다음 표 1로부터 명백하게 된다. 이 경우 구동기 선의 개수 n은 16이고, 각 전극에 대한 접속부의 개수 c는 4이고, 두 개의 전극은 둘 이상의 접속부를 공통으로 갖고(v=2), 따라서 v/c=1/2인데, 이는 도 2의 종래 기술과 동일한 크로스토크 비율이다. 다음 표 1에서 나타낸 바와 같이, 전극의 가능한 개수 N은 140이고, 따라서 비율 N/n=8.75이다. 비교로서, US-A-5034736에 개시된 것을 보면, 16개의 로우 구동기 선이 오직 64개의 로우 전극만을 구동하므로, 동일한 크로스토크 값 v/c=1/2인 경우 비율 N/n=4를 제공한다.

표 1은 각 전극의 활성화 패턴의 리스트로 생각할 수 있으며, 임의의 전극의 활성화 패턴은 (적어도 임계 전압을 제공함으로써) 전극을 활성하는 데에 필요한 c 구동기 선 접속부의 결합이 된다.

비교로서, 다음 표 2는 (a) c=2, v=1이고 따라서 v/c=1/2인 US-A-5034736의 개시를 따른 구조(도 2 참조), (b) c=3, v=2 따라서 v/c=2/3인 본 발명의 실시예(도 7 참조), 및 (c) c=4, v=2이고 이에 따라 v/c=1/2인 본 발명의 실시예 (n=16인 표 1의 경우 참조)의 경우에서는, 여러 개수 n의 구동기 선에 대해 가능한 개수 N 의 전극의 예를 제공한다.

구동기 선의 개수 "n"	전극의 개수 "N"
	US-A-5034736 c=2, v=1, v/c=1/2	본 발명의 실시예
	US-A-5034736 c=2, v=1, v/c=1/2	c=3, v=2, v/c=2/3	c=4, v=2, v/c=1/2
4	4	3	1
8	16	56	14
16	64	560	140
32	256	4960	1240
64	1024	41664	10416

(표 2에 주어진 값 n이 2의 제곱이지만, n을 2의 제곱으로만 제한하고 있지는 않다)

알 수 있는 바와 같이, 본 발명의 실시예는 v/c가 1/2인 경우에도, (구동기 선의 개수가 작지 않는 한) 더욱 많은 개수 N의 전극이 사용될 수 있게 한다.

도 3 내지 도 8을 참조하여 상술된 실시예에서, 본 발명은 로우 전극(16)에 적용된다. 본 발명은 대안적으로 또는 부가적으로(도 9에서 나타낸 바와 같이) 컬럼 전극(18)에 적용될 수 있음이 이해될 것이다. 특히, 높이 보다 더 큰 폭을 갖는 디스플레이의 경우에, 본 발명은 컬럼 전극(18)에 적용될 때 대부분 더욱 큰 장점을 제공할 수 있다. 또한, 본 발명은, 컬럼 전극이 적색, 녹색 및 청색의 부 화소를 구동하도록 순차적으로 배열되어 있는 컬러 디스플레이인 경우, 컬럼 전극에 적용될 때 큰 장점을 제공할 수 있다. 본 발명이 로우 전극 및 컬럼 전극에 적용되는 경우, 로우 및 컬럼 전극의 결합된 크로스토크를 액정 재료의 임계치 허용 오차에 관련하여 고려할 필요가 있다.

도 3, 4 및 7 내지 9와 관련하여 설명된 본 발명의 실시예에서, 본 발명이 적용된 구동기 선은 디스플레이의 에지에서 서로 통상 평행하며 각 전극에 통상 직각으로 연장되어 있다. 특히 다수의 전극을 갖는 디스플레이의 경우에는, 구동기 선이 소형으로 구성되게 할 수 있다. 또한, 구동기 선과 전극 간의 접속이 구동기 선; 절연층; 및 전극으로 포함하는 세 층 구조를 이용하여 제조될 수 있고, 이 전극은 바이어에 의해 필요한 위치에서 구동기 선에 접속되어 있다.

본 발명의 상기 실시예는 예시로서만 설명된 것으로, 설명된 본 발명의 실시예에 대해 많은 변형 및 개선을 행할 수 있음이 이해될 것이다.

예를 들어, 본 발명은 강자성 액정 재료 보다는 쌍안정 또는 다안정 액정 재료를 사용하는 디스플레이에도 적용할 수 있으며, 비안정 액정 재료를 사용하는 디스플레이도 적용할 수 있다. 본 발명은 또한 디스플레이 기능을 갖지 않는 메모리 어레이 및 광 센서와 같은 센서 어레이에도 적용할 수 있다.

상술한 본 발명의 실시예에서, 메모리 소자의 상태는 DC 전계의 인가에 의해 영향을 받는다. AC 구동되는 디스플레이나 메모리 어레이의 경우, 저항기는 커패시터와 같은, 다른 수동 전압 강하 소자나 임피던스로 대체될 수 있다.

상술한 실시예는 이차원 어레이를 이용하지만, 본 발명은 일차원 어레이(예를 들어 프린트 바아) 및 삼 이상의 차원을 갖는 어레이에도 적용할 수 있다.

상술한 실시예에서, 구동기(20, 20L, 20R, 22)는 디코더로 작용하고, 저항기(26)의 네트워크 구성과 결합된 구동기(20, 20L, 20R, 22)는 디코딩 시스템을 형성한다. 디코더는 입력 또는 어드레스 값으로부터 그 어드레스 값에 응답하여 자극되는 구동기 선의 결합에의 1 대 1 맵핑을 제공한다. 이를 행하기 위해서, 도 10에서 나타낸 바와 같이, 또한 US-A-5034736에서 기재된 바와 같이, 룩-업 테이블(40)을 사용할 수 있다. 도 10에서 나타낸 실시예에서, 룩-업 테이블(42)은 활성화되는 256개의 로우 또는 컬럼 전극들 중 하나의 버스(42) 상에서 8비트 어드레스를 수신하고, 이에 응답하여 64 구동기 선들(44)의 네 개의 각 결합을 활성화한다. 도 10에서는 나타내지는 않았지만, 각 전극(16)(또는 18)은 네 개의 저항기(26)에 의해 구동기 선들(44)의 네개의 각 결합에 접속되고, 이 구조는 파라미터 c=4 및 v=1을 갖는다.

작은 n과 큰 c/v에 대해 N이 큰 필요 특성을 갖는 (표 1에서 나타낸 것과 같은) 활성화 패턴을 구하기란 실재 어렵다. 유용한 큰 이진 패턴의 세트를 구하기 위한 공간이 방대하고, 특수 기술이 합리적인 연산 시간으로 결과를 생성하도록 사용되어야 한다. 그러나, 활성화 패턴의 세트가 일단 구해지면, (후술하는 바와 같이) 룩-업 테이블 또는 간단한 연산만을 사용하여 디코더에서 이용될 수 있다.

이 필요한 특성을 갖는 활성화 패턴의 세트를 구하기 위해 두 개의 기본적 접근이 고안되었다. 첫번째가 결합적 검색이다. 두번째는 활성화 패턴의 특성과 일정 가중 코드 사이에서 개발된 접속에 근거한다.

결합적 검색은 특정 유형의 해답에 제한되지 않는다는 특성을 가지며; 활성 비트의 값과 오버랩의 값을 갖는 해답을 검색할 수 있으며, 최상의 가능성에 합리적으로 근접한 결과를 취득할 수 있다. 파라미터 n=22, c=4, v=1을 갖는 활성화 패턴의 경우에 대한 예로서, 부루트-포스(brute-force) 검색이 사용되어 N=31인 활성화 패턴의 세트를 취득하고, 여기에서 N은 n 보다 크다. 이 경우, 이론적으로, N의 최대 가능한 값은 37임을 나타내고 있다: A.E.Brouwer, J.B.Shearer, N.J.A.Sloane and W.D.Smith, "A New Table of Constant Weight Codes:, IEEE Transactions on Information Theory, IT-36(1990), 1334-1380 참조.

따라서 이러한 검색으로 최상의 가능성에 합리적으로 근접한 결과를 생성할 수 있음을 나타내고 있다. 실재, n과 N의 값은 이보다 더 클 수 있으며 (예를 들어, N은 몇천일 수 있음), n에 관련한 N의 증대 때문에, 취득된 상호접속부의 감소 정도가 이 예에서보다 더욱 좋아진다. 그러나, 이 검색은 활성 비트의 수와 오버랩 비트가 커짐에 따라 더욱 어려워지는데, 이는 검색 공간이 또한 증대되며 사실상 중간 값의 n에 대해서 매우 커지기 때문이다. 이 문제는 실질적으로 고해상도의 디스플레이 적용시의 예에 필요로 하는 비교적 다수 n의 구동기 선에 대해 심해진다 (여기에서 N은 n이 N 보다 매우 작게 필요한 경우에도 수천임). 적당한 시간에 검색이 결과를 생성하도록 하는 데에는 특수 평가가 보통 필요하다. 그러나, 현재의 컴퓨터 장치로 수 백 까지의 n에 대해서는 해답을 구하기 위해 검색을 효과적으로 사용할 수 있다.

다행히도, 활성화 패턴을 디자인할 때 긴 검색이 필요하고, 디코더 접속을 구성하고 뒤이어 활성화 패턴을 생성하기 위해서는, 후속의 실행을 위해 최종 해답을 저장하여 사용할 수 있다. 이들은 구동기 칩 내에 위치될 수 있는 룩-업 테이블(40)에 저장될 수 있고, 대안적으로 특정 디자인에 따라서 시스템 메모리에 위치될 수 있다. 테이블은 또한 적당한 데이타 압축 기법을 이용하여 더 작게 만들어질 수 있다. 그러나, 룩-업 테이블의 필요성은 최종 시스템에 여분의 비용이 들어 가는 것을 의미하므로, 대규모의 룩-업 테이블(40)의 필요성을 제거할 수 있는 방법이 바람직하다.

결합적 검색 기술에서의 다른 단점은 다중 선 어드레싱과 같은 특별한 특성을 갖는 해답을 효율적으로 구하는 데에 어려움이 있다는 것이다. 이들 특성은 이하 더욱 상세히 설명한다.

활성화 패턴을 생성하는 두번째 방법은 검색 보다는 직접 구성되게 하는 것으로, 필요한 특성을 처리하는 활성화 패턴의 세트들 사이에서 조사되는 접속과 일정 가중 코드로서 코딩-이론 문헌에 공지된 것에 기초하고 있다. 파라미터(n, d, c)를 갖는 일정 가중 코드는 길이 n인 이진 워드(코드워드로 불림)의 세트로서, 각 워드는 정확하게 c개의 1들을 포함하고, 각 쌍의 워드는 적어도 d의 해밍(Hamming) 거리를 갖는다. 이진 워드 쌍의 해밍 거리는 간단히 위치의 번호로서, 여기에서 이들은 서로 다른데, 즉 하나의 워드는 1을 갖고 다른 것은 0을 갖는다.

일정 가중 코드는 코딩 이론에서 기본적으로 중요하며 이 때문에 많은 주의가 기울여지는데, 상기한 Brouwer et al, F. J. MacWilliams, and N.J.A.Sloane, "The Theory of Error-corrcting Codes(6번째 편집), "North-Halland, Amsterdam, 1993을 참조하면 된다.

필요한 특성으로 이들 코드와 활성화 패턴의 세트 간의 정밀한 대응 관계는 다음과 같다: 로우 전극 마다 c 접속과 c-d/2와 동일한 최대 크로스트크 v를 갖는 N 길이의 n개의 활성화 패턴의 세트가 존재하는 경우와 이 경우에만, N 코드워드를 갖는 파라미터(n, d, c)를 갖는 일정 가중 코드가 존재하게 된다. 이들 코드워드 는 구동기 선으로부터 전극에의 접속을 특정화하는 데에 사용된다. 따라서, 각 코드워드는 다음의 방법으로 로우 전극에 대한 활성화 패턴을 발생시킨다. 코드워드의 i번째 위치에 1이 있으면, 전극과 i번째 구동기 선 간에 접속이 만들어지고, 그렇지 않으면 접속되지 않는다. 이런 방법으로, 각 로우 전극이 c 구동기 선에 접속되고, 어느 쌍의 전극이라도 최대한 v=c-d/2개의 공통 접속된 구동기 선을 갖게 된다.

이 대응 관계는 기존의 일정 가중 코드의 이론이 이 구성에 적용되게 하고 활성화 패턴의 세트의 평가와 부가의 장점을 갖는 유용한 새로운 결과가 유도되게 한다.

이런 접근법의 성공은 (활성화 패턴의 세트가 구성되는 파라미터의 범위에 관련하여) 유동성이 있으며 (파라미터 N과 비교하여 작은 활성화 패턴 길이 n을 갖는 세트를 생성하는 데에 관련하여) 효율적인 방법을 구하는 데에 달려 있다. 도 11은 c=6 및 v=2의 경우에 대해 구성적이며 결합적인 방법에 의해 구해진 N 대 n의 해답을 비교한다. 몇개의 적당한 구성적 해답만이 이들 파라미터에 대해 구해지며, N/n의 최종 값은 이 경우 부르트-포스 해답의 것과 유사하다. 또한, 도 11에서는 S.M.Johnson, "Upper Bounds for Constant Weight Error Correcting Codes", Descrete Mathematics. Vol.3(1972), 109-124에서 기재되어 있는 바와 같이 N의 값에 대한 이론적 상한을 나타내고 있다.

활성화 패턴의 세트를 생성하는 구성적 방법을 사용하게 되면 몇가지 특성을 갖는 세트를 생산할 수 있는데, 이는 검색 기술에 의해 구해진 해답 보다 더욱 장 점을 준다. 이런 특성을 성취하는 데에는 특정 구성 방법의 수학적으로 새로운 정교한 분석을 필요로 하고, 이런 분석시 중요한 단계는 (a) 활성화 패턴과 전극 수 간의 고정된 대응 관계 및 (b) 이런 수가 제시될 때 대응하는 활성화 패턴을 생성하는 방법을 취득하는 것이다. 이 방법 및 대응 관계는 특정 코드 구성에 특징적이다.

제1 장점은 활성화 패턴이 ROM에 저장되어 있지 않고 필요에 따라 신속히 생성될 수 있기 때문에 완전한 룩-업 테이블을 사용할 필요성을 제거할 수 있다. 이 방법은 매우 빠르며, 메모리 유효하며 하드웨어의 실행에 적당할 수 있다.

코드의 수학적 구조의 긴밀한 분석으로 밝혀진 제2 장점은, 하나 이상의 전극이 하나의 활성화 패턴으로부터 일정 시간에 구동되는 경우 잘 선택된 대응 관계가 다중 선 어드레싱을 가능하게 할 수 있다는 것이다. 더욱 특히, 다중 선 어드레싱은 하드웨어에서 또는 프로그램된 컴퓨터에 의해 효율적으로 실행될 수 있으며, 활성화 패턴은 신속히 성취된다. 더욱이, 대응 관계의 선택은 때로 다중 선 어드레싱 모드의 계층을 가능하게 하고, 여기에서 디스플레이 공간은 신속히 취득되는 활성화 패턴에 의해 개별적으로 어드레스될 수 있는 점점 더 미세한 부분으로 분할된다.

일정 가중 코드 (및 활성화 패턴의 대응 세트)를 취득하기 위한 세 가지 구성 방법을 이하 상세히 설명한다. 간단하기 위해서, 이 자료를 수학적 언어로 나타내고, 독자는 코딩 이론 및 유한 필드의 산술 분야에 숙련된 수학자의 충고를 구하거나, 다음의 설명을 해석하는 데에 있어 관련 문헌을 참조하길 원할 것이다. 이 세 개의 구성은 유한 기하학, 디퍼런스 족 및 코드의 연관으로부터 구한다.

이런 유형의 어드레싱 기구는 유한 기하학에 기초하여 개발되었다: 하나의 유형은 "아핀 기하학(affine geometry)"에 근거한 것이고, 다른 유형은 "사영 기하학"에 근거한 것이다. 다음 표 3은 실재 관심있는 파라미터를 갖는 다수의 기하학 어드레싱 기구의 파라미터를 제시하며, "AG"는 아핀 기하학을 나타내고 "PG"는 사영 기하학을 나타낸다.

c	v	c/v	n	N	기하학
3 3 3 3 3 3 3 3 3 3	1 1 1 1 1 1 1 1 1 1	3 3 3 3 3 3 3 3 3 3	12 24 27 48 81 96 192 243 384 768	16 64 81 256 729 1024 4096 6561 16384 65536	PG(3, 2) PG(4, 2) AG(3, 3) PG(5, 2) AG(4, 3) PG(6, 2) PG(7, 2) AG(5, 3) PG(8, 2) PG(9, 2)
4 4 4 4 4 4 4	1 1 1 1 1 1 1	4 4 4 4 4 4 4	36 64 108 256 324 972 1024	81 256 729 4096 6561 59049 65536	PG(3, 3) AG(3, 4) PG(4, 3) AG(4, 4) PG(5, 3) PG(6, 3) AG(5, 4)
5 5 5 5 5	1 1 1 1 1	5 5 5 5 5	80 125 320 625 1280	256 625 4096 15625 65536	PG(3, 4) AG(3, 5) PG(4, 4) AG(4, 5) PG(5, 4)
6 6	1 1	6 6	150 750	625 15625	PG(3, 5) PG(4, 5)
7	1	7	343	2401	AG(3, 7)
8 8	1 1	8 8	392 512	2401 4096	PG(3, 7) AG(3, 8)

아핀 기구 (상기 표에서 AG(d,q)로 붙혀짐)에 대해 취득될 수 있는 특정 파라미터는: n=q^d, c=1, v=1 및 N=q^2d-2; 및 사영 기구 (상기 표에서 PG(d, q)로 붙혀짐)에 대해서는: n=q^d+q^d-1, c=q+1, v=1 및 N=q^2d-2이고, 여기에서 d는 정의 정수이고, q는 프라임의 제곱이다. 이들 둘 다는 동일한 값 n, c 및 v을 갖는 최적의 어드레싱 기구에 대해 가능한 것의 1-(1/q)인 N 대 n의 비율을 갖는 점에서 매우 효율적이다. N 대 n의 비율은 대충 q^d-2이므로, d가 증가함에 따라 급속히 증가한다.

이들 기구의 둘 다는 기하학 특성에 직접 관련되는 특별한 특성을 갖는다. 아핀에 관련한 이것과 이들의 결과에 대해 이하 설명하고, 매우 유사한 리마크가 또한 사영의 경우에도 적용된다. 우리 주변의 실재 3차원 공간을 고려하면, 직선을 포함하여 무한개의 점으로 구성되는 것으로 가정할 수 있으며, 두 개의 선은 공간의 정확히 한 점에서 만나거나 만나지 않는 특성을 갖는다. 따라서 어느 두 개의 선은 최대한 한 점에서 만난다. 이것이 유클리드 기하학이다. 물론 한 선은 이것이 포함하는 점들로 구성된 것으로 생각될 수 있다. 삼차원 공간은 또한 평면으로 불리는 더욱 고차원인 선의 변수를 포함한다. 평면은 평행선의 세트 또는 이것이 포함하는 점들로 이루어진다고 생각할 수 있다. 유클리드에 따르면, 선은 평면에 완전히 포함되거나, 하나의 점에서 만나거나, 평행하다. 선과 평면의 점들은 간단한 식으로 설명될 수 있다.

구성 및 코드를 얻기 위해서, 이 공간의 점들과 구동기 선 간에 먼저 대응 관계나 맵핑을 선택해야 하고, 두번째로 이 공간의 선들과 디스플레이 선 간의 대응 관계를 선택해야 한다. 제2 대응 관계를 이용하여, 디스플레이 선을 구할 수 있고, 공간 내의 대응하는 선의 방정식을 구할 수 있고, 이 방정식은 이 선에 대한 점의 세트를 연산하는 데에 사용될 수 있으며, 다음에 제1 대응 관계를 이용하여 이 점의 세트에 대응하는 구동기 선의 세트를 구할 수 있다. 디스플레이 선의 활성화 패턴은, 구동기 선의 적당한 세트의 패턴이 활성화되도록 형성될 수 있다. 이 디스플레이 선에 대한 임피던스 네트워크 구성은 적당한 세트의 구동기 선을 전극에 접속한다. 공간 내의 두 선이 최대한 한 점에서 만나기 때문에, 두 개의 활성화 패턴이 최대한 한 위치에서 중첩될 수 있다. 따라서, 필요한 크로스토크 특성을 갖는 활성화 패턴의 세트를 취득할 수 있다.

실재 사용되는 기하학은 실공간의 것은 아니지만, 이것의 수학적 추상을 아핀 및 사영 기하학으로 부른다. 이들은 두 가지 기본적 방법에서 실공간과 다르다: 공간은 유한, 즉 유한개의 점들과 선들을 포함하고 있으며; 더 고차원의 공간이 사용되다는 것이다. 실재로, 상술한 파라미터 d는 사용된 실제 차원이다. 그러나, 이들 기하학은 예상되는 방법으로 점, 선, 면 등이 교차하는 동일한 기본적 특성을 갖는다. 수학적 편의를 위해서는, 선 상의 점들의 개수는은 q (아핀의 경우) 또는 q+1 (사영의 경우)인 공간에서 작업하는 것이 좋다 (여기에서, q는 프라임 수의 제곱임). 따라서, 최종 활성화 패턴(공간의 선에 대응함)은 q 또는 q+1개의 활성 위치를 갖게 된다. 이들 유한 공간은 (일반적으로) 점 보다 더 많은 선을 가지므로, N 대 n의 비율이 놓다.

가장 중요한 것은 공간의 점들과 구동기 선 사이 및 공간의 선과 전극 선 사이의 대응 관계(또는 맵)의 선택이며; 이들 대응 관계를 주의깊게 선택함으로써, 특정 디스플레이 선에 필요한 활성화 패턴을 연산하는 효율적인 방법을 개발할 수 있다. 이들 방법은 이 문제를 적당한 유한 기하학에서 선 상의 점들을 연산하는 문제에 맵화한다. 이들은 매우 효율적이며 하드웨어 실행 또는 프로그램된 컴퓨터 실행에 적당하다. 본 명세서에서 아핀 기하학에 기초한 방법의 상세 설명을 이하 기술한다.

선이 최대한 하나의 점에서 면과 만나거나 완전히 포함된다고 가정하면, 면의 점들에 대응하는 모든 구동기 선이 활성화된 경우, 선택된 면을 구성하는 유한 공간의 선들의 세트에 대응하는 구동기 선의 세트가 활성화된다. 더구나, 활성화되지 않는 디스플레이 선은 활성화된 구동기 선들 중 최대한 하나를 가지게 되므로, 나머지 크로스토크는 이전보다 더 길지가 않다. 이것은 면 내에 포함되지 않는 선이 최대한 하나의 점에서 그 면과 만나는 사실에서 결과된다. 따라서, 많은 디스플레이 선은 다른 디스플레이 선과 부딪히지 않고 상당한 정도 까지 동시에 활성화될 수 있다. 오직 면과 동작하는 것이 아니고, 공간의 차원을 이용하여 각 0≤c<d의 경우 보통 (d-c) 차원의 물체와 동작할 수 있다. 이것은 여러 다른 크기를 갖는 디스플레이 선의 세트가 어드레스될 수 있게 한다. 크로스토크에 대해 동일한 한계가 여전히 적용되게 된다. 유한 공간과 구동기 및 디스플레이 선 간의 맵을 더욱 주의 깊게 선택함으로써, 특정한 면 (및 더 고차원의 구조)이 적당한 크기의 디스플레이의 연속부에 대응하는 것으로 할 수 있다. 더구나, 이러한 영역을 어드레스하기 위해 활성화를 필요로 하는 구동기 선의 세트는 비교적 간단한 구조를 가지며 신속히 연산될 수 있다.

요약하면, 0≤c<d인 각 c에 대해서, 효율적인 방법은 q^2d-2c-2의 연속적인 디스플레이 선의 세트를 어드레싱하기 위한 효율적인 방법이 개발되었다 (즉, 모든 디스플레이 선의 1/q^2c의 비율). 따라서, 디스플레이는 q^2c 세그먼트로 분할될 수 있으며, 각 세그먼트는 다른 세그먼트에 대해서 최소한의 크로스토크로 효율적으로 어드레스될 수 있다. 활성화가 필요한 q^d-c-1 구동기 선은 연산하기 쉽다. 또한, 활성화되지 않는 디스플레이 선에 대해 크로스토크를 증가시키고서라도, 유사한 기법을 이용하면 중간 크기의 영역을 활성화기가 쉽다. 따라서, 계층적 구조로 스크린의 세그먼트를 어드레싱하는 매우 간단한 방법을 d 레벨의 해상도로 제공할 수 있다.

아핀 기하학에 기초한 방법의 상세 사항을 이하 설명한다. 독자는 유한 필드와 이들의 산술 및 수학적 기법에 익숙할 것으로 생각된다.

이하에서, F_q는 q 요소를 갖는 유한 필드를 나타내며, Z_q는 정수의 세트{0, 1,...,q-1}를 나타낸다. φ가 F_q에 대한 Z_q의 맵이고 γ가 Z_q에 대한 F _q으로부터의 맵으로 한다. 먼저, 두 개의 맵, Φ과 Γ을 정의한다. D는 0≤D<q^2d-2인 정수로 디스플레이 선의 개수를 나타낸다.

D=D_2d-3q^2d-3 + D_2d-4q^2d-4 + .. + D₁q + D₀, 여기에서 0≤D_i<q

이므로 (D₀, D₁, ..., D_2d-3)은 D를 베이스-q로 나타낸 것이다.

Φ(D) = (x, y)

여기에서

x=(0, Φ(D_2d-3), Φ(D_2d-5), .., Φ(D₁)) 및

y=(1, Φ(D_2d-4), Φ(D_2d-6), .., Φ(D₀))

여기에서, 0과 1은 F_q의 적당한 요소를 나타낸다.

두번째 맵 Γ은 0≤A<q^d인 정수 A에 대해 F_q에 대한 길이 d의 벡터를 맵화하여, 구동기 선을 나타낸다. x=(x₀, x₁, ..., x_d-1)를 하고 여기에서 x _i∈F_q이다.

Γ(x)=γ(x₀)q^d-1 + γ(x_l)q^d-2 + .. +γ(x_d-1)

구동기 선과 디스플레이 선의 접속을 0≤D<q^2d-2인 각 정수 D에 대해 이하 특정한다.

● 연산(x, y) = Φ(D);

● F_q 산술을 이용하여 각 μ∈F_q에 대해 벡터 z_μ=μx+(1-μ)y를 연산 (이 단계는 먼저 벡터 z=(x-y)를 다음에 벡터 (μz+y)를 연산하여 더욱 효율적으로 실행됨); 및

● Γ(z_μ)로 번호가 매겨지는, μ∈Fq, q 구동기 선을 디스플레이 선 번호 D에 접속한다.

이들 연산은 어드레싱 시스템이 제작될 때 딱 한번 행해야 한다. 시스템이 사용중일 때에는, 특정 디스플레이 선 D에 대해 활성화되는 구동기 선을 연산하기 위해서, 다음의 단계를 실행한다:

● 연산(x, y) =Φ(D)

● F_q 산술을 이용하여 각 μ∈F_q에 대해 벡터 z_μ=μx+(1-μ)y를 연산; 및

● Γ(z_μ)로 번호가 매겨지는, μ∈F_q, q 구동기 선을 활성화한다.

상기 동작들 중 어느것이라도 실행하는 데에 필요한 연산은 q=2^t이거나 q가 프라임일 때 특히 간단하다. 상기 기재에서, 쌍(x, y)은 F_q에 대한 차원 d의 아핀 기하학 AG(d, q)의 선을 정의하고; 이것은 점 x과 y을 통과하는 기하학의 유일한 선이 된다. 벡터 z_μ은, μ∈F_q, 이 선 상의 점들을 나타낸다.

특정 예로서, q=4=2² 및 d=3으로 한다. F₄의 요소는 길이 2의 이진 벡터로 나타낸다: 00, 01, 10, 11. 이 표시에서, 필드 요소의 부가는 벡터의 성분 XOR으로 취득되는 한편, 곱셈은 다음 표 4에서 특정화된 바와 같다.

	10	01	11
00	00	00	00
10	10	01	11
01	01	11	10
11	11	10	01

따라서 q^d=64 구동기 선과 q^2d-2=256 구동기 선이 있다. Φ을 맵 Φ(0)=11, Φ(1)=10, Φ(2)=01, Φ(3)=11이라고 하고 γ=Φ^-1로 한다. 따라서, Φ(a₀+2a₁)=a₀a₁∈F₄ 및 γ((a₀a₁))=a₀+2_a1이다. 구동기 선(114)에 대해 활성화되어야 하는 구동기 선을 연산하기 위해서, 베이스-4로 하면,

114 = 1×4³+ 3×4² + 0×4¹ + 2×4⁰

따라서 Φ(114) = (x, y) 여기에서:

x=(0, Φ(1), Φ(0)) = (00, 10, 00); 및

y=(0, Φ(3), Φ(2)) = (10, 11, 01)

이 때:

z₀₀ = 00x + 10y = (10, 11, 01);

z₁₀ = 10x + 00y = (00, 10, 00);

z₀₁ = 01x + 11y = (11, 00, 10); 및

z₁₁ = 11x + 01y = (01, 01, 11)

따라서, 어드레스 Γ(z_μ)를 연산하게 되면:

Γ(z₀₀) = 1×16 + 3×4 + 2 = 30;

Γ(z₁₀) = 0×16 + 1×4 + 0 = 4;

Γ(z₀₁) = 3×16 + 0×4 + 1 = 49; 및

Γ(z₁₁) = 2×16 + 2×4 + 3 = 43

따라서, 구동기 선(4, 30, 43 및 49)을 구동기 선(114)에 접속할 필요가 있고, 디스플레이 선(114)을 활성화하는 작업시에는 상기 연산을 실행할 필요가 있다. 이들 연산들은 하드웨어의 실행에 적합하다.

디스플레이의 일부를 활성하기 위한 효율적인 공정을 제공한다. 0≤c<d로 가정하고,

D_2d-3q^2d-3 + D_2d-4q^2d-4 + .. + D_2d-(2c+1)q^2d-(2c+1) + D_2d-(2c+2)q^2d-(2c+2) + j

로 번호가 매겨지는 q^2d-(2c+2)개의 연속적인 디스플레이 선의 세트를 활성화하는 것이 바람직하다.

여기에서 D_2d-3, .., D_2d-(2c+2)은 고정되고 0≤j<q^2d-(2c+2)은 임의적이다. 이것은 모든 디스플레이 선의 1/q^2c인 비율이다. 이 때,

q^d-1γ(v) + q^d-2γ(α₁-v(α₁-β₁))+...+q^d-c-1γ(α_c-v(α_c-β_c))+j

여기에서 v∈F_q 이고 0≤j<q^d-c-1은 임의적이고 1≤i≤c에 대해 α₁=Φ(D _2d-(2i+1)), β₁=Φ(D_2d-(2i+2))이다.

이들 점에 대응하는 구동기 선의 개수는 연산하기에 매우 간단하다. 이들은 정확히 d-c-1개의 최소 유효 디지트에서 임의적이며 c+1개의 최대 유효 디지트 에서 q^c+1 값으로부터 q로 제한되는 베이스-q로 나타낸 개수이다. 이들 디지트를 연산하는 복잡성(필드 동작의 개수 면에서)은 cq에 따라 선형적으로 증가하다. 이 구동기 선의 세트가 활성화되면, 어느 다른 디스플레이 선에 대해서나 최대한 하나의 구동기 선이 활성화되게 된다.

상술된 바와 같이, 상기 설명을 이해하는 데에는 어느 정도의 수학적 논리를 필요로 한다. 유한 기하학 방법의 예를 이하 유한 필드의 사용을 피하지 않고 다욱 간단한 수학적 용어로서 설명한다.

이 방법의 예에서는, 파라미터가 N=256, n=64, c=4 및 v=1이고, 코드 파라미터의 연산의 기본적 유닛은 정수 0, 1, 2, 및 3이다. 표 5 및 표 6에서 각각 나타낸 바와 같이, 정수에 대해 두 개의 산술적 이진 연산들

,

을 정의하는 두 개의 4×4 표를 사용한다.

	0	1	2	3
0	0	1	2	3
1	1	0	3	2
2	2	3	0	1
3	3	2	1	0

	1	2	3
0	0	0	0
1	1	2	3
2	2	3	1
3	3	1	2

디스플레이 선의 어드레스가 D라고 하면, 0≤D<256, 어드레스는 길이 4의 벡터 (D₃, D₂, D₁, D₀)으로 나타낼 수 있으므로, 0≤ _iD < 4, D = (64D₃)+(16D₂)+(4D₁)+D₀가 된다. 다음에 다음의 단계가 실행된다:

1. 길이-3의 벡터 x는 x=(0, D₃, D₁)이도록 결정된다;

2. 길이-3의 벡터 y는 y=(1, D₂, D₀)이도록 결정된다.

3. 길이-3의 벡터 z=(Z₂, Z₁, Z₀)이 z=x

y 이도록 연산된다. 다시 말해, z=(1, D₃

D₂, D₁

D₀)이다;

4. 다음에, 정수 A=0, 1, 2, 3의 값 각각에 대해서, 각 길이 3의 벡터 z _A=(z_2,A, z_1,A, z_0,A)은 z _A=y

(A

z)이도록 연산된다. 다시 말해, z_0,A = y₀

(A

z₀), z_1,A = y₁

(A

z₁) 및 z_2,A = y₂

(A

z₂)이다.

5. 정수 A=0, 1, 2, 3 각각에 대해서, 각 정수 B_A는 B_A=(16z_2,A)+(4z_1,A)+(z_0,A) 및 0≤B_A<64이도록 연산된다.

네 개의 정수 B₀, B₁, B₂ 및 B₃의 세트는 특정 디스플레이 선 D에 대한 활성화 패턴에서 자극되는 64개의 구동기 선 중 네 개의 번호이다. 또한, 네 개의 정수 B₀, B₁, B₂ 및 B₃의 세트는 D로 번호가 매겨진 디스플레이 선이 그 각각의 네 개의 레지스터(26)에 의해 접속되어야 하는 64개의 구동기 선 중 네개의 번호이다.

일 예로서, D=114로 번호 매겨진 디스플레이 선에 대해서는, 상기 방법을 이용하여 연산된 값은:

D = 114 또는 (D₃, D₂, D₁, D₀) = (1, 3, 0, 2)

x = (0, 1, 0)

y = (1, 3, 2)

z = (1, 1

3, 0

2) = (1, 2, 2,)

z ₀ = (1

(0

1), 3

(0

2), 2

(0

2)) = (1, 3, 2)

z ₁ = (1

(1

1), 3

(1

2), 2

(1

2)) = (0, 1, 0)

z ₂= (1

(2

1), 3

(2

2), 2

(2

2)) = (3, 0, 1)

z ₃= (1

(3

1), 3

(3

2), 2

(3

2)) = (2, 2, 3)

B₀ = (1×16)+(3×4)+2 = 30

B₁= (0×16)+(1×4)+0 = 4

B₂ = (3×16)+(0×4)+1 = 49

B₃ = (2×16)+(2×4)+2 = 43

다시 말해, 114로 번호 매겨진 디스플레이 선은 그 저항기(26)에 의해 4, 30, 43 및 49로 번호 매겨지는 구동기에 접속되어야 하고, 114로 번호 매겨진 디스프르레이 선을 어드레스하기 위해서 4, 30, 43 및 49로 번호 매겨진 구동기 선이 자극되어야 한다.

사영 기하학에 기초한 방법의 상세 사항을 이하 기술한다. 이 방법과 기초적인 기하학 간의 관계는 아핀 기하학의 경우 상술된 것과 그 정신에서 유사하며 적당한 수학적 훈련을 받은 당업자에게는 이해 가능할 것이다.

이하, Φ을 F_q에 대한 Z_q의 맵으로 하고, γ을 Z_q에 대한 F_q로부터의 맵으로 한다. 먼저, 두 개의 다른 맵, Φ와 Γ을 특정화한다. D을 0≤D<q^2d-2인 정수로 하고, 이는 디스플레이 선의 개수를 나타낸다.

D = D_2d-3q^2d-3 + D_2d-4q^2d-4 + .. + D₁q, 여기에서 0≤D_i<q

Φ(D) = (x, y)

여기에서,

x = (1, 0, φ(D_2d-3), φ(D_2d-5), ..., φ(D₁)) 및

y = (1, 1, φ(D_2d-4), φ(D_2d-6), ..., φ(D₀))

따라서, x와 y는 F_q에 대한 길이 d+1의 벡터이다.

두번째 맵 Γ은 F_q에 대한 길이 d+1 벡터의 서브셋에 대해 정의되며 0≤A<(q^d+q ^d-1)의 정수 A를 생성한다. 이것은 다음과 같이 정의된다:

Γ(1, x₁, ..., x_d) =γ(x₁)q^d-1 + γ(x₂)q^d-2 + .. +γ(x_d)

Γ(1, 1, x₂, ..., x_d) = q^d + 0·q^d-1 + γ(x₂)q ^d-2 +.. +γ(x_d)

구동기 선과 디스플레이 선의 접속을 이하 특정한다.

● 연산(x, y) = Φ(D);

● F_q 산술을 이용하여 벡터 z_∞=-x+y 및 각 μ∈F_q에 대해 벡터 z_μ=μx+(1-μ)y를 연산; 및

● Γ(z_∞)와 Γ(z_μ)로 번호가 매겨지는, μ∈F_q, q+1 구동기 선을 디스플레이 선 번호 D에 접속한다.

이들 연산은 어드레싱 시스템이 제작되면 딱 한번 실행되어야 한다. 시스템이 사용중일 때에는, 특정 디스플레이 선 D에 대해 활성화되는 구동기 선을 연산하기 위해, 다음의 단계를 실행한다:

● 연산(x, y) =Φ(D)

● F_q 산술을 이용하여 z_∞=-x+y, 및 각 μ∈F_q에 대해 벡터 z_μ=μx+(1-μ)y를 연산; 및

● Γ(z_∞) 및 Γ(z_μ)로 번호가 매겨지는, μ∈F_q, q+1 구동기 선을 활성화한다.

이 사영 어드레싱 기구에서 다중 선 어드레싱을 구하기 위한 공정을 이하 설명한다.

0≤c<d로 가정하고

여기에서 D_2d-3, .., D_2d-(2c+2)은 고정되고 0≤j<q^2d-(2c+2)은 임의적이다. 이것은 이 사영 기구에서 모든 디스플레이 선의 1/q^2c의 비율이다. 이 때,

q^d-1γ(σ) + q^d-2γ(α₁-σ(α₁-β₁))+...+q^d-c-1γ(α_c-σ(α_c-β_c))+j

로 번호 매겨지는 구동기 선의 세트를 활성화하는 것이 필요하다.

여기에서 σ∈Fq 및 0≤j<q^d-c-1은 임의적이고, 또한

q^d + q^d-2γ(β₁-α₁))+...+q^d-c-1γ(β_c-α _c))+j

로 번호가 매겨지는 구동기 선도 임의적이다.

여기에서 0≤i≤q^d-d-c-1는 임의적이다.

이들 q^d-c-1(q+1) 어드레스는 F_q의 산술을 이용하여 α_i 및 β_i의 값으로부터 용이하게 연산된다. 어드레스의 세트를 연산하는 복잡성 (필드 연산의 개수 면에서)은 cq에 따라 선형적으로 증가한다. 따라서 디스플레이는 q^2c개의 세그먼트로 분할될 수 있고, 각 세그먼트가 효율적으로 어드레스될 수 있다. 디스플레이의 다른 세그먼트에 대한 크로스토크는 최대한 한번이다. 활성화되지 않는 디스플레이 선에 대해 크로스토크가 증가하는 것을 감수하고라도, 유사한 기술을 사용하여 증간 크기의 영역을 활성화하는 것이 가능하다. 따라서, 계층적 구조에서 디스플레이의 세 그먼트를 어드레싱하는 매우 간단한 방법을 d레벨의 해상도로 제공한다.

디퍼런스 족에 근거한 어드레싱 기구의 제2 족을 이하 설명한다. 배경 기술 정보를 위해, T.Beth, D.Jungnickel 및 H.Lenz, "Design Theory", Cambridge University Press, 1993을 참조한다. 이들 기구는 모두 v=1 및 작은 값의 c를 갖는다. c는 큰 값의 c가 가능하지만, 통상 3, 4, 5, 또는 6이다. 이들은 n을 유동성 있게 선택할 수 있게 한다. 디스플레이 선 N의 개수는 이들 기구에 대해 n(n-1)/c(c-1)와 동일하다. 이것은 파라미터 n, c 및 v=1이라고 하면, 어느 기구에 대해서나 디스플레이 선의 최대 가능한 개수이다.

어드레싱 방법이 이들 기구를 위해 개발되었다. 이들은 매우 효율적이며, 통상 N 비트의 정보가 저장되며 몇개의 간단한 연산 (최악의 경우, 유한 필드에서의 연산)이 실행될 것을 필요로 한다. 디퍼런스 족의 기구가 구성될 수 있는 특정 파라미터의 예는 다음과 같다:

- c=3의 경우, n은 n=1 또는 3 mod 6, 즉 n은 1, 3, 7, 9, 13, 15, 19, 21,...중에서 선택된다.

- c=4의 경우, n은 25, 37, 61, 73, 97, 109, 181, 229, 241, 277, 337, 409, 421, 457,...중에서 선택된다.

- c=5의 경우, n은 41, 61, 81, 241, 281,.. 중에서 선택된다.

- c=6의 경우, n은 31, 91, 121, 151, 181, 211, 241, 271, 331, 421, 541, 571, 631, 691,..중에서 선택된다.

상기한 T. Beth에서는 그룹에 대한 다수의 디퍼런스 족의 구성이 있다. 이 들 구성 모두는 n, c 및 v=1인 많은 여러 값에 대해 최적의 값 N을 갖는 어드레싱 기구를 생성하는 데에 사용될 수 있다.

특정 세트의 디퍼런스 족에 대한 어드레싱 방법의 상세 사항을 이하 설명한다. 상기에서 참조된 다른 디퍼런스 족 기구에 이 방법을 적용하는 데에 필요한 변형 사항을 다음의 설명으로부터 쉽게 유도할 수 있다.

q=1 mod 12가 프라임의 제곱이고 F_q에서 (-3)^(q-1)/4≠1이라고 가정한다. 이 때 이 방법은 파라미터 N=q(q-1)/12, n=q, c=4, 및 v=1인 기구를 생성한다. α를 F_q에서 일차 요소, 즉 승차수 q-1의 요소라고 하고, ε=α^(q-1)/3으로 한다. B_i={1, α²ⁱ, εα²ⁱ, ε²α²ⁱ}로 정의하고, 여기에서 0≤i<(q-1)/12이다. 이하, ψ를 F_q에 대한 Z_q로부터의 맵으로 γ을 Z_q에 대한 F_q로부터의 맵으로 한다.

구동기 선과 디스플레이 선의 접속을 이하 특정한다. 각 D에 대해, 0≤D<q(q-1)/12이다.

● D=D₁q+D₀이도록 0≤₀D<q이고 0≤₁D<(q-1)/12인 정수 D₀, D₁를 연산한다.

● F_q 산술을 사용하여, 세트 γ(

+φ(D₀)), 즉 4개의 요소로 형성되는 집합:

γ(Φ(D₀)), γ(α^2D1+Φ(D₀)), γ(εα^2D1+Φ(D₀)), γ(ε²

α

+Φ(D₀))

을 연산한다.

여기에서, '+'는 유한 필드 F_q에서의 덧셈을 나타낸다. 이 세트

+Φ(D₀)은 디퍼런스 족의 베이스 세트인, 세트

의 전환을 말한다.

● 이들 번호를 갖는 네 개의 구동기 선을 디스플레이 선 번호 D에 접속한다.

이들 연산은, 어드레싱 시스템이 제조되는 경우, 딱 한번 실행되어야 한다. 시스템이 사용중일 때에는, 구동기 선을 특정 디스플레이 선 D에 대해 활성화도록 연산하기 위해서, 다음의 단계를 실행한다:

● D=D₁q+D₀이도록 0≤₆D<q이고 0≤₁D<(q-1)/12인 정수 D₀, D₁를 연산한다.

● F_q 산술을 사용하여, 세트 γ(

+φ(D₀)), 즉 4개 번호의 세트:

γ(Φ(D₀)),γ(α

+Φ(D₀)), γ(εα

+Φ(D₀)), γ(ε²α

+Φ(D₀))

를 연산한다.

여기에서, '+'는 유한 필드 F_q에서 덧셈을 나타낸다.

● 이들 번호를 갖는 네 개의 구동기 선을 활성화한다.

이들 연산 단계는 F_q 산술 또는 세트 B_i의 요소를 포함하는 룩-업 테이블과 관련된 F_q 산술을 이용하여 효율적으로 실행될 수 있다 (0≤i<(q-1)/12).

제3 족의 기구는 연쇄에 기초한 것으로, 이는 코드 구조의 매우 바람직한 방법이다. 연쇄의 도입은 F.J.MacWilliams 및 N.J.A.Sloane "The Theory of Error-Correcting Codes", Elsevier Science, North-Holland, 1977, 307-315에서 개시되어 있다. 또 다른 배경 기술의 정보로서, N.Q.A, K.Gyorfi 및 J.L.Massey "Constuctions of Binary Constant Weight-Cyclic Codes and Cyclically Permutable Codes", IEEE Transactions on Information Theory IT-38(1992), 940-949; 및 O. Moreno, Z.Zhang, P.V.Kumar 및 V.A.Zinoviev, "New Constructions of Optimal Cyclically Permutable Constant Weight Codes",IEEE Transactions on Information Theory, IT-41(1995),448-455을 참조한다.

연쇄는 매우 유동성 있는 어드레싱 기구를 생성하는 데에 사용될 수 있으며, 이들 중에는 상술된 기하학 기구의 것과 (임의의 n,c,v에 대해 어드레스된 디스플레이 선의 개수 N의 면에서) 필적할 만한 성능을 갖는 것이 있다. 또한 유효한 급속 어드레싱 기구를, 특정의 경우에는 다중 선 어드레싱 방법을 구할 수 있다.

연쇄 기구의 파라미터는 일반적으로 설명하기가 매우 복잡하며, 또한 정교한 수학적 지식을 필요로 한다. 그럼에도, q₀, q₁, ...,q_i-1을 프라임 제곱으로 한다.

및 q=min{q_i}라고 가정한다. 또한, c와 k가 0≤k≤c≤q을 만족하는 정수라고 가정한다. 다음에, 연쇄 방법을 이용하면, 파라미터 n=Qc, c, v=k-1 및 N=Q^k를 갖는 네트워크 구조식을 구성할 수 있다. N에 대한 상한의 비율로서의 파라미터 N을

로서 표현할 수 있으며, c가 크고 k가 작을 때 가장 큰 값이 된다. ( 표현식

는 여기에서 x!{y!(x-y)!}를 나타낸다) 어느 경우에서나, 통상 합당한 상한의 비율인 N의 값으로 구성을 얻을 수 있다. 파라미터 Q, 다음에 q_i에 대해 제한을 가함으로써, 구조의 족을 취득할 수 있다.

더욱 상세한 연쇄 구조는 이하와 같다. 1≤i<ℓ에 대해,

로 하고 α_{i, 0}, α_i,1, ..., α_i, α

를

의 요소의 리스트로 한다. 마지막으로, Φ_i은

에 대한

로부터의 맵으로 γ_i은

에 대한

로부터의 맵으로 한다. 디스플레이 선 D (0≤D<Q^k)에 대응하는 활성화 패턴을 연산하는 것이 바람직하다고 가정한다. D는 혼합 베이스 표현식으로 쓸 수 있다: D = D_ℓ-1N_ℓ-1 ^k+D_ℓ-2N_ℓ-2 ^k+D₁N₁ ^k+D₀, 0≤D_j<q_j ^k. 이어서, _jD는

와 같은 _j베이스 q에서의 길이 k 워드로서 쓸 수 있으며(여기에서, 0≤d_i,j<q_j), 이 워드는

로부터의 계수를 갖는 k-1 다항식과 결합될 수 있다. 길이 c의 Q-ary 워드 y는 y_j = γ₀(f₀(α_0,j))+(γ_`(f₁(α_1,j))N₁+...+γ_ℓ-1)f_ℓ-1(α_ℓ-1,j))N_ℓ-1, 0≤j<c을 정의함으로써 y=(y₀,...,y_c-1)인 경우 구성된다. 다음에 디스플레이 선 D의 활성화 패턴은 c 위치에 설정된 1들을 가지며: y_j+jQ, 여기에서 0≤j<c이고, 모든 다른 위치에서는 0들을 갖는다.

이 구조식에 근거한 일정 가중 코드는, 내부 코드가 길이 Q의 이진 직교 코드이고 외부 코드가 q_i (0≤i≤ℓ-1) 요소를 갖는 유한 필드에 대해 리드-솔로몬 코드의 직접 곱으로 취득되는 연쇄 코드가 된다.

따라서 특정 디스플레이 선 D의 활성화 패턴을 연산하는 처리는 D를 혼합 베이스 표현으로, 다음에 (유한 필드 산술을 이용하여) 특정 점에서 평가되는 다항식 f₀, ..., f_ℓ-1의 리스트로 변환시킬 필요가 있음을 알 수 있다. 이 평가의 결과는 선 D의 패턴에서 활성 위치를 결정하도록 결합된다. 이 연산 (상기 설명의 복잡성에도 불구하고)은 매우 정확한다. 이들은 각 q_i가 프라임 제곱이 아니라 프라임인 경우 특히 간단한데, 이는 산술 모듈로 p를 사용할 수 있기 때문이다. 이들은 p_i가 모두 동일할 때 더욱 간단하게 된다.

상기 기구에서는, 다항식 f₀의 값은 활성화 패턴에서 1들의 위치의 (번호의 혼합 베이스 표현으로) 최소 유효 디지트를 결정한다. f₀이 (차수 최대한 k-1의) 모든 가능한 다항식에 대해 걸쳐 있게 되면, 이들 최소 유효 디지트는 모든 가능한 값을 가진다. 다항식 f₀에서의 이 변수에 대응하는 디스플레이 선의 세트는 고정된 디지트 D₁, ..., D_ℓ-1을 가지며 D₀에 대해 임의의 값을 갖는 세트이다. 이것은 q₀ ^k 연속적인 디스플레이 선의 세트이다. 따라서, cq₀ 디스플레이 선의 연산된 세트를 활성화함으로써 크기 q₀ ^k의 연속 디스플레이 선의 Q^k/q₀ ^k 블럭들 중 어느 하나를 활성화하는 것이 가능하다. 또한 어느 다른 디스플레이 선이라도 이 가중 cq₀ 활성화 패턴과 비교할 때 크로스토크가 여전히 최대한 v인 네트워크 구조를 갖는다는 것은 사실이다.

이런 생각은 0≤r<ℓ인 각 선택의 r에 대해서, 가중 cq₀q₁..q_r의 연산 활성화 패턴을 사용하여 블럭 (q₀q₁..q_r)^k디스플레이 선의 블럭의 활성화를 가능하게 하도록 확장될 수 있다. 다른 디스플레이 선에 대한 크로스토크는 여전히 최대한 v이다. 이 연산은 이전 보다 더욱 복잡해지는 않는다.

연쇄 구조의 두 예가 이하 주어지며, 많은 다른 가능성이 있다.

연쇄 기구의 제1 예에서는, c=4 및 v=2로 한다. Q=1, 4, 5, 7, 8, 또는 11 mod 12로 가정한다. 이 때, Q≠2 mod 4 및 Q≠0 mod 3이다. 따라서, Q의 가장 작은 프라임 제곱의 제수는 4이므로 우리는

라고 쓸 수 있으며, 여기에서 각 qi는 4보다 크거나 같은 프라임 제곱이다. 이에 의해 q=min q_i≥4이다. 따라서, Q=1, 4, 5, 7, 8, 또는 11 mod 12인 경우 n=4Q, c=4, v=2 및 n=Q³인 구조를 취득하도록 t=4 및 k=3을 취할 수 있다. n=4Q이면, Q³=n³/64를 가질 수 있으며, 이 구조는 N=n³/64 패턴을 갖는 것으로 나타낼 수 있다. 이들 파라미터에 대해서, 상기한 Johnson의 상한은 대개 n³/24이다. 따라서, 이 족은 매우 유효하며, 가장 가능한 N의 값의 약 (37과 1/2) %를 성취할 수 있다.

연쇄 기구의 제2 예에서는, c=5 및 v=1이다. Q=1 또는 5 mod 6이라고 가정한다. 이 때 Q의 최저 프라임-제곱 제수는 5이다. 따라서, q≥5 및 t=5과 k=2가 다음의 구성을 얻도록 취해질 수 있다: q=1 또는 5 mod 6인 경우, n=5Q, c=5, v=1 및 N=Q². n=5Q로 하면, Q²=n²/25이고, N=n²/25를 갖는 구성을 볼 수 있다. 이들 파라미터에 대해서, 상기한 Johnson의 상한은 대개 n²/20이다. 따라서, 이 족은 매우 유효하며, 가장 가능한 값 N의 약 80퍼센트를 성취할 수 있다.

이들 구조식에 내재된 연쇄 구조를 이용하면, 네트워크에 대한 활성화 패턴을 연산하는 효율적인 방법을 취득할 수 있다. 이 방법은 특정의 경우 하드웨어로 실행될 수 있지만, 프로그램된 컴퓨터로 실행하는 것이 가장 적합하다.

연쇄 기구의 내용에서 다중 선 어드레싱을 보면,

라고 생각할 수 있다. 활성화 패턴과 네트워크 구조를 디스플레이 선에 대해 할당하면, 다중 선 어드레싱의 ℓ 계층 레벨을 가질 수 있다. 가장 미세한 수준에서, cq₀ 구동기 선을 활성화하여 q₀ ^k 연속 디스플레이 선의 블럭을 어드레스할 수 있다. 필요한 전체 활성화 패턴은 연산하기 매우 간단하다. (q₀ ^k의 블럭에서 디스플레이 선의 세트 외) 어느 다른 디스플레이 선과의 크로스토크도 여전히 최대한 v이다. 다음 레벨에서, c(q₀q₁) 구동기 선 등을 활성화하여 (q₀q₁)k 연속 디스플레이 선의 블럭을 어드레스할 수 있다.

다른 종류의 다중 선 어드레싱 능력을 갖는 다른 족의 어드레싱 기구를 이하 설명한다. 이들 기구 모두는 c=2 및 v=1을 갖는다. 이들은 몇개의 고정 정수 t≥2에 대해, 하나 또는 둘 또는 세 개 또는 실재 연속 디스플레이 전극(출력)의 t보다 큰 어느 숫자라도 쉽게 연산된 활성화 패턴에 의해 활성돠될 수 있는 반면, 어느 다른 디스플레이 선이라도 여전히 이 활성화 패턴과 비교하여 크로스토크가 최대한 1인 네트워크 구조를 갖는 특성을 갖는다.

상술된 바와 같이, 중간 노드 (구동기 선)를 출력 노드(디스플레이 선)와 접속하는 방법을, 특정한 출력 노드를 완전히 활성화하기 위해 어느 중간 노드가 자극되어야 하는지를 연산하기 위한 알고리즘 및 복수 단계의 처리와 함께 설명한다.

t=2 및 n, 구동기 선의 개수가 적어도 7인 경우의 제1 어드레싱 기구를 설명한다. 다른 파라미터 w는 n과 결합되며, w=[n-3/4]이도록 정의된다. 다른 어드레싱 기구에서 출력 노드의 개수 N는 2nw와 동일하며, 각 n에 대해 적어도 정수 n²/2-3n 만큼 크다. 이것은 c=2 및 v=1인 n 구동기 선을 갖는 기구에서 최대 가능한 개수

의 디스플레이 전극의 5n/2 내에 있다. 연속 쌍의 디스플레이 전극이 동시에 어드레스될 수 있다는 다른 장점도 있다.

구동기 선과 디스플레이 전극 간의 접속을 이하 설명한다. D (0≤D<2nw)를 디스플레이 전극의 개수로 한다.

● D=2ni+j 여기에서 0≤j<2n 및 0≤i<w

● j가 짝수이면, D로 번호가 매겨지는 출력을 j/2 및 (j/2)-2-2i mod n으로 번호가 매겨지는 구동기 선에 접속한다.

● j가 홀수이면, D로 번호 매겨지는 출력을 ((j-1)/2)-2-2i mod n 및 (j+1)/2 mod n으로 번호 매겨진 구동기 선에 접속한다.

n=10인 경우, 우리는 w=2을 갖게 되며 상기 과정은 40개의 활성화 패턴이 생기게 하며, 각각의 패턴은 두개의 1들을 포함한다. 이 예에 대한 활성화 패턴의 리스트를 이하 표 7에서 나타낸다.

0 :1000000010	14 :0000010100	27 :0000100001
1 :0100000010	15 :0000010010	28 :1000100000
2 :0100000001	16 :0000001010	29 :1000010000
3 :0010000001	17 :0000001001	30 :0100010000
4 :1010000000	18 :0000000101	31 :0100001000
5 :1001000000	19 :1000000100	32 :0010001000
6 :0101000000	20 :1000001000	33 :0010000100
7 :0100100000	21 :0100001000	34 :0001000100
8 :0010100000	22 :0100000100	35 :0001000010
9 :0010010000	23 :0010000100	36 ;0000100010
10 :0001010000	24 :0010000010	37 :0000100001
11 :0001001000	25 :0001000010	38 :0000010001
12 :0000101000	26 :0001000001	39 :10000010000
13 :0000100100

이 40개의 활성화 패턴의 세트는 하나의 활성화 패턴이나 연속 활성화 패턴의 쌍이 다른 활성화 패턴과의 크로스토크를 최대한 한번 갖는 특성이 있다.

다음에 어드레스 디코더에 의해 실행되는 연산 처리가 설명한다. 입력은 활성되는 디스플레이 전극의 개수이고, 출력은 활성화 패턴 (등가적으로, 구동기 선 에 대응하는 일련의 0, 1, .., n-1에서의 번호 쌍)이다. D를 디스플레이 전극의 개수라고 한다 (여기에서 0≤D<2nw). 정수 D는 어드레스 디코더에의 입력이다. 이 때:

● 0≤j<2n인 j와 0≤i<w인 i를 D=2ni+j인 유일한 정수로 한다. 사실상, i=[D/2n] 및 j=D mod 2n이다.

● j가 짝수이면, 위치 j/2 및 (j/2)-2-2i mod n에서 1들을 갖고, 그 외에서 0들을 갖는 활성화 패턴을 출력한다.

● j가 홀수이면, 위치 ((j-1)/2)-2-2i mod n 및 (j+1)/2 mod n에서 1들을 갖고, 이 외에서 0들을 갖는 활성화 패턴을 출력한다.

마지막으로, 이 기구에 대해서, 어드레스 디코더가 두 개의 연속적 디스플레이 전극을 활성화하는 데에 필요한 활성화 패턴 및 D+1 (0≤D<2nw-1)을 연산하는 방법을 설명한다.

● j가 짝수이면, 위치 j/2, (j/2)-2-2i mod n, 및 j/2+1 mod n에서 1들을 갖고, 그 외에서 0들을 갖는 활성화 패턴을 출력한다.

● j가 홀수이고 j≠2n-1이면, 위치 ((j-1)/2)-2-2i mod n, (j+1)/2 mod n, 및 (j+1)/2)-2i에서 1들을 갖고, 이 외에서 0들을 갖는 활성화 패턴을 출력한다.

● j가 홀수이고 j=2n-1이면, 위치 ((j-1)/2)-2-2i mod n, 0, 및 -4-2i mod 2n에서 1들을 갖고 그 외에서 0들을 갖는 활성화 패턴을 출력한다.

t=3, 또는 t=4이고 n, 구동기 선의 개수가 적어도 9인 경우의 어드레싱 기구를 이하 설명한다. 파라미터 w가 다시 사용되지만, w=[n-3/6]으로 정의된다. 우리의 어드레싱 기구에서의 출력 노드의 개수 N은 2nw와 동일하지만, 대개 정수 n²/3 정도이다.

구동기 선과 디스플레이 전극 간의 접속을 이하 설명한다. D를 디스플레이 전극의 개수로 한다 (여기에서 0≤D<2nw).

● D=2ni+j를 기록, 여기에서 0≤j<2n 및 0≤j<w.

● j가 짝수이면, D로 번호 매겨진 출력을 j/2 및 (j/2)-3-3i mod n으로 번호 매겨진 구동기 선에 접속한다.

● j가 홀수이면, D로 번호 매겨진 출력을 ((j-1)/2)-3-3i mod n 및 (j+1)/2 mod n으로 번호 매겨진 구동기 선에 접속한다.

n=12인 경우, w=1로 하고 상기 과정은 24 활성화 패턴이 되면, 각 패턴은 두 개의 1들을 포함한다. 이 파라미터 세트의 예의 활성화 패턴의 리스트를 아래 표 8에서 나타내었다.

0 :100000000100

1 :010000000100

2 :010000000010

3 :001000000010

4 :001000000001

5 :000100000001

6 :100100000000

7 :100010000000

8 :010010000000

9 :010001000000

10 :001001000000

11 :001000100000

12 :000100100000

13 :000100010000

14 :000010010000

15 :000010001000

16 :000001001000

17 :000001000100

18 :000000100100

19 :000000100010

20 :000000010010

21 :000000010001

22 :000000001001

23 :100000001000

이 24개의 활성화 패턴의 세트는 하나의 활성화 패턴, 또는 어느 쌍의 연속 활성화 패턴, 또는 어느 세 쌍의 연속 활성화 패턴, 또는 어느 네 쌍의 연속 활성화 패턴이라도 다른 활성화 패턴과 최대한 한번 크로스토크를 갖는다.

다음에, 어드레스 디코더에 의해 실행되는 연산 처리를 설명한다. 입력은 활성화되는 디스플레이 전극의 개수이고, 출력은 활성화 패턴 (동일하게는, 구동기 선에 대응하는 일련의 0, 1,..,n-1에서의 쌍의 번호)이다. D를 디스플레이 전극의 개수로 한다 (여기에서 0≤D<2nw). 정수 D는 어드레스 디코더에의 입력이다. 이 때:

● j가 짝수이면, 위치 j/2 및 (j/2)-3-3i mod n에서 1들을 갖고, 그 외에서 0들을 갖는 활성화 패턴을 출력한다.

● j가 홀수이면, 위치 ((j-1)/2)-3-3i mod n 및 (j+1)/2 mod n에서 1들을 갖고, 이 외에서 0들을 갖는 활성화 패턴을 출력한다.

이 기구에 대해 마지막으로, 어드레스 디코더가 s개의 연속 디스플레이 전극 D, D+1, ...D+s-1을 활성화는 데에 필요한 활성화 패턴을 연산하는 방법을 설명한다 (여기에서 2≤s≤4 및 0≤D<N-s+1). 이를 취득하기 위한 간단한 방법은 상기 복수 단계의 처리를, 활성화되는 디스플레이 전극의 개수인 각 정수에 대해 한번씩 s 번 실행하는 것이다.

다음은 일반 값 t에 대한 어드레싱 기구의 족을 설명한다 (여기에서 t≥5). t의 각 값에 대해 어드레싱 기구의 족을 설명하고, n≥6(t-1)인 n의 각 짝수 값에 대한 하나의 기구는 N=n²/4-n(t-1)/2 활성화 패턴을 포함한다.

구동기 선과 디스플레이 전극 간의 접속을 이하 설명한다. D를 디스플레이 전극의 개수로 한다 (여기에서 0≤D<n²/4-n(t-1)/2). 이하에서는, m은 정수 n/2를 나타낸다.

● D=(m-t+1)i+j 여기에서 0≤j<m 및 0≤j<m-t+1

● i=0 mod 3이면, D로 번호 매겨진 출력을 m+i로 번호 매겨진 구동기 선과 리스트:

t-1,t,t+1,..,2t-3,3t-3,3t-2,..,m-2,m-1,2t-2,2t-1,..,3t-5,3t-4.

에서 j번째 정수로 번호 매겨진 구동기 선에 접속한다

● i=1 mod 3이면, $D$로 번호 매겨진 출력을 m+1로 번호 매겨진 구동기 선과 리스트:

0, 1,2,..,t-2,3t-3, 3t-2,...,m-2,m-1,t-1,..,2t-3.

에서 j번째 정수로 번호 매겨진 구동기 선에 접속한다

● i=2 mod 3이면, D로 번호 매겨진 출력을 m+i로 번호 매겨진 구동기 선과 리스트:

2t-2,2t-1,2t,...m-2,m-1,0,1,...,t-2

에서 j번째 정수로 번호 매겨진 구동기 선에 접속한다

일 예로서, n=24 및 t=5, m=n/2=12이고 따라서 N=96의 디스플레이 전극을 갖는 어드레싱 기구가 있다. 이 경우, 상술한 세 개의 리스트는

i=0 mod 3 : 4, 5, 6, 7, 8, 9, 10, 11

i=1 mod 3 : 0, 1, 2, 3, 4, 5, 6, 7

i=2 mod 3 : 8, 9, 10, 11, 0, 1, 2, 3

이 경우 활성화 패턴의 샘플을 이하 표 9에서 나타내었다.

이 96개의 활성화 패턴의 세트는 하나의 활성화 패턴, 또는 둘, 셋, 넷 또는 다섯 개의 연속 활성화 패턴의 세트가 다른 활성화 패턴과 최대한 한번 크로스토크 를 갖는다는 특성을 갖는다.

다음에는 하나의 디스플레이 전극이 활성화될 때 어드레스 디코더에 의해 실행되는 연산 처리를 설명하고 있다. 입력은 활성화되는 디스플레이 전극의 개수이고, 출력은 활성화 패턴 (동일하게는, 구동기 선에 대응하는 일련의 0,1,..,n-1에서의 번호 쌍)이다.

D를 디스플레이 전극의 개수로 한다 (여기에서, 0≤D<n²/4-n(t-1)/2). 정수 D는 어드레스 디코더에 입력된다. 이 때:

● D=(m-t+1)i+j을 만족하는 0≤i<m 및 0≤j<m-t+1인 유일한 정수 i와 j를 연산한다: j = D mod(m-t+1) 및 i=(D-j)/(m-t+1)으로 취한다.

● i=0 및 3이면, 위치 m+i 및 다음 리스트:

t-1, t, t+1, ..,2t-3, 3t-2,...,m-2,m-1

에서 j번째 위치로 나타낸 위치에서 1들을 갖고, 그 외 모든 위치에서는 0들을 갖는 활성화 패턴을 출력한다.

● i=1 mod 3이면, 위치 m+1 및 다음 리스트:

0,1,2,...,t-2, 3t-3, 3t-2,...,m-2,m-1,t-1,t,..2t-3

● i=2 mod 3이면, 위치 m+1 및 다음 리스트:

2t-2, 2t-1,2t,...,m-2,m-1,0,1,..,t-2

이들 기구에 대해 마지막으로, 어드레스 디코더가 s개의 연속적인 디스플레이 전극 D, D+1,...,D+s-1을 활성화하는 데에 필요한 활성화 패턴을 연산하는 방법을 설명한다 (여기에서 2≤s≤t 및 0≤D<n²/4-n(t-1)/2-s+1). 이를 성취하는 간단한 방법은 상기 복수 단계의 처리를 s회, 즉 활성화되는 디스플레이 전극의 개수인 각 정수에 대해 한번씩 실행하는 것이다.

패턴 생성, 네트워크 구조 및 어드레싱 기법에 기초한 이론을 설명하였으며, 이하 이들 기술의 특정 실시예를 상세히 설명한다.

디스플레이 등의 설계 및 제조시, 임피던스(26) 등의 네트워크 구조는 컴퓨터나 전용 하드웨어에 의해 연산될 수 있다. 컴퓨터의 경우, 일반 컴퓨터를 사용한다. 파라미터 c=4, v=1, c/v=4, n=64 및 N=256의 파라미터를 갖는 아핀 기하학 AG(3, 4) 기법을 이용한 네트워크 구조를 생성하는 프로그램의 예를 이하 기재한다. 이 프로그램을 워드퍼펙트 6.1 매크로 언어로서, 본 명세서에서 설명의 목적으로 기재한다. 물론 실재로는 더욱 적합한 언어가 사용될 수 있다.

본 프로그램의 생성물을 이하 표 10에서 기재하고, 나타낸 바와 같이 0으로 번호 매겨진 디스플레이 선은 0, 16, 32 및 48로 번호 매겨진 구동기 선에 접속되어야 하고; 1로 번호 매겨진 디스플레이 선은 0, 17, 34, 51로 번호 매겨진 구동기 선에 접속되는 등이어야 한다. 이 결과를 주의 깊게 분석하게 되면 두 개의 디스플레이 선이 하나 이상의 구동기 선에 공통으로 접속되어 있지 않다는 것을 확인할 수 있다.

저항기(26)에 대한 특정 네트워크 구조를 결정하기 위해서는, 대응하는 활성화 패턴을 생성하기 위한 디코더(20)을 구성할 필요가 있다. 도 10을 참조하여 상술한 바와 같이, 이것은 룩-업 테이블(40)을 이용하여 행해진다. 또한, 상술된 특정 아핀 기하학 기구에서, 번호 B₀, B₁, B₂, 및 B₃는 0≤B₁<16, 16≤B₀<32, 32≤B₃<48 및 48≤B₄<64의 관계를 만족하는 것을 알 수 있다. 따라서, 도 12에서 나타낸 바와 같이, 64개의 구동기 선(44) 중 네 개에 대해 버스(42) 상의 8비트 어드레스 D를 맵화하는 룩-업 테이블(40)을 이용하는 대신에, 네 개의 룩-업 테이블(400, 401, 402, 및 403)을 이용할 수 있으며, 이들 각각은 64개의 구동기 선(44) 중 16개 중 하나에 8비트 어드레스(42)를 맵화한다.

도 13에서 나타낸 다른 실시예에서, 디코더(20)에는 프로그램을 저장하는 관련 ROM(48) 및 동작 메모리로서 사용되는 관련 RAM(50)을 구비한 마이크로프로세서(46)가 설치되어 있다. 마이크로프로세서(46)는 디코딩 작업의 전용이거나, 디스플레이와 접속된 다른 동작을 실행하는 마이크로프로세서에 의해 제공될 수 있다. 동작시에, 마이크로프로세서는 버스(42) 상의 8비트 어드레스 값 D를 64개의 구동기 선(44) 중 네 개의 활성화에 맵화하도록 프로그램된다. 워드퍼펙트 6.1 매크로 프로그래밍 언어로 작업된 이런 프로그램의 예를 이하 나타낸다.

(상기 프로그램은 키보드로부터 여러 입력을 취하여 모니터 상에 출력을 표시하도록 설계된 것에 주의해야 한다. 실재, 라인 6 내지 9에서의 명령 "GetNumber"와 라인 11에서의 "Type"은 어드레스 버스(42)로부터 여러 비트를 얻어 각 구동기 선(44)을 활성화하는 명령으로 대체될 수 있다.)

상기 주어진 256개의 네트워크 구조와, 이에 따라 동일한 활성화 패턴을 분석하게 되면, 구동기 선(44)이 순서로 된 네 개의 그룹에서 함께 OR된 다음에, 특정 어드레스된 디스플레이 선이 활성화될 뿐만 아니라, 16개의 디스플레이 선 중 어드레스된 디스플레이 선과 동일한 그룹에서 다른 15개의 구동기 디스플레이 선이 활성화되는 반면, 다른 디스플레이 선은 완전 활성화의 4분의 1 정도만 받게 된다. 다시 말해, 이 OR 연산이 실행되고 어드레스된 디스플레이 선의 개수가 D이면, 실재 활성화되는 디스플레이 선은 (16×INT(D/16)) 내지 15+(16×INT(D/16))로 번호 매겨진 것이고, 여기에서 INT( )는 ( )의 정수부를 나타낸다. 따라서, 다중 선 어드레싱은 16개의 선의 블럭에서 실행될 수 있다. 더욱이, 모든 구동기 선(44)이 함께 OR되면, 특정 어드레스된 디스플레이 선이 활성화될 뿐만 아니라, 다른 255 디스플레이 선 모두도 활성화되는 것에 유의해야 한다. 따라서, 전체 디스플레이의 다중 선 어드레싱을 실행할 수 있다. 하나의 선, 16개의 선, 256개의 선 사이와 같이 디스플레이의 선택 가능한 해상도의 특성을 제공하기 위해서, 상기 기재한 프로그램을 다음과 같이 변형할 수 있다.

(상기 프로그램의 라인 2에서, 명령 "GetNumber" 및 "Type"에 대한 상기 노 트에 부가하여, 명령 "GetNumber"는 버스(42)와는 다른 시간에서 도 13에서 나타낸 바와 같이, 2 비트 버스(52)로부터 해상도 값을 얻는 명령으로 대체할 수 있다.)

하드웨어 실시예를 도 14 내지 도 19를 참조하여 이하 설명한다. 도 14를 먼저 참조하면, 디코더(20)는 네 개의 연산 회로(54) 및 로직 회로(56)를 포함한다. 연산 회로들 중 하나(540)는 버스(42) 상의 8비트 디스플레이 선 어드레스 D 및 값 A=0을 수신하여 64비트 입력 B의 비트 16 내지 31을 로직 회로(56)에 생성한다. 연산 회로들 중 다른 하나(541)는 버스(42) 상의 8비트 디스플레이 선 어드레스 D와 값 A=1을 수신하여 입력 B의 비트 0 내지 15를 로직 회로(56)에 생성한다. 연산 회로들 중 또 다른 하나(542)는 버스(42) 상의 8비트 디스플레이 선 어드레스 D 및 값 A=2를 수신하여 입력 B의 비트 48 내지 63을 로직 회로(56)에 생성한다. 나머지 연산 회로(543)는 버스(42) 상의 8비트 디스플레이 선 어드레스 D 및 값 A=3을 수신하여 입력 B의 나머지 비트 32 내지 47을 로직 회로(56)에 생성한다. 로직 회로(56)는 버스(52) 상의 2비트 해상도 신호 R을 수신하며 구동기 선(44)을 활성화한다.

도 15를 참조하여, 각 연산 회로(54)는: 도 16에서 나타낸 바와 같이, 상술한

이진 연산을 제공하는 다섯개의

룩-업 테이블(58); 도 17에서 나타낸 바와 같이, 상술한

이진 연산을 제공하는 한 쌍의

룩-업 테이블(60); 및 2⁶-64 디코더(62)를 포함한다.

두 개의

룩-업 테이블(580, 581)은 제1 단계의 연산을 제공하고;

룩- 업 테이블(600, 601)은 제2 단계의 연산을 제공하고; 세 개의

룩-업 테이블(582, 583, 584)은 제3 단계의 연산을 제공하고; 디코더(62)는 제4 단계의 연산을 제공한다. 더욱 특별하게,

룩-업 테이블(580)은 값 D₀ 및 D₁을 수용하여 값 Z₀을 생성한다.

룩-업 테이블(600)은 값 Z₀ 및 값 A를 수용하고 그 출력은 값 D₀과 함께

룩-업 테이블(582)에 제공되어,

룩-업 테이블(582)이 값 z_0,A를 생성하게 한다.

룩-업 테이블(581)은 값 D₂ 및 D₃를 수신하여 값 Z₁을 생성한다.

룩-업 테이블(601)은 값 Z₁ 및 값 A를 수용하고 그 출력은 값 D₂과 함께

룩-업 테이블(583)에 제공되어,

룩-업 테이블(583)이 값 z_1,A를 생성하게 한다.

룩-업 테이블(584)는 값 A와 값 1을 수용하고, 따라서 그 출력은 값 z_2,A이 된다. 값 z_0,A, z_1,A, 및 z_2,A이 상술된 B_A를 생성하는 디코더(62)에 제공된다.

이들 룩-업 테이블들은 적당히 구성된 로직 회로로 대체될 수 있다. 예를 들어,

룩-업 테이블은 "bitwise or" 회로로 대체될 수 있으며, 당업자라면 상술된 어떤 다른 룩-업 테이블에 적당한 로직 회로라도 그 구성 방법을 알 수 있을 것이다.

이제 까지 설명한 바와 같이, 네 개의 연산 회로(54)는 동일하다. 하나의 변형예로서, 하나의 회로(54)를 64 비트 출력 래치 또는 레지스터와 결합하여 제공할 수 있으며, 이 회로는 변환 입력 A으로 네 회 동작된다. 다른 변형예로서는, 네 개의 연산 회로(54)가 서로 조금씩 다르게 하여, 다른 값 A를 생각할 수 있다. 이것은 회로를 구현하는 데에 필요한 하드웨어의 전체 양을 감소시킨다.

로직 회로(56)는 도 18에서 더욱 상세히 나타낸다. 이것은 16개의 멀티플렉싱 로직 회로(64)를 포함하고, 이들 각각은 버스(52) 상의 2비트 해상도 신호 R을, 64비트 값 B의 네 비트의 각 순서 그룹과 함께 수용한다. 도 19에서 더욱 상세히 나타낸 바와 같이, 각 멀티플렉싱 로직 회로(64)는 4비트 OR 게이트(66) 및 3×4 비트-4비트 멀티플렉서(68)를 포함한다. 해상도 신호가 값 R=0(신호 선 어드레싱을 나타냄)을 가지면, 각 출력 비트는 입력 비트 각각의 것에 대응한다. 해상도 신호가 값 R=1(16 선 어드레싱)을 가지면, 각 출력 비트는 입력 비트의 로직 OR에 대응한다. 또한, 해상도 신호가 값 R=2(256 선 어드레싱을 나타냄)을 가지면, 각 출력 비트는 로직 레벨 1에 있는다.

도 14 내지 도 19에 대한 상기 설명으로부터, 도 13을 참조하여 설명된 다중 선 어드레싱 실시예와 동일한 방법으로 회로가 기능한다고 이해된다.

상술된 본 발명의 실시예를 요약하면:

● 구동기 선의 개수에 대한 디스플레이 선의 가능한 개수의 비율 N/n을 크로스토크 비율 v/c의 증가 없이도 증가시킬 수 있도록 디스플레이 선을 구동기 선에 접속하는 방법에 대한 불필요한 제한을 제거;

● 크로스토크 비율 v/c의 증가가 가능함에도 불구하고, 구동기 선의 개수에 대한 디스플레이 선의 가능한 개수의 비율 N/n을, 증가시키도록 하기 위해 각 디스플레이 선에의 부가적인 접속의 이용;

● 각 디스플레이 선에 대한 접속의 개수 c와 중첩 수 v를 서로 독립적으로선택하여, 필요한 크로스토크 비율 v/c를 성취할 수 있는 능력;

● 디스플레이 기술 분야에 일정 가중 코드 기술을 적용하는 능력;

● 저비용의 실시간 하드웨어 또는 프로그램된 컴퓨터 구현에 적합한 해답을 위한 신속하며 간결한 활성화 패턴 생성 방법의 가능성; 및

● 특정 경우의 다중 선 어드레싱

을 설명하고 있다.

상술된 실시예와 예시들에 대한 많은 변형 및 개선이 본 발명에서 벗어나지 않고 행해질 수 있음은 명백하다.

Claims

전기적으로 제어되는 소자 어레이의 전극 구조물에서, 상기 전기적으로 제어되는 소자의 각 선을 따라 각각 연장되어 있는 통상 평행한 전극의 열, 및 구동 신호를 수신하기 위한 구동기 선의 열을 포함하며, 각 전극은 각 임피던스를 통해 복수의 상기 구동기 선에 각각 접속되어 있는 전극 구조물에 있어서,

각 전극은 상기 구동기 선 중 적어도 세 개에 접속되어 있는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제1항에 있어서, 상기 구동기 선은 상기 전극에 접속되어 있어 상기 구동기 선이 (a) 각 그룹이 일반적으로 동일한 개수의 구동기 선을 가지며 (b) 각 전극이 상기 그룹들 중 하나 내의 상기 구동기 선들 중 적어도 하나와 상기 그룹들중 다른 것 내의 상기 구동기 선들 중 적어도 하나에 접속되어 있는, 임의 그룹 쌍의 구동기 선으로 분할될 수 없는 전기적으로 제어되는 소자 어레이의 전극 구조물.
전기적으로 제어되는 소자 어레이의 전극 구조물에서, 상기 전기적으로 제어되는 소자의 각 선을 따라 각각 연장되어 있는 통상 평행한 전극의 열, 및 구동 신호를 수신하기 위한 구동기 선의 열을 포함하며, 각 전극은 각 임피던스를 통해 복수의 상기 구동기 선에 접속되어 있는 전극 구조물에 있어서,

상기 구동기 선은 상기 전극에 접속되어 있어 상기 구동기 선이 (a) 각 그룹이 일반적으로 동일한 개수의 구동기 선을 가지며 (b) 각 전극이 상기 그룹들 중 하나 내의 상기 구동기 선들 중 적어도 하나와 상기 그룹들 중 다른 것 내의 상기 구동기 선들 중 적어도 하나에 접속되어 있는, 임의 그룹쌍의 구동기 선으로 분할될 수 없는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제1항 내지 제3항 중 어느 한 항에 있어서, 임의의 전극 쌍에 대해서, 이들 전극이 공통으로 접속되어 있는 구동기 선의 개수 v (존재할 경우에)는 이들 전극 각각이 접속되어 있는 상기 구동기 선의 개수 c 보다 적어도 두 개가 작은 전기적으로 제어되는 소자 어레이의 전극 구조물.
제4항에 있어서, 상기 전극은 각각 상기 동일한 개수 c의 구동기 선에 접속되어 있는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전극이 상기 구동기 선에 접속되는 위치에서는 적어도, 상기 구동기선은 일반적으로 서로 평행하며 상기 전극에 일반적으로 직각으로 배향되어 있는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전극 및 상기 구동기 선은 공통 기판 상에 배치되는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제1항 내지 제3항 중 어느 한 항에 있어서,

복수의 어드레스 값들 중 어느 하나를 나타내는 어드레스 신호에 응답하여, 각 어드레스 값에 대해 상기 구동기 선의 각각의 결합에 전압을 인가하도록 구성된 디코더를 포함하는 디코더 시스템을 더 포함하고, 상기 디코더는 각 어드레스 값에 응답하여 어느 구동기 선에 전압이 인가되는지를 결정하기 위한 룩-업 테이블을 포함하고, 상기 임피던스는 상기 디코더 시스템의 일부를 형성하며 상기 디코더의 각 출력에서 상기 전극에 접속되어 있는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제1항 내지 제3항 중 어느 한 항에 있어서,

복수의 어드레스 값들 중 어느 하나를 나타내는 어드레스 신호에 응답하여, 상기 구동기 선의 각각의 것이 되는 중간 노드의 각각의 결합에 전압을 인가하도록 구성된 구성된 디코더를 포함하는 디코더 시스템을 더 포함하고, 상기 디코더는 복수단의 처리를 실행하도록 구성되고, 상기 복수단의 처리는 각 어드레스 값에 응답하여 어느 중간 노드에 전압이 인가되는지를 결정할 때, 결과가 결정되는 제1 단계 및 상기 제1 단계의 결과가 입력으로 제공되는 제2 단계를 적어도 포함하고, 상기 임피던스는 상기 디코더 시스템의 일부를 형성하며 상기 디코더의 각 출력에서 상기 전극에 접속되어 있는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제9항에 있어서, 상기 디코더는 상기 복수단의 처리를 실행하도록 프로그램된 마이크로프로세서를 포함하는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제9항에 있어서, 상기 디코더는 하드와이어된 로직 회로 및/또는 산술 회로 및/또는 상기 복수단의 처리를 실행하도록 구성된 룩-업 회로를 포함하는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제9항에 있어서, 상기 복수단의 처리는 소정의 일정 가중 코드의 워드의 결정을 포함하는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제12항에 있어서, 상기 복수단의 처리는:

수학적 구조에 따라 상기 어드레스 값을 맵화(mapping)하거나 나타내는 단계;

상기 수학적 구조에서의 하나 이상의 연산을 실행하여 일정 가중 코드의 워드의 생성과 등가의 결과를 제공하는 단계; 및

상기 수학적 구조로부터의 결과를 중간 노드의 선택으로서 맵화하거나 나타내는 단계

를 포함하는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제13항에 있어서, 상기 수학적 구조는 유한 아핀 기하학인 전기적으로 제어되는 소자 어레이의 전극 구조물.
제13항에 있어서, 상기 수학적 구조는 유한 사영 가하학인 전기적으로 제어되는 소자 어레이의 전극 구조물.
제13항에 있어서, 상기 수학적 구조는 디퍼런스 족이고 상기 하나 이상의 연산은 한 그룹으로부터의 요소의 세트를 갖는 산술 연산을 포함하는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제13항에 있어서, 상기 수학적 구조는, 상기 하나 이상의 연산이 연쇄 기구에 따르도록 선택되는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제9항에 있어서, 각 어드레스 값에 응답하여, 상기 출력들중 각 하나의 것에 전압이 인가되거나, 소정의 임계치를 넘어 전압이 인가되는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제9항에 있어서, 복수의 해상도 값들 중 어느 하나를 나타내는 해상도 신호를 수신하는 해상도 입력을 포함하고, 상기 디코더는 상기 해상도 신호에 응답하여:

상기 해상도 신호가 제1 값일 때, 각 어드레스 값에 응답하여 전압이 인가된 상기 중간 노드의 결합이 제1 개수의 출력에 전압이 인가되거나, 소정의 임계치를 넘어 전압이 인가되도록 하고; 및

상기 해상도 신호가 제2 값을 가질 때, 각 어드레스 값에 응답하여 전압이 인가된 중간 노드의 결합이 상기 제1 개수 보다 더 많은 제2 개수의 상기 출력에 전압이 인가되거나 상기 임계치를 넘어 전압이 인가되도록 하는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제19항에 있어서, 상기 디코더는 상기 해상도 신호에 응답하여 상기 해상도 신호가 적어도 하나의 다른 값을 가질 때, 각 어드레스 값에 응답하여 전압이 인가된 상기 중간 노드의 결합이 상기 제1 개수나 상기 제2 개수 보다 더 큰 다른 개수의 상기 출력의 하나, 또는 각각이나 그룹에 전압이 인가되거나 상기 임계치를 넘어 전압이 인가되도록 하는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제20항에 있어서, 상기 다른 개수 또는 각각의 또 다른 개수는 상기 제2 개수의 정수배인 전기적으로 제어되는 소자 어레이의 전극 구조물.
제21항에 있어서, 상기 해상도 신호가 상기 하나의 다른 값을 가질 때의 각 그룹은, 상기 해상도 신호가 상기 제2 값을 가질 때의 소정 개수의 그룹의 합인 전기적으로 제어되는 소자 어레이의 전극 구조물.
제20항에 있어서, 상기 다른 개수 또는 각각의 또 다른 개수는 상기 제1 개수의 정수배인 전기적으로 제어되는 소자 어레이의 전극 구조물.
제23항에 있어서, 상기 해상도 신호가 상기 하나의 다른 값을 가질 때의 각 그룹은, 상기 해상도 신호가 상기 제1 값을 가질 때의 소정 개수의 상기 그룹의 합인 전기적으로 제어되는 소자 어레이의 전극 구조물.
제19항에 있어서, 상기 제1 개수는 하나인 전기적으로 제어되는 소자 어레이의 전극 구조물.
제19항에 있어서, 상기 해상도 신호가 상기 제2 값을 가질 때 각 어드레스 값에 응답하여 전압이 인가되는 상기 출력은 물리적으로 서로 인접하여 그룹화되어 있는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제18항에 있어서, 각 어드레스 값에 응답하여, 상기 결정된 임계치를 넘어 전압이 인가되지 않은 출력들 모두는 또한 상기 결정된 임계치 보다 작은 제2 결정된 임계치를 넘어 전압이 인가되지 않는 전기적으로 제어되는 소자 어레이의 전극 구조물.
제9항에 따른 전극 구조물의 제조 방법에서,

복수의 어드레스 값들 중 어느 하나를 나타내는 어드레스 신호에 응답하고, 각 어드레스 값에 대해 각 중간 노드의 결합에 전압을 인가하도록 구성된 디코더를 제공하는 단계;

복수의 출력을 제공하는 단계;

각 출력에 대해 그 출력이 응답하는 상기 중간 노드의 각 그룹을 결정하는 단계; 및

그 출력에 가해지는 상기 전압이 상기 디코더에 의해 상기 각 그룹 내의 상기 중간 노드 각각에 가해지는 상기 전압에 의해 좌우되도록, 각 출력이 상기 각 결정된 그룹 내의 상기 중간 노드에 응답하도록 하는 단계

를 포함하고,

디코더에 의해 실행되는 복수단의 처리를 결정하는 단계;

각 어드레스 값에 응답하여 상기 중간 노드중 어느 것에 전압이 인가되는지를 결정할 때 상기 결정된 복수단의 처리를 실행하도록 상기 디코더를 구성하는 단계; 및

상기 중간 노드중 어느 그룹에 상기 출력이 응답하는지를 결정하는 상기 단계에서 상기 결정된 복수단의 처리를 이용하는 단계

를 포함하는 전극 구조물의 제조 방법.
제28항에 있어서, 복수의 어드레스 값들 중 어느 값을 나타내는 어드레스 신호에 응답하여 각 어드레스 값에 대해 중간 노드의 각각의 결합에 전압을 인가하도록 구성되는 디코더를 제공하는 단계와,

각 출력에 대해, 그 출력이 응답하는 상기 중간 노드의 각 그룹을 결정하는 단계는, 일정 가중 코드의 결정에 의해 성취되고,

상기 일정 가중 코드의 워드는 각 어드레스 값에 대한 중간 노드의 각각의 결합을 결정하는 데에 사용되고,

상기 디코더에 의해 실행되는 상기 복수단의 처리는 미리 정해진 일정 가중 코드의 워드의 결정을 포함하는 전극 구조물의 제조 방법.
제29항에 있어서, 상기 일정 가중 코드는 어드레스 값을 아핀 기하학으로 맵핑함으로써 유도되는 전극 구조물의 제조 방법.
제29항에 있어서, 상기 일정 가중 코드는 어드레스 값을 사영 기하학으로 맵핑함으로써 유도되는 전극 구조물의 제조 방법.
제29항에 있어서, 상기 일정 가중 코드는 상기 어드레스 값을 디퍼런스 족의 세트의 변환으로 나타냄으로써 유도되는 전극 구조물의 제조 방법.
제29항에 있어서, 상기 일정 가중 코드는 코드의 연쇄 방법을 통해 유도되며 상기 어드레스 값은 상기 연쇄시 사용되는 특정 코드워드를 결정하는 전극 구조물의 제조 방법.
전기적으로 제어되는 어레이 디바이스에 있어서,

제1항 내지 제3항 중 어느 한 항에 따른 제1 전극 구조물;

상기 제1 구조물의 전극에 교차되는 제2 전극의 열과, 구동 신호를 수신하기 위한 제2 구동기 선의 열을 포함하는 제2 전극 구조물; 및

상기 제1 구조물의 전극 각각의 것과 상기 제2 구조물의 전극 각각의 것의 교차 부분에 각각 배치되는 전기적으로 제어되는 소자의 어레이

를 포함하는 전기적으로 제어되는 어레이 디바이스.
제34항에 있어서, 상기 제2 전극 구조물은 제1항 내지 제3항 중 어느 한 항에 따른 전극 구조물인 전기적으로 제어되는 어레이 디바이스.
제34항에 있어서, 상기 전기적으로 제어되는 소자는 상기 제1 및 제2 전극 구조물의 전극 간에 끼워진 재료층의 각 부분에 의해 제공되는 전기적으로 제어되는 어레이 디바이스.
제36항에 있어서, 상기 재료는 쌍안정 액정 재료이며 상기 디바이스는 액정 디스플레이 패널을 형성하는 전기적으로 제어되는 어레이 디바이스.