JP4632199B2 - 半導体装置とその製造方法および半導体チップの実装方法 - Google Patents

半導体装置とその製造方法および半導体チップの実装方法 Download PDF

Info

Publication number
JP4632199B2
JP4632199B2 JP2005033667A JP2005033667A JP4632199B2 JP 4632199 B2 JP4632199 B2 JP 4632199B2 JP 2005033667 A JP2005033667 A JP 2005033667A JP 2005033667 A JP2005033667 A JP 2005033667A JP 4632199 B2 JP4632199 B2 JP 4632199B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
heat
bonding wire
insulating film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005033667A
Other languages
English (en)
Other versions
JP2006222235A (ja
Inventor
均 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2005033667A priority Critical patent/JP4632199B2/ja
Publication of JP2006222235A publication Critical patent/JP2006222235A/ja
Application granted granted Critical
Publication of JP4632199B2 publication Critical patent/JP4632199B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、半導体装置とその製造方法および半導体チップの実装方法に関するものである。
従来、半導体チップの小型化、高集積化により、単位体積当たりの発熱量が増加している。このため、半導体チップにおける発熱を冷却する冷却構造を備える半導体装置が考えられている（例えば、特許文献１参照。）。
特許文献１に開示された半導体装置は、回路パターンが形成された半導体チップの表面に、絶縁性接着剤を介してヒートスプレッダを接着した構造のものである。ヒートスプレッダは、半導体チップにおいて発生した熱を拡散させるよう作用する。この特許文献１に開示されている半導体装置においては、ヒートスプレッダをワイヤボンディング後に半導体チップに接着する構造を採用することで、ヒートスプレッダ用の接着剤の劣化を防止することとしている。
特開平７−３２１２５２号公報
しかしながら、特許文献１に開示された半導体装置では、ヒートスプレッダのような放熱のための別部品を半導体チップに取り付ける必要がある。このため、半導体チップ表面への接着剤の塗布、ヒートスプレッダのハンドリングや装着等の種々の工程が必要となって工程が煩雑になるという不都合がある。
一方、半導体チップは、通常、シリコン基板の表面に形成された回路パターンに電気的に接続する電極パッドと、リードフレームまたはプリント基板とをボンディングワイヤによって接続することにより、リードフレームまたはプリント基板に実装される。したがって、半導体チップにおいて発生した熱の一部は、電極パッド、ボンディングワイヤを介してリードフレームまたはプリント基板に放熱される。
しかしながら、電極パッドは通常半導体チップの外周近傍に配置される一方、実際に発熱するドライバ回路等の発熱部は半導体チップの中央近傍に配置される。このため、電極パッドは発熱部から離れている場合が多く、両者間の熱抵抗によって、発熱部において発生した熱を、電極パッドに接続されているボンディングワイヤによって効率的に放散させることは困難であった。
本発明は、上述した事情の鑑みてなされたものであって、半導体チップの発熱部における熱を、簡易な方法で効率的に放散させることができる半導体装置とその製造方法および半導体チップの実装方法を提供することを目的としている。
上記目的を達成するために、本発明は以下の手段を提供する。
本発明は、半導体チップと、該半導体チップの外部に配置されるリードフレームと、該リードフレームと前記半導体チップの表面に形成された電極パッドとを電気的に接続する信号用ボンディングワイヤとを備えるとともに、前記半導体チップを構成するシリコン基板の表面に形成された回路パターンを被覆する絶縁膜の表面のうち、前記回路パターンにおける発熱部近傍に配される領域と前記リードフレームとを接続し、前記絶縁膜の表面上に直接接着される放熱用ボンディングワイヤを備える半導体装置を提供する。
本発明によれば、信号用ボンディングワイヤによって接続された電極パットとリードフレームとの間で電気信号のやりとりが行われ、あるいは電力供給がなされる。また、信号用ボンディングワイヤとは別個に設けられた放熱用ボンディングワイヤにより、半導体チップにおける発熱がリードフレームに伝達され、これによって放熱が行われる。
通常、半導体チップを構成するシリコン基板の表面には回路パターンが形成されているが、その表面には回路パターンの電気的な絶縁等を目的として保護層としての絶縁膜が形成されている。本発明において放熱用ボンディングワイヤが、回路パターンにおける発熱部近傍に配置される領域に接続されるので、絶縁膜を挟んで間近に配置されている発熱部から発せられた熱を、直接、放熱用ボンディングワイヤによって吸い取り、半導体チップ外部のリードフレームに伝達することができる。したがって、半導体チップにおける発熱を効率的に放熱することができ、性能向上、小型化、高集積化を図ることができる。
上記発明においては、前記放熱用ボンディングワイヤが接続された前記半導体チップの絶縁膜の表面に、金属膜が設けられていることが好ましい。
このように構成することで、金属膜を介して絶縁膜の表面にボンディングワイヤが接続される。金属膜を介することで、ボンディングワイヤと絶縁膜との接着性を向上し、発熱部からの熱をより効果的に放熱することが可能となる。
また、本発明は、半導体チップを構成するシリコン基板の表面に形成された回路パターンを被覆する絶縁膜の表面のうち、前記回路パターンにおける発熱部近傍に配される領域に、外部の伝熱部材に接続される放熱用ボンディングワイヤを前記絶縁膜の表面上に直接接続するステップを備える半導体装置の製造方法を提供する。
本発明によれば、放熱用ボンディングワイヤを接続するステップにより、回路パターンにおける発熱部近傍の領域に配される絶縁膜の表面と外部の伝熱部材、例えば、リードフレームやヒートシンクとが接続される。放熱用ボンディングワイヤは、絶縁膜を挟んで間近に配される発熱部からの熱を直接吸い取って外部の伝熱部材に伝達するよう機能する。したがって、本発明により、半導体チップの発熱部の局所的な温度上昇を抑制した半導体装置を製造することができる。
この場合において、本発明によれば、放熱用ボンディングワイヤを接続するステップによって、半導体チップに後付けで放熱対策を施すことができる。したがって、半導体チップの回路設計にそのための構造を盛り込んでおく必要がない。また、従来のヒートスプレッダやヒートシンクのような別部品を接着するのと比較して、接着剤の塗布工程、ヒートスプレッダ等のハンドリング工程、接着工程等を行う必要がなく、工程を簡略化することができる。特に、通常、半導体チップへの配線はワイヤボンディングによって行われるので、そのワイヤボンディング工程中に放熱用ボンディングワイヤを接続するステップを含めることができる。したがって、放熱対策を施すために特別な装置や工程が不要であり、簡易に、かつ、短時間に放熱対策が施された半導体装置を製造することができる。
また、放熱用ボンディングワイヤの接続後に、半導体チップおよびボンディングワイヤ等が樹脂によりモールドされる場合においても、放熱用ボンディングワイヤが接続される伝熱部材として樹脂モールドから露出するリードフレーム等を選択しておくことにより、半導体チップの発熱部の熱を放熱用ボンディングワイヤを介して樹脂モールドの外部に効率的に放熱することができる。
上記発明においては、絶縁膜の表面に設けられた金属膜に、放熱用ボンディングワイヤを接続することが好ましい。
このように構成することで、絶縁膜上への放熱用ボンディングワイヤの接着性を向上することができる。したがって、絶縁膜への放熱用ボンディングワイヤの接続をより確実に行うことができ、接着部における熱抵抗を低減することができる。
さらに、本発明は、半半導体チップを構成するシリコン基板の表面に形成された回路パターンを被覆する絶縁膜の表面のうち、前記回路パターンにおける発熱部近傍に配される領域と、外部の伝熱部材とを放熱用ボンディングワイヤにより前記絶縁膜の表面上に直接接続する半導体チップの実装方法を提供する。
本発明によれば、回路パターンにおける発熱部近傍の領域に配される絶縁膜の表面と外部の伝熱部材、例えば、リードフレームやプリント基板の回路パターンとが放熱用ボンディングワイヤによって接続された状態に半導体チップが実装される。放熱用ボンディングワイヤは、絶縁膜を挟んで間近に配される発熱部からの熱を直接吸い取って外部の伝熱部材に伝達するよう機能する。したがって、本発明により、半導体チップの発熱部の局所的な温度上昇を抑制する放熱対策を施した状態に半導体チップを実装することができる。
上記発明においては、絶縁膜の表面に設けられた金属膜に、放熱用ボンディングワイヤを接続することが好ましい。
このように構成することで、このように構成することで、絶縁膜上への放熱用ボンディングワイヤの接着性を向上することができる。したがって、絶縁膜への放熱用ボンディングワイヤの接続をより確実に行うことができ、接着部における熱抵抗を低減して、より効率的に放熱されるように半導体チップを実装することができる。
本発明に係る半導体装置によれば、半導体チップの発熱部における熱を、簡易な方法で効率的に放散させることができるという効果を奏する。また、本発明に係る半導体装置の製造方法によれば、上記半導体装置を製造工程を複雑化することなく簡易に製造できるという効果を奏する。さらに、本発明に係る半導体チップの実装方法によれば、放熱対策を施した状態に簡易に半導体チップを実装することができるという効果を奏する。
以下、本発明の一実施形態に係る半導体装置１とその製造方法および半導体チップ２の実装方法について、図１および図２を参照して以下に説明する。
本実施形態に係る半導体装置１は、半導体チップ２と、リードフレーム３と、これらを接続するボンディングワイヤ４，５と、これらを被覆するように成形される樹脂モールド部６とを備えている。
前記半導体チップ２は、図２に示されるように、シリコン基板７の一表面（能動面）に回路パターン８を形成し、形成された回路パターン８のほぼ全体を覆うように、保護層となる絶縁膜９を備えている。絶縁膜９は、通常、ＳｉＯ２あるいはＳｉＮＸにより構成されている。
半導体チップ２の能動面における周縁近傍には、図１に示されるように、絶縁膜上に露出し回路パターン８に接続する複数の電極パッド１０が設けられている。
前記リードフレーム３は、半導体チップ２を接着するアイランド部３ａと、アイランド部３ａに対して間隔をあけて周囲に配置されるリード部３ｂ，３ｃとを備えている。
また、前記ボンディングワイヤ４，５は、図１に示されるように、信号用ボンディングワイヤ４と、放熱用ボンディングワイヤ５とを備えている。信号用ボンディングワイヤ４は、前記半導体チップ２の能動面に設けられた電極パッド１０と、半導体装置１の信号用端子となる信号用リード部３ｂとにその両端を接続している。なお信号用ボンディングワイヤ４のうちの１本は、アイランド部３ａに接続するリード部に接続され、例えば、アース用として使用されるようになっている。
また、前記放熱用ボンディングワイヤ５は、その一端を半導体装置１の信号用端子とはならないリード部３ｃ、すなわち外部の信号配線には接続されない放熱用リード部３ｃに接続している。また、放熱用ボンディングワイヤ５の他端は、半導体チップ２表面の絶縁膜９上に接続されている。放熱用リード部３ｃは、プリント基板等に実装されたときに、より大きな熱容量を有するヒートシンク（図示略）等に接続されることが好ましい。
放熱用ボンディングワイヤ５は、図１に示されるように、半導体チップ２の発熱部１１近傍に接続されている。半導体チップ２の発熱部１１は、回路パターン８内のドライバ回路等、作動に際して大電流が流れる部分に形成される。したがって、回路設計の段階において、発熱部１１の位置がほぼ特定できているので、放熱用ボンディングワイヤ５を半導体チップ２の発熱部１１近傍に接続することができる。
放熱用ボンディングワイヤ５は、図２に示されるように、半導体チップ２の表面に設けられている絶縁膜９の表面に直接接着している。
このように構成された本実施形態に係る半導体装置１の製造方法および半導体チップ２の実装方法について、以下に説明する。
本実施形態に係る半導体チップ２の実装方法は、リードフレーム３のアイランド部３ａの表面に半導体チップ２を接着し、半導体チップ２とリード部３ｂ，３ｃとを複数のボンディングワイヤ４，５によって接続するものである。半導体チップ２とリード部３ｂ，３ｃとの接続は、まず、半導体チップ２の表面に露出している電極パッド１０とアイランド部３ａの周囲に配置されている信号用リード部３ｂとの間を信号用ボンディングワイヤ４によって接続し、半導体チップ２の発熱部１１近傍の表面と放熱用リード部３ｃとの間を放熱用ボンディングワイヤ５によって接続することにより行われる。その順序は逆でもよい。
信号用ボンディングワイヤ４による接続および放熱用ボンディングワイヤ５による接続は、通常のワイヤボンディング工程において、まとめて高速に行われる。これにより、半導体チップ２がリードフレーム３に実装されることになる。リードフレーム３に代えて、プリント基板（図示略）等にベアチップとして直接実装する際にも、本実施形態に係る半導体チップ２の実装方法を用いて、簡易に行うことができる。
本実施形態に係る半導体装置１の製造方法は、上記実装方法によりリードフレーム３に実装された半導体チップ２、信号用リード部３ｂおよび放熱用リード部３ｃの一部、および信号用ボンディングワイヤ４および放熱用ボンディングワイヤ５を被覆するように樹脂モールド部６を成形し、樹脂モールド部６の外部に露出するリード部３ｂ，３ｃを所定の長さに切断することにより行われる。これにより、樹脂モールド部６の外部に複数のリード部３ｂ，３ｃが露出した半導体装置１が製造されることになる。
このように構成された本実施形態に係る半導体装置１とその製造方法および半導体チップ２の実装方法の作用について以下に説明する。
本実施形態に係る半導体装置１は、樹脂モールド部６の外部に露出する放熱用リード部３ｃと半導体チップ２の発熱部１１近傍の領域とが放熱用ボンディングワイヤ５によって接続されているので、動作時に大電流が流れることによって発熱部１１において大きな発熱が生じたとしても、該発熱部１１に、薄い絶縁膜９を介して間近に放熱用ボンディングワイヤ５の端部が接着されているので、発熱部１１の熱を放熱用ボンディングワイヤ５を介して半導体チップ２の外部に効率的に逃がすことができる。特に、放熱用ボンディングワイヤ５の他端をリードフレーム３やヒートシンク等の熱容量のより大きな伝熱部材に接続しておくことにより、発熱部１１の熱をより効率的に逃がして、発熱部１１の局部的な過熱状態を回避することができる。したがって、半導体チップ２を小型化、高集積化することが可能となり、性能向上を図ることができる。
また、本実施形態に係る半導体装置１の製造方法によれば、半導体チップ２の放熱対策を放熱用ボンディングワイヤ５の接続によって行うので、信号用ボンディングワイヤ４を接続するワイヤボンディング工程の中で放熱用ボンディングワイヤ５の接続をまとめて行うことができる。放熱用ボンディングワイヤ５を用いることにより、半導体装置１の製造過程においてヒートスプレッダやヒートシンクのような別部品を取り扱う必要がなく、通常のワイヤボンディング装置のみによって簡易かつ高速に半導体装置１を製造することができる。
また、半導体チップ２の放熱対策を半導体チップ２に後付けで施すことができる。したがって、半導体チップ２の回路設計を放熱対策に拘束されることなく高い自由度で行うことができる。また、特別な放熱対策が施されていない市販の半導体チップ２を用いても効果的な放熱が行われる半導体装置１を製造することができる。
また、本実施形態に係る半導体チップ２の実装方法によれば、信号用ボンディングワイヤ４を接続するワイヤボンディング工程の中で放熱用ボンディングワイヤ５の接続をまとめて行うことができる。したがって、通常のワイヤボンディング装置のみによって簡易かつ高速に、しかも、発熱部１１における局部的な発熱の効率的な放熱対策が施された状態に半導体チップ２を実装することができる。
なお、本実施形態においては信号用ボンディングワイヤ４と同じボンディングワイヤを放熱用ボンディングワイヤ５として使用した場合について説明したが、これに限定されるものではなく、異なる材質の放熱用ボンディングワイヤ５を採用してもよい。例えば、放熱用ボンディングワイヤ５として熱抵抗を低減するために信号用ボンディングワイヤ４よりも線径の太いものを採用してもよい。また、大きな伝熱面積を確保するために、複数本の放熱用ボンディングワイヤ５を発熱部１１近傍に接続することにしてもよい。また、ワイヤボンディングによって絶縁膜９の表面に接着させる際の接着性を向上するために、放熱用ボンディングワイヤ５として、信号用ボンディングワイヤ４よりも柔らかい材質のものを採用してもよい。
また、絶縁膜９の表面への放熱用ボンディングワイヤ５の接着性を向上するために、絶縁膜９の表面に対して、接着性を向上するための処理を施してもよい。接着性を向上するための処理としては、紫外線照射処理、アルゴンプラズマ処理、酸素プラズマ処理等により絶縁膜９の表面を粗す処理が挙げられる。
さらに、絶縁膜９の表面への放熱用ボンディングワイヤ５の接着性を向上するために、絶縁膜９の表面に、図３および図４に示されるように、金属膜１２を形成することにしてもよい。金属膜１２としては、Ａｌ膜、Ａｕ膜またはＡｇ膜が挙げられる。金属膜１２は、例えば、半導体チップ２の製造工程において蒸着、スパッタまたはメッキ等により形成しておくことが好ましい。このように構成することで、放熱用ボンディングワイヤ５が金属膜１２と高い密着度で接着することができる。したがって、放熱用ボンディングワイヤ５の絶縁膜９への接着部分における熱抵抗を低減することができ、さらに効率的な放熱を行うことができる。なお、絶縁膜９上における金属膜１２は、図３および図４に示されるように、半導体チップ２の発熱部１１近傍に部分的に形成してもよいが、電極パッド１０と導通しない範囲で絶縁膜９上の広い範囲にわたって形成することにしてもよい。
また、上記実施形態においては、放熱用ボンディングワイヤ５を接続する放熱用リード部３ｃとしては、信号用に使用しないリード部３ｃを採用したが、特性に影響がなければ信号用リード部３ｂと併用してもよい。
本発明の一実施形態に係る半導体装置を示す模式的な平面図である。 図１の半導体装置における放熱用ボンディングワイヤの半導体チップへの接続部を部分的に示す拡大断面図である。 図１の半導体装置の変形例を示す模式的な平面図である。 図３の半導体装置における放熱用ボンディングワイヤの半導体チップへの接続部を部分的に示す拡大断面図である。
符号の説明
１ 半導体装置
２ 半導体チップ
３ リードフレーム（伝熱部材）
３ｂ 信号用リード部（伝熱部材）
３ｃ 放熱用リード部（伝熱部材）
４ 信号用ボンディングワイヤ
５ 放熱用ボンディングワイヤ
７ シリコン基板
８ 回路パターン
９ 絶縁膜
１０ 電極パッド
１１ 発熱部
１２ 金属膜

Claims (3)

  1. 半導体チップと、該半導体チップの外部に配置されるリードフレームと、該リードフレームと前記半導体チップの表面に形成された電極パッドとを電気的に接続する信号用ボンディングワイヤとを備えるとともに、
    前記半導体チップを構成するシリコン基板の表面に形成された回路パターンを被覆する絶縁膜の表面のうち、前記回路パターンにおける発熱部近傍に配される領域と前記リードフレームとを接続し、前記絶縁膜の表面上に直接接着される放熱用ボンディングワイヤを備える半導体装置。
  2. 半導体チップを構成するシリコン基板の表面に形成された回路パターンを被覆する絶縁膜の表面のうち、前記回路パターンにおける発熱部近傍に配される領域に、外部の伝熱部材に接続される放熱用ボンディングワイヤを前記絶縁膜の表面上に直接接続するステップを備える半導体装置の製造方法。
  3. 半導体チップを構成するシリコン基板の表面に形成された回路パターンを被覆する絶縁膜の表面のうち、前記回路パターンにおける発熱部近傍に配される領域と、外部の伝熱部材とを放熱用ボンディングワイヤにより前記絶縁膜の表面上に直接接続する半導体チップの実装方法。
JP2005033667A 2005-02-09 2005-02-09 半導体装置とその製造方法および半導体チップの実装方法 Expired - Fee Related JP4632199B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005033667A JP4632199B2 (ja) 2005-02-09 2005-02-09 半導体装置とその製造方法および半導体チップの実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005033667A JP4632199B2 (ja) 2005-02-09 2005-02-09 半導体装置とその製造方法および半導体チップの実装方法

Publications (2)

Publication Number Publication Date
JP2006222235A JP2006222235A (ja) 2006-08-24
JP4632199B2 true JP4632199B2 (ja) 2011-02-16

Family

ID=36984333

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005033667A Expired - Fee Related JP4632199B2 (ja) 2005-02-09 2005-02-09 半導体装置とその製造方法および半導体チップの実装方法

Country Status (1)

Country Link
JP (1) JP4632199B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6421709B2 (ja) * 2015-06-29 2018-11-14 株式会社デンソー 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5253670A (en) * 1975-10-29 1977-04-30 Hitachi Ltd Semiconductor device
JPH08125073A (ja) * 1994-10-27 1996-05-17 Nec Eng Ltd 半導体パッケージ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5253670A (en) * 1975-10-29 1977-04-30 Hitachi Ltd Semiconductor device
JPH08125073A (ja) * 1994-10-27 1996-05-17 Nec Eng Ltd 半導体パッケージ

Also Published As

Publication number Publication date
JP2006222235A (ja) 2006-08-24

Similar Documents

Publication Publication Date Title
US6650006B2 (en) Semiconductor package with stacked chips
JP2008118067A (ja) パワーモジュール及びモータ一体型コントロール装置
JP2000077563A (ja) 半導体装置およびその製造方法
US6784022B2 (en) Method of dicing a semiconductor wafer and heat sink into individual semiconductor integrated circuits
JP2008141140A (ja) 半導体装置
JP2006261519A (ja) 半導体装置及びその製造方法
US7768107B2 (en) Semiconductor component including semiconductor chip and method for producing the same
JP3922809B2 (ja) 半導体装置
JP2006120996A (ja) 回路モジュール
JP4632199B2 (ja) 半導体装置とその製造方法および半導体チップの実装方法
JP2007184475A (ja) 半導体装置
JP2001358259A (ja) 半導体パッケージ
JP2005332918A (ja) 電子装置
JP2008211168A (ja) 半導体装置および半導体モジュール
JP2002057238A (ja) 集積回路パッケージ
JP2003258165A (ja) 半導体装置
JP4013780B2 (ja) 半導体装置の実装構造
JP2009267045A (ja) Ｉｃチップ、パッケージおよび半導体装置
JPH11330315A (ja) 半導体装置及びその製造方法
JP2009158825A (ja) 半導体装置
JP2010098144A (ja) リードフレーム及び半導体装置
JP2007201251A (ja) 半導体パッケージ及び半導体パッケージの製造方法
JP2626631B2 (ja) 半導体装置
CN115602645A (zh) 半导体装置及其制备方法、氮化镓芯片的封装结构
JPH0722547A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071019

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100817

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101014

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101102

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20101109

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101109

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131126

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees