JPH08125073A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH08125073A JPH08125073A JP26338394A JP26338394A JPH08125073A JP H08125073 A JPH08125073 A JP H08125073A JP 26338394 A JP26338394 A JP 26338394A JP 26338394 A JP26338394 A JP 26338394A JP H08125073 A JPH08125073 A JP H08125073A
- Authority
- JP
- Japan
- Prior art keywords
- input
- heat radiation
- semiconductor package
- output buffer
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
(57)【要約】
【目的】 製造後に信号遅延用部品の追加なしに入出力
端子における遅延時間の調整あるいは再調整を可能とす
る。 【構成】 入出力バッファ７−１は半導体集積回路２の
入出力端子部であり、絶縁用物質９−１で被覆されてい
る。絶縁用物質９−１上には放熱用パッド８−１が取付
けられており、放熱用パッド８−１上から半導体パッケ
ージ１の外部まで突き出すように放熱用リード線３−１
が取付けられ、入出力バッファ７−１の放熱を行ってい
る。
端子における遅延時間の調整あるいは再調整を可能とす
る。 【構成】 入出力バッファ７−１は半導体集積回路２の
入出力端子部であり、絶縁用物質９−１で被覆されてい
る。絶縁用物質９−１上には放熱用パッド８−１が取付
けられており、放熱用パッド８−１上から半導体パッケ
ージ１の外部まで突き出すように放熱用リード線３−１
が取付けられ、入出力バッファ７−１の放熱を行ってい
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体パッケージに関
し、特に半導体パッケージ内の半導体集積回路の入出力
端子における遅延時間の設定方式に関する。
し、特に半導体パッケージ内の半導体集積回路の入出力
端子における遅延時間の設定方式に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路において
は、図４に示すように、半導体集積回路２の入出力バッ
ファ７−１，７−２の入出力パッド６−１，６−２がリ
ード端子５−１，５−２にボンディングワイヤ４−１，
４−２で接続されている。
は、図４に示すように、半導体集積回路２の入出力バッ
ファ７−１，７−２の入出力パッド６−１，６−２がリ
ード端子５−１，５−２にボンディングワイヤ４−１，
４−２で接続されている。
【０００３】上記のような構成の半導体集積回路２の入
出力端子における遅延時間は、回路設計、レイアウト設
計、製造プロセス、半導体チップ温度によって決定され
るようになっている。
出力端子における遅延時間は、回路設計、レイアウト設
計、製造プロセス、半導体チップ温度によって決定され
るようになっている。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、入出力端子における遅延時間が回
路設計、レイアウト設計、製造プロセス、半導体チップ
温度によって決定されるので、回路設計及びレイアウト
設計で予め設定する以外は、信号遅延用部品の追加なし
には製造後に入出力端子における遅延時間を調整あるい
は再調整することができない。
集積回路においては、入出力端子における遅延時間が回
路設計、レイアウト設計、製造プロセス、半導体チップ
温度によって決定されるので、回路設計及びレイアウト
設計で予め設定する以外は、信号遅延用部品の追加なし
には製造後に入出力端子における遅延時間を調整あるい
は再調整することができない。
【０００５】そこで、本発明の目的は上記の問題点を解
消し、製造後に信号遅延用部品の追加なしに入出力端子
における遅延時間を調整あるいは再調整することができ
る半導体パッケージを提供することにある。
消し、製造後に信号遅延用部品の追加なしに入出力端子
における遅延時間を調整あるいは再調整することができ
る半導体パッケージを提供することにある。
【０００６】
【課題を解決するための手段】本発明による半導体パッ
ケージは、集積回路チップの入出力バッファ上に載置さ
れかつ前記入出力バッファの放熱量を可変自在とする放
熱部材を備えている。
ケージは、集積回路チップの入出力バッファ上に載置さ
れかつ前記入出力バッファの放熱量を可変自在とする放
熱部材を備えている。
【０００７】本発明による他の半導体パッケージは、集
積回路チップの入出力バッファを被覆する絶縁部材と、
前記絶縁部材上に載置された放熱用パッドと、前記放熱
用パッドに接続されかつ前記入出力バッファの放熱量を
可変自在とする放熱用リード線とを備えている。
積回路チップの入出力バッファを被覆する絶縁部材と、
前記絶縁部材上に載置された放熱用パッドと、前記放熱
用パッドに接続されかつ前記入出力バッファの放熱量を
可変自在とする放熱用リード線とを備えている。
【０００８】
【作用】半導体集積回路の入出力バッファ上に、入出力
バッファの放熱量を可変自在とする放熱用リード線を配
置する。
バッファの放熱量を可変自在とする放熱用リード線を配
置する。
【０００９】これによって、製造誤差等で入出力タイミ
ングが変化した場合でも、半導体パッケージの外部に突
き出している放熱用リード線の長さを変更することで入
出力タイミングの調整あるいは再調整が可能となる。よ
って、製造後に信号遅延用部品の追加なしに入出力端子
における遅延時間を調整あるいは再調整が可能となる。
ングが変化した場合でも、半導体パッケージの外部に突
き出している放熱用リード線の長さを変更することで入
出力タイミングの調整あるいは再調整が可能となる。よ
って、製造後に信号遅延用部品の追加なしに入出力端子
における遅延時間を調整あるいは再調整が可能となる。
【００１０】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１１】図１は本発明の一実施例による半導体パッ
ケージの断面図であり、図２は本発明の一実施例による
半導体パッケージの入出力端子部の平面図であり、図３
は本発明の一実施例による半導体パッケージの入出力端
子部の側面図である。
ケージの断面図であり、図２は本発明の一実施例による
半導体パッケージの入出力端子部の平面図であり、図３
は本発明の一実施例による半導体パッケージの入出力端
子部の側面図である。
【００１２】これらの図において、半導体パッケージ１
内には半導体集積回路２が収納されており、半導体集積
回路２の入出力端子部である入出力バッファ７−ｉ（ｉ
＝１，２，……，ｎ）の入出力パッド６−ｉは半導体パ
ッケージ１の外部と電気的に接続されるリード端子５−
ｉにボンディングワイヤ４−ｉで接続されている。
内には半導体集積回路２が収納されており、半導体集積
回路２の入出力端子部である入出力バッファ７−ｉ（ｉ
＝１，２，……，ｎ）の入出力パッド６−ｉは半導体パ
ッケージ１の外部と電気的に接続されるリード端子５−
ｉにボンディングワイヤ４−ｉで接続されている。
【００１３】また、入出力バッファ７−ｉは絶縁用物質
９−ｉ（絶縁用物質９−２〜９−ｎは図示せず）で被覆
され、絶縁用物質９−ｉ上には放熱用パッド８−ｉ（放
熱用パッド８−３〜８−ｎは図示せず）が取付けられて
いる。
９−ｉ（絶縁用物質９−２〜９−ｎは図示せず）で被覆
され、絶縁用物質９−ｉ上には放熱用パッド８−ｉ（放
熱用パッド８−３〜８−ｎは図示せず）が取付けられて
いる。
【００１４】放熱用リード線３−ｉは入出力バッファ７
−ｉの放熱を行うために、放熱用パッド８−ｉ上から半
導体パッケージ１の外部まで突き出すように取付けられ
ている。
−ｉの放熱を行うために、放熱用パッド８−ｉ上から半
導体パッケージ１の外部まで突き出すように取付けられ
ている。
【００１５】この場合、半導体パッケージ１の周囲温度
と半導体集積回路２の温度との差が大きいため、放熱用
リード線３−ｉの長さ、つまり放熱領域の面積を調整す
ることで、入出力バッファ７−ｉの放熱量を可変するこ
とができる。
と半導体集積回路２の温度との差が大きいため、放熱用
リード線３−ｉの長さ、つまり放熱領域の面積を調整す
ることで、入出力バッファ７−ｉの放熱量を可変するこ
とができる。
【００１６】ここで、半導体素子の動作パラメータは、
一般に温度依存性があることが知られている。例えば、
ＭＯＳトランジスタの主要パラメータであるプロセス利
得係数Ｋ′は室温をＴ0 、トランジスタの動作温度を
Ｔ、室温Ｔ0 におけるプロセス利得係数Ｋ′の値をＫ0
′とすると、 Ｋ′＝Ｋ0 ′・（Ｔ／Ｔ0 ）-3/2 という式で表される。この半導体素子の動作パラメータ
の温度依存性については、「ＭＯＳ ＬＳＩ設計入門」
（Ｊ．メーバー，Ｍ．Ａ．ジャック，Ｐ．Ｂ．デニア
著、菅野卓雄，桜井貴康監訳、産業図書（株）、１９８
４．４．２０、Ｐ．４２，４３，６１）に記載されてい
る。
一般に温度依存性があることが知られている。例えば、
ＭＯＳトランジスタの主要パラメータであるプロセス利
得係数Ｋ′は室温をＴ0 、トランジスタの動作温度を
Ｔ、室温Ｔ0 におけるプロセス利得係数Ｋ′の値をＫ0
′とすると、 Ｋ′＝Ｋ0 ′・（Ｔ／Ｔ0 ）-3/2 という式で表される。この半導体素子の動作パラメータ
の温度依存性については、「ＭＯＳ ＬＳＩ設計入門」
（Ｊ．メーバー，Ｍ．Ａ．ジャック，Ｐ．Ｂ．デニア
著、菅野卓雄，桜井貴康監訳、産業図書（株）、１９８
４．４．２０、Ｐ．４２，４３，６１）に記載されてい
る。
【００１７】よって、半導体素子である入出力バッファ
７−ｉの温度を可変することで、半導体集積回路２の入
出力遅延時間の調整を行うことができる。入出力バッフ
ァ７−ｉの温度が上昇すれば入出力遅延時間が大きくな
り、入出力バッファ７−ｉの温度が上昇すれば入出力遅
延時間が小さくなる。
７−ｉの温度を可変することで、半導体集積回路２の入
出力遅延時間の調整を行うことができる。入出力バッフ
ァ７−ｉの温度が上昇すれば入出力遅延時間が大きくな
り、入出力バッファ７−ｉの温度が上昇すれば入出力遅
延時間が小さくなる。
【００１８】このように、半導体集積回路２の入出力バ
ッファ７−ｉ上に、入出力バッファ７−ｉの放熱量を可
変自在とする放熱用リード線３−ｉを配置することによ
って、製造誤差等で入出力タイミングが変化した場合で
も、半導体パッケージ１の外部に突き出している放熱用
リード線３−ｉの長さを変更することで入出力タイミン
グを調整あるいは再調整することができる。よって、製
造後に信号遅延用部品の追加なしに入出力端子における
遅延時間を調整あるいは再調整することができる。
ッファ７−ｉ上に、入出力バッファ７−ｉの放熱量を可
変自在とする放熱用リード線３−ｉを配置することによ
って、製造誤差等で入出力タイミングが変化した場合で
も、半導体パッケージ１の外部に突き出している放熱用
リード線３−ｉの長さを変更することで入出力タイミン
グを調整あるいは再調整することができる。よって、製
造後に信号遅延用部品の追加なしに入出力端子における
遅延時間を調整あるいは再調整することができる。
【００１９】尚、本発明の一実施例では入出力バッファ
７−ｉ上に放熱用リード線３−ｉを配置しているが、入
出力バッファ７−ｉの放熱量を可変自在とすることがで
きれば、板状の放熱部材を入出力バッファ７−ｉに配置
してもよく、これに限定されない。
７−ｉ上に放熱用リード線３−ｉを配置しているが、入
出力バッファ７−ｉの放熱量を可変自在とすることがで
きれば、板状の放熱部材を入出力バッファ７−ｉに配置
してもよく、これに限定されない。
【００２０】
【発明の効果】以上説明したように本発明によれば、集
積回路チップの入出力バッファ上に、入出力バッファの
放熱量を可変自在とする放熱部材を配置することによっ
て、製造後に信号遅延用部品の追加なしに入出力端子に
おける遅延時間を調整あるいは再調整することができる
という効果がある。
積回路チップの入出力バッファ上に、入出力バッファの
放熱量を可変自在とする放熱部材を配置することによっ
て、製造後に信号遅延用部品の追加なしに入出力端子に
おける遅延時間を調整あるいは再調整することができる
という効果がある。
【図１】本発明の一実施例による半導体パッケージの断
面図である。
面図である。
【図２】本発明の一実施例による半導体パッケージの入
出力端子部の平面図である。
出力端子部の平面図である。
【図３】本発明の一実施例による半導体パッケージの入
出力端子部の側面図である。
出力端子部の側面図である。
【図４】従来例による半導体パッケージの入出力端子部
の平面図である。
の平面図である。
１ 半導体パッケージ ２ 半導体集積回路 ３−１〜３−ｎ 放熱用リード線 ７−１，７−２ 入出力バッファ ８−１，８−２ 放熱用パッド ９−１ 絶縁用物質
Claims (4)
- 【請求項１】 集積回路チップの入出力バッファ上に載
置されかつ前記入出力バッファの放熱量を可変自在とす
る放熱部材を有することを特徴とする半導体パッケー
ジ。 - 【請求項２】 前記放熱部材は、その放熱領域の面積を
可変することで前記集積回路チップの放熱量を可変する
よう構成されたことを特徴とする請求項１記載の半導体
パッケージ。 - 【請求項３】 集積回路チップの入出力バッファを被覆
する絶縁部材と、前記絶縁部材上に載置された放熱用パ
ッドと、前記放熱用パッドに接続されかつ前記入出力バ
ッファの放熱量を可変自在とする放熱用リード線とを有
することを特徴とする半導体パッケージ。 - 【請求項４】 前記放熱用リード線は、その長さを可変
することで前記入出力バッファの放熱量を可変するよう
構成されたことを特徴とする請求項３記載の半導体パッ
ケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26338394A JPH08125073A (ja) | 1994-10-27 | 1994-10-27 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26338394A JPH08125073A (ja) | 1994-10-27 | 1994-10-27 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125073A true JPH08125073A (ja) | 1996-05-17 |
Family
ID=17388730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26338394A Withdrawn JPH08125073A (ja) | 1994-10-27 | 1994-10-27 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125073A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222235A (ja) * | 2005-02-09 | 2006-08-24 | Seiko Instruments Inc | 半導体装置とその製造方法および半導体チップの実装方法 |
| US7714629B2 (en) | 2007-05-29 | 2010-05-11 | Shinko Electric Industries Co., Ltd. | Delay circuit and delay time adjustment method |
| WO2022085568A1 (ja) * | 2020-10-21 | 2022-04-28 | ウシオ電機株式会社 | パルス分光装置 |
-
1994
- 1994-10-27 JP JP26338394A patent/JPH08125073A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222235A (ja) * | 2005-02-09 | 2006-08-24 | Seiko Instruments Inc | 半導体装置とその製造方法および半導体チップの実装方法 |
| JP4632199B2 (ja) * | 2005-02-09 | 2011-02-16 | セイコーインスツル株式会社 | 半導体装置とその製造方法および半導体チップの実装方法 |
| US7714629B2 (en) | 2007-05-29 | 2010-05-11 | Shinko Electric Industries Co., Ltd. | Delay circuit and delay time adjustment method |
| WO2022085568A1 (ja) * | 2020-10-21 | 2022-04-28 | ウシオ電機株式会社 | パルス分光装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |