JP4593196B2 - 半導体装置 - Google Patents

Description

本発明は、双方向通信のためのシリアルデータ端子を有し、外部からのデータ書き込みと、外部へのデータ読み出しの機能を有する半導体装置に関する。

内部メモリを搭載し、シリアルデータ端子を有する半導体装置は、外部からの同期クロックの遷移タイミングに同期して動作を行う。従来、半導体装置に書き込みを行うためには、半導体装置が、例えば、同期クロックの立ち上がりに同期してデータを取り込む場合、外部からは、同期クロックの立ち下がりに同期してシリアルデータ端子にデータを送り込む。外部制御回路は、データの読み出し、書き込みを同じタイミングで行うため、半導体装置は、外部制御回路が同期信号の立ち下がりでデータを読み込むために、同期信号の立ち上がりでシリアルデータをシリアルデータ端子に送出する必要があった。例えば、インターシル社製ＥＬ６９１５Ｃのインターフェースである。

また、マイクロプロセッサと複数の半導体装置との間の通信方式にも同様の方式が利用されており、各々の半導体装置とマイクロプロセッサとの間を専用回線で電気的に接続するのではなく、２線バスまたは３線バスの共通回線を使用して不特定多数の半導体装置のうち一つを選択することにより、特定の半導体装置との間で通信を行うインナーバス方式が提案されている（例えば、特許文献１参照。）。

この場合、データはシリアルでやりとりされ、データ線は双方向となる。内部メモリを搭載した半導体装置と、この内部メモリを利用するマイクロプロセッサとの間は、特定のインターフェースを介して書き込みと読み出しとが行われている。

［従来技術の第１の制御タイミング：図２］
図２は、従来技術の半導体装置の第１の制御タイミングを示す図である。インターシル社製ＥＬ６９１５Ｃで用いられるインターフェースと同様の制御方法を示したものである。
外部制御回路は、内部メモリの書き込み時と読み込み時とで同じ同期クロックの立ち下がりで読み書きを行う。そのため、インターシル社製ＥＬ６９１５Ｃは、同期信号の立ち上がりでシリアルデータの取り込みを行い、外部装置（例えば、マイクロプロセッサ）への送出時には外部制御回路が同期クロックの立ち下がりでデータの取り込みが可能なように、同期クロックの立ち上がりでデータの切り替えを行っている。

半導体装置は、イネーブル信号（ＥＮ）で動作を開始し、モード信号（Ｍ）で読み出しまたは書き込みが切り替えられる。読み出しモードになった場合、半導体装置は、アドレス情報（Ａ０〜Ａ６）を取得後、バスの方向が切り替えられて出力となり、データ（Ｄ０〜Ｄ７）が同期クロック（ＣＫ）の立ち上がりに同期して出力される。

しかし、図２に示す従来技術の第１の制御タイミングでは、外部装置がバスの切り替えを行う際に、バスのフローティングが発生してしまうという問題があるため、外部制御回路で書き込み時と読み込み時とで異なる同期クロックのエッジを用いる方法が提案された。

［従来技術の第２の制御タイミング：図３］
図３は、従来技術の半導体装置の第２の制御タイミングを示す図である。外部制御回路は、書き込み時と読み込み時とで同期クロックの異なるエッジを使用する。そのため、外
部装置がバスを切り離すタイミングがデータの切り替えと同じになるという利点がある。

半導体装置は、イネーブル信号（ＥＮ）で動作を開始し、モード信号（Ｍ）で読み出しまたは書き込みが切り替えられる。読み出しモードになった場合、半導体装置は、アドレス情報（Ａ０〜Ａ６）を取得後、バスの方向が切り替えられて出力となり、データ（Ｄ０〜Ｄ７）が同期クロック（ＣＫ）の立ち下がりがりに同期して出力される。前述の第１の制御タイミングのモードに比べると、データの位相が同期クロック（ＣＫ）に対し９０度シフトしている。

特開昭６１−２５２６６号公報（第４項、第２図）

第２の制御タイミングでは、第１の制御タイミングの問題を解決したが、外部装置側で、データの取り込みのタイミングが立ち上がり同期の場合と、立ち下がり同期の場合との２種類のタイミングで動作するインターフェースを用意する必要があり、使用される半導体装置も利用する外部装置に合わせてそれぞれそのタイミングで動作するインターフェースの回路を用意する必要があった。
この状況は、外部装置や半導体装置を開発する上で、予めそれらの使用状態を予測して第１の制御タイミングの回路か第２の制御タイミングの回路かを設計する必要があり、開発コストがかかってしまうという問題があった。また、これらの使用者も、インターフェースのタイミングを理解し、外部装置と半導体装置とのインターフェースを選び、合わせる必要があることから、使用者にとっても負担とコストとがかかるという問題があった。さらに、外部装置がマイクロプロセッサである場合は、インターフェースの仕様だけでマイクロプロセッサを選ぶことにも制限があり、開発コストも使用者の負担も大きかった。

前述した課題を解決するため、本発明の半導体装置は下記の構成を採用する。

メモリとこのメモリを利用する外部装置との間でシリアルデータのやり取りを行うイン
ターフェースの回路を有し、該インターフェースの回路は、外部との双方向通信手段のためのシリアルデータ端子とデータを取り込むための同期クロック入力端子とを備える半導体装置において、インターフェースの回路は、シリアルデータ端子と同期クロック入力端子とからの信号を入力するとともに同期クロック入力端子の信号の立ち下りに同期して動作する制御手段と、制御手段の出力信号と同期クロック入力端子とからの信号を入力するとともに同期クロック入力端子の信号の立ち上がりに同期して動作するフリップフロップ回路と、制御手段の出力信号を入力するとともに制御手段により制御される第１のスイッチ回路と、フリップフロップ回路の出力信号を入力するとともに制御手段により制御される第２のスイッチ回路と、第１および第２のスイッチ回路の出力信号をシリアルデータ端子に接続する信号配線と、を有し、インターフェースの回路が入力状態のとき、第１および第２のスイッチ回路がオフし、制御手段にシリアルデータを入力し、インターフェースの回路が出力状態のとき、第１または第２のスイッチ回路のどちらか一方がオンし、制御手段から同期クロック入力端子の信号の立ち下りまたは立ち上がりに同期したシリアルデータを送出することを特徴とする。

制御手段は、外部より入力する制御信号によって、第１または第２のスイッチ回路のオンまたはオフを制御することを特徴とする。

本発明の半導体装置によれば、メモリを搭載した半導体装置と、このメモリを使用する外部装置（例えば、マイクロプロセッサ）との間で、シリアルデータのやり取りを行う際にそのインターフェースを一致させる必要がない。使用する外部装置の種類にかかわらず、所望のインターフェースでシリアルデータの読み出しが可能となり、客先等の要望によってインターフェースを後から変更することができるという利点を有するものである。

以下、図面に基づいて本発明の実施の形態を説明する。図１は、本発明の半導体装置の一例を示すブロック図である。図１は、図示しない内部メモリと外部装置（例えば、マイクロプロセッサ）との間でデータのやり取りを行うインターフェースの回路を示すものである。本発明の実施の形態におけるタイミングチャートは、従来技術の第１の制御タイミングを示した図２と従来技術の第２の制御タイミングを示した図３との制御タイミングを両方兼ね備えるため、特に新たに図示しない。

図１において、１は制御手段、２はシリアルデータ信号、３はフリップフロップ回路、４はＦＦ出力信号、５は第１のスイッチ回路、６は第２のスイッチ回路、７は信号線、８は制御信号である。ＤＡＴＡはシリアルデータ端子、ＣＫは同期クロック入力端子である。
本発明の半導体装置は、同期クロック入力端子ＣＫからの同期クロックの立ち下がりに同期して動作する制御手段１と、制御手段１から出力されるシリアルデータ信号２を同期クロックの立ち上がりでラッチするフリップフロップ回路３と、制御手段１から出力されるシリアルデータ信号２とフリップフロップ回路３から出力されるＦＦ出力信号４とを切り換える第１のスイッチ回路５と第２のスイッチ回路６と、を有している。
第１のスイッチ回路５の入力は、同期クロックの立ち下がりで同期して制御手段１から出力されるシリアルデータ信号２である。第２のスイッチ回路６の入力は、同期クロックの立ち上がりに同期したフリップフロップ回路３のＦＦ出力信号４である。第１のスイッチ回路５と第２のスイッチ回路６との出力は互いに接続し、制御手段１の信号線７にワイヤードオア接続されている。

本発明の半導体装置が入力状態の場合、第１のスイッチ回路５と第２のスイッチ回路６とはオフとなり外部からの信号は制御手段１に入力される。

本発明の半導体装置が出力状態の場合は、制御手段１に入力する制御信号８により、第１のスイッチ回路５または第２のスイッチ回路６の開閉が制御され、立ち上がりまたは立ち下がりのデータが信号線７に出力される。

本発明の半導体装置の特徴は、まさにこの部分であって、本発明の半導体装置が出力状態の場合に、制御信号８によって制御手段１を制御し、信号線７に送出されるデータを立ち上がりまたは立ち下がりにすることができる。これによって、外部装置のタイミングに合わせて、データのやり取りを行うことができるのである。

本発明の実施の形態では、図示しない外部の回路によって制御信号８を作成し、これを利用して第１のスイッチ回路５および第２のスイッチ回路６の切り替えをする場合を説明した。本発明はこれに限定することはなく、制御手段１が直接コマンドを受信し、第１のスイッチ回路５と第２のスイッチ回路６とを制御してもかまわない。

すなわち、制御手段１には制御用のアドレスを持たせておき、この制御用アドレスのデータ信号を書き換えることによって制御信号８の代替を行う方法である。例えば、制御用アドレスの７Ｆｈに書き込まれるデータ信号を、００ｈとする場合と０１ｈとする場合とで制御信号８の状態を代替えする。つまり、コマンドにより制御手段１の動作を変更し、第１のスイッチ回路５と第２のスイッチ回路６とを制御するのである。この場合は、制御手段１に制御信号８用の端子を省略でき、同じ実装基板であっても異なる制御回路に対応が可能となり、共通の実装基板を利用することによってコストを削減できるという利点がある。

本発明は、内部メモリを搭載した半導体装置とこれを利用する外部装置との間のインタ
ーフェースを気にすることなく、外部装置を自由に選ぶことができる半導体装置を提供することができる。
外部装置の種類によって変化するシリアルデータのバスラインのタイミングに依存しない。半導体装置と外部装置とのバスラインのタイミングは制御手段により切り替え制御されるので、使用者はタイミングを気にせずに使用することができる。このため、本発明の半導体装置は、汎用の電子機器の制御システムに好適である。また、外部装置に市販のマイクロプロセッサを用いた制御システムにはさらに適する。

本発明の半導体装置のブロック図である。 従来技術と本発明との第１の制御タイミングを説明する図である。 従来技術と本発明との第２の制御タイミングを説明する図である。

符号の説明

１ 制御手段
２ シリアルデータ信号
３ フリップフロップ回路
４ ＦＦ出力信号
５ 第１のスイッチ回路
６ 第２のスイッチ回路
７ 信号線
８ 制御信号

Claims (2)

1. メモリと該メモリを利用する外部装置との間でシリアルデータのやり取りを行うインターフェースの回路を有し、該インターフェースの回路は、外部との双方向通信手段のためのシリアルデータ端子とデータを取り込むための同期クロック入力端子とを備える半導体装置において、
   前記インターフェースの回路は、
   前記シリアルデータ端子と前記同期クロック入力端子とからの信号を入力するとともに前記同期クロック入力端子の信号の立ち下りに同期して動作する制御手段と、
   前記制御手段の出力信号と前記同期クロック入力端子とからの信号を入力するとともに前記同期クロック入力端子の信号の立ち上がりに同期して動作するフリップフロップ回路と、
   前記制御手段の出力信号を入力するとともに前記制御手段により制御される第１のスイッチ回路と、
   前記フリップフロップ回路の出力信号を入力するとともに前記制御手段により制御される第２のスイッチ回路と、
   前記第１および第２のスイッチ回路の出力信号を前記シリアルデータ端子に接続する信号配線と、
   を有し、
   前記インターフェースの回路が入力状態のとき、前記第１および第２のスイッチ回路がオフし、前記制御手段に前記シリアルデータを入力し、
   前記インターフェースの回路が出力状態のとき、前記第１または第２のスイッチ回路のどちらか一方がオンし、前記制御手段から前記同期クロック入力端子の信号の立ち下りまたは立ち上がりに同期した前記シリアルデータを送出することを特徴とする半導体装置。
2. 前記制御手段は、外部より入力する制御信号によって、前記第１または第２のスイッチ回路のオンまたはオフを制御することを特徴とする請求項１に記載の半導体装置。

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