JP5018047B2

JP5018047B2 - 集積回路装置

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Publication number: JP5018047B2
Application number: JP2006321598A
Authority: JP
Inventors: 綾祐高木
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2006-11-29
Filing date: 2006-11-29
Publication date: 2012-09-05
Anticipated expiration: 2026-11-29
Also published as: JP2008134892A; KR20080048942A; KR100955122B1

Description

本発明は、集積回路装置に関し、特に外部制御装置による内部メモリへの読み書き処理を受け入れる集積回路装置に関する。

従来のオーディオ処理装置には、音楽再生用の集積回路装置と、外部制御装置と、を備えているものがある（例えば、特許文献１に記載のメモリボードとＣＰＵ(Central Processing Unit：中央処理装置)。）。

図３は、このようなオーディオ処理装置の例を示す図である。同図に示すオーディオ処理装置１００は、ＬＳＩ(Large Scale Integrated circuit：大規模集積回路装置)１１０、外部制御装置１２０、及び外部メモリ１３０から構成され、さらにＬＳＩ１１０は、内部制御装置１１１及び内部メモリ１１２から構成されている。

内部メモリ１１２は、内部制御装置１１１の動作プログラムと、音楽データと、を記憶している。この動作プログラムには、内部制御装置１１１が、内部メモリ１１２上に記憶される音楽データを読み取りながら、該音楽データを再生するための処理を行うための手順が記述されている。内部制御装置１１１は、外部制御装置１２０から動作するよう指示された場合に、内部メモリ１１２に記憶される動作プログラムを読み出しながら、その記述に従って動作する。その結果、内部制御装置１１１は、内部メモリ１１２上に記憶される音楽データを読み取りながら、該音楽データを再生するための処理を行う。

ところで、音楽データのフォーマット形式にはＭＰ３やＷＡＶなど種々のものがあり、一般に上記動作プログラムはフォーマット形式ごとに異なる。通常、内部メモリ１１２は１種類の動作プログラムしか記憶できないため、再生しようとする音楽データのフォーマット形式が複数種類にわたるときには、再生の都度、内部メモリ１１２に記憶される動作プログラムを書き換える必要がある。

これについて、外部メモリ１３０は、各フォーマット形式の動作プログラムを記憶している。外部制御装置１２０は、必要に応じ、外部メモリ１３０から動作プログラムを読み出し、内部メモリ１１２に記憶される動作プログラムを、読み出した動作プログラムにより書き換える。こうして、オーディオ処理装置１００は、再生しようとする音楽データのフォーマット形式が複数種類にわたる場合に対応している。
特開昭６２−１５０４４６号公報

しかしながら、上記従来のオーディオ処理装置には、動作プログラムの書き換えに長時間を要してしまう場合があった。

すなわち、内部メモリが受け付けられるメモリアクセスは１度に１つの制御装置からのみであるため、外部制御装置は、内部制御装置が内部メモリへのアクセスを行っていないことを検知できるように構成されており、内部制御装置が内部メモリへのアクセスを行っていないことを検知した場合に、動作プログラムの書き換え処理を行う。しかし、外部制御装置は、この処理のみを行っているわけではなく、他の様々な処理も行っている。このため、内部制御装置が内部メモリへのアクセスを行っていないことを検知した場合に、外部制御装置が集積回路装置への動作プログラム設定処理を必ず行えるとは限らない。行えない場合には、結果として、動作プログラムの書き換えに長時間を要してしまうのである。

なお、このような事情は動作プログラムを書き換える場合に限られるものではなく、外部制御装置が内部メモリにアクセスして読み書き処理を行おうとする場合に、常に同様の問題が生ずる。

従って、本発明の目的の一つは、外部制御装置による内部メモリへの読み書き処理に要する時間の短縮を実現する集積回路装置を提供することにある。

上記課題を解決するための本発明にかかる集積回路装置は、内部制御装置と、内部メモリと、を含み、外部制御装置と接続される集積回路装置であって、前記外部制御装置から書き込みデータの入力を受け付け、一時記憶するバッファメモリと、前記内部制御装置が前記内部メモリへアクセスしないときに、前記バッファメモリに記憶される前記書き込みデータを前記内部メモリに書き込む書込手段と、前記内部制御装置と前記内部メモリの間で送受信されるメモリ制御信号に基づいて、前記内部制御装置が前記内部メモリへアクセスするか否かを示すメモリアクセス信号を取得し、出力するメモリアクセス信号取得手段と、を含み、前記書込手段は、前記メモリアクセス信号の入力を受け付け、該メモリアクセス信号に応じて、前記バッファメモリに記憶される前記書き込みデータを前記内部メモリに書き込む、ことを特徴とする。
これによれば、集積回路装置内部にバッファメモリを設けるようにしたので、内部制御装置が内部メモリへのアクセスを行っていない場合に、外部制御装置の処理の状態如何に関わらず、内部メモリへ外部制御装置からの書き込みデータを書き込むことができる。その結果、外部制御装置による集積回路装置の内部メモリへの書き込み処理に要する時間の短縮が実現される。

また、これによれば、書込手段は、メモリアクセス信号に応じて内部メモリへの書き込みを行うことができる。

また、上記集積回路装置において、前記バッファメモリに記憶される前記書き込みデータを、前記書込手段に対して送信する転送手段、を含み、前記書込手段は、前記転送手段から受信した前記書き込みデータを前記内部メモリに書き込むことにより、前記バッファメモリに記憶される前記書き込みデータを前記内部メモリに書き込み、前記転送手段は、前記メモリアクセス信号の入力を受け付け、受け付けた該メモリアクセス信号に応じて、前記書き込みデータの前記書込手段に対する送信を再度行う、こととしてもよい。
これによれば、転送手段に、書込手段に入力されるものと同じメモリアクセス信号が入力されるので、転送手段は、書き込み手段が書き込みを行わなかったことを知ることができる。そしてこれにより、転送手段は、適宜書き込みデータの再送信を行うことができるようになる。

また、本発明の別の１側面にかかる集積回路装置は、内部制御装置と、内部メモリと、を含み、外部制御装置と接続される集積回路装置であって、前記外部制御装置からデータの読み込み指示を受け付ける読み込み指示受付手段と、前記内部制御装置が前記内部メモリへアクセスしないときに、前記読み込み指示受付手段により受け付けられた読み込み指示に応じて、前記内部メモリからデータを読み出し、バッファメモリに一時記憶させる読出手段と、前記内部制御装置と前記内部メモリの間で送受信されるメモリ制御信号に基づいて、前記内部制御装置が前記内部メモリへアクセスするか否かを示すメモリアクセス信号を取得し、出力するメモリアクセス信号取得手段と、を含み、前記バッファメモリは、前記外部制御装置により読み出し可能に構成され、前記読出手段は、前記メモリアクセス信号の入力を受け付け、該メモリアクセス信号に応じて、前記内部メモリから読み出したデータを前記バッファメモリに対して出力する、ことを特徴とする。
外部制御装置が内部メモリから直接データを読み出すこととすると、外部制御装置は、当該外部制御装置の処理状態が内部メモリへのアクセス可能状態であり、かつ内部制御装置が内部メモリにアクセスしていないときにしか、データを読み出せない。すなわち、これら２つの条件が満たされるときにしかデータを読み出させないので、結果として外部制御装置による内部メモリからの読み出し処理に要する時間が長くなってしまうことがある。この点、上記集積回路装置によれば、集積回路装置内部にバッファメモリを設けるようにしたので、一方の条件（内部制御装置が内部メモリにアクセスしていないこと）が満たされる場合にバッファメモリにデータを読み出しておき、他方の条件（外部制御装置の処理状態が内部メモリへのアクセス可能状態であること）が満たされる場合に外部制御装置がバッファメモリからデータを読み出すようにすることができるので、結果として外部制御装置による集積回路装置の内部メモリからの読み出し処理に要する時間が短縮される。

本発明の実施の形態について、図面を参照しながら説明する。

図１は、本実施の形態にかかるオーディオ処理装置１のシステム構成及び機能ブロックを示す概略ブロック図である。同図に示すように、オーディオ処理装置１は、ＬＳＩ１０、外部制御装置２０、外部メモリ３０を含んで構成される。また、ＬＳＩ１０は、その内部にＦＩＦＯ(First In First Out)１１、内部制御装置１２、メモリアクセス信号取得部１３、選択部１４、内部メモリ１５、転送装置１６、バッファメモリ１７を含んで構成される。このオーディオ処理装置１は例えば携帯電話に搭載されるものであり、ＬＳＩ１０は音楽再生にかかる信号処理等の処理を行うためのものである。

内部メモリ１５は、内部制御装置１２の動作プログラムと、各フォーマット形式により生成（圧縮）された音楽データと、を記憶している。この動作プログラムには、内部制御装置１２が、内部メモリ１５上に記憶される音楽データを読み取りながら、該音楽データを再生するための処理を行うための手順が記述されている。内部制御装置１２は、外部制御装置２０から動作するよう指示された場合（後述）に、内部メモリ１５に記憶される動作プログラムを読み出しながら、その記述に従って動作する。その結果、内部制御装置１２は、内部メモリ１５上に記憶される音楽データを読み取りながら、該音楽データを再生するための処理を行う。具体的には、圧縮されている音楽データを、図示しない音源が再生可能なフォーマット形式（例えばＰＣＭ(Pluse-Code Modulation)形式）に変換し、該音源に対して出力する。

内部制御装置１２と内部メモリ１５との間でのデータのやり取りは、メモリ制御信号によって行われる。すなわち、内部制御装置１２は、データの書き込み又はデータの読み出しを指示するメモリ制御信号を、後述するメモリアクセス信号取得部１３及び選択部１４を介し、内部メモリ１５に対して送信する。データの書き込みを指示する際には、このメモリ制御信号に書き込みデータ（ライトデータ）が含まれる。内部メモリ１５は、メモリ制御信号を受信すると、該メモリ制御信号による指示に応じてデータの書き込み又は読み出しを行い、その結果を示すメモリ制御信号を、後述するメモリアクセス信号取得部１３及び選択部１４を介して、内部制御装置１２に対して送信する。データの読み出しを行った際には、このメモリ制御信号に読み出しデータ（リードデータ）が含まれる。

外部メモリ３０は、各フォーマット形式の内部制御装置１２の動作プログラムを記憶している。外部制御装置２０は、必要に応じ、外部メモリ３０から動作プログラムを読み出し、内部メモリ１５に書き込む。

また、外部メモリ３０は、上記各フォーマット形式により生成（圧縮）された音楽データも記憶している。外部制御装置２０は、ユーザの指示に応じて、外部メモリ３０から音楽データを読み出し、内部メモリ１５に書き込む。

ここで、外部制御装置２０は、内部メモリ１５に対して動作プログラムや音楽データなどの各種データを書き込む際、直接経路Ｓ１又は転送経路Ｓ２のいずれかを用いて、内部メモリ１５に対するアクセスを行う。この詳細については後述する。

外部制御装置２０はさらに、内部制御装置１２に対して動作を指示するための制御データを生成し、ＦＩＦＯ１１に対して送信する。ＦＩＦＯ１１は、受信した制御データを一時記憶する。内部制御装置１２は、ＦＩＦＯ１１に書き込まれた順に制御データを読み出し、該制御データに応じた動作を行う。内部制御装置１２は、動作結果を示す制御データを外部制御装置２０に対して送信する。

外部制御装置２０は、直接経路Ｓ１を用いて内部メモリ１５に対するアクセスを行う際、内部制御装置１２に対し、停止動作を行うよう指示するための制御データを生成し、ＦＩＦＯ１１に対して送信する。内部制御装置１２は、この制御データを読み出すと、停止動作を行い、その動作を停止するとともに、停止したことを示す制御データを外部制御装置２０に対して送信する。外部制御装置２０は、この制御データを受信すると、直接経路Ｓ１を用いて、内部メモリ１５に対するアクセスを行う。ただし、この場合、上述のように、読み書き処理に要する時間が長くなってしまう。

なお、直接経路Ｓ１を用いるアクセスには、他の構成も考えられる。一例では、内部メモリ１５（例えば３２ｋＷｏｒｄ）を２つ（例えば１６ｋＷｏｒｄずつ）の部分に分割し、部分ごとのアクセスラインを設ける。そして、各部分を、外部制御装置２０用と内部制御装置１２用とに所定時間ずつ交互に割り当てる。こうすれば、外部制御装置２０と内部制御装置１２とが同時に内部メモリ１５にアクセスできることになる。ただし、この構成を採用する場合、一度にアクセスできるメモリ容量に制限が生じてしまう。また、アクセスラインが２つ必要となり、回路構成が複雑になる。

また、他の例では、外部制御装置２０と内部制御装置１２とが時分割で内部メモリ１５にアクセスできるようにする構成も考えられる。ただし、この構成を採用する場合、無駄な時間（非処理時間）が生ずる。また、回路構成が複雑化し、処理負荷も増大する。

さらに、外部制御装置２０と内部制御装置１２の間でハンドシェイク処理を行うようにし、適宜内部メモリ１５への接続バス（不図示）の占有権を与えるようにすることも考えられる。ただし、この構成を採用する場合、無駄な時間（非処理時間）が生ずる。また、回路構成が複雑化し、処理負荷も増大する。

以下、外部制御装置２０が、転送経路Ｓ２を用いて内部メモリ１５に対するアクセスを行うための構成について説明する。なお、以下では、内部メモリ１５に対してデータを書き込む場合と、内部メモリ１５からデータを読み出す場合とに分けて説明する。

まず、外部制御装置２０が、転送経路Ｓ２を用いて内部メモリ１５に対する書き込みを行う場合について説明する。この場合、外部制御装置２０は、バッファメモリ１７に対し、書き込みデータを出力する。バッファメモリ１７は、この入力を受け付け、一時記憶する。

また、外部制御装置２０は、転送装置１６に対して、内部メモリ１５のアドレスを指定しつつ、データの書き込みを指示する。具体的には、転送装置１６に対して、転送先アドレス（内部メモリ１５のアドレス）と転送開始指示（データの書き込み指示）と、を送信する。

転送装置１６は、バッファメモリ１７に記憶される上記書き込みデータと、外部制御装置２０から受信される転送先アドレス及び転送開始指示と、を含むメモリ制御信号を生成し、選択部１４に対して送信する。なお、転送装置１６はその内部に図示しないクロックに応じてその値が増加するカウンタ（不図示）を保持しており、このカウンタの値が加算される都度、メモリ制御信号を送信する。

選択部１４は、内部制御装置１２が内部メモリ１５へアクセスしないときに、バッファメモリ１７に記憶される上記書き込みデータを内部メモリ１５に書き込む書込手段として機能する。具体的には、選択部１４は、内部制御装置１２が内部メモリ１５へアクセスしないときに、転送装置１６から受信されるメモリ制御信号に含まれる上記転送先アドレス及び上記転送開始指示に応じて、該メモリ制御信号に含まれる書き込みデータを内部メモリ１５に書き込む。

より具体的な例では、メモリアクセス信号取得部１３は、内部制御装置１２が内部メモリ１５へアクセスするか否かを示すメモリアクセス信号を取得し、選択部１４に対して出力する。選択部１４は、メモリアクセス信号取得部１３からメモリアクセス信号の入力を受け付け、該メモリアクセス信号に応じて、バッファメモリ１７に記憶される書き込みデータ（転送装置１６から受信されるメモリ制御信号に含まれる書き込みデータ）を内部メモリ１５に書き込む。

さらに具体的には、選択部１４は、メモリアクセス信号に応じて転送装置１６又は内部制御装置１２のいずれかを選択し、選択した装置から受信されるメモリ制御信号に含まれる書き込みデータを、内部メモリ１５に書き込む。すなわち、メモリアクセス信号により内部制御装置１２が内部メモリ１５へアクセスすることが示される場合に内部制御装置１２を選択し、内部制御装置１２から受信される書き込みデータを内部メモリ１５に書き込むとともに、転送装置１６から受信されるメモリ制御信号を無効化する。一方、メモリアクセス信号により内部制御装置１２が内部メモリ１５へアクセスしないことが示される場合に転送装置１６を選択し、転送装置１６から受信される書き込みデータを内部メモリ１５に書き込む。なお、この場合、内部制御装置１２から書き込みデータが受信されることはない。

メモリアクセス信号について、詳細に説明する。メモリアクセス信号取得部１３は、内部制御装置１２と内部メモリ１５（より特定的には選択部１４。）の間で送受信されるメモリ制御信号を取得し、該メモリ制御信号に基づいて、内部制御装置１２が内部メモリ１５へアクセスするか否かを判定し、その結果を示すメモリアクセス信号を取得する。具体的な例では、メモリ制御信号には、リード（読み出し）指示信号またはライト（書き込み）指示信号が含まれる。メモリアクセス信号取得部１３は、これらの各指示信号のうちいずれかが取得されている場合に、内部制御装置１２が内部メモリ１５へアクセスすると判定し、その旨を示すメモリアクセス信号を取得する。また、別の例では、メモリ制御信号には、内部制御装置１２が内部メモリ１５へアクセスすることを示すチップセレクト信号が含まれる。メモリアクセス信号取得部１３は、チップセレクト信号が取得されている場合に、内部制御装置１２が内部メモリ１５へアクセスすると判定し、その旨を示すメモリアクセス信号を取得する。

なお、メモリアクセス信号取得部１３は、内部メモリ１５へアクセスすると判定した場合にのみ、その旨を示すメモリアクセス信号を送信し、内部メモリ１５へアクセスしないと判定した場合には、何も送信しないこととしてもよい。或いは、メモリアクセス信号を送信するための信号線（バス）の電圧状態を、内部メモリ１５へアクセスすると判定した場合にハイとし、内部メモリ１５へアクセスしないと判定した場合にローとすることにより、メモリアクセス信号を送信することとしてもよい。

ところで、以上の処理では、転送装置１６が送信したメモリ制御信号に含まれる書き込みデータを、選択部１４が内部メモリ１５に書き込むのであるが、選択部１４は、メモリアクセス信号により内部制御装置１２が内部メモリ１５へアクセスすることが示される場合に、転送装置１６から受信されているメモリ制御信号を無効化する。そこで、メモリアクセス信号取得部１３は、上記メモリアクセス信号を転送装置１６に対しても出力する。そして転送装置１６は、メモリアクセス信号の入力を受け付け、受け付けた該メモリアクセス信号に応じて、メモリ制御信号の内部メモリ１５に対する送信を再度行う。

以上の処理について、各装置間で送受信される信号等のタイムチャートを参照しながら再度より詳細に説明する。

図２は、外部制御装置２０が、転送経路Ｓ２を用いて内部メモリ１５に対する書き込みを行う場合に、内部メモリ１５に対して入出力されるデータのタイムチャートを示す図である。図中の記号ＣＬＫ，Ａ，ＲＤ，ＷＲ，Ｄ，Ｍ，Ｓは、それぞれクロック，アドレスデータ，リード，ライト，ライトデータ，内部制御装置１２による内部メモリ１５へのアクセス，外部制御装置２０による内部メモリ１５へのアクセスをそれぞれ示している。

選択部１４は、所定周期の周期信号であるクロック（図２のＣＬＫ）に同期して、書き込みアドレス又は読み出しアドレスを示すアドレスデータを内部メモリ１５に出力する（図２のＡ）。このアドレスデータには、内部制御装置１２により指示されたもの（Ｍ）と、外部制御装置２０により指示されたもの（Ｓ）と、がある。

次に、選択部１４は、内部メモリ１５からの読み出し又は内部メモリ１５への書き込みを行う。同図に示す例では、まず内部制御装置１２により指示された読み出しを行い、次に内部制御装置１２により指示された書き込みを行い、次に外部制御装置２０により指示された書き込みを行い、というような処理を行っている（図２のＲＤ及びＷＲ）。そして書き込みの際には、ライトデータが内部メモリ１５に入力される（図２のＤ）。このように、選択部１４は、内部制御装置１２により指示された読み出し又は書き込みがない場合に、外部制御装置２０により指示された書き込みを行う。

以上説明したように、ＬＳＩ１０内部にバッファメモリ１７を設けるようにしたので、内部制御装置１２が内部メモリ１５へのアクセスを行っていない場合に、外部制御装置２０の処理の状態如何に関わらず、書込手段としての選択部１４は、内部メモリ１５へ外部制御装置２０からの書き込みデータを書き込むことができる。その結果、外部制御装置２０によるＬＳＩ１０の内部メモリ１５への書き込み処理に要する時間の短縮が実現される。

また、選択部１４は、メモリアクセス信号に応じて内部メモリ１５への書き込みを行うことができ、さらに、転送装置１６は、選択部１４が外部制御装置２０からの書き込みを行わなかったことを知ることができる。そしてこれにより、転送装置１６は、適宜外部制御装置２０からの書き込みデータの再送信を行うことができるようになる。

次に、外部制御装置２０が、転送経路Ｓ２を用いて内部メモリ１５からのデータの読み出しを行う場合について説明する。この場合、外部制御装置２０は、転送装置１６に対して、内部メモリ１５のアドレスを指定しつつ、データの読み込みを指示する。具体的には、転送装置１６に対して、転送先アドレス（内部メモリ１５のアドレス）と転送開始指示（データの読み込み指示）と、を送信する。

転送装置１６は、外部制御装置２０から、内部メモリ１５内のデータ読み出し位置のアドレス（上記転送先アドレス）と、上記転送開始指示と、を受け付ける。また、選択部１４は、内部制御装置１２が内部メモリ１５へアクセスしないときに、上記転送先アドレス及び上記転送開始指示に応じて、内部メモリ１５に記憶される指示されたデータを読み出し、バッファメモリ１７に一時記憶させる読出手段として機能する。

具体的には、まず、転送装置１６は、外部制御装置２０から受信される転送先アドレス及び転送開始指示に基づいてメモリ制御信号を生成し、選択部１４に対して出力する。

選択部１４は、メモリアクセス信号取得部１３からメモリアクセス信号の入力を受け付け、該メモリアクセス信号に応じて、内部メモリ１５からデータを読み出し、転送装置１６に出力する。より具体的には、選択部１４は、受け付けたメモリアクセス信号に応じて、内部制御装置１２又は転送装置１６のいずれか一方を選択し、選択した装置から受信されるメモリ制御信号による読み出し指示に基づいて、内部メモリ１５からデータを読み出し、選択した装置に対して出力する。

さらに具体的には、メモリアクセス信号により内部制御装置１２が内部メモリ１５へアクセスすることが示される場合に、選択部１４は、内部制御装置１２を選択し、内部制御装置１２から受信されるメモリ制御信号による読み出し指示に基づいて、内部メモリ１５からデータを読み出し、内部制御装置１２に対して出力する。一方、メモリアクセス信号により内部制御装置１２が内部メモリ１５へアクセスしないことが示される場合に、選択部１４は、転送装置１６を選択し、転送装置１６から受信されるメモリ制御信号による読み出し指示に基づいて、内部メモリ１５からデータを読み出し、転送装置１６に対して出力する。転送装置１６は、選択部１４から入力されたデータをバッファメモリ１７に書き込む。

バッファメモリ１７は、外部制御装置２０により読み出し可能に構成される。外部制御装置２０は、他の処理を行っていないときにバッファメモリ１７にアクセスし、一時記憶されているデータを読み出す。

以上説明したように、ＬＳＩ１０内部にバッファメモリを設けるようにしたので、内部制御装置１２が内部メモリ１５にアクセスしていない場合にバッファメモリにデータを読み出しておき、外部制御装置２０の処理状態が内部メモリ１５へのアクセス可能状態である場合に、外部制御装置２０がバッファメモリ１７からデータを読み出すようにすることができるので、結果として外部制御装置２０によるＬＳＩ１０の内部メモリ１５からの読み出し処理に要する時間が短縮される。

なお、本発明は上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々なる態様で実施し得ることは勿論である。

本発明の実施の形態にかかるオーディオ処理装置のシステム構成及び機能ブロックを示す概略ブロック図である。本発明の実施の形態にかかる外部制御装置が、転送経路を用いて内部メモリに対する書き込みを行う場合に、内部メモリに対して入出力されるデータのタイムチャートを示す図である。本発明の背景技術にかかるオーディオ処理装置を示す図である。

符号の説明

１オーディオ処理装置、１０ＬＳＩ、１１ＦＩＦＯ、１２内部制御装置、１３メモリアクセス信号取得部、１４選択部、１５内部メモリ、１６転送装置、１７バッファメモリ、２０外部制御装置、３０外部メモリ、Ｓ１直接経路、Ｓ２転送経路。

Claims

内部制御装置と、内部メモリと、を含み、外部制御装置と接続される集積回路装置であって、
前記外部制御装置から書き込みデータの入力を受け付け、一時記憶するバッファメモリと、
前記内部制御装置が前記内部メモリへアクセスしないときに、前記バッファメモリに記憶される前記書き込みデータを前記内部メモリに書き込む書込手段と、
前記内部制御装置と前記内部メモリの間で送受信されるメモリ制御信号に基づいて、前記内部制御装置が前記内部メモリへアクセスするか否かを示すメモリアクセス信号を取得し、出力するメモリアクセス信号取得手段と、
を含み、
前記書込手段は、前記メモリアクセス信号の入力を受け付け、該メモリアクセス信号に応じて、前記バッファメモリに記憶される前記書き込みデータを前記内部メモリに書き込む、
ことを特徴とする集積回路装置。
請求項１に記載の集積回路装置において、
前記バッファメモリに記憶される前記書き込みデータを、前記書込手段に対して送信する転送手段、
を含み、
前記書込手段は、前記転送手段から受信した前記書き込みデータを前記内部メモリに書き込むことにより、前記バッファメモリに記憶される前記書き込みデータを前記内部メモリに書き込み、
前記転送手段は、前記メモリアクセス信号の入力を受け付け、受け付けた該メモリアクセス信号に応じて、前記書き込みデータの前記書込手段に対する送信を再度行う、
ことを特徴とする集積回路装置。
内部制御装置と、内部メモリと、を含み、外部制御装置と接続される集積回路装置であって、
前記外部制御装置からデータの読み込み指示を受け付ける読み込み指示受付手段と、
前記内部制御装置が前記内部メモリへアクセスしないときに、前記読み込み指示受付手段により受け付けられた読み込み指示に応じて、前記内部メモリからデータを読み出し、バッファメモリに一時記憶させる読出手段と、
前記内部制御装置と前記内部メモリの間で送受信されるメモリ制御信号に基づいて、前記内部制御装置が前記内部メモリへアクセスするか否かを示すメモリアクセス信号を取得し、出力するメモリアクセス信号取得手段と、
を含み、
前記バッファメモリは、前記外部制御装置により読み出し可能に構成され、
前記読出手段は、前記メモリアクセス信号の入力を受け付け、該メモリアクセス信号に応じて、前記内部メモリから読み出したデータを前記バッファメモリに対して出力する、
ことを特徴とする集積回路装置。