KR20100063219A - 시스템 온 칩에서 비트 단위의 데이터 쓰기 방법 및 장치 - Google Patents

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Abstract

시스템 온 칩에서 비트 단위의 데이터 쓰기 방법 및 장치에 관한 것으로서, 마스터가 슬레이브에 쓰기를 수행할 데이터의 크기가 한번에 전송 가능한 데이터 크기의 절반보다 작거나 같은지 판단하는 과정과, 상기 데이터가 상기 한번에 전송 가능한 데이터 크기의 절반보다 작거나 같을 시, 상기 마스터가 버스를 통해 상기 슬레이브로 데이터를 전송하는 과정과, 상기 마스터가 상기 데이터 전송에 사용되지 않는 버스 라인을 이용하여 상기 데이터가 쓰여질 비트를 나타내는 신호를 상기 슬레이브로 전송하는 과정을 포함하여, 비트 단위의 데이터 처리를 수행하는데 소요되는 시간을 단축시킬 수 있으며, 동시에 소모 전력을 절약할 수 있다.
버스, 데이터 쓰기, 버스 프로토콜, 바이트 단위 쓰기

Description

시스템 온 칩에서 비트 단위의 데이터 쓰기 방법 및 장치{APPARATUS AND METHOD FOR WRITING OF BITWISE DATA IN BUS SYSTEM}
본 발명은 시스템 온 칩에서 비트 단위의 데이터 쓰기 방법 및 장치에 관한 것으로서, 마스터와 슬레이브 간에 비트 단위의 데이터 처리를 수행하기 위한 방법 및 장치에 관한 것이다.
최근에는, 컴퓨팅 시스템이 하나의 반도체 칩에 구현되어 제공되는 시스템 온 칩(System On a Chip; 이하 'SOC'라 칭함)이 개발되고 있다. 상기 SOC에서는 IP(Intellectual Property) 블록이라고도 하는 다양한 기능 블록(functional block)들이 반도체 칩에 집적되며, 상기 기능블록들은 버스에 대하여 마스터(master)로 동작하는 기능 블록들과 상기 마스터의 동작의 대상이 되는 슬레이브(slave) 기능블록으로 구분된다.
도 1은 종래 기술에 따른 AMBA(Advanced Microprocessor Bus Architecture) 버스 시스템을 도시하고 있다. 상기 도 1을 참조하면, 종래의 버스시스템은 버 스(110), 복수개의 마스터(master)(100, 102, 104), 복수개의 슬레이브(slave)(120, 122, 124, 126)를 포함한다. 상기 마스터들(100, 102, 104)은 버스(110)를 사용하여 상기 슬레이브들(120, 122, 124, 126)에 데이터를 쓰거나(write) 상기 슬레이브들(120, 122, 124, 126)에 저장된 데이터를 읽는(read) 동작을 수행한다.
상기 AMBA(Advanced Microprocessor Bus Architecture) 버스 시스템에서는 세 종류의 서로 다른 버스 프로토콜을 제공하고 있으며, 이중 일부 프로토콜은 현재 진행중인 데이터 처리(transaction)의 크기를 나타내는 시그널을 가지고 있어 바이트 단위로 데이터 처리를 수행할 수 있고, 일부 프로토콜은 상기 크기를 표현할 수 있는 시그널이 정의되어 있지 않아 버스의 데이터 폭(data width) 전체에 대해서 데이터 처리를 수행해야 한다. 이는 종래에 제공되는 다른 종류의 버스 프로토콜의 경우에도 마찬가지이다.
상기와 같이, 종래에 제공되는 대부분의 버스 시스템에서는 바이트 단위를 기초로 하고 있다. 즉, 종래의 버스 프로토콜은 1바이트 미만의 데이터 처리에 대한 지원을 하지 않고 있다. 따라서, 상기 마스터가 슬레이브의 특정 번지에 저장된 값 중 1비트에 해당하는 값만을 변경하고자 할 경우, 상기 마스터는 복잡한 절차를 거쳐야만 한다.
도 2는 종래 기술에 따른 버스 시스템에서 1바이트 미만의 데이터를 처리하는 절차를 도시하고 있다. 상기 도 2를 참조하면, 먼저 마스터(200)는 210단계와 220단계를 통해 슬레이브(202)로부터 해당 주소의 값을 읽어 임시 저장 공간에 보 관한 후, 상기 임시 저장 공간에서 상기 보관된 값 중 변경하고자 하는 비트를 변경하는 연산을 수행하고, 230단계에서 상기 연산 결과 값을 상기 슬레이브(202)에 저장함으로써, 상기 1바이트 미만의 데이터 처리를 수행할 수 있다.
상술한 바와 같이, 종래의 버스 시스템에서는 바이트 단위를 기초로 하는 데이터 처리를 제공하고 있기 때문에, 1바이트 미만의 데이터 처리를 수행하기 위해서는 데이터 읽기, 데이터 연산, 데이터 쓰기와 같은 복잡한 단계를 거쳐야만 한다. 이때, 상기 마스터가 실제로 수행하고자 하는 데이터 쓰기 동작은 매우 빠른 시간 내에 처리가 가능한 작업임에도 불구하고, 상기 데이터 읽기 동작의 수행 시간이 길기 때문에 전체적으로 소요되는 시간이 길어지며, 이에 따라 전력 소비 측면에서도 비효율적인 단점이 있다. 또한, 상기 마스터가 데이터 쓰기를 수행하기 위해서는 데이터 연산을 수행해야하는데, 상기 데이터 연산은 일반적인 하드웨어에서는 수행하기 어렵기 때문에 CPU와 같은 복잡한 연산을 수행할 수 있는 하드웨어가 개입되게 되며, 이러한 CPU의 개입은 상기 CPU가 원래 처리하고 있던 작업에 지연을 발생시키게 되는 문제점을 발생시킨다. 또한, 상기 종래의 버스 시스템에서는 특정 마스터가 특정 슬레이브의 데이터에 대해 상기 세 단계의 처리 과정을 수행하는 중에 다른 마스터에 의해 상기 특정 슬레이브의 데이터가 변화될 수 있으나, 상기 특정 마스터가 이를 반영하지 못하여 결국에는 시스템 오류가 발생될 수 있는 문제점이 있다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위해 도출된 것으로서, 본 발명의 목적은 시스템 온 칩에서 비트 단위의 데이터 쓰기 방법 및 장치를 제공함에 있다.
본 발명의 다른 목적은 버스 시스템에서 마스터와 슬레이브 간에 비트 단위의 데이터 처리를 수행하기 위한 방법 및 장치를 제공함에 있다.
본 발명의 또 다른 목적은 버스 시스템에서 데이터 전송 라인 중 일부 전송 라인에 비트 선택을 나타내는 신호를 전송하여 비트 단위의 데이터 처리를 수행하기 위한 방법 및 장치를 제공함에 있다.
상술한 목적들을 달성하기 위한 본 발명의 제 1 견지에 따르면, 시스템 온 칩에서 비트 단위의 데이터 쓰기 방법은, 마스터가 슬레이브에 쓰기를 수행할 데이터의 크기가 한번에 전송 가능한 데이터 크기의 절반보다 작거나 같은지 판단하는 과정과, 상기 데이터가 상기 한번에 전송 가능한 데이터 크기의 절반보다 작거나 같을 시, 상기 마스터가 버스를 통해 상기 슬레이브로 데이터를 전송하는 과정과, 상기 마스터가 상기 데이터 전송에 사용되지 않는 버스 라인을 이용하여 상기 데이터가 쓰여질 비트를 나타내는 신호를 상기 슬레이브로 전송하는 과정을 포함하는 것을 특징으로 한다.
상술한 목적들을 달성하기 위한 본 발명의 제 2 견지에 따르면, 시스템 온 칩에서 비트 단위의 데이터 쓰기 장치는, 슬레이브에 쓰기를 수행할 데이터의 크기가 한번에 전송 가능한 데이터 크기의 절반보다 작거나 같은지 판단하고, 상기 데이터가 상기 한번에 전송 가능한 데이터 크기의 절반보다 작거나 같을 시, 버스를 통해 상기 슬레이브로 데이터를 전송하고, 상기 데이터 전송에 사용되지 않는 버스 라인을 이용하여 상기 데이터가 쓰여질 비트를 나타내는 신호를 상기 슬레이브로 전송하는 마스터를 포함하는 것을 특징으로 한다.
본 발명은 버스 시스템에서 데이터 전송 라인 중 일부 전송 라인에 비트 선택을 나타내는 신호를 전송함으로써, 비트 단위의 데이터 처리를 수행하는데 소요되는 시간을 단축시킬 수 있으며, 동시에 소모 전력을 절약할 수 있는 효과가 있다. 또한, 본 발명은 종래의 버스 시스템에서 비트 단위의 데이터 처리시 수행되는 데이터 연산 과정이 필요없으므로, CPU의 부하를 감소시켜 시스템을 안정적으로 동작시킬 수 있으며 동작 주파수를 낮출 수 있는 여지를 제공하여 저전력 동작이 가능한 효과가 있다.
이하 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명 이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
이하 본 발명에서는 버스 시스템에서 데이터 전송 라인 중 일부 전송 라인에 비트 선택을 나타내는 신호를 전송하여 비트 단위의 데이터 처리를 수행하기 위한 방법 및 장치에 관해 설명할 것이다.
도 3은 종래 기술에 따른 버스 시스템의 구조를 도시하고 있다.
상기 도 3에 도시된 바와 같이, 종래의 버스 시스템에서는 마스터(300)와 슬레이브(302) 간에 32비트의 데이터 라인(310, 312, 314, 316)이 연결되어 있다. 이런 구조에서 상기 마스터(300)가 상기 슬레이브(302)에 대해 16비트 이하의 데이터 처리를 수행하고자 할 경우, 상기 마스터(300)는 상기 32비트의 데이터 라인(310, 312, 314, 316) 중 16비트에 해당하는 데이터 라인(310, 312)만을 데이터 전송에 사용하고, 나머지 16비트에 해당하는 데이터 라인(314, 316)은 사용하지 않게 된다.
따라서, 본 발명에서는 상기 데이터 전송에 사용하지 않는 일부 데이터 라인에 데이터 비트 선택 신호를 추가로 표시하여 비트 단위의 데이터 처리를 수행하고자 한다. 이하 본 발명에서는 버스 시스템에서 데이터 라인이 32비트로 구성되는 경우를 예로 들어 설명하며, 데이터 라인을 구성하는 비트 수가 다른 경우에도 동일하게 적용될 수 있다.
도 4는 본 발명에 따른 버스 시스템의 구조를 도시하고 있다. 본 발명에 따 른 버스 시스템은 마스터(400)와 슬레이브(402), 그리고 버스 라인(410 내지 460)을 포함하여 구성된다.
상기 도 4를 참조하면, 마스터(400)는 슬레이브(402)에 데이터를 쓰거나(write) 상기 슬레이브(402)에 기 기록된 데이터를 읽기(read) 위한 동작을 수행하며, 본 발명에 따라 상기 슬레이브(402)에 데이터 쓰기 이벤트가 발생될 시, 해당 데이터의 크기를 판단하여 비트 단위의 쓰기를 수행할 것인지 여부를 판단한다. 이때, 상기 마스터(400)는 상기 데이터의 크기가 한번에 전송 가능한 데이터 크기의 1/2보다 작거나 같을 경우, 상기 비트 단위의 쓰기를 수행할 것을 판단할 수 있다. 예를 들어, 데이터 전송 라인 전체가 32비트이면, 상기 마스터(400)는 상기 쓰기를 수행할 데이터(이하 '쓰기 데이터'라 칭함)가 16비트 이하일 경우에 상기 비트 단위의 쓰기를 수행할 것을 판단할 수 있다.
상기 비트 단위의 쓰기가 판단되면, 상기 마스터(400)는 상기 쓰기 데이터를 전송할 전송 데이터 라인(420, 430)과 상기 쓰기 데이터 전송에 사용되지 않는 비전송 데이터 라인(440, 450)을 확인한 후, 상기 전송 데이터 라인(420, 430)에 상기 쓰기 데이터를 전송하고 상기 비전송 데이터 라인(440, 450)에 상기 쓰기 데이터가 쓰여질 비트 위치를 나타내는 비트 선택(Bit Select) 신호를 전송한다. 이때, 상기 마스터(400)는 상기 쓰기 데이터가 쓰여질 주소 즉, 목적 주소에 따라 전송 데이터 라인과 비전송 데이터 라인을 결정할 수 있다. 예를 들어, 상기 쓰기 데이터의 목적 주소가 홀수 인 경우, 32비트의 데이터 라인 중에 상위 16비트의 데이터 라인을 전송 데이터 라인으로 결정하고, 하위 16비트의 데이터 라인을 비 전송 데 이터 라인으로 결정할 수 있다. 반대로, 상기 쓰기 데이터의 목적 주소가 짝수인 경우, 상기 32비트의 데이터 라인 중에 상위 16비트의 데이터 라인을 비전송 데이터 라인으로 결정하고, 하위 16비트의 데이터 라인을 전송 데이터 라인으로 결정할 수 있다. 물론, 상기 전송 데이터 라인과 비전송 데이터 라인은 다양한 방법으로 결정할 수 있다.
또한, 상기 마스터(400)는 상기 쓰기 데이터가 쓰여질 주소(410)와 상기 쓰기 데이터의 크기와 데이터 처리 종류를 나타내는 제어 신호(460)를 전송한다.
상기 슬레이브(402)는 상기 마스터(400)가 버스를 이용하여 전송한 데이터 정보를 해당 주소에 기록하는 동작을 수행한다. 즉, 상기 슬레이브(402)는 상기 버스를 통해 상기 마스터(400)가 전송한 쓰기 데이터의 목적 주소, 쓰기를 수행할 데이터, 상기 데이터가 쓰여질 위치를 나타내는 비트 선택 신호 및 상기 데이터의 크기와 데이터 처리 동작을 나타내는 제어 신호를 확인한 후, 상기 목적 주소와 비트 선택 신호로부터 데이터 처리 동작을 수행할 비트를 확인하고, 상기 목적 주소에 기록된 데이터 중에 상기 비트 선택 신호에 해당하는 비트에 대한 데이터 처리 동작을 수행한다.
상술한 설명을 바탕으로 도 5를 참조하여 마스터가 슬레이브에 데이터 쓰기 동작을 수행하는 예를 살펴보기로 한다.
도 5는 본 발명의 실시 예에 따른 버스 시스템에서 비트 단위의 데이터 처리를 수행하는 경우를 도시하고 있다. 여기서는, 마스터(500)가 슬레이브(502)의 0x40번지에 저장된 값 중 하위 4비트에 해당하는 값을 0x3으로 변경하고자 하는 경 우를 살펴보기로 한다. 이때, 상기 슬레이브(502)의 0x40 번지에 저장된 값은 0x8730이고, 상기 마스터(500)는 이 값을 알 수 없는 상황이다.
상기 도 5에 도시된 바와 같이, 상기 마스터(500)는 목적 주소가 0x40으로 짝수에 해당하므로, 데이터 전송 라인 중에 하위 16비트를 전송 라인으로 상위 16비트를 비전송 데이터라인으로 결정하여 상기 하위 16비트에 상기 변경하고자 하는 값 0x3을 전송하고, 상위 16비트에 상기 0x3이 쓰여질 비트 위치를 나타내는 비트 선택 신호를 전송한다. 즉, 상기 마스터(500)는 목적 주소가 "0x40"임을 나타내는 주소 신호(510)와 16비트 쓰기 동작을 수행함을 나타내는 제어 신호(520), 그리고 상기 하위 4비트에 해당하는 값을 0x3으로 변경함을 나타내는 "0x000F0003" 신호를 상기 슬레이브(502)로 전송한다.
그러면, 상기 슬레이브(502)는 상기 "0x000F0003" 에서 상위 16비트가 0xF이므로 0x40 번지에 저장된 데이터 중 하위 4비트를 갱신해야 함을 인식하고 상기 0x40번지의 하위 4비트를 상기 "0x000F0003" 에서 하위 16비트에 나타낸 0x3으로 갱신한다. 이에 따라, 상기 0x40 번지에 저장된 0x8730은 하위 4비트만 3으로 변경됨으로써, 0x8733의 값을 가지게 된다.
도 6은 본 발명의 실시 예에 따른 버스 시스템에서 비트 단위의 데이터 처리를 수행하는 절차를 도시하고 있다.
상기 도 6을 참조하면, 마스터는 601단계에서 슬레이브에 데이터를 쓰기 위한 데이터 처리 이벤트가 발생되는지 검사한다. 상기 데이터 처리 이벤트가 발생될 시, 상기 마스터는 603단계에서 상기 처리할 데이터에 대한 정보를 확인한다. 예를 들어, 상기 마스터는 상기 데이터를 쓸 슬레이브의 목적 주소가 0x40이며, 상기 슬레이브에 쓸 데이터의 크기가 4비트이고, 데이터 값이 0x3인 것을 확인한다.
이후, 상기 마스터는 605단계에서 상기 확인된 데이터에 대한 정보를 바탕으로 상기 처리할 데이터의 크기가 16비트 이하인지 검사한다. 즉, 상기 마스터는 쓰기를 수행할 데이터의 크기가 한번에 전송 가능한 데이터 크기의 1/2보다 작거나 같은지 검사한다.
만일, 상기 처리할 데이터의 크기가 16비트 이하일 경우, 상기 마스터는 607단계에서 데이터를 전송할 전송 데이터 라인과 상기 데이터 전송에 사용되지 않는 비전송 데이터 라인을 확인한다. 이때, 상기 마스터는 상기 데이터가 쓰여질 목적 주소에 따라 전송 데이터 라인과 비전송 데이터 라인을 결정할 수 있다. 예를 들어, 상기 목적 주소가 홀수 인 경우, 32비트의 데이터 라인 중에 상위 16비트의 데이터 라인을 전송 데이터 라인으로 결정하고, 하위 16비트의 데이터 라인을 비 전송 데이터 라인으로 결정할 수 있다. 반대로, 상기 목적 주소가 짝수인 경우, 상기 32비트의 데이터 라인 중에 상위 16비트의 데이터 라인을 비전송 데이터 라인으로 결정하고, 하위 16비트의 데이터 라인을 전송 데이터 라인으로 결정할 수 있다.
이후, 상기 마스터는 609단계에서 상기 전송 데이터 라인에 상기 데이터를 전송하고 상기 비전송 데이터 라인에 상기 데이터가 쓰여질 비트 위치를 나타내는 비트 정보를 전송한 후, 본 발명에 따른 알고리즘을 종료한다.
반면, 상기 처리할 데이터의 크기가 16비트 이상일 경우, 상기 마스터는 611 단계에서 종래와 같이 데이터 읽기, 데이터 연산, 데이터 쓰기의 세 단계를 수행하여 데이터 쓰기 동작을 수행하고, 본 발명에 따른 알고리즘을 종료한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 종래 기술에 따른 AMBA 버스 시스템을 도시하는 도면,
도 2는 종래 기술에 따른 버스 시스템에서 1바이트 미만의 데이터를 처리하는 절차를 도시하는 도면,
도 3은 종래 기술에 따른 버스 시스템의 구조를 도시하는 도면,
도 4는 본 발명에 따른 버스 시스템의 구조를 도시하는 도면,
도 5는 본 발명의 실시 예에 따른 버스 시스템에서 비트 단위의 데이터 처리를 수행하는 경우를 도시하는 도면, 및
도 6은 본 발명의 실시 예에 따른 버스 시스템에서 비트 단위의 데이터 처리를 수행하는 절차를 도시하는 도면.

Claims (2)

  1. 시스템 온 칩에서 비트 단위의 데이터 쓰기 방법에 있어서,
    마스터가 슬레이브에 쓰기를 수행할 데이터의 크기가 한번에 전송 가능한 데이터 크기의 절반보다 작거나 같은지 판단하는 과정과,
    상기 데이터가 상기 한번에 전송 가능한 데이터 크기의 절반보다 작거나 같을 시, 상기 마스터가 버스를 통해 상기 슬레이브로 데이터를 전송하는 과정과,
    상기 마스터가 상기 데이터 전송에 사용되지 않는 버스 라인을 이용하여 상기 데이터가 쓰여질 비트를 나타내는 신호를 상기 슬레이브로 전송하는 과정을 포함하는 것을 특징으로 하는 방법.
  2. 시스템 온 칩에서 비트 단위의 데이터 쓰기 장치에 있어서,
    슬레이브에 쓰기를 수행할 데이터의 크기가 한번에 전송 가능한 데이터 크기의 절반보다 작거나 같은지 판단하고, 상기 데이터가 상기 한번에 전송 가능한 데이터 크기의 절반보다 작거나 같을 시, 버스를 통해 상기 슬레이브로 데이터를 전송하고, 상기 데이터 전송에 사용되지 않는 버스 라인을 이용하여 상기 데이터가 쓰여질 비트를 나타내는 신호를 상기 슬레이브로 전송하는 마스터를 포함하는 것을 특징으로 하는 장치.
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