JP4502686B2 - 通信方法及びプロセッサ - Google Patents

通信方法及びプロセッサ Download PDF

Info

Publication number
JP4502686B2
JP4502686B2 JP2004109757A JP2004109757A JP4502686B2 JP 4502686 B2 JP4502686 B2 JP 4502686B2 JP 2004109757 A JP2004109757 A JP 2004109757A JP 2004109757 A JP2004109757 A JP 2004109757A JP 4502686 B2 JP4502686 B2 JP 4502686B2
Authority
JP
Japan
Prior art keywords
data
communication
configuration
register
setting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004109757A
Other languages
English (en)
Other versions
JP2005293391A (ja
Inventor
健太郎 戸田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Semiconductor Co Ltd filed Critical Oki Semiconductor Co Ltd
Priority to JP2004109757A priority Critical patent/JP4502686B2/ja
Priority to US10/972,532 priority patent/US7421518B2/en
Publication of JP2005293391A publication Critical patent/JP2005293391A/ja
Application granted granted Critical
Publication of JP4502686B2 publication Critical patent/JP4502686B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)

Description

本発明は、プロセッサと外部デバイスとの通信方法に関する。本発明はまた、そのような通信方法の実施に用いられるプロセッサに関する。
コンピュータを用いた通信システムの例が特許文献１及び特許文献２に記載されている。
特開平５−３３６２９６号公報 特開平６−４６１０３号公報
特許文献１に記載された装置は、ホストコンピュータとの接続を行うインターフェース手段を介して送られてくる設定値に基づいて通信端末装置の機能を設定するようにしたものである。
特許文献２に記載された装置は、予め定められたプロトコールに準拠してデータを受信したときにＤＭＡコントローラに対してＤＭＡ要求信号を発生し、通信デバイスとメモリとの間のデータ転送を、ＣＰＵを介さずに行うようにしたものである。
従来の装置では、プロセッサ内部のデータを外部のデバイスに送信したり、外部のデバイスからのデータをプロセッサで受信したりする場合に、データの送受信を行うプロセッサ内のデータ通信系と外部のデバイスの双方に、コンフィグレーション・データ、例えばデータ通信速度を指定するデータを設定する必要があり、その設定のためのＣＰＵの負担が大きいという問題があった。
本発明は上記の問題に鑑みなされたものであり、外部デバイスとデータの送受信を行うデータ通信系と外部デバイスとにコンフィグレーション・データ、例えばデータ通信速度を指定するデータを設定する場合に、ＣＰＵがデータ通信系と外部デバイスの双方へのコンフィグレーション・データの設定に関与する必要がなく、ＣＰＵの負担を軽減することを目的とする。
上記目的を達成すべく、本発明は、
ＣＰＵと、データ通信系と、通信設定系と、ＤＭＡコントローラとを有するプロセッサと、外部デバイスとの間でデータ通信を行う方法において、
上記データ通信に先立って行われる、前記データ通信系へのコンフィグレーション・データの設定及び前記外部デバイスへのコンフィグレーション・データの設定に当たり、
前記ＣＰＵが、前記データ通信系に前記コンフィグレーション・データを設定し、
前記通信設定系への前記コンフィグレーション・データの設定は、前記ＤＭＡコントローラにより行われ、
前記通信設定系が、前記コンフィグレーション・データを前記外部デバイスへ送信し設定させる
ことを特徴とする通信方法を提供する。
また、本発明によれば、
ＣＰＵと、データ通信系と、通信設定系と、ＤＭＡコントローラとを有するプロセッサと、外部デバイスとの間でデータ通信を行う方法において、
上記データ通信に先立って行われる、前記データ通信系へのコンフィグレーション・データの設定及び前記外部デバイスへのコンフィグレーション・データの設定に当たり、
前記ＣＰＵが、前記通信設定系に前記コンフィグレーション・データを設定し、
前記データ通信系への前記コンフィグレーション・データの設定は、前記ＤＭＡコントローラにより行われ、
前記通信設定系が、前記コンフィグレーション・データを前記外部デバイスへ送信し設定させる
ことを特徴とする通信方法が提供される。
本発明によれば、データ通信系及び通信設定系の一方にコンフィグレーション・データを設定すれば、データ通信系及び通信設定系の他方へのコンフィグレーション・データの設定はＣＰＵの関与なしに行われるので、外部デバイスへのコンフィグレーションの設定に際しての、ＣＰＵの負担を減らすことができる。
第１の実施の形態
図１を参照して、本発明の第１の実施の形態について説明する。図１は本発明の第１の実施の形態のプロセッサ１と、プロセッサ１に接続されたＤ／Ａ変換器２とを示す。これらのプロセッサ１とＤ／Ａ変換器２とは、例えばディジタル・オーディオ再生装置３の一部を成すものである。
プロセッサ１は、再生装置３の各種機能を実現するための制御プログラム等を格納するＲＯＭ４と、ＲＯＭ４内に格納された制御プログラムに従って動作し、装置３全体を制御する主制御部としてのＣＰＵ５と、各種データを格納するＲＡＭ６と、インターフェース部７とを有し、これらはデータ・バスＤＢ及びアドレス・バスＡＢにより結合されている。ＲＡＭ６は、オーディオ・データ（例えば、ＭＰ３フォーマットのデータ）を格納するメモリとして用いられている。
インターフェース部７は、インターフェース８を介してＤ／Ａ変換器２とＩ２Ｓ（登録商標）（インターＩＣサウンド）プロトコルに従うシリアルデータ通信を行うデータ通信系１１と、インターフェース１１を介してＤ／Ａ変換器２のコンフィグレーション・レジスタにコンフィグレーション・データを設定するための、Ｉ２Ｃ（登録商標）（インターＩＣコントロール）プロトコルに従うシリアルデータ通信を行う通信設定系１２とを有する。インターフェース部７はさらに、ＤＭＡ（Direct Memory Access）コントローラ１３を有する。
データ通信系１１は、コンフィグレーション・データを格納するコンフィグレーション・レジスタ２１と、送信されるデータを格納する通信データ・レジスタ２２とを有する。通信設定系１２は、外部デバイスに設定すべきコンフィグレーション・データを格納する設定データ・レジスタ２３を有する。
ＣＤ、ＤＶＤ等の媒体（図示しない）から読み込んだオーディオ・データを一旦ＲＡＭ６に格納し、このオーディオ・データを、データ通信系１１を介してＤ／Ａ変換器２に送信して、Ｄ／Ａ変換し、図示しないヘッドフォンなどにより音声出力することで、オーディオ・データとして記録された音楽等の再生が行われる。
このようにオーディオ・データをプロセッサ１からＤ／Ａ変換器２に送信するに当たり、データ通信系１１にコンフィグレーション・データ、例えば、データ通信速度を指定するデータを設定するとともに、Ｄ／Ａ変換器２に同じ内容のコンフィグレーション・データを設定する必要がある。Ｄ／Ａ変換器２にコンフィグレーション・データを設定するには、通信設定系１２内の設定データ・レジスタ２３にコンフィグレーション・データを書込み、これを、インターフェース９を介してＤ／Ａ変換器２に送信する。
本実施の形態の特徴は、このコンフィグレーション・データの設定方法にある。即ち、本実施の形態では、ＣＰＵ５が、データ通信系１１にコンフィグレーション・データを設定すると、通信設定系１２内のレジスタへのコンフィグレーション・データの設定は、ＤＭＡコントローラ１３により行われることにある。
以下、上記のコンフィグレーション・データの設定の手順を中心として、再生装置の動作を説明する。
＜ステップＳ１＞ まず、ＣＰＵ５が、送信すべきデータ（例えばオーディオ・データ）をＲＡＭ６から読み出して、データ通信系１１の通信データ・レジスタ２２に書き込む（Ｄ１）。
＜ステップＳ２＞ 次に、ＣＰＵ５が、コンフィグレーション・データの一例としてのデータ通信速度を指定するデータを、ＲＡＭ６から読み出して、データ通信系１１のコンフィグレーション・レジスタ２１に書込む（Ｄ２）。
＜ステップＳ３＞ この書込みが行われると、データ通信系１１がコンフィグレーション設定信号Ｃ３をＤＭＡコントローラ１３に出力する。
＜ステップＳ４＞ このコンフィグレーション設定信号Ｃ３に応答してＤＭＡコントローラ１３は通信設定系１２に対してコンフィグレーション設定通知信号Ｃ４を出力する。これにより、データ通信系１１のコンフィグレーション・レジスタ２１に対する設定が行われたことが、通信設定系１２に通知される。
＜ステップＳ５＞ 通信設定系１２はこのコンフィグレーション設定通知信号Ｃ４に応答して、コンフィグレーション要求信号Ｃ５をＤＭＡコントローラ１３に出力する。
＜ステップＳ６＞ ＤＭＡコントローラ１３は、通信設定系１２からコンフィグレーション要求信号Ｃ５を受け取ると、バス・リクエスト信号Ｃ６をアサートし、バスの使用権を得る。
＜ステップＳ７＞ そしてその後、ＲＡＭ６の所定のアドレスからデータ・バスＤＢにコンフィグレーション・データを読み出す（Ｄ７ａ）とともに、ライト信号Ｃ７ｂを通信設定系１２に対して出力し、通信設定系１２の設定データ・レジスタ２３にＲＡＭ６からデータ・バスに出力された前記コンフィグレーション・データを書き込む（Ｄ７ｃ）。
なお、ＲＡＭ６内の上記所定のアドレスは、ＤＭＡコントローラ１３内に予め固定値として与えられていても良く、またステップＳＴ１に先立ち、ＣＰＵ５からＤＭＡコントローラ１３に知らせるようにしても良い。
＜ステップＳ８＞ 設定データ・レジスタ２３へのコンフィグレーション・データの書込み（Ｄ７ｃ）が完了すると、通信設定系１２からＤ／Ａ変換器２に対して、設定データ・レジスタ２３のコンフィグレーション・データがシリアル送信される（Ｄ８）。
＜ステップＳ９＞ このシリアル送信が完了すると、コンフィグレーション設定完了信号Ｃ９が、通信設定系１２からＤＭＡコントローラ１３に出力される。
＜ステップＳ１０＞ この完了信号Ｃ９を受け取ると、ＤＭＡコントローラ１３はデータ通信系１１にコンフィグレーション設定完了信号Ｃ１０を出力する。
＜ステップＳ１１＞ このコンフィグレーション設定完了信号Ｃ１０を受け取ると、データ通信系１１はコンフィグレーション・レジスタ２１に設定されたデータ通信速度に従って、通信データ・レジスタ２２のデータ、即ちオーディオ・データをＤ／Ａ変換器２にシリアル送信する（Ｄ１１）。
Ｄ／Ａ変換器２では、オーディオ・データがＤ／Ａ変換され、音楽等が再生される。ここでデータ通信速度としては、例えば、オーディオ出力に対応して５０ＫＨｚ程度の低速度が選択される。
以上説明したように、本実施の形態では、ＣＰＵ５はステップＳ１でデータ通信系１１の通信データ・レジスタ２２に送信データを書き込んだ後、ステップＳ２でコンフィグレーション・データ、例えば所望のデータ通信速度を指定するデータデータ通信系１１のコンフィグレーション・レジスタ２１に設定するだけで、その後のステップＳ１１のデータ通信系１１によるシリアル送信の起動までがＤＭＡコントローラ１３の制御により実行される。このため、ＣＰＵ５の負担が軽減される。
特に、データ通信速度は、データ通信系１１とＤ／Ａ変換器２の双方に設定する必要があるが、本実施の形態では、ＣＰＵ５は、データ通信系１１に設定するだけで良く、Ｄ／Ａ変換器２への設定は、ＤＭＡコントローラ１３が行う。
なお、上記の例では、コンフィグレーション・データとしてデータ通信速度を指定するデータのみをＤ／Ａ変換器２に設定しているが、データ通信速度を指定するデータのほか、データフォーマットを指定するデータなど、他のコンフィグレーション・データを設定する必要があるときは、上記ステップＳ７のコンフィグレーション・データの設定データ・レジスタ２３への書込みとステップＳ８の通信設定系１２によるＤ／Ａ変換器２への送信とが、繰り返される。
この場合、例えば、複数項目のコンフィグレーション・データがＲＡＭ６内の相連続したアドレスに格納されており、ＤＭＡコントローラ１３はＲＡＭ６にアクセスする際、一つの項目のコンフィグレーション・データを読み出して次の項目のコンフィグレーション・データを読み出す前にアドレス値を１だけインクリメントする。
また、上記の実施の形態では、ステップＳ５でＤＭＡコントローラ１３がコンフィグレーション要求信号Ｃ５を受け取った後、バス・リクエストＣ６をアサートし、バスの使用権を取得しているが、ステップＳ２でＣＰＵ５が所望のコンフィグレーション・データをデータ通信系１１のコンフィグレーション・レジスタ２１に設定（Ｄ２）した後、バスを開放するようにしてもよい。こうすることで、ＤＭＡコントローラ１３にとっては、バス・リクエストのアサートから、ＣＰＵ５がバスを開放し、バスの使用権が与えられるまで待つと言った必要がなくなる。
第２の実施の形態
次に図２を参照して、本発明の第２の実施の形態について説明する。図２において図１と同じ符号は、同一又は対応する部材を示す。
第２の実施の形態のプロセッサ３１は、第１の実施の形態のプロセッサ１と同様であるが、第１の実施の形態のプロセッサ１のＤＭＡコントローラ１３の代わりに、データ転送手段３２を備え、さらに専用のデータ・バス３３を備えている。
第１の実施の形態に対する第２の実施の形態の主な差異は、第１の実施の形態では、ＤＭＡコントローラ１３により通信設定系１２内の設定データ・レジスタ２３へのコンフィグレーション・データの書込みを行っているのに対し、第２の実施の形態では、データ転送手段３２が、データ通信系１１内のコンフィグレーション・レジスタ２１のデータを、専用のデータ・バス３３を介して、通信設定系１２内の設定データ・レジスタ２３に転送することである。
以下、図２を参照して、第２の実施の形態における、コンフィグレーション・データの設定の手順を中心に再生装置の動作を説明する。
＜ステップＳ２１＞ まず、ＣＰＵ５が、送信すべきデータ（例えばオーディオ・データ）をＲＡＭ６から読み出して、データ通信系１１の通信データ・レジスタ２２に書き込む（Ｄ１)。
＜ステップＳ２２＞ 次に、ＣＰＵ５が、コンフィグレーション・データの一例としてのデータ通信速度を指定するデータを、ＲＡＭ６から読み出して、データ通信系１１のコンフィグレーション・レジスタ２１に書込む（Ｄ２）。
＜ステップＳ２３＞ この書込みが行われると、データ通信系１１がコンフィグレーション設定信号Ｃ３をデータ転送手段３２に出力する。
＜ステップＳ２４＞ このコンフィグレーション設定信号Ｃ３に応答してデータ転送手段３２は通信設定系１２に対してコンフィグレーション設定通知信号Ｃ２４を出力する。これにより、データ通信系１１のコンフィグレーション・レジスタ２１に対する設定が行われたことが、通信設定系１２に通知される。
＜ステップＳ２５＞ 通信設定系１２はこのコンフィグレーション設定通知信号Ｃ２４に応答して、コンフィグレーション要求信号Ｃ２５をデータ転送手段３２に出力する。
＜ステップＳ２６＞ データ転送手段３２は、通信設定系１２からコンフィグレーション要求信号Ｃ２５を受け取ると、データ通信系１１内のコンフィグレーション・レジスタ２１にリード信号Ｃ２６ａを出力して、ライト信号Ｃ２６ｂを通信設定系１２内の設定データ・レジスタ２３に供給し、これによりコンフィグレーション・レジスタ２１内のコンフィグレーション・データ（例えば、データ通信速度を指定するデータ）を読み出し、専用データ・バス３３を介して設定データ・レジスタ２３に転送し（Ｄ２６ｃ）、設定データ・レジスタ２３に書込む。
＜ステップＳ２７＞ 設定データ・レジスタ２３へのコンフィグレーション・データの書込みが完了すると、通信設定系１２からＤ／Ａ変換器２に対して、設定データ・レジスタ２３のコンフィグレーション・データがシリアル送信される（Ｄ８）。
＜ステップＳ２８＞ このシリアル送信が完了すると、コンフィグレーション設定完了信号Ｃ９が、通信設定系１２からデータ転送手段３２に出力される。
＜ステップＳ２９＞ このコンフィグレーション設定完了信号Ｃ９を受け取ると、データ転送手段３２はデータ通信系１１にコンフィグレーション設定完了信号Ｃ１０を出力する。
＜ステップＳ３０＞ このコンフィグレーション設定完了信号Ｃ１０を受け取ると、データ通信系１１はコンフィグレーション・レジスタ２１に設定されたデータ通信速度に従って、通信データ・レジスタ２２のデータをＤ／Ａ変換器２にシリアル送信する（Ｄ１１）。
なお、Ｄ／Ａ変換器２に他のコンフィグレーション・データ（データフォーマットを指定するデータ）を設定する場合には、ＣＰＵ５により通信設定系１２を介してコンフィグレーション・データを送信する。
このようにしても、設定の頻度が低く、例えば装置の電源投入時にのみ設定すれば良いコンフィグレーション・データ、例えばデータフォーマットを指定するデータについては、そのＤ／Ａ変換器２への設定にＣＰＵ５が関与する必要があるとしても、設定の頻度が高いコンフィグレーション・データ、例えばデータ通信速度を指定するデータのみをデータ転送手段により通信設定系内の設定データ・レジスタ２３に書込むことで、ＣＰＵ５の負担を減らすことができる。
以上説明したように、第２の実施の形態においては、第１の実施の形態と同様、ＣＰＵ５は上記のステップＳ２１でデータ通信系１１の通信データ・レジスタ２２に送信データを書き込み、ステップＳ２２で所望のデータ通信速度設定データ（コンフィグレーション・データ）をデータ通信系１１のコンフィグレーション・レジスタ２１に設定するだけで、その後のステップＳ３０のデータ通信系１１によるシリアル送信の起動までの動作がＣＰＵ５の関与なしに実行されるため、ＣＰＵ５の負担が軽減される。また、コンフィグレーション・データ専用データ・バス３３を使用するため、ＣＰＵ５はデータ・バスを開放することなく占有することができ、データ転送手段３２が通信設定系１２の設定データ・レジスタ２３にデータ通信速度設定データを設定する間に、ＣＰＵ５がデータ・バスを使って他の処理を実行することが可能である。
第３の実施の形態
次に図３を参照して、本発明の第３の実施の形態について説明する。図３において図２と同じ符号は、同一又は対応する部材を示す。
図３に示す構成は、図２の構成と同様であるが、専用データ・バス３３の途中にデコーダ３４が挿入されている点で異なる。このデコーダ３４は、コンフィグレーション・データのフォーマット変換を行うためのものである。即ち実施の形態３では、コンフィグレーション・データをコンフィグレーション・レジスタ２１から設定データ・レジスタ２３に転送する際、フォーマット変換を行う。
このフォーマット変換は、データ通信系１１内で用いるのに適したフォーマットとＤ／Ａ変換器２への設定に用いるのに適したフォーマットが異なる場合に行われるものであり、デコーダ３４は、コンフィグレーション・レジスタ２１内のデータ通信系１１で用いるのに適したフォーマットのコンフィグレーション・データを受けて、これをＤ／Ａ変換器２への設定に用いるのに適したフォーマットに変換した後、設定データ・レジスタ２３に送信する。
上記以外の点では、第３の実施の形態は第２の実施の形態と同様である。
第４の実施の形態
次に図４を参照して、本発明の第４の実施の形態について説明する。図４において図３と同じ符号は、同一又は対応する部材を示す。
第４の実施の形態のプロセッサ４１は、第３の実施の形態のプロセッサ４１と同様であるが、第３の実施の形態のプロセッサ４１の通信設定系１２の代わりに、出力ポート制御回路４２を備えている。また、第３の実施の形態のＤ／Ａ変換器２の代わりに、Ｄ／Ａ変換器４３を備えている。このＤ／Ａ変換器４３は、内部にコンフィグレーション・データを設定するためのレジスタを備えておらず、代わりに制御入力端子４３ｃに印加されている制御信号に基づいて動作するものである。
第３の実施の形態では、Ｄ／Ａ変換器２に設定すべきコンフィグレーション・データを通信設定系１２の設定データ・レジスタ２３に書込み、設定データ・レジスタ２３からＤ／Ａ変換器２にコンフィグレーション・データを送信していたのに対し、第４の実施の形態では、出力ポート制御回路４２の制御データ・レジスタ４４にコンフィグレーション・データ（例えばデータ通信速度を指定するデータ）を書込み、出力ポート制御回路４２がそのコンフィグレーション・データを出力ポート４２ｐから出力してＤ／Ａ変換器４３の制御入力端子４３ｃに印加し続け、Ｄ／Ａ変換器４３では、制御入力端子４３ｃに印加されている信号に基づいて動作する。例えば制御入力端子４３ｃに印加されている信号によりＤ／Ａ変換器４３の通信速度が定められ、Ｄ／Ａ変換器４３は設定された通信速度で動作する。
以下、図４を参照して、第４の実施の形態における、データ通信系１１内のコンフィグレーション・レジスタ２１へのコンフィグレーション・データの設定、及び出力ポート制御回路４２内の制御データ・レジスタ４４へのコンフィグレーション・データの設定を中心として、通信開始時の動作の手順を詳しく説明する。
＜ステップＳ４１＞ まず、ＣＰＵ５が、送信すべきデータ（例えばオーディオ・データ）をＲＡＭ６から読み出して、データ通信系１１の通信データ・レジスタ２２に書き込む（Ｄ１)。
＜ステップＳ４２＞ 次に、ＣＰＵ５が、コンフィグレーション・データの一例としてのデータ通信速度を指定するデータを、ＲＡＭ６から読み出して、データ通信系１１のコンフィグレーション・レジスタ２１に書込む（Ｄ２）。
＜ステップＳ４３＞ この書込みが行われると、データ通信系１１がライト信号を出力ポート制御回路４２の制御データ・レジスタ４４に出力し（Ｃ４３ａ）、これとともに、コンフィグレーション・レジスタ２１内のコンフィグレーション・データ（例えばデータ通信速度を指定するデータ）を専用データ・バス３３に出力する（Ｄ４３ｂ）。
デコーダ３４は専用データ・バス３３上のコンフィグレーション・データをデコード（フォーマット変換）し、出力ポート制御回路４２に対して出力する（Ｄ４３ｃ）。
この結果、出力ポート制御回路４２の制御データ・レジスタ４４にデコーダ３４によってフォーマット変換されたコンフィグレーション・データが制御データとして書き込まれる。
＜ステップＳ４４＞ 出力ポート制御回路４２は制御データ・レジスタ４４にコンフィグレーション・データが書込まれると、このデータの、出力ポート４２ｐからの出力を開始する（Ｄ４４）。これにより、Ｄ／Ａ変換器４３の制御入力端子４３ｃに印加されている制御信号に応じて、例えば、制御信号により設定された通信速度で動作する。
＜ステップＳ４５＞ この制御信号の出力の開始後、出力ポート制御回路４２はデータ通信系１１に対して出力ポート設定完了信号Ｃ４５を出力する。
＜ステップＳ４６＞ 出力ポート設定完了信号Ｃ４５を受け取ると、データ通信系１１はコンフィグレーション・レジスタ２１に設定されたコンフィグレーション・データに応じたコンフィグレーション、例えばデータ通信速度に従って、通信データ・レジスタ２２のデータをＤ／Ａ変換器４３にシリアル送信する（Ｄ１１）。
なお、上記の例では、コンフィグレーション・データとしてデータ通信速度を指定するデータが制御データ・レジスタ４４に書込まれているが、データ通信速度を指定するデータのほか、データフォーマットを指定するデータなど、他のコンフィグレーション・データをＤ／Ａ変換器２の制御入力端子４３ｄに印加する必要がある場合には、他の制御データ・レジスタ（例えば図４に符号４６で示すもの）を設け、これに例えばＣＰＵ５により対応するコンフィグレーション・データを設定し、更なる出力ポート４２ｑから出力する。
このようにしても、設定の頻度が低く、例えば装置の電源投入時にのみ設定すれば良いコンフィグレーション・データ、例えばデータフォーマットを指定するデータについては、出力ポート制御回路４２の制御データ・レジスタ４４への書込みにＣＰＵ５が関与する必要があるとしても、設定の頻度が高いコンフィグレーション・データ、例えばデータ通信速度を指定するデータのみをデータ通信系１１から出力ポート制御回路４２内の制御データ・レジスタ４４に書込むことで、ＣＰＵ５の負担を減らすことができる。
以上説明したように、本実施の形態においても、第１〜第３の実施の形態と同様、ＣＰＵ５は上記ステップＳ４１でデータ通信系１１の通信データ・レジスタ２２に送信データを書き込んだ後、ステップＳ４２で所望のコンフィグレーション・データをデータ通信系１１のコンフィグレーション・レジスタ２１に設定するだけで、その後のステップＳ４６のデータ通信系１１によるシリアル送信の起動までの動作がＣＰＵ５の関与なしに実行されるため、ＣＰＵ５の負担が軽減される。
なお、図４に示す実施の形態では、デコーダ３４を備えているが、データ通信系１１で用いるのに適したコンフィグレーション・データのフォーマットと、Ｄ／Ａ変換器２の設定入力端子への印加に適したコンフィグレーション・データのフォーマットが同じ場合には、デコーダ３４を省略し、データ通信系１１のコンフィグレーション・レジスタ２１のデータをそのまま、出力ポート制御回路４２の制御データ・レジスタ４４に書込むこととしても良い。
第５の実施の形態
上記各実施の形態では、データ通信系１１のコンフィグレーション・レジスタにＣＰＵ５がコンフィグレーション・データを設定する場合について説明したが、通信設定系１２または出力ポート制御回路４２内のレジスタに、ＣＰＵ５がコンフィグレーション・データを書き込み、ＤＭＡコントローラ又はデータ転送手段などの動作により、コンフィグレーション・データをデータ通信系のコンフィグレーション・レジスタに書き込むように構成することも可能である。この場合も、ＣＰＵの負担が軽減される効果が得られる。
以下、このような変形を加えた構成を第５、第６及び第７の実施の形態として説明する。
図５は、本発明の第５の実施の形態について説明する。図５において図１と同じ符号は、同一又は対応する部材を示す。
第５の実施の形態のプロセッサ５１は、第１の実施の形態のプロセッサ１と同様であるが、データ通信系１１と通信設定系１２との間の信号の供給される向きが異なる。
また、通信データ・レジスタ２２は、ＤＭＡコントローラ１３からの信号Ｃ１０のみならず、コンフィグレーション・レジスタ２１からの信号Ｃ５７ｄが供給されたときに外部デバイスとの通信を開始する。
以下、図５を参照して、第５の実施の形態における、コンフィグレーション・データの設定の手順を中心に再生装置の動作を説明する。
＜ステップＳ５１＞ まず、ＣＰＵ５が、送信すべきデータ（例えばオーディオ・データ）をＲＡＭ６から読み出して、データ通信系１１の通信データ・レジスタ２２に書き込む（Ｄ１)。
＜ステップＳ５２＞ 次に、ＣＰＵ５が、コンフィグレーション・データの一例としてのデータ通信速度を指定するデータを、ＲＡＭ６から読み出して、通信設定系１２の設定データ・レジスタ２３に書込む（Ｄ５２）。
＜ステップＳ５３＞ この書込みが行われると、通信設定系１２がコンフィグレーション設定信号Ｃ５３をＤＭＡコントローラ１３に出力する。
＜ステップＳ５４＞ このコンフィグレーション設定信号Ｃ５３に応答してＤＭＡコントローラ１３はデータ通信１１に対してコンフィグレーション設定通知信号Ｃ５４を出力する。これにより、通信設定系１２の設定データ・レジスタ２３に対する設定が行われたことが、データ通信系１１に通知される。
＜ステップＳ５５＞ データ通信系１１は、このコンフィグレーション設定通知信号Ｃ５４に応答して、コンフィグレーション要求信号Ｃ５５をＤＭＡコントローラ１３に出力する。
＜ステップＳ５６＞ ＤＭＡコントローラ１３は、データ通信系１１からコンフィグレーション要求信号Ｃ５５を受け取ると、バス・リクエスト信号Ｃ５６をアサートし、バスの使用権を得る。
＜ステップＳ５７＞ そしてその後、ＲＡＭ６の所定のアドレスからデータ・バスＤＢにコンフィグレーション・データを読み出す（Ｄ５７ａ）とともに、ライト信号Ｃ５７ｂをデータ通信系１１に対して出力し、データ通信系１１のコンフィグレーション・レジスタ２１にＲＡＭ６からデータ・バスに出力された前記コンフィグレーション・データを書き込む（Ｄ５７ｃ）。
コンフィグレーション・レジスタ２１へのコンフィグレーション・データの書込みが完了すると、書き込み完了信号Ｃ５７ｄが通信データ・レジスタ２２に出力される。
＜ステップＳ５８＞ 一方、ステップＳ５２で設定データ・レジスタ２３へのコンフィグレーション・データの書込み（Ｄ５２）が完了すると、（上記のステップＳ５３乃至Ｓ５７の動作と平行して、）通信設定系１２からＤ／Ａ変換器２に対して、設定データ・レジスタ２３のコンフィグレーション・データがシリアル送信される（Ｄ８）。
＜ステップＳ５９＞ このシリアル送信が完了すると、コンフィグレーション設定完了信号Ｃ９が、通信設定系１２からＤＭＡコントローラ１３に出力される。
＜ステップＳ６０＞ この完了信号Ｃ９を受け取ると、ＤＭＡコントローラ１３はデータ通信系１１にコンフィグレーション設定完了信号Ｃ１０を出力する。
＜ステップＳ６１＞ このコンフィグレーション設定完了信号Ｃ１０を受け取り、さらに上記のように、コンフィグレーション・レジスタ２１から送信データ・レジスタ２２にコンフィグレーション設定完了信号Ｃ５７ｄが供給されると、データ通信系１１はコンフィグレーション・レジスタ２１に設定されたデータ通信速度に従って、通信データ・レジスタ２２のデータ、即ちオーディオ・データをＤ／Ａ変換器２にシリアル送信する（Ｄ１１）。
以上のように、第５の実施の形態では、ＲＡＭ６から読み出されたコンフィグレーション・データが通信設定系１２内の設定データ・レジスタ２３に書込まれ（Ｄ５２）、この書込み行われると、ＤＭＡコントローラ１３がデータ通信系１１のコンフィグレーション・レジスタ２１に、同じコンフィグレーション・データを書込む。そして、この書込みと、通信設定系１２の設定データ・レジスタ２３からＤ／Ａ変換器２へのコンフィグレーション・データのシリアル送信がともに完了したときに、通信データ・レジスタ２２から、Ｄ／Ａ変換器２へのデータの送信が開始される。
第６の実施の形態
図６は、本発明の第６の実施の形態について説明する。図６において図２と同じ符号は、同一又は対応する部材を示す。
第６の実施の形態のプロセッサ６１は、第２の実施の形態のプロセッサ３１と同様であるが、データ通信系１１と通信設定系１２との間の信号の供給される向きが異なる。
また、通信データ・レジスタ２２は、データ転送手段３２からの信号Ｃ１０のみならず、コンフィグレーション・レジスタ２１からの信号Ｃ７６ｄが供給されたときに外部デバイスとの通信を開始する。
以下、図６を参照して、第６の実施の形態における、コンフィグレーション・データの設定の手順を中心に再生装置の動作を説明する。
＜ステップＳ７１＞ まず、ＣＰＵ５が、送信すべきデータ（例えばオーディオ・データ）をＲＡＭ６から読み出して、データ通信系１１の通信データ・レジスタ２２に書き込む（Ｄ１)。
＜ステップＳ７２＞ 次に、ＣＰＵ５が、コンフィグレーション・データの一例としてのデータ通信速度を指定するデータを、ＲＡＭ６から読み出して、通信設定系１２の設定データ・レジスタ２３に書込む（Ｄ７２）。
＜ステップＳ７３＞ この書込みが行われると、通信設定系１２がコンフィグレーション設定信号Ｃ５３をデータ転送手段３２に出力する。
＜ステップＳ７４＞ このコンフィグレーション設定信号Ｃ５３に応答してデータ転送手段３２はデータ通信１１に対してコンフィグレーション設定通知信号Ｃ５４を出力する。これにより、通信設定系１２のコンフィグレーション・レジスタ２４に対する設定が行われたことが、データ通信系１１に通知される。
＜ステップＳ７５＞ データ通信系１１は、このコンフィグレーション設定通知信号Ｃ５４に応答して、コンフィグレーション要求信号Ｃ５５をデータ転送手段３２に出力する。
＜ステップＳ７６＞ データ転送手段３２は、データ通信系１１からコンフィグレーション要求信号Ｃ５５を受け取ると、通信設定系１２内のコンフィグレーション・レジスタ２４にリード信号Ｃ７６ａを出力して、ライト信号Ｃ７６ｂをデータ通信系１１内のコンフィグレーション・レジスタ２１に供給し、これによりコンフィグレーション・レジスタ２４内のコンフィグレーション・データを読み出し、専用データ・バス３３を介してコンフィグレーション・レジスタ２１に転送し（Ｄ７６ｃ）、コンフィグレーション・レジスタ２１に書込む。
コンフィグレーション・レジスタ２１へのコンフィグレーション・データの書込みが完了すると、書き込み完了信号Ｃ７６ｄが通信データ・レジスタ２２に出力される。
＜ステップＳ７７＞ 一方、ステップＳ７２で設定データ・レジスタ２３へのコンフィグレーション・データの書込み（Ｄ７２）が完了すると、（上記のステップＳ７３乃至Ｓ７６の動作と平行して、）通信設定系１２からＤ／Ａ変換器２に対して、設定データ・レジスタ２３のコンフィグレーション・データがシリアル送信される（Ｄ８）。
＜ステップＳ７８＞ このシリアル送信が完了すると、コンフィグレーション設定完了信号Ｃ９が、通信設定系１２からデータ転送手段３２に出力される。
＜ステップＳ７９＞ この完了信号Ｃ９を受け取ると、データ転送手段３２はデータ通信系１１にコンフィグレーション設定完了信号Ｃ１０を出力する。
＜ステップＳ８０＞ このコンフィグレーション設定完了信号Ｃ１０を受け取り、さらに上記のように、コンフィグレーション・レジスタ２１から通信データ・レジスタ２２へコンフィグレーション設定完了信号Ｃ７６ｄが供給されると、データ通信系１１はコンフィグレーション・レジスタ２１に設定されたデータ通信速度に従って、通信データ・レジスタ２２のデータ、即ちオーディオ・データをＤ／Ａ変換器２にシリアル送信する（Ｄ１１）。
以上のように、第６の実施の形態では、ＲＡＭ６から読み出されたコンフィグレーション・データが通信設定系１２内の設定データ・レジスタ２３に書込まれ（Ｄ７２）、設定データ・レジスタ２３内のコンフィグレーション・データがデータ通信系１１内のコンフィグレーション・レジスタ２１に転写される。そしてこの転写と、設定データ・レジスタ２３からＤ／Ａ変換器２へのシリアル送信がともに完了した後に、通信データ・レジスタ２２からＤ／Ａ変換器２へのデータ送信が開始される。
第７の実施の形態
図７は、本発明の第７の実施の形態について説明する。図７において図４と同じ符号は、同一又は対応する部材を示す。
第７の実施の形態のプロセッサ７１は、第４の実施の形態のプロセッサ４１と同様であるが、データ通信系１１と通信設定系１２との間の信号の供給される向きが異なる。
また、通信データ・レジスタ２２は、出力ポート制御回路４２からの信号Ｃ４５のみならず、コンフィグレーション・レジスタ２１からの信号Ｃ９３ｄが供給されたときに外部デバイスとの通信を開始する。
以下、図７を参照して、第７の実施の形態における、データ通信系１１内のコンフィグレーション・レジスタ２１へのコンフィグレーション・データの設定、及び出力ポート制御回路４２内の制御データ・レジスタ４４へのコンフィグレーション・データの設定を中心として、通信開始時の動作の手順を詳しく説明する。
＜ステップＳ９１＞ まず、ＣＰＵ５が、送信すべきデータ（例えばオーディオ・データ）をＲＡＭ６から読み出して、データ通信系１１の通信データ・レジスタ２２に書き込む（Ｄ１）。
＜ステップＳ９２＞ 次に、ＣＰＵ５が、コンフィグレーション・データの一例としてのデータ通信速度を指定するデータを、ＲＡＭ６から読み出して、出力ポート制御回路４２の制御データ・レジスタ４４に書込む（Ｄ９２）。
＜ステップＳ９３＞ この書込みが行われると、出力ポート制御回路データ４２がライト信号をデータ通信系１１のコンフィグレーション・レジスタ２１に出力し（Ｃ９３ａ）、これとともに、制御データ・レジスタ２１内のコンフィグレーション・データ（例えばデータ通信速度を指定するデータ）を専用データ・バス３３に出力する（Ｄ９３ｂ）。
デコーダ３４は専用データ・バス３３上のコンフィグレーション・データをデコード（フォーマット変換）し、データ通信系１１に対して出力する（Ｄ９３ｃ）。
この結果、データ通信系１１のコンフィグレーション・レジスタ２１にデコーダ３４によってフォーマット変換されたコンフィグレーション・データが書き込まれる。
この書込みが完了すると、完了信号Ｃ９３ｄがコンフィグレーション・レジスタ２１から通信データ・レジスタ２２に出力される。
＜ステップＳ９４＞ 一方、出力ポート制御回路４２は、制御データ・レジスタ４４にコンフィグレーション・データが書込まれると、このデータの出力ポート４２ｐからの出力を開始する（Ｄ４４）。これにより、Ｄ／Ａ変換器４３は、制御入力端子４３ｃに印加されている制御信号に応じて、例えば、制御信号により設定された通信速度で動作する。
＜ステップＳ９５＞ この制御信号の出力の開始後、出力ポート制御回路４２はデータ通信系１１に対して出力ポート設定完了信号Ｃ４５を出力する。
＜ステップＳ９６＞ 出力ポート設定完了信号Ｃ４５を受け取り、さらに上記のように、書込み完了信号Ｃ９３ｄが通信データ・レジスタ２２に印加されると、データ通信系１１はコンフィグレーション・レジスタ２１に設定されたコンフィグレーション・データに応じたコンフィグレーション、例えばデータ通信速度に従って、通信データ・レジスタ２２のデータをＤ／Ａ変換器４３にシリアル送信する（Ｄ１１）。
なお、上記の例では、コンフィグレーション・データとしてデータ通信速度を指定するデータが制御データ・レジスタ４４に書込まれているが、データ通信速度を指定するデータのほか、データフォーマットを指定するデータなど、他のコンフィグレーション・データをＤ／Ａ変換器２の制御入力端子４３ｄに印加する必要がある場合には、他の制御データ・レジスタ（例えば図７に符号４６で示すもの）を設け、これに例えばＣＰＵ５により対応するコンフィグレーション・データを設定し、更なる出力ポート４２ｑから出力する。
このように、第７の実施の形態では、ＲＡＭ６から読み出されたコンフィグレーション・データが出力ポート制御回路４２内の制御データ・レジスタ４４に書込まれる（Ｄ９２）、このコンフィグレーション・データが制御データ・レジスタ４４から、データ通信系１１内のコンフィグレーション・レジスタ２１に転写される。
そしてこの転写及び及び上記の制御データ・レジスタ４４から出力ポート４２ｐへのデータの出力の開始の後に、通信データ・レジスタ２２からＤ／Ａ変換器４３へのデータ通信が開始される。
上記の第１乃至第７の実施の形態では、プロセッサと外部デバイスとを有する装置の一例としてディジタル・オーディオ再生装置について説明したが、本発明は、ディジタル・オーディオ録音装置等他の装置にも適用できる。録音装置の場合には、外部デバイスとしてＡ／Ｄ変換器が使用され、また、データ通信系１１として前記Ａ／Ｄ変換器からデータをシリアル受信可能なデータ通信系が用いられ、通信データ・レジスタ２２が受信データの格納に用いられる。そして、Ａ／Ｄ変換器がマイク等からのアナログ信号をディジタル信号に変換し、Ａ／Ｄ変換後のデータがデータ通信系１１を介してプロセッサ１に入力され信号処理され、ＲＡＭ６内に記憶される。
本発明の第１の実施の形態のプロセッサとこれに接続された外部デバイスを示すブロック図である。 本発明の第２の実施の形態のプロセッサとこれに接続された外部デバイスを示すブロック図である。 本発明の第３の実施の形態のプロセッサとこれに接続された外部デバイスを示すブロック図である。 本発明の第４の実施の形態のプロセッサとこれに接続された外部デバイスを示すブロック図である。 本発明の第５図１のプロセッサとこれに接続された外部デバイスを示すブロック図である。 本発明の第６の実施の形態のプロセッサとこれに接続された外部デバイスを示すブロック図である。 本発明の第７の実施の形態のプロセッサとこれに接続された外部デバイスを示すブロック図である。
符号の説明
１ プロセッサ、 ２ Ｄ／Ａ変換器、 ４ ＲＯＭ、 ５ ＣＰＵ、 ６ ＲＡＭ、 ７ インターフェース部、 １１ データ通信系、 １２ 通信設定系、 １３ ＤＭＡコントローラ、 ２１ コンフィグレーション・レジスタ、 ２２ 通信データ・レジスタ、 ２３ 設定データ・レジスタ、 ３１ プロセッサ、 ３２ 転送手段、 ３４ デコーダ、 ４１ プロセッサ、 ４２ 出力ポート制御回路、 ４４ 制御データ・レジスタ。

Claims (21)

  1. ＣＰＵと、データ通信系と、通信設定系と、ＤＭＡコントローラとを有するプロセッサと、外部デバイスとの間でデータ通信を行う方法において、
    上記データ通信に先立って行われる、前記データ通信系へのコンフィグレーション・データの設定及び前記外部デバイスへのコンフィグレーション・データの設定に当たり、
    前記ＣＰＵが、前記データ通信系に前記コンフィグレーション・データを設定し、
    前記通信設定系への前記コンフィグレーション・データの設定は、前記ＤＭＡコントローラにより行われ、
    前記通信設定系が、前記コンフィグレーション・データを前記外部デバイスへ送信し設定させる
    ことを特徴とする通信方法。
  2. ＣＰＵと、データ通信系と、通信設定系と、ＤＭＡコントローラとを有するプロセッサと、外部デバイスとの間でデータ通信を行う方法において、
    上記データ通信に先立って行われる、前記データ通信系へのコンフィグレーション・データの設定及び前記外部デバイスへのコンフィグレーション・データの設定に当たり、
    前記ＣＰＵが、前記通信設定系に前記コンフィグレーション・データを設定し、
    前記データ通信系への前記コンフィグレーション・データの設定は、前記ＤＭＡコントローラにより行われ、
    前記通信設定系が、前記コンフィグレーション・データを前記外部デバイスへ送信し設定させる
    ことを特徴とする通信方法。
  3. 前記ＤＭＡコントローラによるコンフィグレーション・データの設定は、プロセッサ内のメモリの所定のアドレスに格納されたコンフィグレーション・データを読み出すことを含む請求項１または２に記載の通信方法。
  4. 前記メモリに格納されたコンフィグレーション・データの読み出しを含む前記コンフィグレーション・データの設定が、複数の前記所定のアドレスに格納された複数のコンフィグレーション・データに対して繰り返し行われることを含む請求項３に記載の通信方法。
  5. ＣＰＵと、データ通信系と、通信設定系とを有するプロセッサと、外部デバイスとの間でデータ通信を行う方法において、
    上記データ通信に先立って行われる、前記データ通信系へのコンフィグレーション・データの設定及び前記外部デバイスへのコンフィグレーション・データの設定に当たり、
    前記ＣＰＵが、前記データ通信系に前記コンフィグレーション・データを設定し、
    前記データ通信系から前記通信設定系へ前記コンフィグレーション・データを転送することにより、前記通信設定系への前記コンフィグレーション・データの設定が行われ、
    前記通信設定系が、前記コンフィグレーション・データを前記外部デバイスへ送信し設定させる
    ことを特徴とする通信方法。
  6. ＣＰＵと、データ通信系と、通信設定系とを有するプロセッサと、外部デバイスとの間でデータ通信を行う方法において、
    上記データ通信に先立って行われる、前記データ通信系へのコンフィグレーション・データの設定及び前記外部デバイスへのコンフィグレーション・データの設定に当たり、
    前記ＣＰＵが、前記通信設定系に前記コンフィグレーション・データを設定し、
    前記通信設定系から前記データ通信系へ前記コンフィグレーション・データを転送することにより、前記データ通信系への前記コンフィグレーション・データの設定が行われ、
    前記通信設定系が、前記コンフィグレーション・データを前記外部デバイスへ送信し設定させる
    ことを特徴とする通信方法。
  7. ＣＰＵと、データ通信系と、出力ポート制御回路とを有するプロセッサと、外部デバイスとの間でデータ通信を行う方法において、
    上記データ通信に先立って行われる、前記データ通信系へのコンフィグレーション・データの設定及び前記出力ポート制御回路へのコンフィグレーション・データの設定に当たり、
    前記ＣＰＵが、前記データ通信系に前記コンフィグレーション・データを設定し、
    前記データ通信系から前記前記出力ポート制御回路へ前記コンフィグレーション・データを転送することにより、前記出力ポート制御回路への前記コンフィグレーション・データの設定が行われ、
    前記出力ポート制御回路が、前記コンフィグレーション・データを前記外部デバイスへ印加する
    ことを特徴とする通信方法。
  8. ＣＰＵと、データ通信系と、出力ポート制御回路とを有するプロセッサと、外部デバイスとの間でデータ通信を行う方法において、
    上記データ通信に先立って行われる、前記データ通信系へのコンフィグレーション・データの設定及び前記出力ポート制御回路へのコンフィグレーション・データの設定に当たり、
    前記ＣＰＵが、前記出力ポート制御回路に前記コンフィグレーション・データを設定し、
    前記出力ポート制御回路から前記データ通信系へ前記コンフィグレーション・データを転送することにより、前記データ通信系への前記コンフィグレーション・データの設定が行われ、
    前記出力ポート制御回路が、前記コンフィグレーション・データを前記外部デバイスへ印加する
    ことを特徴とする通信方法。
  9. 前記転送に際し、コンフィグレーション・データのフォーマットを変換することを特徴とする請求項５乃至８のいずれかに記載の通信方法。
  10. 前記外部デバイスがＤ／Ａ変換器又はＡ／Ｄ変換器であることを特徴とする請求項１乃至９のいずれかに記載の通信方法。
  11. 前記プロセッサと前記外部デバイスとの間でのデータ通信の対象となるデータがオーディオ・データであることを特徴とする請求項１０に記載の通信方法。
  12. 送信又は受信されるデータを格納する通信データ・レジスタと、コンフィグレーション・データを格納するコンフィグレーション・レジスタとを有し、前記通信データ・レジスタを用いて外部デバイスとデータ通信を行うデータ通信系と、
    前記外部デバイスに設定すべきコンフィグレーション・データを格納する設定データ・レジスタを有し、前記外部デバイスに前記コンフィグレーション・データを送信する通信設定系と、
    所定のアドレスにコンフィグレーション・データを記憶したメモリと、
    ＣＰＵと、
    ＤＭＡコントローラと
    を有するプロセッサであって、
    前記ＣＰＵが、前記メモリの前記所定のアドレスから前記コンフィグレーション・データを読み出して前記コンフィグレーション・レジスタに書き込み、
    前記コンフィグレーション・レジスタへの書込みが行われると、前記データ通信系は、そのことを前記ＤＭＡコントローラに通知し、
    前記ＤＭＡコントローラが、前記メモリの前記所定のアドレスから前記コンフィグレーション・データを読み出し、前記通信設定系の前記設定データ・レジスタに書き込み、
    前記通信設定系が、前記設定データ・レジスタに書込まれた前記コンフィグレーション・データを前記外部デバイスに送信し、
    前記外部デバイスへの前記コンフィグレーション・データの送信が完了したときに、そのことを前記データ通信系に通知し、
    前記データ通信系が、前記完了の通知を受けて、前記通信データ・レジスタを介して前記外部デバイスとの通信を開始する
    ことを特徴とするプロセッサ。
  13. 送信又は受信されるデータを格納する通信データ・レジスタと、コンフィグレーション・データを格納するコンフィグレーション・レジスタとを有し、前記通信データ・レジスタを用いて外部デバイスとデータ通信を行うデータ通信系と、
    前記外部デバイスに設定すべきコンフィグレーション・データを格納する設定データ・レジスタを有し、前記外部デバイスに前記コンフィグレーション・データを送信する通信設定系と、
    所定のアドレスにコンフィグレーション・データを記憶したメモリと、
    ＣＰＵと、
    ＤＭＡコントローラと
    を有するプロセッサであって、
    前記ＣＰＵが、前記メモリの前記所定のアドレスから前記コンフィグレーション・データを読み出して前記設定データ・レジスタに書き込み、
    前記設定データ・レジスタへの書き込みが行われると、前記通信設定系は、そのことを前記ＤＭＡコントローラに通知し、
    前記ＤＭＡコントローラが、前記メモリの前記所定のアドレスから前記コンフィグレーション・データを読み出し、前記データ通信系の前記コンフィグレーション・レジスタに書き込み、
    前記通信設定系が、前記設定データ・レジスタに書込まれた前記コンフィグレーション・データを前記外部デバイスに送信し、
    前記外部デバイスへの前記コンフィグレーション・データの送信が完了したときに、そのことを前記データ通信系に通知し、
    前記データ通信系が、前記完了の通知を受けて、前記通信データ・レジスタを介して前記外部デバイスとの通信を開始する
    ことを特徴とするプロセッサ。
  14. 送信又は受信されるデータを格納する通信データ・レジスタと、コンフィグレーション・データを格納するコンフィグレーション・レジスタとを有し、前記通信データ・レジスタを用いて外部デバイスとデータ通信を行うデータ通信系と、
    前記外部デバイスに設定すべきコンフィグレーション・データを格納する設定データ・レジスタを有し、前記外部デバイスに前記コンフィグレーション・データを送信する通信設定系と、
    ＣＰＵと、
    データ転送手段と
    を有するプロセッサであって、
    前記ＣＰＵが、前記コンフィグレーション・レジスタにコンフィグレーション・データを書き込み、
    前記コンフィグレーション・レジスタへの書き込みが行われると、前記データ通信系は、そのことを前記データ転送手段に通知し、
    前記データ転送手段が、前記コンフィグレーション・レジスタから前記コンフィグレーション・データを読み出し、前記通信設定系の前記設定データ・レジスタに書き込み、
    前記通信設定系が、前記設定データ・レジスタに書込まれた前記コンフィグレーション・データを前記外部デバイスに送信し、
    前記外部デバイスへの前記コンフィグレーション・データの送信が完了したときに、そのことを前記データ通信系に通知し、
    前記データ通信系が、前記完了の通知を受けて、前記通信データ・レジスタを介して前記外部デバイスとの通信を開始する
    ことを特徴とするプロセッサ。
  15. 送信又は受信されるデータを格納する通信データ・レジスタと、コンフィグレーション・データを格納するコンフィグレーション・レジスタとを有し、前記通信データ・レジスタを用いて外部デバイスとデータ通信を行うデータ通信系と、
    前記外部デバイスに設定すべきコンフィグレーション・データを格納する設定データ・レジスタを有し、前記外部デバイスに前記コンフィグレーション・データを送信する通信設定系と、
    ＣＰＵと、
    データ転送手段と
    を有するプロセッサであって、
    前記ＣＰＵが、前記設定データ・レジスタにコンフィグレーション・データを書き込み、
    前記設定データ・レジスタへの書き込みが行われると、前記通信設定系は、そのことを前記データ転送手段に通知し、
    前記データ転送手段が、前記設定データ・レジスタから前記コンフィグレーション・データを読み出し、前記データ通信系の前記コンフィグレーション・レジスタに書き込み、
    前記通信設定系が、前記設定データ・レジスタに書込まれた前記コンフィグレーション・データを前記外部デバイスに送信し、
    前記外部デバイスへの前記コンフィグレーション・データの送信が完了したときに、そのことを前記データ通信系に通知し、
    前記データ通信系が、前記完了の通知を受けて、前記通信データ・レジスタを介して前記外部デバイスとの通信を開始する
    ことを特徴とするプロセッサ。
  16. 送信又は受信されるデータを格納する通信データ・レジスタと、コンフィグレーション・データを格納するコンフィグレーション・レジスタとを有し、前記通信データ・レジスタを用いて外部デバイスとデータ通信を行うデータ通信系と、
    前記外部デバイスに印加すべき制御信号を格納する制御データ・レジスタを有する出力ポート制御回路と、
    ＣＰＵと、
    データ転送手段と
    を有するプロセッサであって、
    前記ＣＰＵが、前記コンフィグレーション・レジスタにコンフィグレーション・データを書き込み、
    前記コンフィグレーション・レジスタへの書込みが行われると、前記データ通信系が、前記コンフィグレーション・レジスタから前記コンフィグレーション・データを読み出し、前記制御データ・レジスタに書き込み、
    前記出力ポート制御回路が、前記制御データ・レジスタに書込まれた前記コンフィグレーション・データの前記外部デバイスへの出力を開始し、
    前記コンフィグレーション・データの前記外部デバイスへの出力が開始されると、そのことを前記データ通信系に通知し、
    前記データ通信系が、前記開始の通知を受けて、前記通信データ・レジスタを介して前記外部デバイスとの通信を開始する
    ことを特徴とするプロセッサ。
  17. 送信又は受信されるデータを格納する通信データ・レジスタと、コンフィグレーション・データを格納するコンフィグレーション・レジスタとを有し、前記通信データ・レジスタを用いて外部デバイスとデータ通信を行うデータ通信系と、
    前記外部デバイスに印加すべき制御信号を格納する制御データ・レジスタを有する出力ポート制御回路と、
    ＣＰＵと、
    データ転送手段と
    を有するプロセッサであって、
    前記ＣＰＵが、前記制御データ・レジスタにコンフィグレーション・データを書き込み、
    前記制御データ・レジスタへの書き込みが行われると、前記出力ポート制御回路は、前記制御データ・レジスタから前記コンフィグレーション・データを読み出し、前記データ通信系の前記制御データ・レジスタに書き込み、
    前記出力ポート制御回路が、前記制御データ・レジスタに書込まれた前記コンフィグレーション・データの、前記外部デバイスへの出力を開始し、
    前記コンフィグレーション・データの、前記外部デバイスへの出力が開始されたときに、そのことを前記データ通信系に通知し、
    前記データ通信系が、前記出力の開始の通知を受けて、前記通信データ・レジスタを介して前記外部デバイスとの通信を開始する
    ことを特徴とするプロセッサ。
  18. 前記データ転送手段が、転送されるコンフィグレーション・データのフォーマットを変換する手段を有することを特徴とする請求項１４又は１５に記載のプロセッサ。
  19. 転送されるコンフィグレーション・データのフォーマットを変換する手段をさらに有することを特徴とする請求項１６又は１７に記載のプロセッサ。
  20. 前記外部デバイスがＤ／Ａ変換器又はＡ／Ｄ変換器であることを特徴とする請求項１２乃至１９のいずれかに記載のプロセッサ。
  21. 前記プロセッサと前記外部デバイスとの間でのデータ通信の対象となるデータがオーディオ・データであることを特徴とする請求項２０に記載のプロセッサ。
JP2004109757A 2004-04-02 2004-04-02 通信方法及びプロセッサ Expired - Fee Related JP4502686B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004109757A JP4502686B2 (ja) 2004-04-02 2004-04-02 通信方法及びプロセッサ
US10/972,532 US7421518B2 (en) 2004-04-02 2004-10-26 Communication method and processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004109757A JP4502686B2 (ja) 2004-04-02 2004-04-02 通信方法及びプロセッサ

Publications (2)

Publication Number Publication Date
JP2005293391A JP2005293391A (ja) 2005-10-20
JP4502686B2 true JP4502686B2 (ja) 2010-07-14

Family

ID=35055697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004109757A Expired - Fee Related JP4502686B2 (ja) 2004-04-02 2004-04-02 通信方法及びプロセッサ

Country Status (2)

Country Link
US (1) US7421518B2 (ja)
JP (1) JP4502686B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7917671B2 (en) * 2007-12-18 2011-03-29 Nvidia Corporation Scalable port controller architecture supporting data streams of different speeds
US7899941B2 (en) * 2008-09-30 2011-03-01 Apple Inc. Displayport I2C speed control
US20100079444A1 (en) * 2008-09-30 2010-04-01 Apple Inc. Displayport sleep behavior
US8248421B2 (en) 2008-09-30 2012-08-21 Apple Inc. DisplayPort control and data registers
US9003369B2 (en) 2011-08-31 2015-04-07 Nvidia Corporation HDMI-muxed debug port methods and apparatuses
CN116155290B (zh) * 2023-04-18 2023-07-21 青岛本原微电子有限公司 一种模数转换单元的控制装置及控制方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001014266A (ja) * 1999-06-29 2001-01-19 Nec Yonezawa Ltd Ｄｍａ転送回路およびｄｍａ転送方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4503513A (en) * 1980-08-04 1985-03-05 General Motors Corporation Radio receiver system including a control unit and a remote unit
JP3110867B2 (ja) 1992-06-03 2000-11-20 キヤノン株式会社 通信端末装置及びその制御方法
JPH0646103A (ja) 1992-07-24 1994-02-18 Matsushita Electric Works Ltd データ送受信装置
US5682551A (en) * 1993-03-02 1997-10-28 Digital Equipment Corporation System for checking the acceptance of I/O request to an interface using software visible instruction which provides a status signal and performs operations in response thereto
DE69432613T2 (de) * 1993-07-13 2004-03-25 Hewlett-Packard Co. (N.D.Ges.D.Staates Delaware), Palo Alto Vorrichtung und Verfahren zur Kommunikation zwischen einem Rechner und einem periphären Gerät
US7039746B2 (en) * 2002-12-03 2006-05-02 Matsushita Electric Industrial Co., Ltd. Interface circuit, disc controller, disc drive apparatus and interface control method
US7107362B2 (en) * 2003-05-19 2006-09-12 Avago Technologies General Ip (Singapore) Pte. Ltd. Integrated circuit with configuration based on parameter measurement

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001014266A (ja) * 1999-06-29 2001-01-19 Nec Yonezawa Ltd Ｄｍａ転送回路およびｄｍａ転送方法

Also Published As

Publication number Publication date
US7421518B2 (en) 2008-09-02
JP2005293391A (ja) 2005-10-20
US20050223132A1 (en) 2005-10-06

Similar Documents

Publication Publication Date Title
JP2004297801A (ja) デジタル撮像装置およびそのデータ伝送モードの選択方法
JP4502686B2 (ja) 通信方法及びプロセッサ
JP2007172254A (ja) メモリ制御回路
US20060179180A1 (en) Signal processing apparatus, signal processing system and signal processing method
JP2002176456A (ja) 電子機器および情報更新方法
CN107357547B (zh) 一种音频控制方法、音频控制装置及音频设备
JP5146284B2 (ja) データ転送装置及びデータ転送方法
JP3896810B2 (ja) 制御機器
US11175879B2 (en) Information processing method, information processing device, and audio interface
JP5018047B2 (ja) 集積回路装置
JP3226892B2 (ja) Ａｃ’９７ホットドックシステム及びその切替え方法
JP2007087086A (ja) Ｄｍａ転送システム
JP2010060713A (ja) 集積回路装置及び音声再生システム
JP4860811B2 (ja) マイクロコンピュータ
JP2005062997A (ja) データ転送制御装置、ディスクレコーダ、およびデータ転送制御方法
JPH11134283A (ja) 情報処理装置
JPS62243075A (ja) 画像デ−タ転送装置
JP2002197048A (ja) 電子機器およびインタフェース変換方法
CN110989964A (zh) 一种基于安卓系统的音频回放方法、装置和电子设备
JP2009009441A (ja) ファームウェア書換装置
JP2007019910A (ja) 信号処理装置及び信号処理方法
JPH11345197A (ja) 情報処理装置
JP2007249890A (ja) ゲートウエイ装置
JP2006126482A (ja) 音声データ処理装置
JP2003203043A (ja) データ転送装置、情報処理装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060814

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081126

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090128

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090715

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090811

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100420

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100420

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130430

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees