JP4568033B2

JP4568033B2 - 半導体増幅回路

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Publication number: JP4568033B2
Application number: JP2004172186A
Authority: JP
Inventors: 治夫小島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-06-10
Filing date: 2004-06-10
Publication date: 2010-10-27
Anticipated expiration: 2024-06-10
Also published as: US7262668B2; EP1605586A1; US20050275465A1; US20070252650A1; US7423491B2; EP1605586B1; JP2005354348A

Description

本発明は半導体増幅素子を用いた半導体増幅回路に関する。

マイクロ波などの高周波を増幅する半導体増幅回路には、増幅素子としてたとえば電界効果トランジスタ（以下ＦＥＴという）が使用されている。ＦＥＴを用いた半導体増幅回路の場合、たとえば大きな信号が入力すると、ＦＥＴのドレインおよびゲート間に逆方向のドレイン・ゲート間整流電流が流れ、ゲートなどを損傷させることがある。そのため、従来の半導体増幅回路では、ドレイン・ゲート間整流電流を抑制するために、たとえば保護回路が設けられる。

ここで、保護回路を設けた従来の半導体増幅回路について図２のＤＣ等価回路図を参照して説明する。可変定電圧電源２１は正側端子２１ａおよび負側端子２１ｂを有し、正側端子２１ａは接地されている。負側端子２１ｂは保護抵抗２２の一端２２ａに接続されている。保護抵抗２２の他端２２ｂはＦＥＴ２３のゲートＧに接続されている。ＦＥＴ２３はゲートＧおよびドレインＤ、ソースＳの各電極を有し、ソースＳは接地されている。ドレインＤは定電圧電源２４の正側端子２４ａに接続され、定電圧電源２４の負側端子２４ｂは接地されている。

また、入力端子ＩＮがゲートＧに接続され、ドレインＤに出力端子ＯＵＴが接続されている。

上記した構成において、入力端子ＩＮから入力する信号はＦＥＴ２３で増幅され、増幅された信号が出力端子ＯＵＴから出力される。

上記したような保護回路を設けた半導体増幅回路は特許文献１などにも開示されている。
特開平８−２２２９６７号公報

従来の半導体増幅回路は、入力信号が大きい場合、たとえば可変定電圧電源２１から供給される負電圧と入力信号の負のピーク電圧とが重畳し、大きな負の電圧がゲートＧに加わる。このとき、ＦＥＴ２３のドレイン・ゲート間電圧が大きくなり、たとえば矢印Ｙ方向にドレイン・ゲー卜間整流電流が流れる。このドレイン・ゲー卜間整流電流によって、ＦＥＴ２３のゲー卜に損傷が発生する場合があり、半導体増幅回路の信頼性が低下する。

しかし、図２では、ドレイン・ゲー卜間整流電流が流れると、保護抵抗２２の両端間に電圧が発生する。この電圧の発生により、ＦＥＴ２３のゲートＧに加わる電圧が上昇し、ゲート・ソース間電圧が０Ｖに近づき、ドレイン・ゲート間電圧が小さくなる。その結果、ドレイン・ゲート間整流電流が小さくなり、増幅素子の損傷が防止される。

しかし、増幅素子として、たとえば大電力用のＦＥＴが使用されている場合、保護抵抗２２の両端間に電圧が発生し、ＦＥＴ２３のゲート・ソース間電圧が０Ｖに近づくと、ＦＥＴ２３のドレイン・ソース間の電流が増加する。そのため、ＦＥＴ２３の消費電力が増大し、たとえばＦＥＴ２３が熱的に焼損するなど、半導体増幅回路の信頼性が低下する。

本発明は、上記した欠点を解決するもので、増幅素子の損傷などの発生を防止し、信頼性を向上させた半導体増幅回路を提供することを目的とする。

本発明の半導体増幅回路は、第１、第２および第３電極を有し、前記第１電極に入力信号が供給され、前記第２電極から出力信号が取り出される半導体増幅素子と、この半導体増幅素子の前記第１電極にバイアス電圧を供給する第１電源と、前記半導体増幅素子の第２電極にバイアス電圧を供給する第２電源と、前記半導体増幅素子の第１電極および前記第１電源間に接続された保護抵抗と、この保護抵抗に、前記半導体増幅素子の第１および第２電極間整流電流が流れることにより、その両端間に生ずる電圧を検出する電圧検出回路と、この電圧検出回路の出力電圧が制御信号として供給されてその出力バイアス電圧が制御されるように、前記半導体増幅素子の第２電極および前記第２電源間に接続された、前記増幅素子のバイアス電圧制御回路と、を具備し、前記電圧検出回路は差動増幅器で構成され、この差動増幅器のマイナス入力端子が前記保護抵抗の増幅素子側の端部に接続され、前記差動増幅器のプラス入力端子が前記保護抵抗の前記第１電源側の端部に接続されていることを特徴とするものである。

本発明によれば、増幅素子の電極間に流れる整流電流を抑制するとともに、増幅素子の熱的な焼損などを防止し、信頼性を向上させた半導体増幅回路が実現される。

本発明の実施形態について図１のＤＣ等価回路図を参照して説明する。第１電源たとえば可変定電圧電源１１は正側端子１１ａおよび負側端子１１ｂを有し、正側端子１１ａは接地され、負側端子１１ｂは保護抵抗１２の一端１２ａに接続されている。保護抵抗１２の他端１２ｂはＦＥＴ１３のゲートＧに接続されている。ＦＥＴ１３はゲートＧおよびドレインＤ、ソースＳの各電極を有し、ソースＳは接地されている。ドレインＤはバイアス電圧制御回路１４を介して第２電源、たとえば定電圧電源１５の正側端子１５ａに接続されている。定電圧電源１５の負側端子１５ｂは接地されている。

また、保護抵抗１２の両端に電圧検出回路１６が接続されている。電圧検出回路１６はたとえば差動増幅器１７などから構成され、プラス入力端子１７ａは保護抵抗１２の一端１２ａ、たとえば可変定電圧電源１１側に接続されている。マイナス入力端子１７ｂは保護抵抗１２の他端１２ｂ、たとえばゲートＧ側に接続されている。出力端子１７ｃはバイアス電圧制御回路１４に接続されている。

バイアス電圧制御回路１４は、たとえば電圧設定回路１４１およびレベルシフト回路１４２などから構成されている。電圧設定回路１４１はたとえばＮＰＮ型トランジスタ１８などから構成されている。トランジスタ１８はエミッタＥおよびコレクタＣ、ベースＢの各電極を有し、エミッタＥがＦＥＴ１３のドレインＤに接続し、コレクタＣが定電圧電源１５の正側端子１５ａに接続している。

レベルシフト回路１４２はたとえば差動増幅器１９などから構成されている。差動増幅器１９はプラス入力端子１９ａおよびマイナス入力端子１９ｂを有し、プラス入力端子１９ａは差動増幅器１７の出力端子１７ｃに接続されている。マイナス入力端子１９ｂは負電源２０に接続し、所定大きさの負電圧が入力している。差動増幅器１９の出力端子１９ｃは電圧設定回路１４１の制御端子、たとえばトランジスタ１８のベースＢに接続されている。

また、入力端子ＩＮがＦＥＴ１３のゲートＧに接続され、ＦＥＴ１３のドレインＤに出力端子ＯＵＴが接続されている。

ここで、上記した半導体増幅回路の動作を説明する。

入力端子ＩＮから入力する信号が小さい場合、ＦＥＴ１３のドレイン・ゲート間電圧が小さく、ドレイン・ゲー卜間整流電流が流れない。

この場合、保護抵抗１２の両端間にはドレイン・ゲー卜間整流電流による電圧降下が発生せず、電圧検出回路１６の出力、たとえば差動増幅器１７の出力端子１７ｃの出力は０になる。この出力がレベルシフト回路１４２、たとえば差動増幅器１９のプラス入力端子１９ａに加えられる。このとき、差動増幅器１９の出力端子１９ｃから、電圧検出回路１６の出力を所定レベル分だけ変位させたプラス電圧が出力される。このプラス電圧が電圧設定回路１４１の制御端子、たとえばトランジスタ１８のベースＢに加わり、トランジスタ１８は動作状態になる。そして、定電圧電源１５からＦＥＴ１３のドレインＤに正のバイアス電圧が供給される。

この状態で、入力端子ＩＮから信号が入力すると、その信号はＦＥＴ１３で増幅され、出力端子ＯＵＴから出力される。

一方、入力端子ＩＮから入力する信号が大きくなると、たとえば可変定電圧電源１１から供給される負電圧と入力信号の負のピーク電圧とが重畳し、ＦＥＴ１３のドレイン・ゲート間電圧が大きくなる。このとき、矢印Ｙ方向にたとえばドレイン・ゲート間整流電流が流れる。

ドレイン・ゲート間整流電流が流れると、保護抵抗１２の両端間に電圧が発生し、たとえばＦＥＴ１３のゲート・ソース間電圧が０Ｖに近づき、ドレイン・ゲート間電圧が小さくなる。このため、ドレイン・ゲート間整流電流が小さくなり、ＦＥＴ１３のゲートなどの損傷が防止される。

しかし、増幅素子として、たとえば大電力用のＦＥＴが使用されている場合、ＦＥＴ１３のゲート・ソース間電圧が０Ｖに近づくと、ＦＥＴ１３のドレイン・ソース間電流が増大する。

しかし、上記した構成の場合、ドレイン・ゲート間整流電流が流れると、保護抵抗１２の両端間に電圧が発生し、その両端間の電圧が電圧検出回路１６で検出される。このとき、差動増幅器１７のプラス入力端子１７ａおよびマイナス入力端子１７ｂに入力する信号の差が大きくなり、差動増幅器１７の出力が下がる。この場合、差動増幅器１９の出力も下がり、電圧設定回路１４１の制御端子、たとえばトランジスタ１８のベースＢに加えられる制御信号も下がる。これに伴って、トランジスタ１８のエミッタＥの電圧、つまりＦＥＴ１３のドレインＤに供給されるバイアス電圧が下がり、ドレイン・ソース間電圧が下がる。このような動作で、ＦＥＴ１３の消費電力が抑制され、熱的な損傷が防止される。

上記した構成によれば、ＦＥＴのゲートに接続した保護抵抗によってドレイン・ゲート間整流電流の増大が防止される。また、保護抵抗を接続した場合に問題となるドレイン・ソース間電流の増大は電圧検出回路およびバイアス電圧制御回路の働きで抑制され、半導体素子の焼損などが防止される。

なお、上記の実施形態は半導体増幅素子が電界効果トランジスタの場合で説明している。しかし、この発明は半導体増幅素子がバイポーラトランジスタなどの場合にも適用できる。また、上記の実施形態は電界効果トランジスタのゲートに負のバイアス電圧が加えられているが、この発明はゲートに正のバイアス電圧を加えて動作させる場合にも適用できる。

本発明の実施形態を説明するためのＤＣ等価回路図である。従来例を説明するためのＤＣ等価回路図である。

符号の説明

１１…可変定電圧電源
１２…保護抵抗
１３…ＦＥＴ
１４…バイアス電圧制御回路
１４１…電圧設定回路
１４２…レベルシフト回路
１５…定電圧電源
１６…電圧検出回路
１７…差動増幅器
１８…トランジスタ
１９…差動増幅器
２０…負電源
Ｙ…ドレイン・ゲート間整流電流が流れる方向
ＩＮ…入力端子
ＯＵＴ…出力端子

Claims

第１、第２および第３電極を有し、前記第１電極に入力信号が供給され、前記第２電極から出力信号が取り出される半導体増幅素子と、この半導体増幅素子の前記第１電極にバイアス電圧を供給する第１電源と、前記半導体増幅素子の第２電極にバイアス電圧を供給する第２電源と、前記半導体増幅素子の第１電極および前記第１電源間に接続された保護抵抗と、この保護抵抗に、前記半導体増幅素子の第１および第２電極間整流電流が流れることにより、その両端間に生ずる電圧を検出する電圧検出回路と、この電圧検出回路の出力電圧が制御信号として供給されてその出力バイアス電圧が制御されるように、前記半導体増幅素子の第２電極および前記第２電源間に接続された、前記増幅素子のバイアス電圧制御回路と、を具備し、前記電圧検出回路は差動増幅器で構成され、この差動増幅器のマイナス入力端子が前記保護抵抗の増幅素子側の端部に接続され、前記差動増幅器のプラス入力端子が前記保護抵抗の前記第１電源側の端部に接続されていることを特徴とする半導体増幅回路。
前記バイアス電圧制御回路は、前記半導体増幅素子の第２電極および前記第２電源
それぞれに接続されたエミッタ電極およびコレクタ電極と、前記電圧検出回路を構成する差動増幅器の出力端が接続されるゲート電極を有するトランジスタ素子であることを特徴とする請求項１記載の半導体増幅回路。