JP4510621B2 - ビデオ装置 - Google Patents

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Description

本発明はビデオ装置に関する。
欧州出願第１１２８６７３号明細書（例えば図２ｃ）には、ディジタルエンコーダおよびディジタルデコーダを備えたビデオ装置が記載されている。ディジタルエンコーダはアナログビデオ信号からディジタルストリームを形成し、ディジタルデコーダはディジタルストリームに基づいてアナログビデオ信号を形成する。このビデオ装置ではスイッチによりディジタルエンコーダの出力側とディジタルデコーダの入力側とが接続されており、到来するアナログビデオ信号が順次にディジタルエンコーダを経由してディジタルデコーダへ供給される。こうした手段ではビデオ装置の既存の回路を用いてアナログビデオ信号のディジタル処理を行えるので、余計なコストがかからない。
ただし本発明の発明者はこの構造が所定の環境のもとでは幾つかの欠点を有することを発見し、これらの欠点を克服する装置の提供を志した。
すなわち本発明では特に、ディジタルエンコーダのなかには到来するアナログビデオ信号に含まれた幾つかの情報、例えば垂直帰線消去期間ＶＢＩ中のテレテキストデータが考慮されないものがあるという問題を考察する。このとき幾つかの情報はディジタルエンコーダからディジタルデコーダへいたるあいだに失われてしまう。
本発明のビデオ装置は、所定のタイムウィンドウの補助情報を有する第１のアナログビデオ信号を受け取り、少なくとも部分的にこの信号に基づいて出力側にディジタルストリームを形成するディジタルエンコーダと、出力側に少なくとも接続可能であり、第２のアナログビデオ信号を形成するディジタルデコーダと、タイムウィンドウの発生を判別し、相応に制御信号を形成する制御手段と、制御信号に基づいて第１のアナログビデオ信号または第２のアナログビデオ信号を出力する選択手段とを有することを特徴とする。
有利な実施例によれば、ディジタルデコーダは第２のアナログビデオ信号を第１のアナログビデオ信号に同期させる同期手段を有する。第２のアナログビデオ信号を第１のアナログビデオ信号に同期させる同期手段は入力側で第１のアナログビデオ信号を受け取る同期分離器に結合されている。制御手段はタイムウィンドウに相応する所定の周期的なタイムインターバルのあいだだけハイレベルとなる第１の信号を使用する。第１のアナログビデオ信号はＣＶＢＳ信号であり、第１の信号は第１のアナログビデオ信号の所定の走査線のあいだだけハイレベルとなる。制御信号は第１の信号と第２の周期的な信号とを第１のアナログビデオ信号の活性部分に相応に結合することによって形成される。また、第１のアナログビデオ信号はＣＶＢＳ信号であり、第１の信号は第１のアナログビデオ信号の所定の走査線のあいだだけハイレベルとなり、第２の周期的な信号は各走査線の所定の部分のあいだだけハイレベルとなる。ディジタルエンコーダおよびディジタルデコーダはセレクタを介してメディアインタフェースへ結合されている。選択手段はディスプレイへ接続可能なビデオ装置の出力側へ結合されている。
本発明はさらに、到来するアナログ信号と出力されるアナログ信号とのあいだのクロストークを低減することを目的としている。このために本発明のビデオ装置は、第１のアナログビデオ信号を受け取り、この信号に基づいて出力側にディジタルストリームを形成するディジタルエンコーダと、ディジタルストリームを受け取り、このディジタルストリームに基づいて第１のアナログビデオ信号に同期して第２のアナログビデオ信号を形成するディジタルデコーダとを有することを特徴とする。
以下に添付図を参照しながら本発明を説明する。これに照らして本発明の特徴および他の実施態様を理解されたい。
図１には本発明のビデオ装置が示されている。図２のａ，ｂには本発明で使用される信号の時間図が示されている。図３には本発明の第２の実施例が示されている。
以下では、複線を要する信号であっても、簡単化のために単線を伝搬するものとして説明する。
図１には、アナログビデオ信号を受け取ってこれをディジタルフォーマット、例えばＭＰＥＧで記録することのできるビデオレコーダが示されている。
主入力側２は第１のアナログビデオ信号Ａ１、例えばＣＶＢＳ信号を受け取る（信号はＳ‐Ｖｉｄｅｏ信号の輝度成分Ｙであってもよい）。第１のアナログビデオ信号は例えばチューナおよび復調器から到来する信号であってもよいし、また他のビデオ機器からＳｃａｒｔコネクタを介して到来する信号であってもよい。
第１のアナログビデオ信号Ａ１は補助情報（例えばテキスト、ＴＶガイドなど）を含んでおり、これは所定の規格にしたがい、所定の周期的なタイムウィンドウで符号化されている。この実施例ではＶＢＩデータは奇数フィールドの走査線６〜走査線２２、偶数フィールドの走査線３１９〜走査線３３５に含まれている。
主入力側はビデオデコーダ４、例えばPhilipsSAA7118に接続されている。このデコーダはＶＢＩデータを処理したりスライスしたりはせず、これが到来するとＣＶＢＳローサンプルを供給する。ビデオデコーダは第１のアナログビデオ信号Ａ１を第１のディジタルストリームＹＣｒＣｂ、例えばＩＴＵ−ＲＢＴ．６５６規格にしたがった４：２：２ディジタルストリームへ変換する。ビデオデコーダ４から出力された第１のディジタルストリームＹＣｒＣｂはＭＰＥＧエンコーダ６へ入力され、ここでＭＰＥＧディジタルストリームへ変換される。ＭＰＥＧエンコーダ６はビデオデコーダ４からのディジタル化されたローテレテキストデータを処理しない。
したがってＭＰＥＧディジタルストリームは第１のアナログビデオ信号Ａ１と同じビデオシーケンスをディジタルフォーマットで表していることになる。ＭＰＥＧディジタルストリームの生じるＭＰＥＧエンコーダ６の出力側はセレクタ７へ接続されている。セレクタ７は一方ではハードディスクドライブ１０へ、他方ではＭＰＥＧデコーダ８へ接続されている。ハードディスクドライブ１０はここでは上述のメディアインタフェースであるが、もちろんＤＶＤレコーダまたはＤ‐ＶＨＳレコーダとして使用されるタイプのメディアインタフェースであってもよい。
欧州出願第１１２８６７３号明細書に説明されているように、セレクタ７はＭＰＥＧエンコーダ６からＭＰＥＧデコーダ８への接続と、ハードディスクドライブ１０からＭＰＥＧデコーダ８への接続とを形成する。メディアインタフェースは媒体上にＭＰＥＧエンコーダ６によって形成されたＭＰＥＧディジタルストリームを記録するか、または媒体を読み出し、これをビデオシーケンス再生のためにＭＰＥＧデコーダ８へ出力する。
さらにセレクタ７により、ＭＰＥＧディジタルストリームはＭＰＥＧエンコーダ６からディジタルデコーダ８へ送信される。ディジタルデコーダはＭＰＥＧデコーダおよびビデオエンコーダを含むSti5519である。
この場合ディジタルデコーダ８（特にそのビデオエンコーダ部分）が第２のアナログビデオ信号Ａ２を（例えばＣＶＢＳ規格にしたがって）出力する。この第２のアナログビデオ信号Ａ２は第１のアナログビデオ信号Ａ１と同じビデオシーケンスを表しているが、回路４，６，８による処理のために若干の変更と遅延（約６００ｍｓ）とを有している。
ディジタルデコーダ８はフィールドＩＤ情報ＦＩＤをビデオデコーダ４から受け取る。ディジタルデコーダ８は水平リファレンスパルスＨおよび垂直リファレンスパルスＶを同期分離器１２から受け取る。同期分離器１２はこれらのパルスを主入力側２の第１のアナログビデオ信号Ａ１から取り出す。
水平リファレンスパルスＨおよび垂直リファレンスパルスＶを使用することにより、ディジタルデコーダ８のビデオエンコーダ部分は第２のアナログビデオ信号Ａ２を第１のアナログビデオ信号Ａ１に同期して形成する。第２のアナログビデオ信号Ａ２は第１のアナログビデオ信号Ａ１に比べて上述したように遅延しており、これは、第１のアナログビデオ信号Ａ１および第２のアナログビデオ信号Ａ２が２つの異なる画像に属する同じ番号の走査線を定義していることを意味している。
ビデオデコーダ４は現時点でどちらのフィールド（奇数フィールドまたは偶数フィールド）が受信されディジタル化されているかを表すフィールドＩＤのディジタル情報ＦＩＤを供給する。この実施例ではローレベルが奇数フィールド（フィールド１）を、ハイレベルが偶数フィールド（フィールド２）を表すものとする。
第１のアナログビデオ信号Ａ１の供給される主入力側２は第１のクランプ回路１６を介してスイッチ２０の第１の入力側に接続されている。同様に第２のアナログビデオ信号Ａ２の供給されるディジタルデコーダ８のビデオ出力側も第２のクランプ回路１８を介してスイッチ２０の第２の入力側に接続されている。第１のクランプ回路１６および第２のクランプ回路１８によりスイッチ２０の２つの入力側は共通のブラックレベルを有する。
ディジタルデコーダ８はＶＢＩ発生信号ＶＢＩとファストブランキング信号ＦＢＬとを形成し、これらをＡＮＤゲート１４へ送信する。アンドゲート１４はスイッチ２０を制御する制御信号ＣＴＬを形成する。
ＶＢＩ発生信号ＶＢＩは規格にしたがった補助情報（フィールドに応じて走査線６〜走査線２２または走査線３１９〜走査線３３５）が第２のアナログビデオ信号Ａ２に存在したタイムウィンドウを表している。第１のアナログビデオ信号Ａ１および第２のアナログビデオ信号Ａ２は同期しているので、ここから補助情報が第１のアナログビデオ信号Ａ１のどこに存在するかがわかる（上述の説明を参照）。
ファストブランキング信号ＦＢＬは走査線の活性部分のみを考慮した走査線周波数信号である。これについては後述する。
制御信号ＣＴＬはＶＢＩ発生信号ＶＢＩとファストブランキング信号ＦＢＬとの論理ＡＮＤ結合から得られ、ハイレベルでＶＢＩデータが第１のアナログビデオ信号Ａ１にいつ存在したかを表す。
スイッチ２０は、制御信号ＣＴＬがローレベルであれば主出力側２２にクランプされた第２のアナログビデオ信号Ａ２を出力し、制御信号ＣＴＬがハイレベルであれば主出力側２２にクランプされた第１のアナログビデオ信号Ａ１を出力する。主出力側２２は例えばディスプレイへ接続可能なＳｃａｒｔコネクタのピンとして構成されている。
主出力側２２にはアナログビデオ信号として、ディジタルエンコーダ（ビデオデコーダ）がＶＢＩデータを扱えない場合であっても、再挿入されたＶＢＩデータを有するディジタル処理されたビデオ信号が供給される。
上述したように、主出力側２２のビデオ信号に含まれるＶＢＩデータはもともと（つまり第１のアナログビデオ信号Ａ１の）同じ画像に挿入されてはいない。しかしＶＢＩデータは挿入された箇所の画像に正確に関連するものではなく、いずれの場合にも遅延は１ｓ未満であるので、問題にはならない。
したがってこの構造によれば、ディジタル信号処理とディジタルエンコーダによる補助情報との双方の利点が得られる。
さらに（ディジタルデコーダ８からの出力である）第２のアナログビデオ信号Ａ２は（ディジタルエンコーダ４への入力である）第１のアナログビデオ信号Ａ１に同期されているため、これら２つの信号のあいだのクロストークは大幅に低減され、形成される画像の品質は向上する。
図２のａ，ｂにはＶＢＩ発生信号ＶＢＩ、ファストブランキング信号ＦＢＬ、第１のアナログビデオ信号Ａ１の時間図がそれぞれ奇数フィールド（フィールド１）および偶数フィールド（フィールド２）について示されている。
ＶＢＩ発生信号ＶＢＩはＶＢＩ情報が存在している１７本の走査線（奇数フィールドの走査線６〜走査線２２または偶数フィールドの走査線３１９〜走査線３３５）にわたって、つまりフィールドごとに１０８８μｓの期間にわたって活性（ハイレベル）となる。ファストブランキング信号ＦＢＬはデータ情報が存在している箇所、すなわち６４μｓのうち５２μｓのあいだのみ各走査線に対してハイレベルとなる。
ＶＢＩ発生信号ＶＢＩとファストブランキング信号ＦＢＬとをＡＮＤゲートで上述のように結合することにより、得られた制御信号ＣＴＬは、ＶＢＩデータがいつ第２のアナログビデオ信号Ａ２に現れるか、ひいては同期している第１のアナログビデオ信号Ａ１のどこに現れるかを正確に表している。
ファストブランキング信号ＦＢＬを利用することにより、第１のアナログビデオ信号Ａ１に含まれているデータ情報のみを第２のアナログビデオ信号Ａ２に正確に挿入し、他の信号成分、例えばカラーバーストなどを除くことができる。
本発明の別の実施例では、ＶＢＩ発生信号ＶＢＩはスイッチ２０の制御信号として用いられる。このときＶＢＩデータは第１のアナログビデオ信号Ａ１から第２のアナログビデオ信号Ａ２へ挿入されるが、この挿入は、第１のアナログビデオ信号Ａ１からのＶＢＩ成分がブラックレベル、水平同期パルスおよびカラーバーストの点で第２のアナログビデオ信号Ａ２の他のビデオ成分に正確に適合するように注意して行わなければならない。そうでないと出力信号をＴＶへ供給する際に走査線同期などの問題が発生してしまう。
図１では、フィールドＩＤ情報ＦＩＤ、水平リファレンスパルスＨおよび垂直リファレンスパルスＶがディジタルデコーダ８への直接入力として示されている。しかしこれらの信号を再整形する回路を本発明の範囲内で別に設けてもよい。
本発明の第２の実施例が図３に示されている。図１と同じ記号の回路素子および同じ信号が使用されている箇所は図１の実施例と同じ機能を有する。この実施例と図１の実施例との主たる違いは、制御回路２６が制御信号ＣＴＬを形成してこれをスイッチ２０へ送信する点であり、ここで制御信号はビデオデコーダ４から得られたフィールドＩＤ情報と水平同期信号とを結合した信号ＦＩＤ／Ｈに基づいて形成される。
制御回路２６は例えばフィールドプログラマブルゲートアレイＦＰＧＡである。形成される制御信号ＣＴＬは図１の実施例の制御信号の形状に相応する形状を有する。
ＦＰＧＡは信号ＦＩＤ／Ｈの再整形と時間ベース補正とを行う。したがって補正された出力信号ＦＩＤ／Ｈ’が第１のアナログビデオ信号Ａ１との同期のためにディジタルデコーダ８へ送信される。
この構造では、第１の実施例と同様に、第２のアナログビデオ信号Ａ２はディジタルデコーダ８で形成され、第１のアナログビデオ信号Ａ１と同期される。これは、第２のアナログビデオ信号Ａ２によって表されるビデオシーケンスが第１のアナログビデオ信号Ａ１によって表されるビデオシーケンスに比べてわずかに遅延していても、第１のアナログビデオ信号Ａ１および第２のアナログビデオ信号Ａ２が所定の時点で表示される（異なるフィールドの）同じ走査線を表していることを意味している。
また、第１の実施例と同様に、スイッチ２０は制御信号ＣＴＬによって制御され、これにより第１のアナログビデオ信号Ａ１のＶＢＩからの情報が第２のアナログビデオ信号Ａ２に挿入される。
第２の実施例ではディジタルストリームの別のソース、ＩＥＥＥ１３９４インタフェース２４が含まれていることに注意されたい。ユーザは（ユーザインタフェースおよび機器のマイクロプロセッサを介して）データソースを選択できる。この選択はディジタルスイッチ２５を切り換え、ＩＥＥＥ１３９４インタフェース２４をＭＰＥＧエンコーダ６へ接続することによって行われる。このとき到来する第１のアナログビデオ信号Ａ１のＶＢＩに含まれているテレテキスト情報はＩＥＥＥ１３９４ディジタルストリームから形成された第１のアナログビデオ信号Ａ１へ挿入され、主出力側２２に接続されたディスプレイで使用される。
本発明のビデオ装置を示す図である。
本発明で使用される信号の時間図である。
本発明のビデオ装置の第２の実施例を示す図である。

Claims (9)

  1. 所定のタイムウィンドウの補助情報を有する第１のアナログビデオ信号を受け取り、少なくとも部分的に該信号に基づいて出力側にディジタルストリームを形成するディジタルエンコーダと、
    出力側に少なくとも接続可能であり、少なくとも出力側に接続されている場合に第２のアナログビデオ信号を形成するディジタルデコーダと、
    タイムウィンドウの発生を判別し、相応に制御信号を形成する制御手段と、
    前記制御信号に基づいて、前記タイムウィンドウが発生した場合には前記第１のアナログビデオ信号を出力し、そうでない場合には前記第２のアナログビデオ信号を出力する選択手段とを有しており、
    前記ディジタルデコーダは前記第２のアナログビデオ信号を前記第１のアナログビデオ信号に同期させる同期手段を有する
    ことを特徴とするビデオ装置。
  2. 前記第２のアナログビデオ信号を前記第１のアナログビデオ信号に同期させる前記同期手段は入力側で前記第１のアナログビデオ信号を受け取る同期分離器に結合されている、請求項１記載の装置。
  3. 前記制御手段は前記タイムウィンドウに相応する所定の周期的なタイムインターバルのあいだだけハイレベルとなる第１の信号を使用する、請求項１または２記載の装置。
  4. 前記第１のアナログビデオ信号はＣＶＢＳ信号であり、前記第１の信号は前記第１のアナログビデオ信号の所定の走査線のあいだだけハイレベルとなる、請求項３記載の装置。
  5. 前記制御信号は前記第１の信号と第２の周期的な信号とを前記第１のアナログビデオ信号の活性部分に相応に結合することによって形成される、請求項３記載の装置。
  6. 前記第１のアナログビデオ信号はＣＶＢＳ信号であり、前記第１の信号は前記第１のアナログビデオ信号の所定の走査線のあいだだけハイレベルとなり、前記第２の周期的な信号は各走査線の所定の部分のあいだだけハイレベルとなる、請求項５記載の装置。
  7. 前記ディジタルエンコーダおよび前記ディジタルデコーダはセレクタを介してメディアインタフェースへ結合されている、請求項１から６までのいずれか１項記載の装置。
  8. 前記選択手段はディスプレイへ接続可能な当該のビデオ装置の出力側へ結合されている、請求項１から７までのいずれか１項記載の装置。
  9. 前記ディジタルエンコーダは、前記第１のアナログビデオ信号を受け取り、該信号に基づいて出力側に前記ディジタルストリームを形成し、前記ディジタルデコーダは、該ディジタルストリームを受け取り、該ディジタルストリームに基づいて前記第１のアナログビデオ信号に同期して前記第２のアナログビデオ信号を形成する、請求項１記載のビデオ装置。
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