KR100982679B1 - 비디오 장치 - Google Patents

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리 빈 카이
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Abstract

비디오 장치는, 소정 시간 윈도우 안에 보조 정보를 가진 제 1 아날로그 신호(A1)를 수신하고 상기 제 1 아날로그 신호(A1)에 적어도 부분적으로 기초하는 디지털 스트림(MPEG)을 일 출력단 상에서 생성하는 디지털 인코더(4, 6)를 가진다. 디지털 디코더(8)는 이 출력단에 연결가능하여 제 2 아날로그 신호(A2)를 생성한다. 스위치(20)는 상기 시간 윈도우의 발생에 기초하는 제어 신호(CTL)에 의존하는 출력으로서 상기 제 1 아날로그 신호(A1)와 상기 제 2 아날로그 신호(A2) 중에서 선택한다.

Description

비디오 장치{VIDEO APPARATUS}
본 발명은 비디오 장치에 관한 것이다.
유럽 특허출원 EP 1 128 673 은, 아날로그 비디오 신호로부터 디지털 스트림을 생성하는 디지털 인코더와 디지털 스트림에 기초하여 아날로그 비디오 신호를 생성하는 디지털 디코더를 가진 비디오 장치를 (예컨대 도 2c에서) 기술한다. 이 비디오 장치에서, 스위치가 디지털 디코더의 입력단과 디지털 인코더의 출력단의 연결을 가능하게 함으로써, 인입 아날로그 비디오 신호가 연속적으로 디지털 인코더와 디지털 디코더를 통과할 수 있게 한다. 이 해결책은 비디오 장치의 기존 회로에 의한 인입 아날로그 비디오 신호의 디지털 프로세싱을 제공하며, 따라서 추가 비용이 없다.
본 발명의 발명자들은 상기 구성이 특정한 환경에서 몇가지 단점을 가질 수 있다는 것을 발견하였고 이들 단점을 제거하기 위하여 본 발명을 제안한다.
특히 본 발명이 다루고 있는 것은 상기 해결책에 대해 발생될 수 있는 문제점으로서, 예컨대 몇몇 디지털 인코더가 인입 아날로그 비디오 신호 내에 포함되어 있는 예컨대 VBI(vertical blanking interval) 내의 텔레텍스트 데이터와 같은 일 부 정보를 고려하지 않는 것과 같은 것으로 인해 상기 문제점이 발생한다. 따라서, 이러한 정보는 디지털 인코더와 디지털 디코더를 통과할 때 손실된다.
본 발명은 특히, 소정 시간 윈도우 안에 보조 정보를 가진 제 1 아날로그 신호를 수신하고 상기 제 1 아날로그 신호에 적어도 부분적으로 기초하는 디지털 스트림을 일 출력단 상에서 생성하는 디지털 인코더와, 상기 출력단에 적어도 연결가능하며 제 2 아날로그 신호를 생성하는 디지털 디코더와, 제어 신호에 기초하여 상기 제 1 아날로그 신호 또는 상기 제 2 아날로그 신호를 출력하는 선택 수단, 및 상기 시간 윈도우의 발생을 결정하고 결과적으로 상기 제어 신호를 생성하는 제어 수단을 포함하는 비디오 장치를 제안한다.
바람직한 실시예들에 따라:
- 디지털 디코더는, 제 1 아날로그 신호에 제 2 아날로그 신호를 동기화하는 수단을 포함한다;
- 제 1 아날로그 신호에 제 2 아날로그 신호를 동기화하는 수단은, 일 입력단에서 제 1 아날로그 신호를 수신하는 동기화 분리기에 연결된다;
- 제어 수단은 상기 시간 윈도우에 대응하는 주기적인 미리결정된 시간 간격들 동안에만 하이(high)인 제 1 신호를 사용한다;
- 제 1 아날로그 신호는 CVBS 신호이고 상기 제 1 신호는 제 1 아날로그 신호의 미리결정된 라인들 동안에 하이 이다;
- 제어 신호는 제 1 아날로그 신호의 액티브 부분에 대응하는 제 2 주기적인 신호와 제 1 신호의 조합에 의해 생성된다;
- 제 1 아날로그 신호는 CVBS 신호이고, 상기 제 1 신호는 제 1 아날로그 신호의 미리결정된 라인들 동안에 하이 이며, 상기 제 2 주기적인 신호는 각 라인의 미리결정된 부분 동안에 하이 이다;
- 디지털 인코더와 디지털 디코더는 매체 인터페이스에 연결된 선택기를 경유하여 연결된다;
- 선택 수단은 디스플레이에 연결가능한 비디오 장치의 일 출력단에 연결된다.
또한 본 발명은 인입 아날로그 신호와 출력 아날로그 신호 사이의 크로스-토크를 감소시키고자 한다. 이런 이유로, 또한 본 발명은, 제 1 아날로그 신호를 수신하고 상기 제 1 아날로그 신호에 기초하여 일 출력단 상에서 디지털 스트림을 생성하는 디지털 인코더와 상기 디지털 스트림을 수신하고 상기 디지털 스트림에 기초하며 상기 제 1 아날로그 신호와 동기화된 제 2 아날로그 비디오 신호를 생성하는 디지털 디코더를 포함하는 비디오 장치를 제안한다.
본 발명과 본 발명의 그 외의 특징들은 첨부된 도면을 참조하여 이루어지는 아래의 상세한 설명을 통해 이해될 것이다.
도 1은 본 발명에 따른 비디오 장치를 도시하는 개략도.
도 2a 및 도 2b는 본 발명에서 사용된 신호들을 도시하는 타이밍도.
도 3은 본 발명의 제 2의 가능한 실시예를 도시하는 개략도.
아래의 상세한 설명에서, 비록 복수의 와이어(wire)가 필요하지만, 간략하게 하기 위하여, 신호들이 하나의 단일 와이어 상에서 전달되는 것으로 표현되고 기술된다.
도 1은 아날로그 비디오 신호를 수신하여 이 신호를 MPEG와 같은 디지털 포맷으로 리코딩할 수 있는 비디오 리코더(video recorder)를 나타낸다.
주 입력단(2)은 예컨대 CVBS 신호인 제 1 아날로그 비디오 신호 A1을 전달한다. (대안적으로, 상기 신호는 S-Video 신호의 휘도 부분 Y일 수 있다.) 제 1 아날로그 비디오 신호는 예컨대 동조기 및 복조기로부터 인입하거나 또는 다른 예로서 Scart 커넥터를 통해 또 다른 비디오 장치로부터 인입하는 중일 수 있다.
제 1 아날로그 비디오 신호 A1는 미리결정된 주기적인 시간 윈도우 내에 주어진 기준에 따라 코딩된 보조 정보(예컨대 몇몇 텍스트, TV-가이드, 등등)를 포함한다. 예시적인 일 실시예를 들면, VBI 데이터는 홀수 필드에서 6 - 22 라인 안에 짝수 필드에서 319 내지 335 라인 안에 포함되어 있다.
주 입력단은, VBI 데이터와 접했을 때 VBI 데이터를 프로세싱하거나 슬라이싱하는 것이 아니라 미처리 상태의 CVBS 샘플을 제공하는, 예컨대 Philips SAA7118인, 비디오 디코더(4)에 연결된다. 이 비디오 디코더는 제 1 아날로그 비디오 신호(1)를, 예컨대 ITU-R BT.656 표준에 따른 4:2:2 디지털 스트림인, 제 1 디지털 스트림 YCrCb으로 변환한다. 비디오 디코더(4)로부터 출력된 제 1 디지털 스트림 YC rCb은 MPEG 인코더(6)에 입력되고, 이 인코더(6)에서 MPEG 디지털 스트림으로 변환된 다. MPEG 인코더(6)는 비디오 디코더(4)로부터의 상기 미처리 상태의 디지털화된 텔레텍스트 데이터를 프로세싱하지 않는다.
따라서 MPEG 디지털 스트림은 제 1 아날로그 비디오 신호 A1과 동일하지만 디지털 포맷인 비디오 시퀀스를 나타낸다. MPEG 디지털 스트림을 전달하는 MPEG 인코더(6)의 출력단은 선택기(7)에 연결되며, 선택기(7)는 차례로 한편으로 하드 디스크 드라이브(10)와 MPEG 디코더(8)에 연결된다. 하드 디스크 드라이브(10)는 하나의 가능한 매체 인터페이스지만, 물론 예컨대 DVD-리코더 또는 D-VHS 리코더와 같은 다른 타입의 매체 인터페이스가 대신 사용될 수 있다.
EP 1 128 673에서 설명된 바와 같이, 선택기(7)는 MPEG 인코더(6)를 하드 디스크 드라이브(10)와 MPEG 디코더(8)에 연결할 수 있게 하고, 하드 디스크 드라이브(10)를 MPEG 디코더(8)에 연결할 수 있게 한다. 따라서 매체 인터페이스(10)는 MPEG 인코더(6)에 의해 생성된 MPEG 스트림을 매체 상에 리코딩하거나, 또는 비디오 시퀀스를 재생하기 위해 상기 매체를 판독하고 MPEG 디코더(8)로 MPEG 스트림을 출력할 수 있다.
또한, 선택기(7)에 의해, MPEG 인코더(6)에서 출력된 MPEG 디지털 스트림은 따라서, 예컨대 MPEG 디코더와 비디오 인코더를 포함하는 Sti5519와 같은 디지털 디코더(8)로 전송될 수 있다.
이 경우, 디지털 디코더(8)(및 특히 그 비디오 인코더 부분)은, 제 1 아날로그 비디오 신호 A1과 동일하지만 회로(4,6,8)를 통한 디지털 신호 프로세싱에 기인하는 일부 변화 및 지연(약 600 ms)를 가진 비디오 시퀀스를 나타내는, (예컨대 CVBS 표준에 따른) 제 2 아날로그 비디오 신호 A2를 출력한다.
디지털 디코더(8)는 비디오 디코더(4)로부터 필드 식별 정보(FID)를 수신한다. 또한 디지털 디코더(8)는 동기화 분리기(12)로부터 수평 기준 펄스 H와 수직 기준 펄스 V를 수신하는데, 이 동기화 분리기(12)는 주 입력단(2) 상의 제 1 아날로그 비디오 신호 A1으로부터 이들 펄스를 추출한다.
이들 수평 기준 펄스 H와 수직 기준 펄스 V를 사용함으로써, 디지털 디코더(8)의 비디오 인코더 부분은 제 1 아날로그 비디오 신호 A1와 동기화된 제 2 아날로그 비디오 신호 A2를 생성시킨다. 제 2 아날로그 비디오 신호 A2는 이미 언급된 바와 같이 제 1 아날로그 비디오 신호 A1에 비하여 지연되기 때문에, 이것이 의미하는 것은, 항상 제 1 아날로그 신호 A1와 제 2 아날로그 신호 A2는 동일한 갯수를 가지지만 두 개의 상이한 화상에 속하는 라인들을 한정한다는 것이다.
비디오 디코더(4)는 필드 식별 신호(FID)를 제공하여 어느 필드가 현재 수신되어 디지털화되는지를 가리킨다(홀수 또는 짝수 필드). 이 구체적인 예에서, 로우(low) 레벨은 홀수 필드(Field1)를 가리키고 하이(high) 레벨은 짝수 필드(Field2)를 가리킨다.
제 1 아날로그 비디오 신호 A1를 전달하는 주 입력단(2)은, 클램핑 회로(16)를 통해 스위치(20)의 제 1 입력단에 연결된다. 유사하게, 제 2 아날로그 비디오 신호 A2를 전달하는 디지털 디코더(8)의 비디오 출력단은, 클램핑 회로(18)를 통해 스위치(20)의 제 2 입력단에 연결된다. 클램핑 회로(16, 18)는 스위치(20)의 두 입력단 상에서 하나의 공통 블랙 레벨을 허용한다.
또한 디지털 디코더(8)는 AND-게이트(14)로 전송되는 VBI-발생 신호 VBI와 고속-블랭킹 신호 FBL을 생성시키고, 차례로 AND-게이트(14)는 스위치(20)를 제어하는 제어 신호 CTL을 생성시킨다.
VBI-발생 신호 VBI는, 보조 정보가 표준(필드에 따라 라인 6 내지 22 또는 라인 319 내지 335))에 따라 제 2 아날로그 비디오 신호 A2 내에 존재하여야 하는 경우의 시간 윈도우를 가리키는데, 이는 두 신호 A1과 A2가 동기화되기 때문에 보조 정보가 제 1 아날로그 비디오 신호 A1 내에 존재하는 경우의 시간 윈도우에 대응한다(위를 참조).
고속-블랭킹 신호 FBL는, 아래에서 더 설명되는 바와 같이, 라인들의 액티브 부분만을 고려할 수 있게 하는 라인-반복 신호(line-frequent signal)이다.
따라서, VBI-발생 신호 VBI와 고속-블랭킹 신호 FBL의 논리 AND 조합으로부터 초래되는 제어 신호 CTL는, VBI 데이터가 제 1 아날로그 비디오 신호 A1 내에 존재할 때(즉, 하이)를 가리킨다.
스위치(20)는, 제어 신호 CTL가 로우일 때 클램핑된 제 2 아날로그 비디오 신호 A2를 주 출력단(22) 상으로 출력하고, 제어 신호 CTL이 하이일 때 클램핑된 제 1 아날로그 비디오 신호 A1를 주 출력단(22) 상으로 출력한다. 예컨대 주 출력단(22)은 디스플레이에 연결될 Scart 커넥터의 핀들에 의해 구현된다.
따라서 주 출력단(22)은, 심지어 디지털 인코더(비디오 디코더)가 이러한 VBI 데이터를 처리할 수 없다고 하더라도, 재-삽입된 VBI 데이터를 가진 디지털-처리된 비디오 신호를 아날로그 비디오 신호로서 전달한다.
앞에서 설명된 바와 같이, 주 출력단(22) 상의 비디오 신호 내의 VBI 데이터는 원래의 것과 동일한 화상(즉 제 1 아날로그 비디오 신호 A1) 내에 삽입되지 않지만, 이것은 아무런 문제도 일으키지 않는데, 이는 VBI 데이터는 VBI 데이터가 삽입된 화상에 정확하게 관련되지 않기 때문이며 또한 지연은 항상 1 초 미만이기 때문이다.
그러므로, 본 구성에 따라, 임의의 종류의 디지털 인코더를 통해 디지털 신호 프로세싱 및 보조 정보 둘 모두가 이용될 수 있다.
또한, 제 2 아날로그 비디오 신호 A2{디지털 디코더(8)의 출력}이 제 1 아날로그 비디오 신호 A1{디지털 인코더(4)의 입력}에 동기화되어 있기 때문에, 이들 두 신호 사이의 크로스-토크는 생성된 화상의 품질을 위해 크게 감소된다.
도 2a 및 도 2b는 홀수 필드(Field1)와 짝수 필드(Field2)에서 각각 VBI-발생 신호 VBI, 고속-블랭킹 신호 FBL, 및 제 1 아날로그 비디오 신호 A1의 타이밍도를 나타낸다.
VBI-발생 신호 VBI는 17개의 라인 동안 액티브(하이) 상태인데, 이 동안에 VBI 정보는 각 필드에서 (홀수 필드에 대해 라인 6 내지 22 및 짝수 필드에 대해 라인 319 내지 335) 즉 1 088 ㎲ 동안 존재한다. 고속-블랭킹 신호 FBL는 각 라인에 대해서 데이터 정보가 존재하는 경우, 즉 64 ㎲ 중 52 ㎲ 동안에만 하이이다.
따라서, 위에서 설명한 바와 같이 AND-게이트에서 VBI-발생 신호 VBI와 고속-블랭킹 신호 FBL을 결합함으로써, 최종 제어 신호 CTL은 VBI 데이터가 제 2 아날로그 비디오 신호 A2 내에 존재하여야 하는 때와 제 1 아날로그 비디오 신호 A1 내 에 존재하여야 하는 때를 정확하게 나타내는데, 이는 이들 두 신호가 서로 동기화되어 있기 때문이다.
고속-블랭킹 신호 FBL의 사용은, 제 1 아날로그 비디오 신호 A1 내에 포함된 예컨대 컬러 버스트와 같은 상기 신호의 다른 부분이 아니라 오직 데이터 정보만을 제 2 아날로그 비디오 신호 A2 내에 정확하게 삽입할 수 있게 한다.
본 발명의 대안적인 일 실시예에서, 그와 같은 VBI-발생 신호 VBI은 스위치(20)를 위한 제어 신호로서 사용될 수 있다. 그후 제 1 아날로그 비디오 신호 A1로부터 제 2 아날로그 비디오 신호 A2로 VBI 데이터의 삽입이 이루어질 것이지만, 이것은 A1으로부터의 VBI 부분이 A2의 다른 비디오 부분과 검정 레벨, H-동기 펄스, 및 컬러 버스트의 면에서 적절하게 매칭되는 것을 보장하기 위하여 주의깊게 이루어져야만 한다. 그렇지 않은 경우에는, 출력 비디오 신호가 TV에 공급되는 때에 라인 동기화와 같은 몇가지 문제점이 발생할 수 있다.
도 1에서, 필드 식별 정보 FID, 수평 기준 펄스 H, 및 수직 기준 펄스 V는 디지털 디코더(8)에 직접 입력되는 것으로 도시되어 있다. 그러나, 이들 신호를 재-성형하기 위한 추가 회로가 본 발명의 범위에서 벗어나지 않고도 삽입될 수 있다는 점을 주지하여야 한다.
본 발명의 대안적인 실시예가 도 3에 도시되어 있다. 도 1에서 사용된 참조번호는 도 1의 실시예 내의 회로나 신호와 동일하거나 또는 동일한 기능을 가지는 회로나 신호에 대해 동일하게 유지되어 있다. 도 1의 실시예와 비교하여 본 실시예에서의 주된 차이점은, 제어 회로(26)는 비디오 디코더(4)로부터 수신된 결합된 필 드 식별 및 수평 동기화 신호 FID/H에 기초하여 제어 신호 CTL을 생성하고 스위치(20)로 송신하는데 사용된다는 것이다.
제어 회로(26)는 예컨대 FPGA(Field Programmable Gate Array)이다. 생성된 제어 신호 CTL는 도 1의 실시예에서의 신호 CTL의 형태에 대응하는 형태를 가진다.
FPGA(20)는 또한 결합된 신호 FID/H의 재-성형 및 시간-기반 정정을 위해서도 사용되며 따라서 인입 아날로그 신호 A1와 동기화를 위해 디지털 디코더(8)로 정정된 결합된 신호 FID/H'을 출력한다.
본 구성을 통해, 제 1 실시예에서와 같이, {디지털 디코더(8)에 의해 생성된} 제 2 아날로그 비디오 신호 A2는 제 1 아날로그 비디오 신호 A1와 동기화된다. 이것이 의미하는 것은, 심지어 제 2 아날로그 비디오 신호 A2에 의해 표현되는 비디오 시퀀스가 제 1 아날로그 비디오 신호 A1에 의해 대표되는 비디오 시퀀스와 비교하여 약간 지연되어 있다 하더라도, 두 신호 A1 및 A2 모두 시간 적으로 주어진 순간에 디스플레이를 위한 동일한 라인(그러나 상이한 필드에 대한)을 표현한다는 것이다.
또한, 제 1 실시예에서와 같이, 제어 신호 CTL에 의해 제어되는 스위치(20)는 제 2 아날로그 비디오 신호 A2에 제 1 아날로그 비디오 신호 A1의 VBI로부터의 정보를 삽입할 수 있게 한다.
제 2 실시예는 디지털 스트림의 추가 소스, 여기서는 IEEE 1394 인터페이스(24)를 포함한다는 것이 또한 주지될 수 있다. 사용자는 MPEG 인코더(6)에 IEEE 1394 인터페이스를 연결하도록 디지털 스위치(25)를 스위칭함으로써 (해당 장치의 사용자 인터페이스와 마이크로프로세서를 통해) 이 데이터 소스를 선택할 수 있다. 이 경우 인입 아날로그 신호 A1의 VBI에 포함되어 있는 텔레텍스트 정보는 IEEE 1394 디지털 스트림으로부터 이루어지는 아날로그 신호에 삽입될 수 있고 출력단(22)에 연결될 디스플레이에 의해 사용될 수 있다.
본 발명은 비디오 장치 등에 이용가능하다.

Claims (10)

  1. 비디오 장치로서,
    소정 시간 윈도우 안에 보조 정보를 가진 제 1 아날로그 신호(A1)를 수신하고 상기 제 1 아날로그 신호(A1)에 적어도 부분적으로 기초하는 디지털 스트림(MPEG)을 일 출력단 상에서 생성하는 디지털 인코더(4, 6)와;
    상기 출력단에 적어도 연결가능하며, 상기 출력단에 적어도 연결되어 있을 때 상기 디지털 스트림으로부터 제 2 아날로그 신호(A2)를 생성하는 디지털 디코더(8)와;
    상기 시간 윈도우의 발생을 결정하고 결과적으로 제어 신호(CTL)를 생성하는 제어 수단(8, 14; 26); 및
    상기 제어 신호(CTL)에 기초하여, 상기 시간 윈도우가 발생될 때 상기 제 1 아날로그 신호(A1)를, 그리고 그렇지 않을 때 상기 제 2 아날로그 신호(A2)를, 선택적으로 출력하는 선택 수단(20)을
    포함하며, 여기서 상기 디지털 디코더(8)는 상기 제 1 아날로그 신호(A1)에 상기 제 2 아날로그 신호(A2)를 동기화하는 수단을 포함하는, 비디오 장치.
  2. 제 1 항에 있어서, 상기 제 1 아날로그 신호(A1)에 상기 제 2 아날로그 신호(A2)를 동기화하는 상기 수단은, 일 입력단에서 상기 제 1 아날로그 신호(A1)를 수신하는 동기화 분리기(12)에 연결되는, 비디오 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제어 수단은 상기 시간 윈도우에 대응하는 주기적인 미리결정된 시간 간격들 동안에만 하이(high)인 제 1 신호(VBI)를 사용하는, 비디오 장치.
  4. 제 3 항에 있어서, 상기 제 1 아날로그 신호(A1)는 CVBS 신호이고, 상기 제 1 신호(VBI)는 상기 제 1 아날로그 신호(A1)의 미리결정된 라인들 동안에 하이인, 비디오 장치.
  5. 제 3 항에 있어서, 상기 제어 신호(CTL)는 상기 제 1 아날로그 신호(A1)의 액티브 부분에 대응하는 제 2 주기적인 신호(FBL)와 상기 제 1 신호(VBI)의 조합에 의해 생성되는, 비디오 장치.
  6. 제 5 항에 있어서, 상기 제 1 아날로그 신호(A1)는 CVBS 신호이고, 상기 제 1 신호(VBI)는 상기 제 1 아날로그 신호의 미리결정된 라인들 동안에 하이이며, 상기 제 2 주기적인 신호(FBL)는 각 라인의 미리결정된 부분 동안에 하이인, 비디오 장치.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 디지털 인코더(4, 6)와 상기 디지털 디코더(8)는 매체 인터페이스(10)에 연결된 선택기(7)를 경유하여 연결되는, 비디오 장치.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 선택 수단(20)은 디스플레이에 연결가능한 상기 비디오 장치의 일 출력단(22)에 연결되는, 비디오 장치.
  9. 삭제
  10. 삭제
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