JP4508001B2

JP4508001B2 - 温度補正回路

Info

Publication number: JP4508001B2
Application number: JP2005181763A
Authority: JP
Inventors: 寛岡田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2005-06-22
Filing date: 2005-06-22
Publication date: 2010-07-21
Anticipated expiration: 2025-06-22
Also published as: JP2007005975A; US7405610B2; US20060290408A1

Description

本発明は、電子回路の温度特性を補正する温度補正回路に関する。

従来、この種の温度補正回路を備えた回路として、センサ素子によって検知された検出信号を増幅して出力するセンサ用半導体集積回路がある（例えば、特許文献１参照）。

このセンサ用半導体集積回路のブロック構成を図５に示す。半導体集積回路は、複数の抵抗素子を有するブリッジ回路（図示せず）によって構成されたセンサ素子２０、センサ素子２０のブリッジ回路から入力される検出信号を増幅する増幅部３０、センサ素子２０の各抵抗素子の抵抗値のばらつきによって生じるオフセットを補正するオフセット補正回路４０、センサ素子の各抵抗素子が有する温度特性によって生じるオフセットを補正するオフセット温特補正回路５０、外部から入力される信号に基づいて記憶回路７０に補正用のデジタルデータを記憶させる制御部６０、オフセット補正回路４０およびオフセット温特補正回路５０の各補正用のデジタルデータを記憶する記憶回路７０、センサ素子２０に流れる電流を駆動する駆動回路８０を備えている。

オフセット補正回路４０は、記憶回路７０のメモリに記憶されたオフセット補正用のデジタルデータの値に応じてセンサ素子２０のブリッジ回路のオフセットを補正するための電圧を増幅部３０へ出力する。

オフセット温特補正回路５０は、記憶回路７０のメモリに記憶されたオフセットの温特補正用のデジタルデータの値に応じてセンサ素子２０のブリッジ回路のオフセットの温度特性を補正するための電圧（補正信号電圧）を増幅部３０へ出力する。

増幅部３０は、センサ素子２０から入力される検出信号を増幅するとともにオフセット補正回路４０およびオフセット温特補正回路５０から入力される各電圧により増幅した信号のオフセットおよびオフセットの温度特性の影響を低減するようになっている。

このように、記憶回路７０のメモリに記憶された各補正用デジタルデータによって、オフセットの補正とオフセットの温度特性の補正を別々に調整できるように、オフセット補正回路４０とオフセット温特補正回路５０が別々に設けられている。

図５に示した半導体集積回路のオフセット温特補正回路５０の構成を図６に示す。オフセット温特補正回路５０は、抵抗５１ａ〜５１ｇによって構成されるＲ−２Ｒラダー抵抗群、ベース抵抗５４、抵抗５２、５３、５７〜５９およびオペアンプ５５、５６を備えている。なお、ベース抵抗５４は温度変化に伴って抵抗値が変化する感温抵抗によって構成されている。

図７（ａ）にオペアンプ５５の出力端子の電圧Ｖ１の温度特性、図７（ｂ）にオペアンプ５６の出力端子の電圧Ｖ２の温度特性、図７（ｃ）に抵抗５８と抵抗５９の接続点の電圧（補正信号電圧）Ｖ３の温度特性を示す。

Ｒ−２Ｒラダー抵抗群（抵抗５１ａ〜５１ｇ）は、記憶回路７０のメモリに記憶されたデジタルデータ（ＬＳＢ〜ＭＳＢ）の値に応じて合成抵抗の抵抗値が段階的に変化するように構成されている。また、オペアンプ５５はボルテージフォロアとして構成されている。したがって、オペアンプ５５の出力端子の電圧Ｖ１は、記憶回路７０メモリから入力されるデジタルデータの値に応じて段階的に変化する。具体的には、図７（ａ）に示すように、デジタルデータの値が大きい程高くなり、デジタルデータの値が小さい程低くなる。

また、電源電圧Ｖｃｃを抵抗５２、５３で分圧した電圧をＶ０、ベース抵抗５４の室温における抵抗値をＲ１（ＲＴ）とすると、ベース抵抗５４に流れる電流Ｉは、数式１で表される。

（数１）
Ｉ＝（Ｖ１−Ｖ０）／Ｒ１（ＲＴ）
また、抵抗５７に流れる電流はベース抵抗５４に流れる電流Ｉと等しくなるため、抵抗５７の抵抗値をＲ１とすると、抵抗５７の端子間の電圧ΔＶは、数式２で表される。

（数２）
ΔＶ＝Ｒ１×Ｉ＝Ｒ１（Ｖ１−Ｖ０）／Ｒ１（ＲＴ）
数式２より、オペアンプ５６の出力端子の電圧Ｖ２は、数式３で表される。

（数３）
Ｖ２＝Ｖ０−ΔＶ＝Ｖ０―Ｒ１（Ｖ１−Ｖ０）／Ｒ１（ＲＴ）
数式３より、デジタルデータの値が大きくオペアンプ５５の出力端子の電圧Ｖ１が電圧Ｖ０よりも高い場合、ΔＶは正の値となりオペアンプ５６の出力端子の電圧Ｖ２は相対的に低くなるが、温度上昇に伴ってベース抵抗５４の抵抗値Ｒ１（ＲＴ）が大きくなりΔＶの絶対値が小さくなるため、オペアンプ５６の出力端子の電圧Ｖ２は温度上昇に伴って高くなる。したがって、このオペアンプ５６の出力端子の電圧Ｖ２は、図７（ｂ）の（デジタルデータ＝大）に示すような特性となる。

反対に、デジタルデータの値が小さくオペアンプ５５の出力端子の電圧Ｖ１が電圧Ｖ０よりも低い場合、ΔＶは負の値となりオペアンプ５６の出力端子の電圧Ｖ２は相対的に高くなるが、温度上昇に伴ってベース抵抗５４の抵抗値Ｒ１（ＲＴ）が大きくなりΔＶの絶対値が小さくなるため、オペアンプ５６の出力端子の電圧Ｖ２は温度上昇に伴って低くなる。したがって、このオペアンプ５６の出力端子の電圧Ｖ２は、図７（ｂ）の（デジタルデータ＝小）に示すような特性となる。

また、抵抗５８と抵抗５９の接続点の電圧（補正信号電圧）Ｖ３は、電圧Ｖ２と電圧Ｖ１の中間の電圧となるため、図７（ｃ）に示すように、室温ではデジタルデータの値と関係なく一定値となり、室温以外ではデジタルデータの値に応じて傾きの異なる電圧特性となる。

増幅部３０は、このようなデジタルデータの値に応じて傾きの異なる電圧特性を有する補正信号電圧Ｖ３を用いてセンサ素子２０のオフセットの温度特性を補正するようになっている。
特開２００３−１１０３６７号公報

センサ素子２０の各抵抗素子は、センサ素子２０毎にその抵抗値の温度特性のばらつきが異なるため、センサ素子２０毎にオフセットの温度特性を調整する作業が必要となる。この調整は、補正信号電圧をモニターしながら記憶回路７０のメモリに補正データ（デジタルデータ）を書き換えて、最適な補正データを探すことにより行われる。

しかし、上記したような構成では、オペアンプ５５、５６を備えた構成となっているため、オペアンプの応答遅れによる回路の動作遅れが生じるといった問題がある。この結果、調整に時間がかかってしまう。

本発明は上記問題に鑑みたもので、オペアンプを用いることなく温度補正回路を実現することを目的とする。

また、本発明は、温度変化に伴って抵抗値が変化する感温抵抗と、当該感温抵抗よりも抵抗値の温度変化の小さな第１の固定抵抗と、を有し、第１の固定抵抗の一端と感温抵抗の一端は互いに接続されており、第１の固定抵抗の他端を電源および接地のいずれか一方の第１の電位に固定する第１の電位固定手段と、感温抵抗の他端を第１の電位と逆の第２の電位に固定する第２の電位固定手段と、を備えた回路が、互いの第１の固定抵抗と感温抵抗の接続点間に設けられた第２の固定抵抗を介して多段に接続され、最終段の第１の固定抵抗の一端と感温抵抗の一端の接続点が出力端子に接続されており、第１の固定抵抗の抵抗値は第２の固定抵抗の抵抗値の４倍となっていることを特徴としている。

このように、上記回路が互いの第１の固定抵抗と感温抵抗の接続点間に設けられた第２の固定抵抗を介して多段に接続されているので、各回路の第１の電位固定手段および第２の電位固定手段によって固定される第１、第２の電位によって出力端子の電圧に対する感温抵抗の影響を段階的に変化させることができる。

また、多段接続された回路の複数の感温抵抗はサーミスタによって構成されており、複数の感温抵抗は周囲を金属製のカバーで覆うことにより、感温抵抗間の温度差の低減を図ることができる。

また、感温抵抗の室温時の抵抗値は第１の固定抵抗の抵抗値と同一となっているので、室温時における出力端子の電位を、第１の電位固定手段によって固定される第１の電位および第２の電位固定手段によって固定される第２の電位と関係なく電源と接地の中点電位とすることができる。

また、第１、２電位固定手段は、外部から入力されるデジタル信号の論理レベルに応じて第１、第２の電位を固定するので、出力端子の電圧特性を容易に変更することができる。

また、第１の電位固定手段は、外部から入力されるデジタル信号と同じ論理レベルの信号を出力するロジックバッファによって構成することができ、第２の電位固定手段は、外部から入力されるデジタル信号と逆の論理レベルの信号を出力するロジックインバータによって構成することができる。

本発明の一実施形態に係る温度補正回路の回路構成を図１に示す。この温度補正回路１は、半導体集積回路として構成されている。温度補正回路１は、温度特性を有しない固定抵抗１０ａ、１１ａ、１２ａ、１３ａ、１４〜１６と、温度特性を有する感温抵抗１０ｂ、１１ｂ、１２ｂ、１３ｂと、ロジックバッファ１７ａ、１８ａ、１９ａと、ロジックインバータ１７ｂ、１８ｂ、１９ｂを備えている。

固定抵抗１０ａ、１１ａ、１２ａ、１３ａ、１４〜１６には、抵抗温度係数（ＴＣＲ）の小さな薄膜抵抗が用いられ、感温抵抗１０ｂ、１１ｂ、１２ｂ、１３ｂには、固定抵抗１０ａ、１１ａ、１２ａ、１３ａ、１４〜１６よりも抵抗温度係数（ＴＣＲ）の大きな拡散抵抗が用いられている。具体的には、固定抵抗として、抵抗温度係数（ＴＣＲ）がほぼ０ｐｐｍ／℃となるＣｒＳｉ（クロムシリコン）薄膜抵抗が用いられており、感温抵抗として、ベース拡散を用いて抵抗温度係数（ＴＣＲ）が２０００ｐｐｍ／℃程度となるように形成された拡散抵抗が用いられている。

また、固定抵抗１４〜１６の各抵抗値をＲとした場合、固定抵抗１０ａ、１１ａ、１２ａ、１３ａの各抵抗値は４Ｒとなるように構成されており、感温抵抗１０ｂ、１１ｂ、１２ｂ、１３ｂの各抵抗値は、室温（例えば、２５℃）において４Ｒとなるように構成されている。また、本実施形態における感温抵抗１０ｂ、１１ｂ、１２ｂ、１３ｂの各抵抗値は温度上昇に伴って大きくなるように構成されている。また、感温抵抗１０ｂ、１１ｂ、１２ｂ、１３ｂは、各感温抵抗間の温度差の低減を図るため、互いに近接して配置されている。

図１に示すように、電源端子Ｖｃｃと接地端子ＧＮＤ間に、直列接続された固定抵抗１０ａと感温抵抗１０ｂが設けられている。

固定抵抗１０ａと感温抵抗１０ｂの接続点Ａには、固定抵抗１１ａの一端と感温抵抗１１ｂの一端がそれぞれ接続されている。また、固定抵抗１１ａの他端にはロジックバッファ１７ａの出力端子が接続され、感温抵抗１１ｂの他端にはロジックインバータ１７ｂの出力端子が接続されている。

ロジックバッファ１７ａは、外部から入力されるデジタルデータのＬＳＢの電位に応じて固定抵抗１１ａの他端を電源または接地のいずれか一方の電位に固定する。また、ロジックインバータ１７ｂは、感温抵抗１１ｂの他端をロジックバッファ１７ａの出力端子と逆の電位に固定する。

また、固定抵抗１０ａと感温抵抗１０ｂの接続点Ａには、固定抵抗１４を介して固定抵抗１２ａの一端と感温抵抗１２ｂの一端がそれぞれ接続されている。固定抵抗１２ａの他端にはロジックバッファ１８ａの出力端子が接続され、感温抵抗１２ｂの他端にはロジックインバータ１８ｂの出力端子が接続されている。

ロジックバッファ１８ａは、外部から入力されるデジタルデータの中間ビットの電位に応じて固定抵抗１２ａの他端を電源または接地のいずれか一方の電位に固定する。また、ロジックインバータ１８ｂは、感温抵抗１２ｂの他端をロジックバッファ１８ａの出力端子と逆の電位に固定する。

また、固定抵抗１２ａと感温抵抗１２ｂの接続点Ｂには、固定抵抗１５を介して固定抵抗１３ａの一端と感温抵抗１３ｂの一端がそれぞれ接続されている。固定抵抗１３ａの他端にはロジックバッファ１９ａの出力端子が接続され、感温抵抗１３ｂの他端にはロジックインバータ１９ｂの出力端子が接続されている。

ロジックバッファ１９ａは、外部から入力されるデジタルデータのＭＳＢの電位に応じて固定抵抗１３ａの他端を電源または接地のいずれか一方の電位に固定する。また、ロジックインバータ１９ｂは、感温抵抗１３ｂの他端をロジックバッファ１９ａの出力端子と逆の電位に固定する。

また、固定抵抗１２ａと感温抵抗１２ｂの接続点Ｃは、固定抵抗１６を介して出力端子に接続されている。

このように、固定抵抗１１ａ、感温抵抗１１ｂ、ロジックバッファ１７ａ、ロジックインバータ１７ｂを備えた回路に、固定抵抗１２ａ、感温抵抗１２ｂ、ロジックバッファ１８ａ、ロジックインバータ１８ｂを備えた回路と、固定抵抗１３ａ、感温抵抗１２ｂ、ロジックバッファ１９ａ、ロジックインバータ１９ｂを備えた回路とが、それぞれ固定抵抗１４、１５を介して多段接続されている。

また、ロジックバッファ１７ａとロジックインバータ１７ｂの各入力端子、ロジックバッファ１８ａとロジックインバータ１８ｂの各入力端子、ロジックバッファ１９ａとロジックインバータ１９ｂの各入力端子は、それぞれ互いに接続されており、これらの各入力端子には、デジタル端子群Ｐを介して外部のメモリ（図示せず）から３ビットの補正データ（デジタルデータ）が入力される。具体的には、ロジックバッファ１７ａとロジックインバータ１７ｂの各入力端子には、補正データのＬＳＢが入力され、ロジックバッファ１８ａとロジックインバータ１８ｂの各入力端子には、補正データの中間ビットが入力され、ロジックバッファ１９ａとロジックインバータ１９ｂの各入力端子には、補正データのＭＳＢが入力される。

上記した構成において、外部から全ビットがハイレベルの補正データが入力された場合の等価回路を図２（ａ）に示す。図に示すように、電源端子Ｖｃｃ側に固定抵抗１０ａ、１１ａ、１２ａ、１３ａが接続され、接地端子ＧＮＤ側に感温抵抗１０ｂ、１１ｂ、１２ｂ、１３ｂが接続された回路として表される。

室温の場合、接続点Ａ、Ｂ、Ｃおよび出力端子ＯＵＴの電位は、それぞれ電源端子Ｖｃｃの電位の半分、すなわち電源端子Ｖｃｃの電位の中点電位となる。

周囲温度が室温よりも低下すると、感温抵抗１０ｂ、１１ｂ、１２ｂ、１３ｂの各抵抗値は小さくなり、接続点Ａ、Ｂ、Ｃおよび出力端子ＯＵＴの電圧は低下する。

反対に、周囲温度が室温よりも上昇すると、感温抵抗１０ｂ、１１ｂ、１２ｂ、１３ｂの各抵抗値は大きくなり、接続点Ａ、Ｂ、Ｃおよび出力端子ＯＵＴの電圧は上昇する。

次に、外部から全ビットがローレベルの補正データが入力された場合について説明する。このようにローレベルの補正データが入力された場合の等価回路を図２（ｂ）に示す。図に示すように、電源端子Ｖｃｃ側に固定抵抗１０ａ、感温抵抗１１ｂ、１２ｂ、１３ｂが接続され、接地端子ＧＮＤ側に感温抵抗１０ｂ、固定抵抗１１ａ、１２ａ、１３ａが接続された回路として表される。

室温の場合、接続点Ａ、Ｂ、Ｃおよび出力端子ＯＵＴの電圧は、それぞれ電源端子Ｖｃｃの電圧の半分、すなわち源端子Ｖｃｃの電圧の中点電圧となる。

周囲温度が室温よりも低下すると、感温抵抗１０ｂ、１１ｂ、１２ｂ、１３ｂの各抵抗値は小さくなり、接続点Ａの電圧は感温抵抗１０ｂと感温抵抗１１ｂの各抵抗値の変化によって相殺されるため一定となるが、接続点Ｂ、Ｃおよび出力端子ＯＵＴの電圧は上昇する。

反対に、周囲温度が室温よりも上昇すると、感温抵抗１０ｂ、１１ｂ、１２ｂ、１３ｂの各抵抗値は大きくなり、接続点Ａの電圧は感温抵抗１０ｂと感温抵抗１１ｂの各抵抗値の変化によって相殺されるため一定となるが、接続点Ｂ、Ｃおよび出力端子ＯＵＴの電圧は低下する。

このように、温度補正回路１は、外部から入力される補正データの値に応じて、固定抵抗１１ａ、１２ａ、１３ａおよび感温抵抗１１ｂ、１２ｂ、１３ｂが電源端子Ｖｃｃ側に接続されるか、接地端子ＧＮＤ側に接続されるかが異なる。したがって、補正データの値に応じて、出力端子ＯＵＴから出力される電圧の温度特性を正負いずれの方向にも変化させることができる。

また、感温抵抗１１ｂは抵抗１４〜１６を介して出力端子ＯＵＴに接続され、感温抵抗１２ｂは抵抗１５、１６を介して出力端子ＯＵＴに接続され、感温抵抗１３ｂは抵抗１６を介して出力端子ＯＵＴに接続されている。このように抵抗１４〜１６が設けられているため、各感温抵抗１１ｂ〜１３ｂの抵抗値の変化による出力端子ＯＵＴの電圧への影響は、感温抵抗１３ｂ、１２ｂ、１１ｂの順に小さくなる。

したがって、補正データの値を（０００）、（００１）、（０１０）、…、（１１１）のように順番に変化させることにより、補正データの全ビットをハイレベルに設定した場合と全ビットをローレベルに設定した場合の間で、出力端子ＯＵＴから出力される電圧の温度特性を段階的に変化させることができる。なお、（０００）は、ＭＳＢ、中間ビット、ＬＳＢの全ビットがローレベル、（００１）は、ＭＳＢと中間ビットがローレベルで、ＬＳＢがハイレベル、（１１１）は、ＭＳＢ、中間ビット、ＬＳＢの全ビットがハイレベルを意味する。

従って、出力端子ＯＵＴから出力される電圧の温度特性は、図７（ｃ）に示した特性と同様の特性となる。

次に、図５に示したセンサ用半導体集積回路に温度補正回路１を適用した場合におけるセンサ素子２０のオフセットの温度特性の調整について説明する。

まず、室温（例えば、２５℃）においてセンサ用半導体集積回路の増幅部３０から出力される電圧を計測し、電源端子Ｖｃｃの中点電位となっていることを確認する。なお、室温では温度補正回路１の出力電圧は記憶回路７０から入力される補正データの設定値と関係なく一定となり、増幅部３０の出力の電圧に影響しないため、温度補正回路１の補正データの値はいくつに設定されていてもよい。

次に、センサ用半導体集積回路の周囲温度を室温と異なる温度（例えば、１００℃）に変化させ、センサ用半導体集積回路の増幅部３０から出力される電圧を計測する。

ここで、室温で計測した電圧と室温と異なる温度で計測した電圧の差は、センサ素子２０のオフセットの温度特性によるものと考えることができる。

したがって、センサ用半導体集積回路の増幅部３０から出力される電圧が室温に計測された電圧と同じになるような補正データを探して温度補正回路１の記憶回路７０のメモリに記憶させる。これにより、センサ用半導体集積回路の増幅部３０から出力される電圧が周囲温度の変化の影響を受けないようにすることができる。

このように、室温と異なる温度に変化させたときのセンサ用半導体集積回路の増幅部３０から出力される電圧が室温で計測された電圧と同じになるような補正データを探して温度補正回路１の記憶回路７０のメモリに記憶させることによって、センサ素子２０のオフセットの温度特性を補正することができる。

本実施形態に係る温度補正回路１は、上記したようなセンサ用半導体集積回路の他に、定電流回路にも適用することができる。次に、温度補正回路１を定電流回路に適用した場合の作動について説明する。温度補正回路１を用いた定電流回路の構成を図３に示す。定電流回路は、温度補正回路１、ダーリントン接続されたトランジスタ２、３および抵抗４を備えている。

トランジスタ２のベースに温度補正回路１の出力電圧が印加されると、この印加電圧に応じた定電流（コレクタ電流Ｉｃ）が流れるように構成されている。

ここで、温度補正回路１の出力端子の電圧をＶ４、トランジスタ２、３の各ベース−エミッタ間電圧をＶｂｅ、抵抗４の抵抗値をＲＬとすると、コレクタ電流Ｉｃは、数式４で表される。

（数４）
Ｉｃ＝（Ｖ４−２Ｖｂｅ）／ＲＬ
また、トランジスタ２、３の各ベース−エミッタ間電圧Ｖｂｅは、−２ｍＶ／℃程度の温度特性を有している。したがって、温度補正回路１の出力電圧の特性を調整することにより、周囲温度が変化しても定電流（コレクタ電流Ｉｃ）を一定にすることができる。

上記した構成によれば、温度補正回路１は、温度変化に伴って抵抗値が変化する感温抵抗１１ｂと、この感温抵抗１１ｂよりも抵抗値の温度変化の小さな固定抵抗１１ａと、を有し、固定抵抗１１ａと感温抵抗１１ｂは互いに接続され、固定抵抗１１ａの他端を電源および接地のいずれか一方の第１の電位に固定するロジックバッファ１７ａと、感温抵抗１１ｂの他端を第１の電位と逆の第２の電位に固定するロジックインバータ１７ｂと、を備えている。

このように、ロジックバッファ１７ａによって固定抵抗１１ａの他端が電源および接地のいずれか一方の第１の電位に固定され、ロジックインバータ１７ｂによって感温抵抗１１ｂの他端が第１の電位と逆の第２の電位に固定されるので、温度変化に伴って感温抵抗１１ｂの抵抗値が変化し、固定抵抗１１ａと感温抵抗１１ｂの接続点の電位も変化する。したがって、オペアンプを用いることなく温度補正回路を実現することができる。この結果、オペアンプを用いて温度補正回路を構成したときに生じる回路の動作遅れをなくすことができる。

なお、上記実施形態における構成と特許請求の範囲の構成との対応関係について説明すると、固定抵抗１１ａ、１２ａ、１３ａが第１の固定抵抗に相当し、固定抵抗１４、１５が第２の固定抵抗に相当し、固定抵抗１６が第３の固定抵抗に相当し、ロジックバッファ１７ａ、１８ａ、１９ａが第１の電位固定手段に相当し、ロジックインバータ１７ｂ、１８ｂ、１９ｂが第２の電位固定手段に相当する。

なお、本発明は上記実施形態に限定されるものではなく、本発明の趣旨に基づいて種々なる形態で実施することができる。

例えば、上記実施形態では、温度補正回路１をセンサ用半導体集積回路や定電流回路に適用した例を示したが、例えば、ピエゾ抵抗素子を用いた圧力センサ、容量式加速度センサ、ＭＲＥを用いた回転角センサ等の各種センサや、温度変化によって出力信号特性が変化する周波数調整回路等、各種電子回路に適用することができる。

また、上記実施形態では、ＣｒＳｉによって構成された固定抵抗を用いた例を示したが、例えば、ｐｏｌｙ、チタンタングステン、ニッケルクロム等によって構成される薄膜抵抗を用いてもよい。

また、上記実施形態では、３ビットのデジタルデータに応じて傾きの異なる温度特性を有する電圧を出力する場合を例に示したが、３ビット未満のデジタルデータに応じて傾きの異なる温度特性を有する電圧を出力する構成としてもよい。例えば、デジタルデータが１ビットのみの場合、図１に示した回路のうち、固定抵抗１１ａ、感温抵抗１１ｂ、ロジックバッファ１７ａおよびロジックインバータ１７ｂのみによって回路を構成し、固定抵抗１１ａと感温抵抗１１ｂの接続点が出力端子に接続されるように構成すればよい。

また、上記実施形態では、３ビットのデジタルデータに応じて傾きの異なる温度特性を有する電圧を出力するため、固定抵抗１１ａ、感温抵抗１１ｂ、ロジックバッファ１７ａ、ロジックインバータ１７ｂを備えた回路に、固定抵抗１２ａ、感温抵抗１２ｂ、ロジックバッファ１８ａ、ロジックインバータ１８ｂを備えた回路と、固定抵抗１３ａ、感温抵抗１２ｂ、ロジックバッファ１９ａ、ロジックインバータ１９ｂを備えた回路とが、それぞれ固定抵抗１４、１５を介して多段接続された例を示したが、４ビット以上のデジタルデータに対応して傾きの異なる温度特性を有する電圧を出力する構成としてもよい。この場合、多段接続する回路を追加して構成すればよい。

また、感温抵抗の数が多くなると感温抵抗の配置によっては各感温抵抗間の温度差が大きくなることが考えられるため、感温抵抗をクロス配置するのが好ましい。例えば、図４に示すように、感温抵抗１１ｂを並列接続された４つの感温抵抗１１０ｂ、１１１ｂ、１１２ｂ、１１３ｂによって構成し、感温抵抗１２ｂを並列接続された４つの感温抵抗１２０ｂ、１２１ｂ、１２２ｂ、１２３ｂによって構成し、感温抵抗１３ｂを並列接続された４つの感温抵抗１３０ｂ、１３１ｂ、１３２ｂ、１３３ｂによって構成した場合、各感温抵抗をクロス配置するのが好ましい。

また、上記実施形態では、温度補正回路１が半導体集積回路として構成された例を示したが、例えば、ハイブリッド回路として構成してもよい。この場合、例えば、感温抵抗としてサーミスタ等を用いることができる。また、ハイブリッド回路として構成する場合、図４に示すように熱伝導率の高いアルミニウム製のカバー５を用いて感温抵抗を覆い、各感温抵抗間の温度差の低減を図るのが好ましい。

また、上記実施形態では、直列接続された固定抵抗１０ａと感温抵抗１０ｂのうち、固定抵抗１０ａが電源端子Ｖｃｃ側に配置され、感温抵抗１０ｂが接地端子ＧＮＤ側に配置された例を示したが、感温抵抗１０ｂを電源端子Ｖｃｃ側に配置し、固定抵抗１０ａを接地端子ＧＮＤ側に配置してもよい。

また、上記実施形態では、感温抵抗１０ｂ、１１ｂ、１２ｂ、１３ｂの各抵抗値が温度上昇に伴って大きくなるように構成した例を示したが、各抵抗値が温度上昇に伴って小さくなるように構成してもよい。

また、上記実施形態では、第１の電位固定手段としてのロジックバッファ１７ａ、１８ａ、１９ａおよび第２の電位固定手段としてのロジックインバータ１７ｂ、１８ｂ、１９ｂを用いて固定抵抗１１ａ、１２ａ、１３ａと感温抵抗１１ｂ、１２ｂ、１３ｂの端子電位を電源と接地のいずれか一方の電位に固定する例を示したが、ロジックバッファ１７ａ、１８ａ、１９ａ、ロジックインバータ１７ｂ、１８ｂ、１９ｂを用いることなく、例えば、電源端子に接続されたランドパターンと接地端子に接続されたランドパターンを基板上に形成し、これらのランドパターンと各抵抗の端子間の必要箇所を半田等を用いてショートさせることによって、固定抵抗１１ａ、１２ａ、１３ａと感温抵抗１１ｂ、１２ｂ、１３ｂの端子電位を電源と接地のいずれか一方の電位に固定してもよい。この場合、各ランドパターンと各抵抗の端子間の必要箇所をショートさせる半田等によって第１、２の電位固定手段を構成することができる。

また、上記実施形態では、電源端子Ｖｃｃと接地端子ＧＮＤ間に、直列接続された固定抵抗１０ａと感温抵抗１０ｂを設けた例を示したが、固定抵抗１０ａと感温抵抗１０ｂを設けない構成としてもよい。この場合、固定抵抗１１ａ〜１３ａ、１４〜１６および感温抵抗１１ｂ〜１３ｂの各抵抗値を見直すことにより、温度補正回路１全体のインピーダンスを適当な値にすることができる。

また、上記実施形態では、固定抵抗と感温抵抗を、抵抗温度係数（ＴＣＲ）の小さなＣｒＳｉ薄膜抵抗と抵抗温度係数（ＴＣＲ）が２０００ｐｐｍ／℃程度の感温抵抗を用いて構成した例を示したが、固定抵抗として用いられる抵抗の抵抗温度係数（ＴＣＲ）は必ずしも０ｐｐｍ／℃である必要はなく、例えば、固定抵抗として抵抗温度係数（ＴＣＲ）が１０００ｐｐｍ／℃程度の抵抗を用いて構成してもよい。

本発明の一実施形態に係る温度補正回路の回路構成を示す図である。（ａ）は全ビットがハイレベルの補正データが入力された場合の等価回路を示す図、（ｂ）は全ビットがローレベルの補正データが入力された場合の等価回路を示す図である。温度補正回路を定電流回路に適用した場合の構成例を示す図である。感温抵抗の数が多い場合の感温抵抗の配置例を示す図である。背景技術のセンサ用半導体集積回路のブロック構成を示す図である。背景技術のセンサ用半導体集積回路のオフセット温特補正回路の回路構成を示す図である。背景技術のセンサ用半導体集積回路のオフセット温特補正回路の各ポイントの温度特性を示す図である。

符号の説明

１…温度補正回路、１０ａ〜１３ａ、１４〜１６…固定抵抗、
１０ｂ〜１３ｂ…感温抵抗、１７ａ〜１９ａ…ロジックバッファ、
１７ｂ〜１９ｂ…ロジックインバータ。

Claims

温度変化に伴って抵抗値が変化する感温抵抗と、当該感温抵抗よりも抵抗値の温度変化の小さな第１の固定抵抗と、を有し、前記第１の固定抵抗の一端と前記感温抵抗の一端は互いに接続されており、
前記第１の固定抵抗の他端を電源および接地のいずれか一方の第１の電位に固定する第１の電位固定手段と、前記感温抵抗の他端を前記第１の電位と逆の第２の電位に固定する第２の電位固定手段と、を備えた回路が、互いの前記第１の固定抵抗と前記感温抵抗の接続点間に設けられた第２の固定抵抗を介して多段に接続され、最終段の前記第１の固定抵抗の一端と前記感温抵抗の一端の接続点が出力端子に接続されており、前記第１の固定抵抗の抵抗値は前記第２の固定抵抗の抵抗値の４倍となっていることを特徴とする温度補正回路。
前記多段接続された初段の回路の前記感温抵抗と前記第１の固定抵抗との接続点に一端が接続され、他端が電源端子に接続された第１の固定抵抗と、
前記初段の回路の前記感温抵抗と前記第１の固定抵抗との接続点に一端が接続され、他端が接地端子に接続された感温抵抗と、を備えたことを特徴とする請求項１に記載の温度補正回路。
前記多段接続された最終段の回路の前記第１の固定抵抗と前記感温抵抗の接続点と前記出力端子との間に第３の固定抵抗を備えたことを特徴とする請求項１または２に記載の温度補正回路。
前記多段接続された回路の複数の感温抵抗はサーミスタによって構成されており、前記複数の感温抵抗は周囲を金属製のカバーで覆われていることを特徴とする請求項１ないし３のいずれか１つに記載の温度補正回路。
前記感温抵抗の室温時の抵抗値は前記第１の固定抵抗の抵抗値と同一であることを特徴とする請求項１ないし４のいずれか１つに記載の温度補正回路。
前記第１、２電位固定手段は、外部から入力されるデジタル信号の論理レベルに応じて前記第１、第２の電位を固定することを特徴とする請求項１ないし５のいずれか１つに記載の温度補正回路。
前記第１の電位固定手段は、外部から入力されるデジタル信号と同じ論理レベルの信号を出力するロジックバッファによって構成され、前記第２の電位固定手段は、外部から入力されるデジタル信号と逆の論理レベルの信号を出力するロジックインバータによって構成されていることを特徴とする請求項１ないし６のいずれか１つに記載の温度補正回路。