JP4494298B2 - 駆動回路 - Google Patents

Description

本発明はマトリックス状に配列された発光素子を駆動する駆動回路に関し、特に、好ましくは高階調表示を行うＳＥＤ（Ｓｕｒｆａｃｅ Ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ Ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）の駆動回路に関する。

印加される電圧に応じ輝度が変化する発光素子、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）、ＳＥＤ等の駆動回路において、発光の輝度を制御する為に従来から電圧振幅変調（ＡＭ）制御やパルス幅変調（ＰＷＭ）制御が用いられてきた。

ＡＭ制御は所望の表示輝度に応じて、発光素子に印加する駆動信号の電圧値を変化させて輝度を制御する方法である。またＰＷＭ制御は、一定電圧振幅を持つ駆動信号のパルス幅を表示輝度に応じて変化させて制御する方法である。この場合、発光時間の長短が人間の視覚で時間的に積分された結果、輝度の差として知覚される。

また、高階調表示によるより高い表現力を実現する方法として、ＡＭ制御とＰＷＭ制御を組み合わせた駆動方法が提案されている（特許文献１あるいは特許文献２など）。２つの制御方法を組み合わせることで、高階調化に伴い振幅分解能やパルス幅分解能がいたずらに増加するのを防ぐことができるため、より容易に高階調を実現することが可能である。

さらに特許文献２によれば、マトリックス状に配列、配線された発光素子を駆動する方法においてＰＷＭ制御とＡＭ制御を組み合わせたパルス駆動方法を用いる場合、発光素子につながる信号線のインダクタンスによるリンギングや、抵抗成分と線間容量に起因する波形のなまりによる表示品質の劣化を防ぐため、階段状の立ち上がり形状と立下り形状を持つ駆動波形を用いる方法が開示されている。以下、この駆動方法について説明する。

特許文献２においては、４階調のＡＭ制御と２５９階調のＰＷＭ制御を組み合わせて１０２４（１０ビット）階調の表示を行う駆動波形を例にとって実施方法が示されている。図１１に駆動波形の一例を示す。尚、図１１には簡略のため、全ての階調に対する駆動波形は示さず、波形の特徴が把握できる程度に適宜選択した階調の駆動波形のみ示している。

ＡＭ制御は階調が低い順に、第１階調電圧振幅Ｖ１、第２階調電圧振幅Ｖ２、第３階調電圧振幅Ｖ３、第４階調電圧振幅Ｖ４の４電位に振幅制御され、ＰＷＭ制御は最小パルス幅ΔＴを単位に、パルス幅がΔＴ〜ΔＴ×２５９の値をとるように制御される。図１１に示すように、駆動波形の電圧振幅が変化するポイントである波形の立ち上がりと立ち下がりの部分は、必ずＡＭ１階調分の電位差を持つ階段状の形状となるよう波形制御されることが特徴である。なおＶ１〜Ｖ４の電位は、発光素子の印加電圧に対する輝度特性から、輝度ゼロに対応する基準電位Ｖ０との電位差、Ｖ１−Ｖ０、Ｖ２−Ｖ０、Ｖ３−Ｖ０、Ｖ４−Ｖ０が所望の４段階の階調に対する印加電圧となるように決められている。

ここで駆動波形の説明の便宜のため、図１２に示すような階調ブロックの考え方を導入する。図１２において、駆動波形の中に描かれた実線によって囲まれた、ひとつひとつの四角形が階調ブロックである。４階調のＡＭ制御における１階調分の電位差、ΔＶ１＝Ｖ１−Ｖ０、ΔＶ２＝Ｖ２−Ｖ１、ΔＶ３＝Ｖ３−Ｖ２、ΔＶ４＝Ｖ４−Ｖ３を考える。これは、１≦ｋ≦４なる整数を代表する記号ｋを用いて、第ｋ階調電圧振幅をＶｋとして、電位差ΔＶｋ＝Ｖｋ−Ｖ（ｋ−１）と表記することもできる。階調ブロックは、このような、ＡＭ制御における１階調分の電位差ΔＶｋと最小パルス幅ΔＴを用いてΔＶｋ×ΔＴで定義されるブロックとする。

このような階調ブロックを用いれば、任意の駆動波形は、縦軸をΔＶ１、ΔＶ２、ΔＶ３、ΔＶ４で４つに区切り、横軸をΔＴで２５９に区切って作成された４行×２５９列のマトリックスに、前記階調ブロックを隙間無く並べたときの外郭形状で表すことができる。階調ブロック１個は輝度１階調に相当し、輝度が１階調増加する毎にブロックを１個増やした形状が次の階調の駆動波形となる。

階段状の立ち上がり、立下り波形とすることは、最小パルス幅ΔＴにおいて電圧振幅が大もしくは小に変化するとき、電圧振幅の差が必ず階調ブロックひとつ分の段差となるようにブロックを配置してゆくことに相当する。立ち上がり、立下りが必ず階段状の形状となるため、１０２４階調（０〜１０２３ブロック）を配置するためには、最低でも２５９列分のパルス幅が必要となる。

このような規則で形成される駆動波形は、階調ブロックの配置の仕方によって様々な駆動波形を想定可能である。さらに特許文献２には、階段状の立ち上がりと立下りの波形を持つＡＭ制御とＰＷＭ制御を組み合わせた駆動波形の好適な例として、図１３に示すような波形も示されている。この駆動波形も４階調のＡＭ制御と２５９階調のＰＷＭ制御を組み合わせて１０２４（１０ビット）階調の表示を行う駆動波形の例である。

先ず、第１階調から階調の増加とともに、階調ブロックを最小電圧振幅Ｖ１の行に配置してゆく。この行は最大２５９個の階調ブロックが置けるので、第２５９階調までは電圧振幅Ｖ１の行にのみ階調ブロックが配置された波形となる。

第２６０階調からは電圧振幅Ｖ２の行にも階調ブロックが配置され、ＡＭ制御が重畳された波形となる。このとき２６０個目のブロックは、駆動波形の立ち上がりが階段状となるように１列（＝ΔＴ）空けて２列目に配置される。第２６１階調以降は電圧振幅Ｖ２の行に順に階調ブロックが並べられ、２５８列目、第５１６階調まで配置される。電圧振幅Ｖ２の行は２５９列目を残して階調ブロックを配置することにより、駆動波形の立下りも階段形状となる。

第５１７階調からは電圧振幅Ｖ３の行にも階調ブロックが配置され、このとき５１７個目のブロックは、駆動波形の立ち上がりが階段状となるように２列（＝ΔＴ×２）空けて３列目に配置される。第５１８階調以降は電圧振幅Ｖ３の行に順に階調ブロックが並べられ、２５７列目、第７７１階調まで配置される。電圧振幅Ｖ３の行は２５８列目と２５９列目を残して階調ブロックを配置することにより、駆動波形の立下りも階段形状となる。

第７７２階調からは電圧振幅Ｖ４の行にも階調ブロックが配置され、このとき７７２個目のブロックは、駆動波形の立ち上がりが階段状となるように３列（＝ΔＴ×３）空けて４列目に配置される。第７７３階調以降は電圧振幅Ｖ４の行に最大階調まで順に階調ブロックが並べられ、２５５列目、第１０２３階調まで配置される。

このように階調ブロックを配置してゆくことで、階段状の立ち上がり、立下り波形をもつ駆動波形を実現することができる。本駆動波形はパルス幅を全て使った後に電圧振幅を変化させる変調方式であり、パルス周期の期間での電圧振幅変化が小さく駆動電流を均一化できる利点がある。

特許文献２においては、このような様々な駆動波形の例が示され、また、これらの駆動波形が図１２および図１３に示した例のように、波形全体に亘って立ち上がりと立下り部分がそれぞれ１箇所のみであるとき、各電圧振幅の左端ブロック１０１と右端ブロック１０２の位置により簡便に規定されることを利用して、これを効率的に発生するための駆動回路の例が開示されている。

図１４に、開示されている駆動回路の特徴を説明するための構成図を示す。出力制御回路８０１は、輝度信号から変換された変調データ８０２を受けてＡＭ制御の電圧振幅毎にパルス幅信号を生成する回路であり、電圧振幅Ｖ１、Ｖ２、Ｖ３、Ｖ４毎に、それぞれの出力開始タイミング信号を生成するＶ１スタート回路〜Ｖ４スタート回路８２０と、出力終了タイミング信号を生成するＶ１エンド回路〜Ｖ４エンド回路８３０と、前記スタート回路とエンド回路からのタイミング信号を受けてパルス幅信号を生成するＶ１ＰＷＭ回路〜Ｖ４ＰＷＭ回路８１４が設けられている。出力回路８０７は、出力制御回路８０１で生成された各電圧振幅に対応するパルス幅信号を受けて、パルス幅信号により規定される時間、対応する電位を駆動信号８０８に出力するよう構成されており、発光素子を駆動する最終的な駆動波形を生成する回路である。

各スタート回路８２０、エンド回路８３０はそれぞれ、デコード回路８２１、カウンタ８２２及びこれらの出力信号が入力されるコンパレータ８２３から構成されており、この構成は全てのスタート回路、エンド回路とも共通である。変調データ８０２はそれぞれのスタート回路８２０、エンド回路８３０内のデコード回路８２１に入力される。各階調に対する駆動波形は１対１で決まっているので、デコード回路８２１は変調データ８０２に含まれる階調データから、表示すべき階調に対応した波形を規定するデータを出力するよう設定されている。カウンタ８２２はクロック信号８０５に同期して、カウントアップまたはカウントダウンする数値データを生成する。出力制御回路８０１において、電圧振幅Ｖ１〜Ｖ４に対応した動作は全て共通なので、以下、電圧振幅Ｖ１に対応した回路の動作を代表に説明する。

Ｖ１スタート回路８２０中のデコード回路８２１は階調データ８０２を受け、Ｖ１出力開始のタイミング、すなわち図１２に示したような駆動波形において、ΔＶ１行に置かれる左端の階調ブロックの位置に対応したデータを出力するよう設定されている。また、Ｖ１エンド回路８３０中のデコード回路８２１は、Ｖ１出力終了のタイミング、すなわちΔＶ１行に置かれる右端の階調ブロックの位置に対応したデータを出力するよう設定されている。それぞれの位置データは各回路内のカウンタ８２２の値とコンパレータ８２３で比較され、値が一致したとき論理値“１”となるＶ１スタート信号、Ｖ１エンド信号をそれぞれ出力する。Ｖ１ＰＷＭ発生回路８１４はＲＳフリップフロップで構成されており、Ｖ１スタート信号でセットされ、Ｖ１エンド信号でリセットされることで、出力開始のタイミングで論理値“１”に立ち上がり、出力終了のタイミングで論理値“０”に立ち下がる、電圧振幅Ｖ１に対応したパルス幅信号ＴＶ１を生成する。

出力回路８０７は、このように生成された各電圧振幅に対応したパルス幅信号ＴＶ１、ＴＶ２、ＴＶ３、ＴＶ４を受け、そのタイミングに従って出力を電位Ｖ１、Ｖ２、Ｖ３、Ｖ４を持つ各電源に切り替える機能を備えており、パルス幅信号によって規定されるパルス幅で４段階の電圧振幅を持つ駆動波形を出力することができる。
特開平１１−０１５４３０号公報 特開２００３−１７３１５９号公報

しかし特許文献２で提案されている回路は多彩な駆動波形に対応するため大規模な回路となってしまう。例えば、前記４階調のＡＭ制御と２５９階調のＰＷＭ制御を組み合わせて１０２４（１０ビット）階調の表示を行う回路の場合、４電位それぞれの出力振幅に対する出力開始と出力終了のタイミングからパルス幅信号を発生させるため、１出力当りデコード回路、カウンタ、コンパレータが各８個必要である。例えば線順次駆動の場合、これらが表示装置の横方向の画素数分必要となるため非常に回路規模が大きくなってしまう問題がある。特に大画面、高品質な表示装置においては画素数が多いためこの問題が顕著となる。

ここで、背景技術の説明において図１３に示した駆動波形は、ＡＭ制御の各振幅の出力開始位置が振幅毎に定められて変化せず、しかも波形におけるＡＭの最大振幅より小さい振幅は、常にその振幅に対して定められた出力終了位置の最大値まで出力されるので、輝度階調に応じてパルス幅が変調されるのはＡＭの最大振幅のみであることが特徴である。

ＡＭ制御の各振幅の出力開始位置と出力終了位置の最大値は変化することはないので、このような駆動波形において各階調に応じた個別の波形を規定するためには、出力すべき駆動波形における最大振幅のパルス幅を示すデータを出力毎の変調データとして与えれば十分である。このような新たな知見に基づいて、以下の手段により回路規模の小型化を実現した。

本発明の駆動回路は、階調情報に応じて表示素子を駆動するために、複数段の電圧振幅変調と前記複数段の電圧振幅毎に設定可能なパルス幅変調と、を組み合わせた駆動波形を出力する駆動回路であって、任意の階調情報を変調した場合に、出力すべき最大の電圧振幅に対応するパルス幅を示す信号をラッチし、前記最大の電圧振幅に対してはパルス幅制御をすると共に、前記最大の電圧振幅より小さい電圧振幅に対しては自動的に最大パルス幅を出力するよう駆動波形制御する制御手段を備えることを特徴とする。

この駆動回路においては、出力すべき電圧振幅の最大値と、最大の電圧振幅の出力終了位置を含む変調データに基づいて、駆動波形を発生する。最大の電圧振幅については変調データに基づいてパルス幅制御され、最大振幅以外のパルス幅信号は最大パルス幅が自動的に出力されるように制御する。その結果、所定の階調を示す駆動波形が形成され、表示素子を駆動することができる。

あるいは、階調情報に応じて表示素子を駆動するために、複数段の電圧振幅変調と前記複数段の電圧振幅毎に設定可能なパルス幅変調と、を組み合わせた駆動波形を出力する駆動回路であって、任意の階調情報を変調した場合に、出力すべき最大の電圧振幅示すデータをラッチする電圧値データラッチ手段と、前記最大の電圧振幅に対応するパルス幅を示すデータをラッチするＰＷＭデータラッチ手段と、最大の電圧振幅以外の電圧振幅を少なくとも含む各電圧振幅において出力可能な最大パルス幅での出力を可能とする出力可能範囲生成手段と、前記電圧値データラッチ手段によりラッチされたデータと前記ＰＷＭデータラッチ手段によってラッチされたデータとによって、前記最大の電圧振幅におけるパルス幅の出力を行うとともに、前記出力可能範囲生成手段によって、最大の電圧振幅より小さい電圧振幅に対しては出力可能な最大パルス幅での出力を行う制御手段と、を備えたことを特徴とする。

この駆動回路においては、階調情報から電圧値データラッチ手段により最大の電圧振幅をラッチし、ＰＷＭデータラッチ手段により最大の電圧振幅に応じたパルス幅をラッチする。また、出力可能範囲生成手段により、最大の電圧振幅以外の電圧振幅を少なくとも含む各電圧振幅に対しては出力可能な最大パルス幅での出力を可能とする。そして、制御手段は、最大の電圧振幅と、最大の電圧振幅に応じたパルス幅とによって、最大の電圧振幅におけるパルス幅の出力を行うとともに、最大の電圧振幅より小さい電圧振幅に対しては最大パルス幅での出力を行う。その結果、所定の階調を示す駆動波形が形成され、表示素子を駆動することができる。

これらの駆動回路によれば、最大振幅のパルス幅信号のみを変調データから生成すれば所望する駆動波形を形成することが可能となる。従って、回路規模を縮小することが可能である。

また、出力可能範囲生成手段は出力可能範囲信号を生成する。出力可能範囲信号は走査線上の複数の画素に駆動信号を生成する複数の出力制御回路に共通して与えることができるので、この回路は駆動回路内に１個または数個あればよく回路規模の縮小を実現できる。

さらに、複数段の電圧振幅各々において出力可能な最大パルス幅に対応した、出力開始位置と出力終了位置のデータを記憶した出力可能範囲データメモリを備えている。出力可能範囲生成手段は、出力可能範囲データメモリの出力開始位置データおよび出力終了位置データをカウンタの値と比較することで、出力可能範囲信号を生成することができる。出力可能な最大パルス幅に対応した、出力開始位置と出力終了位置は変化しない定数値であり、これが複数段の電圧振幅の段数分あればよいので必要なメモリ規模も小さく、前記出力可能範囲信号生成手段と同様、このメモリは駆動回路内に１個または数個有ればよい。

本発明の駆動回路によると、最大振幅以外の振幅に対しては出力可能な最大のパルス幅が自動的に出力されるので、駆動波形の制御手段は最大振幅のパルス幅のみを生成する機能を備えればよく、簡略な回路で構成することが可能となり回路規模を小さく抑えることができる。

また、１出力あたりに必要な変調データは最大振幅のパルス幅を与えるデータのみであるから、変調データのデータ量が小さく高速な通信を必要としないため、データの品質を確保することが容易である。

〔実施例１〕
図１に、本発明による駆動回路の一実施例を示す。本実施例は、マトリックス状に配列された発光素子からなる表示装置を駆動するための駆動回路であり、図１３に示したような、４階調のＡＭと、２５９階調のＰＷＭを組み合わせた駆動波形により１画素あたり１０２４階調の制御を行うものである。

駆動回路は、出力可能範囲データメモリ１２５と、出力可能範囲信号生成回路１２０と、カウンタ１３０と、走査信号により選択された行に並ぶ複数の発光素子を同時に駆動するために設けられた、複数の出力制御回路１０１〜１０Ｘ及び出力回路１１１〜１１Ｘと、出力回路１１１〜１１ＸにＡＭの各振幅に対応した電位を供給する電源回路１４０とで構成されている。

カウンタ１３０には、クロック信号Ｃｌｋと同期信号Ｒｓｔが入力され、これらの信号に同期してカウントアップする数値データＣｘを生成する。尚、同期信号Ｒｓｔは走査信号に同期した信号であって、カウンタ１３０の値をゼロにリセットするタイミングに使用され、クロック信号Ｃｌｋはカウントアップの周期を供給する信号である。出力可能範囲データメモリ１２５には、ＡＭの各振幅における、出力可能な最大パルス幅に対応した出力開始位置と出力終了位置データが格納されている。出力可能範囲信号生成回路１２０は、この出力可能範囲データメモリ１２５のデータとカウンタ１３０のデータＣｘからクロックに同期した出力可能範囲信号を生成して、各出力制御回路１０１〜１０Ｘに供給する。尚、各出力制御回路１０１〜１０Ｘ、及び各出力回路１１１〜１１Ｘは全て同じ構成の回路であるので、以下図中の各構成に番号を振った出力制御回路１０１と出力回路１１１を代表として説明する。

出力制御回路１０１には表示すべき階調に対応した変調データ１６１が入力される。変調データ１６１は、出力すべき駆動信号波形のＡＭの最大振幅値と、最大振幅の出力終了位置を示すデータである。４階調（２ビット）のＡＭと、２５９階調（９ビット）のＰＷＭを表現するために，１画素分の変調データは１１ビットのデータで構成されている。本実施例では、上位２ビットに最大振幅値データ、下位９ビットに最大振幅の出力終了位置データを割り当てた。変調データの最大振幅値データである上位２ビットは電圧値データラッチ１５２に格納され、出力終了位置データである下位９ビットはＰＷＭデータラッチ１５１に格納される。コンパレータ１５３は、ＰＷＭデータラッチ１５１のデータと、カウンタ１３０のデータＣｘとを比較し、最大振幅の出力終了タイミング信号を出力する。ＰＷＭ回路１５４は、出力可能範囲信号生成回路１２０で生成された出力可能範囲信号と、コンパレータ１５３の出力である最大振幅の出力終了タイミング信号と、電圧値データラッチ１５２のデータとから、ＡＭの振幅毎に、出力すべきパルス幅に変調されたパルス幅信号を生成する。

出力回路１１１は、ＰＷＭ回路１５４で生成されたＡＭの振幅毎のパルス幅信号を受けて、ＡＭ制御されかつＰＷＭ制御された駆動波形を持つ駆動信号１６２を出力する回路であり、電源回路１４０から供給されるＡＭの各振幅に対応した電位を、各振幅に対するパルス幅信号のタイミングに従って切り替えて出力する作用を備えている。

次に、実施例をより詳細に説明するため、図１の回路図においてブロックで示した各機能部分の回路例を示す。

図２は本発明の出力可能範囲信号生成回路１２０の一例を示したものである。出力可能範囲信号生成回路は、２個のコンパレータ３０２、３０３と１個のＡＮＤゲート３０４からなる範囲信号生成部３０１が４個並べられて構成されている。

Ｖ１ＳＴＡＲＴ〜Ｖ４ＳＴＡＲＴ、Ｖ１ＥＮＤ〜Ｖ４ＥＮＤは、ＡＭの各振幅（Ｖ１〜Ｖ４）における出力可能な最大パルス幅に対応した出力開始位置データと出力終了位置データを表しており、図１で説明した出力可能範囲データメモリ１２５から読み出されて、出力可能範囲信号ＥＮ１〜ＥＮ４を演算、生成するためのデータとなる。尚、本実施例においては、Ｖ１ＳＴＡＲＴ〜Ｖ４ＳＴＡＲＴ、及びＶ１ＥＮＤ〜Ｖ４ＥＮＤには図５の表に示したような値がセットされる。

それぞれの範囲信号生成部３０１は等価であり同じ動作を行うので、Ｖ１ＳＴＡＲＴとＶ１ＥＮＤが入力される回路ブロックを代表として動作を説明する。コンパレータ３０２の一方の端子にはカウンタデータＣｘが入力され、もう一方の端子にはＶ１ＳＴＡＲＴが入力される。コンパレータ３０２はこれらの２つのデータを比較して、カウンタデータＣｘがＶ１ＳＴＡＲＴより大きいとき“１”を出力し、その逆のときは“０”を出力する。コンパレータ３０３の一方の端子にはカウンタデータＣｘが入力され、もう一方の端子にはＶ１ＥＮＤが入力される。コンパレータ３０３はこれらの２つのデータを比較して、カウンタデータＣｘがＶ１ＥＮＤより小さいとき“１”を出力し、その逆のときは“０”を出力する。２つのコンパレータ３０２、３０３の出力端子はＡＮＤゲート３０４の入力端子に接続され、この論理積が出力可能範囲信号ＥＮ１として出力される。

このような動作により、出力可能範囲信号ＥＮ１は、カウンタデータＣｘがＶ１ＳＴＡＲＴデータより大きくＶ１ＥＮＤデータより小さい期間“１”となり、それ以外の期間は“０”となる。Ｖ１ＳＴＡＲＴとＶ１ＥＮＤは、振幅Ｖ１の最大パルス幅に対応した出力開始位置データと出力終了位置データであるから、本回路ブロックは、振幅Ｖ１を出力可能である期間を出力可能範囲信号ＥＮ１の論理値“１”として出力する機能を持つ。

同様に出力可能範囲信号ＥＮ２〜ＥＮ４は、振幅Ｖ２〜Ｖ４を出力可能である期間を論理値“１”として出力する。図６に出力可能範囲信号ＥＮ１〜ＥＮ４の信号波形の例を示した。このような方法で生成された出力可能範囲信号は、図１において説明したように、同時に駆動する画素毎に設けられた各出力制御回路１０１〜１０ＸのＰＷＭ回路に供給される。

図３は本発明による出力制御回路１０１の一例を示したものである。出力制御回路はＰＷＭデータラッチ１５１と電圧値データラッチ１５２と、コンパレータ１５３と、９個の論理ゲート４０１〜４０９から構成される。

ＥＮ１〜ＥＮ４は、出力可能範囲信号生成回路で生成されたＡＭの各振幅に対応した出力可能範囲信号である。また、Ｃｘはカウンタで生成された、カウントアップする数値データである。変調データは、最大振幅値データ２ビットと出力終了位置データ９ビットからなる１１ビットのデータであり、同期信号Ｒｓｔに同期して、最大振幅値データである上位２ビットは電圧値データラッチ１５２に読み込まれ、出力終了位置データである下位９ビットはＰＷＭデータラッチ１５１に読み込まれる。

コンパレータ１５３は、ＰＷＭデータラッチ１５１に格納された出力終了位置データとカウンタデータＣｘを比較し、カウンタデータＣｘが出力終了位置データ以下のとき“１”を出力し、その逆のときは“０”を出力する。したがって、コンパレータ１５３の出力信号は、カウンタデータＣｘが出力終了位置データを超えるまで“１”を出力し続け、超えた時点で“０”に変化するような信号となり、最大振幅のパルス出力終了のタイミング信号となる。

電圧値データラッチ１５２に格納された最大振幅値データは、２ビットのデータ“００”、“０１”、“１０”、“１１”で４段階の電圧のひとつを指定する。すなわち、出力すべき駆動信号の最大振幅がＶ１の場合は“００”、Ｖ２の場合は“０１”、Ｖ３の場合は“１０”、Ｖ４の場合は“１１”と関連付けられる。電圧値データラッチ１５２に格納されたデータは、ＡＮＤゲート４０５とＯＲゲート４０９で構成されたデコーダ部４１０でデコードされて、３つのコントロール信号ＣＴＬ１〜３を出力する。

図７に電圧値データラッチ１５２のデータとコントロール信号ＣＴＬ１〜３の真理値表を示した。コントロール信号ＣＴＬ１〜３は、ＡＮＤゲート４０２〜４０４とＯＲゲート４０６〜４０８に接続され各ゲートをコントロールする。

ＯＲゲートは、入力端子のうち１本の端子を“１”とすると、残りの端子の状態によらず出力は“１”に固定され、“０”とすると、出力は残りの端子の入力に応じた状態となることから、この１本の端子をコントロール端子と考えると、コントロール端子の入力が“１”のときＯＦＦ、“０”のときＯＮとなるゲート回路であると考えることができる。同様にＡＮＤゲートは、入力端子のうち１本の端子を“０”とすると、残りの端子の状態によらず出力は“０”に固定され、“１”とすると、出力は残りの端子の入力に応じた状態となることから、この１本の端子をコントロール端子と考えると、コントロール端子の入力が“０”のときＯＦＦ、“１”のときＯＮとなるゲート回路であると考えることができる。

コントロール信号ＣＴＬ１はＯＲゲート４０６とＡＮＤゲート４０２に入力されているので、コントロール信号ＣＴＬ１が“０”のときＯＲゲート４０６はＯＮ、ＡＮＤゲート４０２はＯＦＦ、“１”のときＯＲゲート４０６はＯＦＦ、ＡＮＤゲート４０２はＯＮとなる。コントロール信号ＣＴＬ２はＯＲゲート４０７とＡＮＤゲート４０３に入力されているので、コントロール信号ＣＴＬ２が“０”のときＯＲゲート４０７はＯＮ、ＡＮＤゲート４０３はＯＦＦ、“１”のときＯＲゲート４０７はＯＦＦ、ＡＮＤゲート４０３はＯＮとなる。コントロール信号ＣＴＬ３はＯＲゲート４０８とＡＮＤゲート４０４に入力されているので、コントロール信号ＣＴＬ３が“０”のときＯＲゲート４０８はＯＮ、ＡＮＤゲート４０４はＯＦＦ、“１”のときＯＲゲート４０８はＯＦＦ、ＡＮＤゲート４０４はＯＮとなる。

図７の真理値表からわかるように、最大振幅がＶ１のときコントロール信号ＣＴＬ１〜３は全て０なので、ＡＮＤゲート４０２〜４０４は全てＯＦＦとなり、ＡＮＤゲート４０１のみ入力信号を伝達することができる。このときＯＲゲート４０６はＯＮとなっているので、コンパレータ１５３の出力信号はそのままＡＮＤゲート４０１に伝達され、出力可能範囲信号ＥＮ１と論理積をとった結果がパルス幅信号ＴＶ１に出力される。この結果パルス幅信号ＴＶ１は、出力可能範囲信号ＥＮ１が“０”から“１”に立ち上がるタイミングで“１”となり、コンパレータ１５３の出力信号が“１”から“０”に変わるタイミング、すなわち変調データの出力終了位置データで決まるタイミングで“０”に立ち下がる信号を出力することとなる。その他のパルス幅信号ＴＶ２〜ＴＶ３は“０”のままである。

最大振幅がＶ２のときは、コントロール信号ＣＴＬ１が“１”に変わる。このときＯＲゲート４０６はＯＦＦとなるため、コンパレータ１５３の出力信号はＡＮＤゲート４０１には伝達されなくなり、ＡＮＤゲート４０１からは出力可能範囲信号ＥＮ１がそのままパルス幅信号ＴＶ１として出力されるようになる。一方、ＡＮＤゲート４０２はＯＮとなり、パルス幅信号ＴＶ２を出力できるようになる。このときコントロール信号ＣＴＬ２は“０”のままであるから、ＯＲゲート４０７はＯＮしており、コンパレータ１５３の出力信号はそのままＡＮＤゲート４０２に伝達され、出力可能範囲信号ＥＮ２と論理積をとった結果がパルス幅信号ＴＶ２として出力される。したがってパルス幅信号ＴＶ２は、出力可能範囲信号ＥＮ２が“０”から“１”に立ち上がるタイミングで“１”となり、コンパレータ１５３の出力信号が“１”から“０”に変わるタイミング、すなわち変調データの出力終了位置データで決まるタイミングで“０”に立ち下がる信号となる。パルス幅信号ＴＶ３、ＴＶ４は“０”のままである。

最大振幅がＶ３のときは、最大振幅がＶ２の時と対比してコントロール信号ＣＴＬ２が“１”に変わる。このときＯＲゲート４０７はＯＦＦとなるため、コンパレータ１５３の出力信号はＡＮＤゲート４０２には伝達されなくなり、ＡＮＤゲート４０２からは出力可能範囲信号ＥＮ２がそのままパルス幅信号ＴＶ２として出力されるようになる。ＡＮＤゲート４０３はＯＮとなり、パルス幅信号ＴＶ３を出力できるようになる。このときコントロール信号ＣＴＬ３は“０”のままであるから、ＯＲゲート４０８はＯＮしており、コンパレータ１５３の出力信号はそのままＡＮＤゲート４０３に伝達され、出力可能範囲信号ＥＮ３と論理積をとった結果がパルス幅信号ＴＶ３として出力される。したがってパルス幅信号ＴＶ３は、出力可能範囲信号ＥＮ３が“０”から“１”に立ち上がるタイミングで“１”となり、コンパレータ１５３の出力信号が“１”から“０”に変わるタイミング、すなわち変調データの出力終了位置データで決まるタイミングで“０”に立ち下がる信号となる。パルス幅信号ＴＶ４は“０”のままである。

最大振幅がＶ４のときは、最大振幅がＶ３の時と対比してコントロール信号ＣＴＬ３が“１”に変わる。このときＯＲゲート４０８はＯＦＦとなるため、コンパレータ１５３の出力信号はＡＮＤゲート４０３には伝達されなくなり、ＡＮＤゲート４０３からは出力可能範囲信号ＥＮ３がそのままパルス幅信号ＴＶ３として出力されるようになる。ＡＮＤゲート４０４はＯＮとなり、パルス幅信号ＴＶ４を出力できるようになる。コンパレータ１５３の出力信号はＡＮＤゲート４０４に接続されているので、出力可能範囲信号ＥＮ４と論理積をとった結果がパルス幅信号ＴＶ４として出力される。したがってパルス幅信号ＴＶ４は、出力可能範囲信号ＥＮ４が“０”から“１”に立ち上がるタイミングで“１”となり、コンパレータ１５３の出力信号が“１”から“０”に変わるタイミング、すなわち変調データの出力終了位置データで決まるタイミングで“０”に立ち下がる信号となる。

以上のように、出力制御回路は、変調データの最大振幅値データで指定された駆動波形の最大振幅に対しては、変調データの出力終了位置データにより規定されたパルス幅の信号を生成し、最大振幅より小さい振幅に対しては、出力可能範囲信号をそのままパルス幅信号として出力するよう動作する。

図８に出力制御回路から出力されるパルス幅信号ＴＶ１〜ＴＶ４と、これから形成された駆動信号ＯＵＴの波形例を示した。パルス幅信号ＴＶ１〜ＴＶ４の立ち上がりは、図６に示した出力可能範囲信号ＥＮ１〜ＥＮ４の立ち上がりのタイミングで決まっている。また、パルス幅信号ＴＶ１〜ＴＶ３の立下りも出力可能範囲信号ＥＮ１〜ＥＮ３の立下りのタイミングと同じである。最大振幅Ｖ４に対応するパルス幅信号ＴＶ４の立ち下がりのみ、変調データの出力終了位置データにより決まるタイミングとなっている。

パルス幅信号ＴＶ１〜ＴＶ４は出力回路に入力され、最終的に発光素子を駆動する駆動信号ＯＵＴに成形される。出力回路は、パルス幅信号のタイミングに従い、それぞれの振幅に対応した電位を出力することによって、ＡＭ制御されかつＰＷＭ制御された駆動波形を生成するよう動作する。

図４は、従来公知の出力回路の一例を示すものである。Ｖ１〜Ｖ４は外部に用意された電源回路から与えられる電位であり、駆動信号の４階調のＡＭの各電圧振幅に対応している。各電位Ｖ１〜Ｖ４はトランジスタもしくはペアトランジスタＱ１〜Ｑ４を介して出力端子ＯＵＴＰＵＴにそれぞれ接続されており、接続されたトランジスタがＯＮのとき出力端子ＯＵＴＰＵＴに該当する電位が出力される。また出力端子ＯＵＴＰＵＴはトランジスタＱ０を介して基準電位Ｖ０にも接続されており、トランジスタＱ０がＯＮのときには、基準電位Ｖ０が出力端子ＯＵＴＰＵＴに出力される。トランジスタＱ０〜Ｑ４は、パルス幅信号ＴＶ１〜ＴＶ４から、８個のＮＯＴゲートと４個のＮＡＮＤゲート５００〜５０３で構成される論理回路で演算生成された、ゲート信号ＧＶ０〜ＧＶ４によりコントロールされる。

論理回路は、パルス幅信号ＴＶ１〜ＴＶ４の中で“１”である信号のうち、いちばん大きい振幅に対応するパルス幅信号を選択し、該当する出力電位につながったトランジスタのみをＯＮとするゲート信号を生成するよう動作する。以下にこの動作を説明する。

パルス幅信号ＴＶ４はＮＯＴゲート５０４に入力され、反転されてゲート信号ＧＶ４となる。ゲート信号ＧＶ３を出力するＮＡＮＤゲート５０３には、パルス幅信号ＴＶ３が入力され、もう一方の入力端子にパルス幅信号ＴＶ４の反転信号が入力されている。制御ゲート信号ＧＶ２を出力するＮＡＮＤゲート５０２には、パルス幅信号ＴＶ２が入力され、他の２個の入力端子にそれぞれパルス幅信号ＴＶ４の反転信号と、パルス幅信号ＴＶ３の反転信号が入力されている。ゲート信号ＧＶ１を出力するＮＡＮＤゲート５０１には、パルス幅信号ＴＶ１が入力され、他の３個の入力端子にそれぞれパルス幅信号ＴＶ４の反転信号と、パルス幅信号ＴＶ３の反転信号と、パルス幅信号ＴＶ２の反転信号が入力されている。ゲート信号ＧＶ０を出力するＮＡＮＤゲート５００には、４個の入力端子にそれぞれパルス幅信号ＴＶ４〜ＴＶ１の反転信号が入力されている。

ゲート信号ＧＶ４はパルス幅信号ＴＶ４の反転信号であるから、パルス幅信号ＴＶ４が“１”のとき、この反転信号“０”がゲート信号ＧＶ４となり、トランジスタＱ４がＯＮとなる。このとき、パルス幅信号ＴＶ４の反転信号“０”が４個のＮＡＮＤゲート５００〜５０３の入力端子にも入力されているため、各ＮＡＮＤゲートはＯＦＦとなりパルス幅信号ＴＶ１〜ＴＶ３によらず“１”を出力している。ゲート信号ＧＶ０〜ＧＶ３はこの反転信号であるから“０”となっており、トランジスタＱ０〜Ｑ３はＯＦＦとなっている。このような動作により、パルス幅信号ＴＶ４が“１”のときはトランジスタＱ４のみがＯＮとなり、出力端子ＯＵＴＰＵＴには電位Ｖ４が出力される。

パルス幅信号ＴＶ４が“０”のとき、トランジスタＱ４はＯＦＦとなる。このときパルス幅信号ＴＶ３が“１”であれば、ゲート信号ＧＶ３には“１”が出力されＱ３がＯＮとなる。一方、３個のＮＡＮＤゲート５００〜５０２の入力端子にはパルス幅信号ＴＶ３の反転信号“０”が入力されているためこれらのＮＡＮＤゲートはＯＦＦとなり、パルス幅信号ＴＶ１〜ＴＶ２によらずゲート信号ＧＶ０〜ＧＶ２はトランジスタＱ０〜Ｑ３がＯＦＦとなる信号“０”となっている。このような動作により、パルス幅信号ＴＶ４が“０”でパルス幅信号ＴＶ３が“１”のときはトランジスタＱ３のみＯＮとなり、出力端子ＯＵＴＰＵＴには電位Ｖ３が出力される。

同様の動作により、パルス幅信号ＴＶ４が“０”かつＴＶ３が“０”のとき、ＴＶ２が“１”であれば、出力端子ＯＵＴＰＵＴには電源電位Ｖ２が出力される。またパルス幅信号ＴＶ４が“０”かつＴＶ３が“０”かつＴＶ２が“０”のとき、ＴＶ１が“１”であれば、出力端子ＯＵＴＰＵＴには電源電位Ｖ１が出力される。パルス幅信号ＴＶ１〜４全てが“０”のときは、ゲート信号ＧＶ０のみ“１”となり、基準電位Ｖ０が出力される。

このように、出力回路においては、入力信号である４段階の振幅に対応したパルス幅信号ＴＶ１〜ＴＶ４の中で、その時点で“１”である信号のうちいちばん大きい振幅に対応する電位が出力端子ＯＵＴＰＵＴに出力される。この結果、図８に示したように、各振幅に対応したパルス幅信号から、４段階にＡＭ制御されかつＰＷＭ制御された駆動波形ＯＵＴが成形されて駆動信号となる。

以上のような構成を用いることによって、階段状の立ち上がりと立下りの波形を持つＡＭ制御とＰＷＭ制御を組み合わせた駆動波形を効率的に生成することができる。出力可能範囲信号生成回路の信号は、同時に駆動する画素数分用意された複数の出力制御回路に共通して与えることができるので、出力可能範囲信号生成回路は駆動回路内に１個または数個あればよく、１出力あたり必要な回路は、１１ｂｉｔのＰＷＭデータラッチ１個と２ｂｉｔの電圧値データラッチ１個とコンパレータ１個とＡＮＤもしくはＯＲゲート９個からなる出力制御回路と、ゲート回路とトランジスタによるシンプルな構成からなる出力回路だけである。このため回路規模を非常に小さく抑えることが可能となり、集積回路のレイアウト面積が縮小されコスト的にも有利となる。また、１出力あたりに必要なデータ量は９ビット＋２ビット＝１１ビットで良く、高速な通信を必要としないため、容易にデータの品質を確保することができる。

なお、本実施例において、ＡＮＤゲートもしくはＯＲゲートによって構成した回路は、ＮＡＮＤゲートやＮＯＲゲートを用いても同様の機能を実現できることは明らかであり、本発明は例示した回路に限定されるものではない。

また、本実施例においては、４階調のＡＭと、２５９階調のＰＷＭを組み合わせた駆動波形により１画素あたり１０２４階調の制御を行う方法を実施例として示したが、本発明の効果はＡＭおよびＰＷＭの階調数に限定されるものではなく、階調数に普遍的なものであることは明らかである。さらに、電圧振幅の立ち上がり、および立ち下がりにおける階段状の波形形状も以下に示す実施例に限定されるものではなく、例えば、出力可能範囲データメモリの値を変えることで、任意の形状が実施可能である。

〔実施例２〕
図９は本発明による駆動回路の第２の実施例を示す回路ブロック図である。図１に示した実施例と同じ番号を付けた構成要素の機能や構成は、実施例１と共通であることをここに記し、詳細の説明は省略する。同期信号Ｒｓｔは図の簡略化のため省略し明示していないが、図１の回路と同様、必要な回路に供給されている。

駆動回路は、出力可能範囲データメモリ１２５と、第１の出力可能範囲信号生成回路１２０と、第２の出力可能範囲信号生成回路１２１と、カウントアップするＵカウンタ１３０と、カウントダウンするＤカウンタ１３１と、走査信号により選択された行に並ぶ複数の発光素子を同時に駆動するために設けられた、複数の出力制御回路１０１〜１０Ｘ及び出力回路１１１〜１１Ｘと、出力回路１１１〜１１ＸにＡＭの各振幅に対応した電位を供給する電源回路１４０とで構成されている。

出力制御回路１０１〜１０Ｘ、及び出力回路１１１〜１１Ｘは図１で説明した実施例１の駆動回路と同じ構成の回路である。実施例１と異なるのは、カウントアップとカウントダウンする２つのカウンタが備えられたことと、第２の出力可能範囲信号生成回路が備えられたことである。尚、第２の出力可能範囲信号生成回路１２１は第１の出力可能範囲信号生成回路１２０と同じ構成の回路であり、ともに実施例１で説明した回路例と同じものである。また、出力可能範囲データメモリ１２５のデータは両出力可能範囲信号生成回路に共通のデータが供給される。

カウントアップするＵカウンタ１３０のデータＣｘは、第１の出力可能範囲生成回路１２０と、複数の出力制御回路１０１〜１０ｘのひとつおき、奇数番目の出力制御回路内のコンパレータ１５３に供給されている。カウントダウンするＤカウンタ１３１のデータＣｙは、第２の出力可能範囲生成回路１２１と、複数の出力制御回路１０１〜１０ｘのひとつおき、偶数番目の出力制御回路内のコンパレータ１５３に供給されている。第１の出力可能範囲信号生成回路１２０の出力信号は、複数の出力制御回路１０１〜１０ｘのひとつおき、奇数番目の出力制御回路内のＰＷＭ回路１５４に供給されている。第２の出力可能範囲信号生成回路１２１の出力信号は、複数の出力制御回路１０１〜１０ｘのひとつおき、偶数番目の出力制御回路内のＰＷＭ回路１５４に供給されている。

このような構成において、奇数番目の出力制御回路と出力回路から出力される駆動信号１６２は、実施例１と同じである。すなわち、図１３に示した駆動波形のように、階調が大きくなるとともに、駆動波形ブロックが時間軸の小側から順に並べられて波形を形作るような駆動波形を出力する。一方、偶数番目の出力制御回路と出力回路から出力される駆動信号１６３は、カウントダウンするＤカウンタ１３１のデータをもとに第２の出力可能範囲信号生成回路で生成された出力可能範囲信号と、同じくカウントダウンするＤカウンタ１３１のデータと最大振幅の出力終了位置データをコンパレータ１５３で比較することによって生成される最大振幅の出力終了のタイミング信号から形成される。その結果、偶数番目の回路が出力する駆動波形は、階調が大きくなるとともに、駆動波形ブロックが時間軸の大側から順に並べられて波形を形作るような駆動波形となる。このときの駆動波形を図１０に示した。

同時に駆動される発光素子の駆動信号ひとつおきに、時間軸の小側から立ち上がる駆動波形と、時間軸の大側から立ち上がる駆動波形が交互に生成されるため、全体で見た場合時間軸上での駆動電位が平均化される。このような駆動波形を用いると、駆動電流の変化も小さくなり、駆動信号の電位を供給している電源回路１４０に対する負荷が安定することから、より高精度な駆動波形を供給するためには好ましい。

本発明を用いることにより、上述のような好ましい駆動波形を生成する駆動回路を、僅かな付加回路によって実現することが可能となる。

本発明による駆動回路の一実施例の構成を示すブロック図である。 図１における出力可能範囲信号発生回路の一実施例を示す回路図である。 図１における出力制御回路の一実施例を示す回路図である。 図１における出力回路の具体例を示す回路図である。 図２の回路動作を説明するためのデータ値を示す表である。 図２の回路動作を説明するための出力信号波形図である。 図３の回路動作を説明するための真理値表である。 図３及び図４の回路動作を説明するための出力信号波形図である。 本発明による第２の実施例の構成を示すブロック図である。 図９の回路動作を説明するための駆動波形図である。 背景技術を説明するための駆動波形図である。 図１１の波形を定義するための波形説明図である。 背景技術を説明するための第２の駆動波形図である。 背景技術による駆動回路の構成を示すブロック図である。

符号の説明

１０１〜１０Ｘ 出力制御回路
１１１〜１１Ｘ 出力回路
１２０、１２１ 出力可能範囲信号発生回路
１２５ 出力可能範囲データメモリ
１３０、１３１ カウンタ
１４０ 電源回路
１５１ ＰＷＭデータラッチ
１５２ 電圧値データラッチ
１５３ コンパレータ
１５４ ＰＷＭ回路
１６１ 変調データ
１６２，１６３ 駆動信号
３０１ 範囲信号生成部
３０２、３０３ コンパレータ
３０４ ＡＮＤゲート
４０１〜４０５ ＡＮＤゲート
４０６〜４０９ ＯＲゲート
４１０ デコーダ部
５００〜５０３ ＮＡＮＤゲート
５０４ ＮＯＴゲート
８０１ 背景技術による出力制御回路

Claims (4)

1. 階調情報に応じて表示素子を駆動するために、複数段の電圧振幅変調と、前記複数段の電圧振幅毎に設定可能なパルス幅変調と、を組み合わせた駆動波形を出力する駆動回路であって、
   各段の前記電圧振幅が出力可能な出力可能期間に対応した出力開始位置データおよび出力終了位置データを記憶する出力可能範囲データメモリと、
   クロック信号をカウントしてカウント値を生成するカウンタと、
   前記カウント値が前記出力開始位置データより大きく前記出力終了位置データより小さい期間に“１”の論理値を持ち、前記出力可能期間に対応したパルス幅を有する出力可能範囲信号を各電圧振幅に対応して生成する出力可能範囲信号生成手段と、
   任意の階調情報が変調された変調データに含まれる、出力すべき最大の電圧振幅を示す電圧振幅データをラッチする電圧値データラッチ手段、
   前記変調データに含まれる、前記最大の電圧振幅の出力終了位置を示す最大振幅出力終了位置データをラッチするＰＷＭデータラッチ手段、
   前記電圧値データラッチ手段によりラッチされた電圧振幅データをデコードしてデコード信号を生成するデコード手段、
   前記カウント値が前記ＰＷＭデータラッチ手段によってラッチされた最大振幅出力終了位置データ以下のとき“１”を出力し、その逆のとき“０”を出力するコンパレータ、および
   表示素子の走査線上の複数の画素毎に設けられ、前記デコード信号に基づいて、出力すべき各段の前記電圧振幅に対応する前記出力可能範囲信号を選択し、かつ選択された当該出力可能範囲信号のうち、任意の階調情報が変調された変調データに含まれる、出力すべき最大の電圧振幅に対する“１”である前記出力可能範囲信号を前記コンパレータの出力が“１”から“０”に変わるタイミングで“０”に変化させることにより、当該出力可能範囲信号を第１パルス幅信号として出力するとともに、選択された前記出力可能範囲信号のうち、前記最大の電圧振幅より小さい電圧振幅に対する“１”である前記出力可能範囲信号をそのまま第２パルス幅信号として出力する選択出力手段
   を有する出力制御手段と、
   入力される前記第１および第２パルス幅信号のうち、最大の電圧振幅に対応するパルス幅信号を選択し、各段の前記電圧振幅にそれぞれ対応する電位のうち、選択されたパルス幅信号に対応する電位を出力する出力手段と、
   を備えたことを特徴とする駆動回路。
2. 前記駆動波形は階調情報の示す階調数に応じて、Ｖ１からＶｎ（ただし、ｎは１以上の整数）に順次増加するｎ段階の電位に電圧振幅変調され、かつ前記ｎ段階の電圧振幅毎に単位パルス幅ΔＴから最大パルス幅ΔＴ×ｍ（ただし、ｍは１以上の整数）の範囲でｍ段階にパルス幅変調可能な駆動波形であり、
   階調数に応じた波形を、縦方向が上に増加する電圧軸、横方向が右に増加する時間軸とした平面において、縦方向を電圧振幅の１階調単位であるΔＶｋ＝Ｖｋ−Ｖ（ｋ−１）（ただし、ｋは１≦ｋ≦ｎなる整数であり、Ｖ０は輝度ゼロに対応する基準電位とする）で第１行から第ｎ行までｎ個の行に区切り、横方向をパルス幅の１階調単位である前記単位パルス幅ΔＴで第１列から第ｍ列までｍ個の列に区切って形成されたマトリックス上に、ΔＶｋ×ΔＴの大きさを持つ階調ブロックを階調数個並べたときの外郭形状で表現したとき、
   前記階調数個の階調ブロックが、前記マトリックスの最下行から順に、各行毎に決められた配置可能な範囲に列の端から隙間を空けずに並べられてゆき、下の行の配置可能な範囲がすべて満たされた後に上の行に並べられる、という規則に従い形成される駆動波形であって、
   前記電圧値データラッチ手段は、任意の階調情報に対応する駆動波形において最後に配置される階調ブロックの行を示すデータをラッチし、前記ＰＷＭデータラッチ手段は、前記最後に配置される階調ブロックの列を示すデータをラッチすることを特徴とする請求項１に記載の駆動回路。
3. 前記出力可能範囲信号生成手段は、前記出力可能範囲信号を前記出力制御手段に共通して与えていることを特徴とする請求項１に記載の駆動回路。
4. 前記カウンタは、前記クロック信号をカウントアップする第１のカウンタと前記クロック信号をカウントダウンする第２のカウンタとを含み、
   前記出力可能範囲信号生成手段は、前記出力開始位置データと、前記出力終了位置データと、前記第１のカウンタのカウント値とから、前記出力可能範囲信号として第１の出力可能範囲信号を生成し、前記出力開始位置データと、前記出力終了位置データと、前記第２のカウンタのカウント値とから、前記出力可能範囲信号として第２の出力可能範囲信号を生成し、前記第１の出力可能範囲信号を奇数番目の前記出力制御手段に与え、前記第２の出力可能範囲信号を偶数番目の前記出力制御手段に与えることを特徴とする請求項１に記載の駆動回路。

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