KR20060135507A - 구동 회로 - Google Patents

구동 회로 Download PDF

Info

Publication number
KR20060135507A
KR20060135507A KR1020060054715A KR20060054715A KR20060135507A KR 20060135507 A KR20060135507 A KR 20060135507A KR 1020060054715 A KR1020060054715 A KR 1020060054715A KR 20060054715 A KR20060054715 A KR 20060054715A KR 20060135507 A KR20060135507 A KR 20060135507A
Authority
KR
South Korea
Prior art keywords
output
pulse width
data
voltage amplitude
signal
Prior art date
Application number
KR1020060054715A
Other languages
English (en)
Other versions
KR100809948B1 (ko
Inventor
타츠야 이시다
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20060135507A publication Critical patent/KR20060135507A/ko
Application granted granted Critical
Publication of KR100809948B1 publication Critical patent/KR100809948B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2077—Display of intermediate tones by a combination of two or more gradation control methods
    • G09G3/2081—Display of intermediate tones by a combination of two or more gradation control methods with combination of amplitude modulation and time modulation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)

Abstract

계조(階調) 정보에 따라서 표시 소자를 구동하기 위하여, 복수단의 전압 진폭 변조와, 상기 복수단의 전압 진폭마다 설정가능한 펄스폭 변조를 조합시킨 구동 파형을 출력하는 구동 회로로서, 상기 계조 정보로부터 상기 구동 파형의 복수단의 전압 진폭 중 최대 전압 진폭에 대하여 부여하는 펄스폭을 래치(latch)하고, 상기 최대 전압 진폭을 펄스폭 제어함과 아울러, 상기 최대 전압 진폭보다 작은 전압 진폭에 대해서는 출력가능한 최대 펄스폭을 출력하도록 파형 제어하는 출력 제어부를 구비한다. 이에 따라, 매트릭스상으로 배열된 발광 소자로 이루어지는 표시 장치를 구동하는 구동 회로로서, 전압 진폭 변조(AM)제어되고, 또한 펄스폭 변조(PWM) 제어된 구동 신호를 생성하는 구동 회로를 보다 작은 회로 규모로 실현할 수 있다.
구동 회로, 전압값 데이터 래치 수단, PWM 데이터 래치 수단, 신호 생성 수단

Description

구동 회로{DRIVE CIRCUIT}
도 1은 본 발명에 의한 구동 회로의 일실시예의 구성을 나타낸 블록도이다.
도 2는 도 1에 있어서의 출력가능 범위 신호 발생 회로의 일실시예를 나타낸 회로도이다.
도 3은 도 1에 있어서의 출력 제어 회로의 일실시예를 나타낸 회로도이다.
도 4는 도 1에 있어서의 출력 회로의 구체예를 나타낸 회로도이다.
도 5는 도 2의 회로 동작을 설명하기 위한 데이터값을 나타낸 표이다.
도 6은 도 2의 회로 동작을 설명하기 위한 출력 신호 파형도이다.
도 7은 도 3의 회로 동작을 설명하기 위한 진리값표이다.
도 8은 도 3 및 도 4의 회로 동작을 설명하기 위한 출력 신호 파형도이다.
도 9는 본 발명에 의한 제 2 실시예의 구성을 나타낸 블록도이다.
도 10은 도 9의 회로 동작을 설명하기 위한 구동 파형도이다.
도 11은 배경 기술을 설명하기 위한 구동 파형도이다.
도 12는 도 11의 파형을 정의하기 위한 파형 설명도이다.
도 13은 배경 기술을 설명하기 위한 제 2 구동 파형도이다.
도 14는 배경 기술에 의한 구동 회로의 구성을 나타낸 블록도이다.
본 발명은 매트릭스상으로 배열된 발광 소자를 구동하는 구동 회로에 관한 것이고, 특히 바람직하게는 고계조 표시를 행하는 SED(Surface Conduction Electron Emitter Display)의 구동 회로에 관한 것이다.
인가되는 전압에 따라 휘도가 변화되는 발광 소자, 예컨대 LED(Light Emitting Diode), EL(Electro Luminescence), FED(Field Emission Display), SED 등의 구동 회로에 있어서, 발광 휘도를 제어하기 위하여 종래부터 전압 진폭 변조(AM) 제어나 펄스폭 변조(PWM) 제어가 이용되어 왔다.
AM 제어는 소망의 표시 휘도에 따라서, 발광 소자에 인가되는 구동 신호의 전압값을 변화시켜서 휘도를 제어하는 방법이다. 또한 PWM 제어는 일정 전압 진폭을 가지는 구동 신호의 펄스폭을 표시 휘도에 따라 변화시켜서 제어하는 방법이다. 이 경우, 발광 시간의 장단(長短)이 인간의 시각으로 시간적으로 적분된 결과, 휘도의 차로서 지각된다.
또한, 고계조 표시에 의한 보다 높은 표현력을 실현하는 방법으로서, AM 제어와 PWM 제어를 조합시킨 구동 방법이 제안되어 있다[일본국 공개 특허 공보 「특허 공개 평 11-015430호 공보(공개일 1999년 1월 22일)」 (이하, 특허 문헌 1), 또는, 일본국 공개 특허 공보 「특허 공개 2003-173159호 공보(공개일 2003년 6월 20일）」 (이하, 특허 문헌 2; 대응 외국 공보 「US 2002/0195966」) 등]. 2개의 제어 방법을 조합시킴으로써, 고계조화에 따른 진폭 분해능이나 펄스폭 분해능이 공 연히 증가하는 것을 방지할 수 있기 때문에, 보다 용이하게 고계조를 실현하는 것이 가능하다.
또한 특허 문헌 2에 의하면 매트릭스상으로 배열, 배선된 발광 소자를 구동하는 방법으로 있어서 PWM 제어와 AM 제어를 조합시킨 펄스 구동 방법을 채용할 경우, 발광 소자에 연결되는 신호 선의 인덕턴스에 의한 링잉(ringing)이나, 저항 성분과 선간 용량에 기인하는 파형의 무디어짐에 의한 표시 품질의 열화를 막기 위하여, 계단상의 입상(立上) 형상과 입하(立下) 형상을 가지는 구동 파형을 채용하는 방법이 개시되어 있다.
이하, 이 구동 방법에 대하여 설명한다.
특허 문헌 2에 있어서는 4계조의 AM 제어와 259계조의 PWM 제어를 조합시켜서 1024(10비트)계조의 표시를 행하는 구동 파형을 예로 들어서 실시방법이 나타나 있다. 도 11에 구동 파형의 일예를 나타낸다. 또한, 도 11에는 간략을 위해 모든 계조에 대한 구동 파형이 나타나지 않고, 파형의 특징을 파악할 수 있는 정도로 적당히 선택된 계조의 구동 파형만 나타내고 있다.
AM 제어는 계조가 낮은 순서로 제 1 계조 전압 진폭(V1), 제 2 계조 전압 진폭(V2), 제 3 계조 전압 진폭(V3), 제 4 계조 전압 진폭(V4)의 4전위로 진폭 제어되고, PWM 제어는 최소 펄스폭(ΔT)을 단위로 펄스폭이 ΔT~ΔT × 259의 값을 취하도록 제어된다. 도 11에 나타난 바와 같이, 구동 파형의 전압 진폭이 변화되는 포인트인 파형의 입상과 입하의 부분은, 반드시 AM1 계조분의 전위차를 가지는 계단상의 형상이 되도록 파형 제어되는 것이 특징이다. 또한 V1~V4의 전위는 발광 소 자의 인가 전압에 대한 휘도 특성으로부터, 휘도 제로에 대응하는 기준 전위(V0)와의 전위차, V1 - V0, V2 - V0, V3 - V0, V4 - V0가 소망의 4단계의 계조에 대한 인가 전압이 되도록 정해져 있다.
여기서, 구동 파형의 설명의 편의를 위하여, 도 12에 나타낸 바와 같은 계조 블록의 사고 방식을 도입한다. 도 12에 있어서 구동 파형 중에 묘사된 실선에 의해 둘러싸여진 하나 하나의 4각형이 계조 블록이다. 4계조의 AM 제어에 있어서의 1 계조분의 전위차, ΔV1 = V1 - V0, ΔV2 = V2 - V1, ΔV3 = V3 - V2, ΔV4 = V4 - V3을 고려한다. 이것은, 1≤ k ≤4 되는 정수를 대표하는 기호(k)를 이용하여, 제 k 계조 전압 진폭을 Vk로 하여, 전위차 ΔVk = Vk - V(k-1)로 표기할 수도 있다. 계조 블록은 이러한 AM 제어에 있어서의 1계조분의 전위차(ΔVk)와 최소 펄스폭(ΔT)을 이용하여 ΔVk × ΔT로 정의되는 블록으로 한다.
이러한 계조 블록을 이용하면, 임의의 구동 파형은 세로축을 ΔV1, ΔV2, ΔV3, ΔV4으로 4개로 구획하고, 횡축을 ΔT에서 259로 구획하여 작성된 4행 × 259열의 매트릭스로 상기 계조 블록을 간극 없이 늘어놓았을 때의 외곽 형상으로 나타낼 수 있다. 계조 블록 1개는 휘도 1계조에 상당하고, 휘도가 1계조 증가할 때마다 블록을 1개 늘린 형상이 다음 계조의 구동 파형으로 된다.
계단상의 입상, 입하 파형으로 하는 것은 최소 펄스폭(ΔT)에 있어서 전압 진폭이 대 또는 소로 변화할 때, 전압 진폭의 차이가 반드시 계조 블록 1개분의 단차가 되도록 블록을 배치해 가는 것에 상당한다. 입상, 입하가 반드시 계단상의 형상이 되기 위하여, 1024계조(0~1023블록)을 배치하기 위하여는, 최저라도 259열분 의 펄스폭이 필요하게 된다.
이러한 규칙으로 형성되는 구동 파형은 계조 블록의 배치의 방법에 의해 여러가지 구동 파형이 상정가능하다. 또한 특허 문헌 2에는 계단상의 입상과 입하의 파형을 가지는 AM 제어와 PWM 제어를 조합시킨 구동 파형의 적절한 예로서 도 13에 나타낸 바와 같은 파형도 나타내고 있다. 이 구동 파형도 4계조의 AM 제어와 259계조의 PWM 제어를 조합시켜서 1024(10비트)계조의 표시를 행하는 구동 파형의 예이다.
우선, 제 1 계조에서부터 계조의 증가와 함께, 계조 블록을 최소 전압 진폭(V1)의 행으로 배치해 간다. 이 행은 최대 259개의 계조 블록을 배치할 수 있으므로, 제 259계조까지는 전압 진폭(V1)의 행에만 계조 블록이 배치된 파형이 된다.
제 260계조에서부터는 전압 진폭(V2)의 행에도 계조 블록이 배치되고, AM 제어가 중첩된 파형이 된다. 이 때 260개째의 블록은 구동 파형의 입상이 계단상으로 되도록 1열(= ΔT) 비워서 2열째에 배치된다. 제 261계조 이후는 전압 진폭(V2)의 행에 순서대로 계조 블록이 배치되고, 258열째, 제 516계조까지 배치된다. 전압 진폭(V2)의 행은 259열째를 남겨서 계조 블록을 배치함으로써, 구동 파형의 입하도 계단 형상이 된다.
제 517계조에서부터는 전압 진폭(V3)의 행에도 계조 블록이 배치되고, 이 때 517개째의 블록은 구동 파형의 입상이 계단상으로 되도록 2열(= ΔT×2) 비워서 3열째에 배치된다. 제 518계조 이후는 전압 진폭(V3)의 행에 순서대로 계조 블록이 배치되고, 257열째, 제 771계조까지 배치된다. 전압 진폭(V3)의 행은 258열째와 259열째를 남겨서 계조 블록을 배치함으로써, 구동 파형의 입하도 계단 형상이 된다.
제 772계조에서부터는 전압 진폭(V4)의 행에도 계조 블록이 배치되고, 이 때 772개째의 블록은 구동 파형의 입상이 계단상으로 되도록 3열(= ΔT×3) 비워서 4열째에 배치된다. 제 773계조 이후는 전압 진폭(V4)의 행에 최대 계조까지 순서대로 계조 블록이 배치되고, 255열째, 제 1023계조까지 배치된다.
이렇게 계조 블록을 배치해 감으로써 계단상의 입상, 입하 파형을 가지는 구동 파형을 실현할 수 있다. 본 구동 파형은 펄스폭을 모두 사용한 후에 전압 진폭을 변화시키는 변조 방식이며, 펄스 주기의 기간에서의 전압 진폭 변화가 작게 구동 전류를 균일화할 수 있는 이점이 있다.
특허 문헌 2에 있어서는 이러한 여러가지 구동 파형의 예가 나타나고, 또한, 이들의 구동 파형이 도 12 및 도 13에 나타낸 예와 같이, 파형 전체에 걸쳐서 입상과 입하 부분이 각각 1개소만일 때, 각 전압 진폭의 좌단 블록(101)과 우단 블록(102)의 위치에 의해 간편하게 규정되는 것을 이용하여, 이것을 효율적으로 발생시키기 위한 구동 회로의 예가 개시되어 있다.
도 14에 개시되어 있는 구동 회로의 특징을 설명하기 위한 구성도를 나타낸다. 출력 제어 회로(801)는 휘도 신호로부터 변환된 변조 데이터(802)를 수신하여 AM 제어의 전압 진폭마다 펄스폭 신호를 생성하는 회로이며, 전압 진폭(V1, V2, V3, V4)마다 각각의 출력 개시 타이밍 신호를 생성하는 V1 스타트 회로~V4 스타트 회로(820)와, 출력 종료 타이밍 신호를 생성하는 V1 엔드 회로~V4 엔드 회로(830) 와, 상기 스타트 회로와 엔드 회로로부터의 타이밍 신호를 수신하여 펄스폭 신호를 생성하는 V1 PWM 회로~V4 PWM 회로(814)가 설치되어 있다. 출력 회로(807)는 출력 제어 회로(801)에서 생성된 각 전압 진폭에 대응하는 펄스폭 신호를 수신하여, 펄스폭 신호에 의해 규정되는 시간, 대응하는 전위를 구동 신호(808)에 출력하도록 구성되어 있으며, 발광 소자를 구동하는 최종적인 구동 파형을 생성하는 회로이다.
각 스타트 회로(820), 엔드 회로(830)는 각각 디코딩 회로(821), 카운터(822) 및 이들의 출력 신호가 입력되는 비교기(823)로 구성되어 있으며, 이 구성은 모든 스타트 회로, 엔드 회로와도 공통이다. 변조 데이터(802)는 각각의 스타트 회로(820), 엔드 회로(830) 내의 디코딩 회로(821)에 입력된다. 각 계조에 대한 구동 파형은 1대1로 정해져 있으므로, 디코딩 회로(821)는 변조 데이터(802)에 포함된 계조 데이터로부터 표시해야 할 계조에 대응한 파형을 규정하는 데이터를 출력하도록 설정되어 있다. 카운터(822)는 클럭 신호(805)에 동기하여 카운트업 또는 카운트다운하는 수치 데이터를 생성한다. 출력 제어 회로(801)에 있어서 전압 진폭(V1~V4)에 대응하는 동작은 모두 공통이므로, 이하, 전압 진폭(V1)에 대응하는 회로의 동작을 대표로 설명한다.
V1 스타트 회로(820) 중의 디코딩 회로(821)는 계조 데이터(802)를 수신하고, V1 출력 개시의 타이밍, 즉 도 12에 나타낸 바와 같은 구동 파형에 있어서 ΔV1행에 배치되는 좌단의 계조 블록의 위치에 대응하는 데이터를 출력하도록 설정되어 있다. 또한, V1 엔드 회로(830) 중의 디코딩 회로(821)는 V1 출력 종료의 타이밍, 즉 ΔV1행에 배치되는 우단의 계조 블록의 위치에 대응하는 데이터를 출력하도 록 설정되어 있다. 각각의 위치 데이터는 각 회로 내의 카운터(822)의 값과 비교기(823)에서 비교되어, 값이 일치했을 때 논리값 "1"로 되는 V1 스타트 신호, V1 엔드 신호를 각각 출력한다. V1 PWM 발생 회로(814)는 RS 플립-플롭으로 구성되어 있으며, V1 스타트 신호로 셋팅되고, V1 엔드 신호로 리셋팅됨으로써, 출력 개시의 타이밍에서 논리값 "1"로 입상, 출력 종료의 타이밍에서 논리값 "0"로 입하하는 전압 진폭(V1)에 대응하는 펄스폭 신호(TV1)를 생성한다.
출력 회로(807)는 이렇게 생성된 각 전압 진폭에 대응하는 펄스폭 신호(TV1, TV2, TV3, TV4)를 수신하고, 그 타이밍에 따라서 출력을 전위(V1, V2, V3, V4)를 가지는 각 전원으로 스위칭하는 기능을 구비하고 있으며, 펄스폭 신호에 의해 규정되는 펄스폭으로 4단계의 전압 진폭을 가지는 구동 파형을 출력할 수 있다.
그러나 특허 문헌 2에서 제안되어 있는 회로는 다채로운 구동 파형에 대응하기 위하여 대규모의 회로로 되어버린다. 예컨대, 상기 4계조의 AM 제어와 259계조의 PWM 제어를 조합시켜서 1024(10비트)계조의 표시를 행하는 회로의 경우, 4전위 각각의 출력 진폭에 대한 출력 개시와 출력 종료의 타이밍으로부터 펄스폭 신호를 발생시키기 위하여, 1출력당 디코딩 회로, 카운터, 비교기가 각 8개 필요하다. 예컨대 선순차 구동의 경우, 이들이 표시 장치의 횡방향의 화소 수분을 필요로 하기 때문에 대단히 회로 규모가 커져버리는 문제가 있다. 특히, 대화면, 고품질 표시 장치에 있어서는 화소수가 많기 때문에 이 문제가 현저하게 된다.
여기서, 배경 기술의 설명에 있어서 도 13에 나타낸 구동 파형은 AM 제어의 각 진폭의 출력 개시 위치가 진폭마다 정해져서 변화하지 않고, 게다가 파형에 있 어서의 AM의 최대 진폭보다 작은 진폭은 항상 그 진폭에 대하여 정해진 출력 종료 위치의 최대치까지 출력되므로, 휘도 계조에 따라서 펄스폭이 변조되는 것은 AM의 최대 진폭만인 것이 특징이다.
AM 제어의 각 진폭의 출력 개시 위치와 출력 종료 위치의 최대치는 변화되는 일이 없으므로, 이러한 구동 파형에 있어서 각 계조에 따른 개별 파형을 규정하기 위해서는, 출력해야 할 구동 파형에 있어서의 최대 진폭의 펄스폭을 나타내는 데이터를 출력마다의 변조 데이터로서 부여하면 충분하다. 이러한 새로운 지견에 의거하여 이하의 수단에 의해 회로 규모의 소형화를 실현하였다.
상기의 목적을 달성하기 위하여 본 발명에 의한 구동 회로는, 계조 정보에 따라서 표시 소자를 구동하기 위하여 복수단의 전압 진폭 변조와, 상기 복수단의 전압 진폭 변조의 전압 진폭마다 설정가능한 펄스폭 변조에 의해 제어된 구동 파형을 출력하는 구동 회로로서, 임의의 계조 정보를 변조할 때에, 출력해야 할 최대 전압 진폭에 대응하는 펄스폭을 나타내는 신호를 래치하고, 상기 최대 전압 진폭에 대해서는 펄스폭 제어를 함과 아울러, 상기 최대 전압 진폭보다 작은 전압 진폭에 대해서는 출력가능한 최대 펄스폭을 출력함으로써 구동 파형을 제어하는 출력 제어부를 구비하고 있다.
이 구동 회로에 있어서는 출력해야 할 전압 진폭의 최대치와, 최대 전압 진폭의 출력 종료 위치를 포함하는 변조 데이터에 의거하여 구동 파형을 발생시킨다. 최대 전압 진폭에 대해서는 변조 데이터에 의거하여 펄스폭 제어되고, 최대 진폭 이외의 펄스폭 신호는 최대 펄스폭이 자동적으로 출력되도록 제어한다. 그 결과, 소정의 계조를 나타낸 구동 파형이 형성되어 표시 소자를 구동할 수 있다.
또한, 계조 정보에 따라서 표시 소자를 구동하기 위하여 복수단의 전압 진폭 변조와, 상기 복수단의 전압 진폭 변조의 전압 진폭마다 설정가능한 펄스폭 변조에 의해 제어된 구동 파형을 출력하는 구동 회로로서, 임의의 계조 정보를 변조할 때에, 출력해야 할 최대 전압 진폭을 나타내는 데이터를 래치하는 전압값 데이터 래치부와, 상기 최대 전압 진폭에 대응하는 펄스폭을 나타내는 데이터를 래치하는 PWM 데이터 래치부와, 각 전압 진폭에 있어서 출력가능한 최대 펄스폭을 출력가능 범위 신호로서 생성하여 출력하는 출력가능 범위 신호 생성부와, 상기 전압값 데이터 래치부에 의해 래치된 데이터와 상기 PWM 데이터 래치부에 의해 래치된 데이터에 따라 상기 최대 전압 진폭에 있어서의 펄스폭의 출력을 행함과 아울러, 상기 출력가능 범위 신호에 의거하여 상기 최대 전압 진폭보다 작은 전압 진폭에 대해서는 출력가능한 최대 펄스폭에서의 출력을 행하는 1개 이상의 제어부를 구비하고 있다.
이 구동 회로에 있어서는 계조 정보로부터 전압값 데이터 래치부에 의해 최대 전압 진폭을 래치 하고, PWM 데이터 래치부에 의해 최대 전압 진폭에 따른 펄스폭을 래치한다. 또한, 출력가능 범위 신호 생성부에 의해, 최대 전압 진폭 이외의 전압 진폭을 적어도 포함하는 각 전압 진폭에 대해서는 출력가능한 최대 펄스폭에서의 출력을 가능하게 한다. 그리고, 제어부는 최대 전압 진폭과, 최대 전압 진폭에 따른 펄스폭에 의해 최대 전압 진폭에 있어서의 펄스폭의 출력을 행함과 아울 러, 최대 전압 진폭보다 작은 전압 진폭에 대해서는 최대 펄스폭에서의 출력을 행한다. 그 결과, 소정의 계조를 나타내는 구동 파형이 형성되어, 표시 소자를 구동할 수 있다.
이들의 구동 회로에 의하면, 최대 진폭의 펄스폭 신호만을 변조 데이터로부터 생성하면 소망하는 구동 파형을 형성하는 것이 가능해 진다. 따라서, 회로 규모를 축소시키는 것이 가능하다.
본 발명의 다른 목적, 특징, 및 우수한 점은 이하에 나타낸 기재에 의해 충분히 알게 될 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음 설명에 의해 명백해질 것이다.
[실시예 1]
도 1에 본 발명에 의한 구동 회로의 일실시예를 나타낸다. 본 실시예는 매트릭스상으로 배열된 발광 소자로 이루어지는 표시 장치를 구동하기 위한 구동 회로이며, 도 13에 나타낸 바와 같은 4계조의 AM과, 259계조의 PWM을 조합시킨 구동 파형에 의해 1화소당 1024계조의 제어를 행하는 것이다.
구동 회로는 출력가능 범위 데이터 메모리(125), 출력가능 범위 신호 생성 회로(출력가능 범위 신호 생성 수단)(120), 카운터(130) 및 주사 신호에 의해 선택된 행으로 늘어서는 복수의 발광 소자를 동시에 구동하기 위하여 설치된, 복수의 출력 제어 회로(출력 제어 수단)(101~10X) 및 출력 회로(111~11X)와, 출력 회로(111~11X)에 AM의 각 진폭에 대응하는 전위를 공급하는 전원 회로(140)로 구성되어 있다.
카운터(130)에는 클럭 신호(Clk)와 동기 신호(Rst)가 입력되어, 이들의 신호에 동기하여 카운트업하는 수치 데이터(Cx)를 생성한다. 또한, 동기 신호(Rst)는 주사 신호에 동기하는 신호이며, 카운터(130)의 값을 제로로 리셋팅하는 타이밍에 사용되고, 클럭 신호(Clk)는 카운트업의 주기를 공급하는 신호이다. 출력가능 범위 데이터 메모리(125)에는 AM의 각 진폭에 있어서의 출력가능한 최대 펄스폭에 대응하는 출력 개시 위치와 출력 종료 위치 데이터가 격납되어 있다. 출력가능 범위 신호 생성 회로(120)는 이 출력가능 범위 데이터 메모리(125)의 데이터 및 카운터(130)의 데이터(Cx)로부터 클럭에 동기하는 출력가능 범위 신호를 생성하여, 각 출력 제어 회로(101~10X)에 공급한다. 또한, 각 출력 제어 회로(101~10X), 및 각 출력 회로(111~11X)는 모두 동일한 구성의 회로이므로, 이하 도면 중의 각 구성에 번호를 첨부한 출력 제어 회로(101)와 출력 회로(111)를 대표로 설명한다.
출력 제어 회로(101)에는 표시해야 할 계조에 대응하는 변조 데이터(161)가 입력된다. 변조 데이터(161)는 출력해야 할 구동 신호 파형의 AM의 최대 진폭값 및 최대 진폭의 출력 종료 위치를 나타내는 데이터이다. 4계조(2비트)의 AM 및 259계조(9비트)의 PWM을 표현하기 위하여, 1화소분의 변조 데이터(161)는 11비트의 데이터로 구성되어 있다. 본 실시예에서는 상위 2비트에 최대 진폭값 데이터, 하위 9비트에 최대 진폭의 출력 종료 위치 데이터를 할당하였다. 변조 데이터(161)의 최대 진폭값 데이터인 상위 2비트는 전압값 데이터 래치(전압값 데이터 래치 수단)(152)에 격납되고, 출력 종료 위치 데이터인 하위 9비트는 PWM 데이터 래치(PWM 데이터 래치 수단)(151)에 격납된다. 비교기(153)는 PWM 데이터 래치(151)의 데이터와, 카 운터(130)의 데이터(Cx)를 비교하여, 최대 진폭의 출력 종료 타이밍 신호를 출력한다. PWM 회로(제어 수단)(154)는 출력가능 범위 신호 생성 회로(120)에서 생성된 출력가능 범위 신호, 비교기(153)의 출력인 최대 진폭의 출력 종료 타이밍 신호 및 전압값 데이터 래치(152)의 데이터로부터 AM의 진폭마다, 출력해야 할 펄스폭으로 변조된 펄스폭 신호를 생성한다.
출력 회로(111)는 PWM 회로(154)에서 생성된 AM의 진폭마다의 펄스폭 신호를 수신하고, AM 제어되고 PWM 제어된 구동 파형을 가지는 구동 신호(162)를 출력하는 회로이며, 전원 회로(140)로부터 공급되는 AM의 각 진폭에 대응하는 전위를 각 진폭에 대한 펄스폭 신호의 타이밍에 따라서 스위칭하여 출력하는 작용을 한다.
이어서, 실시예를 보다 상세하게 설명하기 위하여 도 1의 회로도에 있어서 블록으로 나타낸 각 기능 부분의 회로예를 나타낸다.
도 2는 본 발명의 출력가능 범위 신호 생성 회로(120)의 일예를 나타낸 것이다. 출력가능 범위 신호 생성 회로(120)는 2개의 비교기(302,303)와, 1개의 AND 게이트(304)로 이루어지는 범위 신호 생성부(301)가 4개 배치되어 구성되어 있다.
V1 START~V4 START, V1 END~V4 END는 AM의 각 진폭(V1~V4)에 있어서의 출력가능한 최대 펄스폭에 대응하는 출력 개시 위치 데이터와 출력 종료 위치 데이터를 나타내고 있으며, 도 1에서 설명한 출력가능 범위 데이터 메모리(125)로부터 판독되어, 출력가능 범위 신호(EN1~EN4)를 연산, 생성하기 위한 데이터로 된다. 또한, 본 실시예에 있어서는 V1 START~V4 START, 및 V1 END~V4 END에는 도 5의 표에 나타낸 바와 같은 값이 셋팅된다.
각각의 범위 신호 생성부(301)는 등가이며 같은 동작을 행하므로, V1 START와 V1 END가 입력되는 회로 블록을 대표로 해서 동작을 설명한다. 비교기(302)의 한쪽의 단자에는 카운터 데이터(Cx)가 입력되고, 또 한쪽의 단자에는 V1 START가 입력된다. 비교기(302)는 이들의 2개의 데이터를 비교하여, 카운터 데이터(Cx)가 V1 START보다 클 때 "1"을 출력하고, 그 역일 때에는 "0"을 출력한다. 비교기(303)의 한쪽의 단자에는 카운터 데이터(Cx)가 입력되고, 또 한쪽의 단자에는 V1 END가 입력된다. 비교기(303)는 이들의 2개의 데이터를 비교하여, 카운터 데이터(Cx)가 V1 END보다 작을 때 "1"을 출력하고, 그 역일 때에는 "0"을 출력한다. 2개의 비교기(302,303)의 출력 단자는 AND 게이트(304)의 입력 단자에 접속되고, 이 논리적(論理積)이 출력가능 범위 신호(EN1)로서 출력된다.
이러한 동작에 의해, 출력가능 범위 신호(EN1)는 카운터 데이터(Cx)가 V1 START 데이터보다 크고 V1 END 데이터보다 작은 기간 "1"로 되고, 그 이외의 기간은 "0"으로 된다. V1 START와 V1 END는 진폭(V1)의 최대 펄스폭에 대응하는 출력 개시 위치 데이터와 출력 종료 위치 데이터이므로, 본 회로 블록은 진폭(V1)을 출력가능한 기간을 출력가능 범위 신호(EN1)의 논리값 "1"로서 출력하는 기능을 가진다.
마찬가지로, 출력가능 범위 신호(EN2~EN4)는 진폭(V2~V4)을 출력가능한 기간을 논리값 "1"로서 출력한다. 도 6에 출력가능 범위 신호(EN1~EN4)의 신호 파형의 예를 나타냈다. 이러한 방법으로 생성된 출력가능 범위 신호는 도 1에 있어서 설명한 바와 같이, 동시에 구동하는 화소마다 설치된 각 출력 제어 회로(101~10X)의 PWM 회로에 공급된다.
도 3은 본 발명에 의한 출력 제어 회로(101)의 일예를 나타낸 것이다. 출력 제어 회로(101)는 PWM 데이터 래치(151), 전압값 데이터 래치(152), 비교기(153) 및 9개의 논리 게이트(401~409)로 구성된다.
EN1~EN4는 출력가능 범위 신호 생성 회로(120)에서 생성된 AM의 각 진폭에 대응하는 출력가능 범위 신호이다. 또한, Cx는 카운터(130)에서 생성된 카운트업하는 수치 데이터이다. 변조 데이터(161)는 최대 진폭값 데이터 2비트 및 출력 종료 위치 데이터 9비트로 이루어지는 11비트의 데이터이며, 동기 신호(Rst)에 동기하여 최대 진폭값 데이터인 상위 2비트는 전압값 데이터 래치(152)로 판독되고, 출력 종료 위치 데이터인 하위 9비트는 PWM 데이터 래치(151)로 판독된다.
비교기(153)는 PWM 데이터 래치(151)에 격납된 출력 종료 위치 데이터와 카운터 데이터(Cx)를 비교하여, 카운터 데이터(Cx)가 출력 종료 위치 데이터 이하일 때에 "1"을 출력하고, 그 역일 때에는 "0"을 출력한다. 따라서, 비교기(153)의 출력 신호는 카운터 데이터(Cx)가 출력 종료 위치 데이터를 초과할 때까지 "1"을 계속하여 출력하고, 초과한 시점에서 "0"으로 변화하는 바와 같은 신호로 되어, 최대 진폭의 펄스 출력 종료의 타이밍 신호로 된다.
전압값 데이터 래치(152)에 격납된 최대 진폭값 데이터는 2비트의 데이터 "00", "01", "10", "11"에서 4단계의 전압 중 하나를 지정한다. 즉, 출력해야 할 구동 신호(162)의 최대 진폭이 V1의 경우는 "00", V2의 경우는 "01", V3의 경우는 "10", V4의 경우는 "11"로 관련되어진다. 전압값 데이터 래치(152)에 격납된 데이 터는 AND 게이트(405) 및 OR 게이트(409)로 구성된 디코더부(410)에서 디코딩되어, 3개의 컨트롤 신호(CTL1~3)를 출력한다.
도 7에 전압값 데이터 래치(152)의 데이터 및 컨트롤 신호(CTL1~3)의 진리값표를 나타냈다. 컨트롤 신호(CTL1~3)는 AND 게이트(402~404) 및 OR 게이트(406~408)에 접속되어 각 게이트를 컨트롤 한다.
OR 게이트(406~408)는 입력 단자 중 1개의 단자를 "1"로 하면 나머지 단자의 상태에 따르지 않고 출력은 "1"로 고정되고, "0"으로 하면 출력은 나머지 단자의 입력에 따른 상태가 되므로, 이 1개의 단자를 컨트롤 단자로 생각하면, 컨트롤 단자의 입력이 "1"일 때 OFF, "0"일 때 ON으로 되는 게이트 회로이다라고 생각할 수 있다. 마찬가지로, AND 게이트(402~404)는 입력 단자 중 1개의 단자를 "0"으로 하면 나머지 단자의 상태에 따르지 않고 출력은 "0"으로 고정되고, "1"로 하면 출력은 나머지 단자의 입력에 따른 상태가 되므로, 이 1개의 단자를 컨트롤 단자로 생각하면, 컨트롤 단자의 입력이 "0"일 때 OFF, "1"일 때 ON으로 되는 게이트 회로이다라고 생각할 수 있다.
컨트롤 신호(CTL1)는 OR 게이트(406)와 AND 게이트(402)에 입력되어 있으므로, 컨트롤 신호(CTL1)가 "0"일 때 OR 게이트(406)는 ON, AND 게이트(402)는 OFF, "1"일 때 OR 게이트(406)는 OFF, AND 게이트(402)는 ON으로 된다. 컨트롤 신호(CTL2)는 OR 게이트(407)와 AND 게이트(403)에 입력되어 있으므로, 컨트롤 신호(CTL2)가 "0"일 때 OR 게이트(407)는 ON, AND 게이트(403)는 OFF, "1"일 때 OR 게이트(407)는 OFF, AND 게이트(403)는 ON으로 된다. 컨트롤 신호(CTL3)는 OR 게이 트(408)와 AND 게이트(404)에 입력되어 있으므로, 컨트롤 신호(CTL3)가 "0"일 때 OR 게이트(408)는 ON, AND 게이트(404)는 OFF, "1"일 때 OR 게이트(408)는 OFF, AND 게이트(404)는 ON으로 된다.
도 7의 진리값표로부터 알 수 있는 바와 같이, 최대 진폭이 V1일 때 컨트롤 신호(CTL1~3)는 모두 0이므로, AND 게이트(402~404)는 모두 OFF로 되고, AND 게이트(401)만 입력 신호를 전달할 수 있다. 이 때 OR 게이트(406)는 ON으로 되어 있으므로, 비교기(153)의 출력 신호는 그대로 AND 게이트(401)에 전달되고, 출력가능 범위 신호(EN1)와 논리적을 취한 결과가 펄스폭 신호(TV1)로 출력된다. 이 결과 펄스폭 신호(TV1)는 출력가능 범위 신호(EN1)가 "0"에서 "1"로 입상하는 타이밍에서 "1"로 되고, 비교기(153)의 출력 신호가 "1"에서 "0"으로 변화하는 타이밍, 즉 변조 데이터(161)의 출력 종료 위치 데이터로 결정되는 타이밍에서 "0"으로 입하하는 신호를 출력하는 것으로 된다. 기타 펄스폭 신호(TV2~TV3)는 "0" 그대로이다.
최대 진폭이 V2일 때에는, 컨트롤 신호(CTL1)가 "1"로 변화한다. 이 때 OR 게이트(406)는 OFF로 되기 때문에, 비교기(153)의 출력 신호는 AND 게이트(401)로는 전달되지 않게 되고, AND 게이트(401)로부터는 출력가능 범위 신호(EN1)가 그대로 펄스폭 신호(TV1)로서 출력되게 된다. 한편, AND 게이트(402)는 ON으로 되고, 펄스폭 신호(TV2)를 출력할 수 있게 된다. 이 때 컨트롤 신호(CTL2)는 "0" 그대로이기 때문에, OR 게이트(407)는 ON하고 있으며, 비교기(153)의 출력 신호는 그대로 AND 게이트(402)로 전달되고, 출력가능 범위 신호(EN2)와 논리적을 취한 결과가 펄스폭 신호(TV2)로서 출력된다. 따라서 펄스폭 신호(TV2)는 출력가능 범위 신 호(EN2)가 "0"에서 "1"로 입상하는 타이밍에서 "1"로 되고, 비교기(153)의 출력 신호가 "1"에서 "0"으로 변화하는 타이밍, 즉 변조 데이터(161)의 출력 종료 위치 데이터로 결정되는 타이밍에서 "0"으로 입하하는 신호로 된다. 펄스폭 신호(TV3,TV4)는 "0" 그대로이다.
최대 진폭이 V3일 때에는 최대 진폭이 V2일 때와 대비하여 컨트롤 신호(CTL2)가 "1"로 변화한다. 이 때 OR 게이트(407)는 OFF로 되기 때문에, 비교기(153)의 출력 신호는 AND 게이트(402)로는 전달되지 않게 되고, AND 게이트(402)로부터는 출력가능 범위 신호(EN2)가 그대로 펄스폭 신호(TV2)로서 출력되게 된다. AND 게이트(403)는 ON으로 되고, 펄스폭 신호(TV3)를 출력할 수 있게 된다. 이 때 컨트롤 신호(CTL3)는 "0" 그대로이기 때문에, OR 게이트(408)는 ON하고 있으며, 비교기(153)의 출력 신호는 그대로 AND 게이트(403)로 전달되고, 출력가능 범위 신호(EN3)와 논리적을 취한 결과가 펄스폭 신호(TV3)로서 출력된다. 따라서 펄스폭 신호(TV3)는 출력가능 범위 신호(EN3)가 "0"에서 "1"로 입상하는 타이밍에서 "1"로 되고, 비교기(153)의 출력 신호가 "1"에서 "0"으로 변화하는 타이밍, 즉 변조 데이터(161)의 출력 종료 위치 데이터로 결정되는 타이밍에서 "0"으로 입하하는 신호로 된다. 펄스폭 신호(TV4)는 "0" 그대로이다.
최대 진폭이 V4일 때에는 최대 진폭이 V3일 때와 대비하여 컨트롤 신호(CTL3)가 "1"로 변화한다. 이 때 OR 게이트(408)는 OFF로 되기 때문에, 비교기(153)의 출력 신호는 AND 게이트(403)로는 전달되지 않게 되고, AND 게이트(403)로부터는 출력가능 범위 신호(EN3)가 그대로 펄스폭 신호(TV3)로서 출력되게 된다. AND 게이트(404)는 ON으로 되고, 펄스폭 신호(TV4)를 출력할 수 있게 된다. 비교기(153)의 출력 신호는 AND 게이트(404)에 접속되어 있으므로, 출력가능 범위 신호(EN4)와 논리적을 취한 결과가 펄스폭 신호(TV4)로서 출력된다. 따라서 펄스폭 신호(TV4)는 출력가능 범위 신호(EN4)가 "0"에서 "1"로 입상하는 타이밍에서 "1"로 되고, 비교기(153)의 출력 신호가 "1"에서 "0"으로 변화하는 타이밍, 즉 변조 데이터(161)의 출력 종료 위치 데이터로 결정되는 타이밍에서 "0"으로 입하하는 신호로 된다.
이상과 같이, 출력 제어 회로(101)는 변조 데이터(161)의 최대 진폭값 데이터로 지정된 구동 파형의 최대 진폭에 대해서는 변조 데이터(161)의 출력 종료 위치 데이터에 의해 규정된 펄스폭의 신호를 생성하고, 최대 진폭보다 작은 진폭에 대해서는 출력가능 범위 신호를 그대로 펄스폭 신호로서 출력하도록 동작한다.
도 8에 출력 제어 회로(101)로부터 출력되는 펄스폭 신호(TV1~TV4)와, 이것으로부터 형성된 구동 파형(OUT)의 파형예를 나타냈다. 펄스폭 신호(TV1~TV4)의 입상은 도 6에 나타낸 출력가능 범위 신호(EN1~EN4)의 입상 타이밍에서 결정되어 있다. 또한, 펄스폭 신호(TV1~TV3)의 입하도 출력가능 범위 신호(EN1~EN3)의 입하 타이밍과 같다. 최대 진폭(V4)에 대응하는 펄스폭 신호(TV4)의 입하만, 변조 데이터(161)의 출력 종료 위치 데이터에 의해 결정되는 타이밍으로 되어 있다.
펄스폭 신호(TV1~TV4)는 출력 회로(111~11X)에 입력되고, 최종적으로 발광 소자를 구동하는 구동 파형(OUT)으로 형성된다. 출력 회로(111~11X)는 펄스폭 신호의 타이밍에 따라 각각의 진폭에 대응하는 전위를 출력함으로써, AM 제어되고, PWM 제어된 구동 파형을 생성하도록 동작한다.
도 4는 종래 공지의 출력 회로(111~11X)의 일예를 나타낸 것이다. V1~V4는 외부에 준비된 전원 회로(140)로부터 부여되는 전위이며, 구동 신호(162) 4계조의 AM의 각 전압 진폭에 대응하고 있다. 각 전위(V1~V4)는 트랜지스터 또는 페어 트랜지스터(pair transister)(Q1~Q4)를 통하여 출력 단자(OUTPUT)에 각각 접속되어 있으며, 접속된 트랜지스터가 ON일 때 출력 단자(OUTPUT)에 해당하는 전위가 출력된다. 또한 출력 단자(OUTPUT)는 트랜지스터(Q0)를 통하여 기준 전위(V0)에도 접속되어 있으며, 트랜지스터(Q0)가 ON일 때에는 기준 전위(V0)가 출력 단자(OUTPUT)에 출력된다. 트랜지스터(Q0~Q4)는 펄스폭 신호(TV1~TV4)로부터 8개의 NOT 게이트와 4개의 NAND 게이트(500~503)로 구성되는 논리 회로에서 연산 생성된 게이트 신호(GV0~GV4)에 의해 컨트롤 된다.
논리 회로는 펄스폭 신호(TV1~TV4) 중에서 "1"인 신호 중 가장 큰 진폭에 대응하는 펄스폭 신호를 선택하여, 해당하는 출력 전위에 연결된 트랜지스터만을 ON으로 하는 게이트 신호를 생성하도록 동작한다. 이하에 이 동작을 설명한다.
펄스폭 신호(TV4)는 NOT 게이트(504)에 입력되고, 반전되어서 게이트 신호(GV4)로 된다. 게이트 신호(GV3)를 출력하는 NAND 게이트(503)에는 펄스폭 신호(TV3)가 입력되고, 또 한쪽의 입력 단자에 펄스폭 신호(TV4)의 반전 신호가 입력되어 있다. 제어 게이트 신호(GV2)를 출력하는 NAND 게이트(502)에는 펄스폭 신호(TV2)가 입력되고, 다른 2개의 입력 단자에 각각 펄스폭 신호(TV4)의 반전 신호와, 펄스폭 신호(TV3)의 반전 신호가 입력되어 있다. 게이트 신호(GV1)를 출력하는 NAND 게이트(501)에는 펄스폭 신호(TV1)가 입력되고, 다른 3개의 입력 단자에 각각 펄스폭 신호(TV4)의 반전 신호와, 펄스폭 신호(TV3)의 반전 신호와, 펄스폭 신호(TV2)의 반전 신호가 입력되어 있다. 게이트 신호(GV0)를 출력하는 NAND 게이트(500)에는 4개의 입력 단자에 각각 펄스폭 신호(TV4~TV1)의 반전 신호가 입력되어 있다.
게이트 신호(GV4)는 펄스폭 신호(TV4)의 반전 신호이므로, 펄스폭 신호(TV4)가 "1"일 때 이 반전 신호 "0"이 게이트 신호(GV4)로 되고, 트랜지스터(Q4)가 ON으로 된다. 이 때, 펄스폭 신호(TV4)의 반전 신호 "0"가 4개의 NAND 게이트(500~503)의 입력 단자에도 입력되어 있기 때문에, 각 NAND 게이트(500~503)는 OFF로 되어 펄스폭 신호(TV1~TV3)에 따르지 않고 "1"을 출력하고 있다. 게이트 신호(GV0~GV3)는 이 반전 신호이므로 "0"으로 되어 있으며, 트랜지스터(Q0~Q3)는 OFF로 되어 있다. 이러한 동작에 의해, 펄스폭 신호(TV4)가 "1"일 때에는 트랜지스터(Q4)만이 ON으로 되고, 출력 단자(OUTPUT)에는 전위(V4)가 출력된다.
펄스폭 신호(TV4)가 "0"일 때 트랜지스터(Q4)는 OFF로 된다. 이 때 펄스폭 신호(TV3)가 "1"이면 게이트 신호(GV3)로는 "1"이 출력되고, Q3이 ON으로 된다. 한편, 3개의 NAND 게이트(500~502)의 입력 단자에는 펄스폭 신호(TV3)의 반전 신호 "0"이 입력되어 있기 때문에 이들의 NAND 게이트는 OFF로 되고, 펄스폭 신호(TV1~TV2)에 따르지 않고 게이트 신호(GV0~GV2)는 트랜지스터(Q0~Q3)가 OFF로 되는 신호 "0"으로 되어 있다. 이러한 동작에 의해, 펄스폭 신호(TV4)가 "0"이고, 펄스폭 신호(TV3)가 "1"일 때에는 트랜지스터(Q3)만 ON으로 되고, 출력 단자(OUTPUT) 에는 전위(V3)가 출력된다.
마찬가지의 동작에 의해, 펄스폭 신호(TV4)가 "0"이고, TV3이 "0"일 때, TV2가 "1"이면 출력 단자(OUTPUT)에는 전원 전위(V2)가 출력된다. 또한 펄스폭 신호(TV4)가 "0"이고, TV3가 "0"이며, TV2가 "0"일 때, TV1이 "1"이면 출력 단자(OUTPUT)에는 전원 전위(V1)가 출력된다. 펄스폭 신호(TV1~4) 모두가 "0"일 때에는 게이트 신호(GV0)만 "1"로 되고, 기준 전위(V0)가 출력된다.
이렇게, 출력 회로(111~11X)에 있어서는, 입력 신호인 4단계의 진폭에 대응하는 펄스폭 신호(TV1~TV4) 중에서, 그 시점에서 "1"인 신호 중 가장 큰 진폭에 대응하는 전위가 출력 단자(OUTPUT)에 출력된다. 이 결과, 도 8에 나타낸 바와 같이, 각 진폭에 대응하는 펄스폭 신호로부터 4단계로 AM 제어되고, 또한 PWM 제어된 구동 파형(OUT)이 형성되어서 구동 신호(162)로 된다.
이상과 같은 구성을 이용함으로써, 계단상의 입상과 입하의 파형을 가지는 AM 제어와 PWM 제어를 조합시킨 구동 파형을 효율적으로 생성할 수 있다. 출력가능 범위 신호 생성 회로(120)의 신호는 동시에 구동하는 화소 수분이 준비된 복수의 출력 제어 회로(101~10X)에 공통으로 부여될 수 있으므로, 출력가능 범위 신호 생성 회로(120)는 구동 회로 내에 1개 또는 수 개 있으면 좋고, 1출력당 필요한 회로는 11비트의 PWM 데이터 래치 1개와 2비트의 전압값 데이터 래치 1개와 비교기 1개와 AND 또는 OR 게이트 9개로 이루어지는 출력 제어 회로(101~10X)와, 게이트 회로와 트랜지스터에 의한 단순한 구성으로 이루어지는 출력 회로(111~11X)만이다. 이 때문에 회로 규모를 대단히 작게 억제하는 것이 가능해 지고, 집적 회로의 레이아 웃 면적이 축소되어 가격적으로도 유리하게 된다. 또한, 1출력당 필요한 데이터량은 9비트 + 2비트 = 11비트로 좋고, 고속 통신을 필요로 하지 않기 때문에, 용이하게 데이터의 품질을 확보할 수 있다.
또한 본 실시예에 있어서, AND 게이트 또는 OR 게이트에 의해 구성된 회로는 NAND 게이트나 NOR 게이트를 이용하여도 마찬가지의 기능을 실현할 수 있는 것은 명백하며, 본 발명은 예시된 회로에 한정되는 것은 아니다.
또한 본 실시예에 있어서는, 4계조의 AM과, 259계조의 PWM을 조합시킨 구동 파형에 의해 1화소당 1024계조의 제어를 행하는 방법을 실시예로서 나타냈지만, 본 발명의 효과는 AM 및 PWM의 계조수로 한정되는 것은 아니고, 계조수로 보편적인 것은 명백하다. 또한, 전압 진폭의 입상, 및 입하에 있어서의 계단상의 파형 형상도 이하에 나타낸 실시예에 한정되는 것은 아니고, 예컨대, 출력가능 범위 데이터 메모리(125)의 값을 변화시킴으로써, 임의인 형상이 실시가능하다.
[실시예 2]
도 9는 본 발명에 의한 구동 회로의 제 2 실시예를 나타낸 회로 블록도이다. 도 1에 나타낸 실시예와 동일한 번호를 붙인 구성 요소의 기능이나 구성은 실시예 1과 공통인 것을 여기에 기재하고, 상세한 설명은 생략한다. 동기 신호(Rst)는 도면의 간략화를 위해 생략하고 명시하고 있지 않지만, 도 1의 회로와 마찬가지로 필요한 회로에 공급되어 있다.
구동 회로는 출력가능 범위 데이터 메모리(125)와, 제 1 출력가능 범위 신호 생성 회로(출력가능 범위 신호 생성 수단)(120)와, 제 2 출력가능 범위 신호 생성 회로(출력가능 범위 신호 생성 수단)(121)와, 카운트업하는 U카운터(130)와, 카운트다운하는 D카운터(131)와, 주사 신호에 의해 선택된 행에 배치되는 복수의 발광 소자를 동시에 구동하기 위하여 설치된 복수의 출력 제어 회로(101~10X) 및 출력 회로(111~11X)와, 출력 회로(111~11X)에 AM의 각 진폭에 대응하는 전위를 공급하는 전원 회로(140)로 구성되어 있다.
출력 제어 회로(101~10X), 및 출력 회로(111~11X)는 도 1에서 설명한 실시예 1의 구동 회로와 동일한 구성의 회로이다. 실시예 1과 다른 것은 카운트업과 카운트다운하는 2개의 카운터(130,131)가 구비되어진 것과, 제 2 출력가능 범위 신호 생성 회로(121)가 구비되어진 것이다. 또한, 제 2 출력가능 범위 신호 생성 회로(121)는 제 1 출력가능 범위 신호 생성 회로(120)와 동일한 구성의 회로이며，동시에 실시예 1에서 설명한 회로예와 같은 것이다. 또한, 출력가능 범위 데이터 메모리(125)의 데이터는 양출력가능 범위 신호 생성 회로(120,121)에 공통의 데이터가 공급된다.
카운트업하는 U카운터(130)의 데이터(Cx)는 제 1 출력가능 범위 신호 생성 회로(120)와, 복수의 출력 제어 회로(101~10X)의 1개 걸러 홀수번째의 출력 제어 회로 내의 비교기(153)에 공급되어 있다. 카운트다운하는 D카운터(131)의 데이터(Cy)는 제 2 출력가능 범위 신호 생성 회로(121)와, 복수의 출력 제어 회로(101~10X)의 1개 걸러 짝수번째의 출력 제어 회로 내의 비교기(153)에 공급되어 있다. 제 1 출력가능 범위 신호 생성 회로(120)의 출력 신호는 복수의 출력 제어 회로(101~10X)의 1개 걸러 홀수번째의 출력 제어 회로 내의 PWM 회로(154)에 공급 되어 있다. 제 2 출력가능 범위 신호 생성 회로(121)의 출력 신호는 복수의 출력 제어 회로(101~10X)의 1개 걸러 짝수번째의 출력 제어 회로 내의 PWM 회로(154)에 공급되어 있다.
이러한 구성에 있어서, 홀수번째의 출력 제어 회로와 출력 회로로부터 출력되는 구동 신호(162)는 실시예 1과 동일하다. 즉, 도 13에 나타낸 구동 파형과 같이 계조가 커짐과 아울러, 구동 파형 블록이 시간축의 작은측으로부터 순서대로 배치되어 파형을 형성하는 바와 같은 구동 파형을 출력한다. 한편, 짝수번째의 출력 제어 회로와 출력 회로로부터 출력되는 구동 신호(163)는 카운트다운하는 D카운터(131)의 데이터(Cy)를 시작으로 제 2 출력가능 범위 신호 생성 회로(121)에서 생성된 출력가능 범위 신호와, 동 카운트다운하는 D카운터(131)의 데이터(Cy)와 최대 진폭의 출력 종료 위치 데이터를 비교기(153)로 비교함으로써 생성되는 최대 진폭의 출력 종료 타이밍 신호로 형성된다. 그 결과, 짝수번째의 회로가 출력되는 구동 파형은 계조가 커짐과 아울러, 구동 파형 블록이 시간축의 큰측으로부터 순서대로 배치되어 파형을 형성하는 바와 같은 구동 파형으로 된다. 이 때의 구동 파형을 도 10에 나타냈다.
동시에 구동되는 발광 소자의 구동 신호 1개 걸러 시간축의 작은측으로부터 입상하는 구동 파형과, 시간축의 큰측으로부터 입상하는 구동 파형이 교대로 생성되기 때문에, 전체적으로 보았을 경우 시간축상에서의 구동 전위가 평균화된다. 이러한 구동 파형을 이용하면, 구동 전류의 변화도 작아져, 구동 신호의 전위를 공급하고 있는 전원 회로(140)에 대한 부하가 안정되기 때문에, 보다 고정밀도의 구동 파형을 공급하기 위해 바람직하다.
본 발명을 이용함으로써, 상술한 바와 같은 바람직한 구동 파형을 생성하는 구동 회로를 약간의 부가 회로에 의해 실현하는 것이 가능해 진다.
이상과 같이 본 발명에 의한 구동 회로는, 계조 정보에 따라서 표시 소자를 구동하기 위하여 복수단의 전압 진폭 변조와, 상기 복수단의 전압 진폭 변조의 전압 진폭마다에 설정가능한 펄스폭 변조에 의해 제어된 구동 파형을 출력하는 구동 회로로서, 임의의 계조 정보를 변조할 때에 출력해야 할 최대 전압 진폭에 대응하는 펄스폭을 나타내는 신호를 래치하고, 상기 최대 전압 진폭에 대해서는 펄스폭 제어를 함과 아울러, 상기 최대 전압 진폭보다 작은 전압 진폭에 대해서는 출력가능한 최대 펄스폭을 출력함으로써 구동 파형을 제어하는 출력 제어부를 구비하고 있다.
이 구동 회로에 있어서는, 출력해야 할 전압 진폭의 최대치와, 최대 전압 진폭의 출력 종료 위치를 포함하는 변조 데이터에 의거하여 구동 파형을 발생시킨다. 최대 전압 진폭에 대해서는 변조 데이터에 의거하여 펄스폭 제어되고, 최대 진폭 이외의 펄스폭 신호는 최대 펄스폭이 자동적으로 출력되도록 제어된다. 그 결과, 소정의 계조를 나타내는 구동 파형이 형성되어 표시 소자를 구동할 수 있다.
또한, 계조 정보에 따라서 표시 소자를 구동하기 위하여, 복수단의 전압 진폭 변조와, 상기 복수단의 전압 진폭 변조의 전압 진폭마다 설정가능한 펄스폭 변조에 의해 제어된 구동 파형을 출력하는 구동 회로로서, 임의의 계조 정보를 변조할 때에 출력해야 할 최대 전압 진폭을 나타내는 데이터를 래치하는 전압값 데이터 래치부와, 상기 최대 전압 진폭에 대응하는 펄스폭을 나타내는 데이터를 래치하는 PWM 데이터 래치부와, 각 전압 진폭에 있어서 출력가능한 최대 펄스폭을 출력가능 범위 신호로서 생성하여 출력하는 출력가능 범위 신호 생성부와, 상기 전압값 데이터 래치부에 의해 래치된 데이터와 상기 PWM 데이터 래치부에 의해 래치된 데이터에 따라서 상기 최대 전압 진폭에 있어서의 펄스폭의 출력을 행함과 아울러, 상기 출력가능 범위 신호에 의거하여 상기 최대 전압 진폭보다 작은 전압 진폭에 대해서는 출력가능한 최대 펄스폭에서의 출력을 행하는 1개 이상의 제어부를 구비하고 있다.
이 구동 회로에 있어서는 계조 정보로부터 전압값 데이터 래치부에 의해 최대 전압 진폭을 래치하고, PWM 데이터 래치부에 의해 최대 전압 진폭에 따른 펄스폭을 래치한다. 또한, 출력가능 범위 신호 생성부에 의해 최대 전압 진폭 이외의 전압 진폭을 적어도 포함하는 각 전압 진폭에 대해서는 출력가능한 최대 펄스폭에서의 출력을 가능하게 한다. 그리고, 제어부는 최대 전압 진폭과, 최대 전압 진폭에 따른 펄스폭에 의해 최대 전압 진폭에 있어서의 펄스폭의 출력을 행함과 아울러, 최대 전압 진폭보다 작은 전압 진폭에 대해서는 최대 펄스폭에서의 출력을 행한다. 그 결과, 소정의 계조를 나타낸 구동 파형이 형성되어 표시 소자를 구동할 수 있다.
이들의 구동 회로에 의하면, 최대 진폭의 펄스폭 신호만을 변조 데이터로부터 생성하면 소망하는 구동 파형을 형성하는 것이 가능해 진다. 따라서, 회로 규모를 축소하는 것이 가능하다.
또한, 출력가능 범위 신호 생성부는 출력가능 범위 신호를 생성한다. 출력가능 범위 신호는 주사선상의 복수의 화소에 구동 신호를 생성하는 복수의 출력 제어 회로에 공통으로 부여할 수 있으므로, 이 회로는 구동 회로 내에 1개 또는 수 개 있으면 좋고 회로 규모의 축소를 실현할 수 있다.
또한, 복수단의 전압 진폭 각각에 있어서 출력가능한 최대 펄스폭에 대응한 출력 개시 위치와 출력 종료 위치의 데이터를 기억한 출력가능 범위 데이터 메모리를 구비하고 있다. 출력가능 범위 신호 생성부는 출력가능 범위 데이터 메모리의 출력 개시 위치 데이터 및 출력 종료 위치 데이터를 카운터의 값과 비교함으로써, 출력가능 범위 신호를 생성할 수 있다. 출력가능한 최대 펄스폭에 대응한 출력 개시 위치와 출력 종료 위치는 변화하지 않는 정수값이며, 이것이 복수단의 전압 진폭의 단이 수 분(數分) 있으면 좋으므로 필요한 메모리 규모도 작고, 상기 출력가능 범위 신호 생성부와 마찬가지로 이 메모리는 구동 회로 내에 1개 또는 수 개 있으면 좋다.
발명의 상세한 설명에 있어서 이루어진 구체적인 실시형태 또는 실시예는 어디까지나 본 발명의 기술내용을 명확히 하는 것으로서, 그러한 구체예에만 한정하여 협의(狹義)로 해석되어야 할 것은 아니고, 본 발명의 정신과 다음에 기재된 특허 청구 사항의 범위 내에서 여러가지로 변경하여 실시할 수 있는 것이다.
이상과 같이 본 발명의 구동 회로에 의하면, 최대 진폭 이외의 진폭에 대해서는 출력가능한 최대의 펄스폭이 자동적으로 출력되므로, 구동 파형의 출력 제어 부는 최대 진폭의 펄스폭만을 생성하는 기능을 구비하면 좋고, 간략한 회로로 구성하는 것이 가능해져 회로 규모를 작게 억제할 수 있다.
또한, 1출력당 필요한 변조 데이터는 최대 진폭의 펄스폭을 부여하는 데이터만이므로, 변조 데이터의 데이터량이 작고, 고속 통신을 필요로 하지 않기 때문에, 데이터의 품질을 확보하는 것이 용이하다.

Claims (6)

  1. 계조 정보에 따라서 표시 소자를 구동하기 위하여, 복수단의 전압 진폭 변조와, 상기 복수단의 전압 진폭 변조의 전압 진폭마다 설정가능한 펄스폭 변조에 의해 제어된 구동 파형을 출력하는 구동 회로로서,
    임의의 계조 정보를 변조할 때에 출력해야 할 최대 전압 진폭에 대응하는 펄스폭을 나타내는 신호를 래치하고, 상기 최대 전압 진폭에 대해서는 펄스폭 제어를 함과 아울러, 상기 최대 전압 진폭보다 작은 전압 진폭에 대해서는 출력가능한 최대 펄스폭을 출력함으로써 구동 파형을 제어하는 출력 제어 수단을 구비한 것을 특징으로 하는 구동 회로.
  2. 계조 정보에 따라서 표시 소자를 구동하기 위하여, 복수단의 전압 진폭 변조와, 상기 복수단의 전압 진폭 변조의 전압 진폭마다 설정가능한 펄스폭 변조에 의해 제어된 구동 파형을 출력하는 구동 회로로서,
    임의의 계조 정보를 변조할 때에,
    출력해야 할 최대 전압 진폭을 나타내는 데이터를 래치하는 전압값 데이터 래치 수단과,
    상기 최대 전압 진폭에 대응하는 펄스폭을 나타내는 데이터를 래치하는 PWM 데이터 래치 수단과,
    각 전압 진폭에 있어서 출력가능한 최대 펄스폭을 출력가능 범위 신호로서 생성하여 출력하는 출력가능 범위 신호 생성 수단과,
    상기 전압값 데이터 래치 수단에 의해 래치된 데이터와 상기 PWM 데이터 래치 수단에 의해 래치된 데이터에 따라서 상기 최대 전압 진폭에 있어서의 펄스폭의 출력을 행함과 아울러, 상기 출력가능 범위 신호에 의거하여 상기 최대 전압 진폭보다 작은 전압 진폭에 대해서는 출력가능한 최대 펄스폭에서의 출력을 행하는 1개 이상의 제어 수단을 구비한 것을 특징으로 하는 구동 회로.
  3. 제 2 항에 있어서,
    상기 구동 파형은 계조 정보가 나타내는 계조수에 따라서, V1로부터 Vn(단, n은 1 이상의 정수)으로 순차 증가하는 n단계의 전위로 전압 진폭 변조되고, 또한 상기 n단계의 전압 진폭마다 단위 펄스폭(ΔT)으로부터 최대 펄스폭(ΔT) × m(단, m은 1 이상의 정수)의 범위에서 m단계로 펄스폭 변조된 구동 파형이며,
    계조수에 따른 파형을 종방향이 위로 증가하는 전압축, 횡방향이 오른쪽으로 증가하는 시간축으로 한 평면에 있어서, 종방향을 전압 진폭의 1계조 단위인 ΔVk = Vk - V(k - 1)(단, k은 1 ≤ k ≤ n이 되는 정수이며, V0은 휘도 제로에 대응하는 기준 전위로 한다)마다 제 1 행으로부터 제 n 행까지 n개의 행으로 구획되고, 횡방향을 펄스폭의 1계조 단위인 상기 단위 펄스폭(ΔT)마다 제 1 열로부터 제 m 열까지 m개의 열로 구획하여 형성된 매트릭스상에, ΔVk × ΔT의 크기를 가지는 계조 블록을 계조 수 개 배치하였을 때의 외곽 형상으로 표현했을 때,
    상기 계조 수 개의 계조 블록이 상기 매트릭스의 최하행으로부터 순서대로 각 행마다 정해진 배치가능한 범위로 열의 단부로부터 간극을 비우지 않고 배치해가고, 아래의 행의 배치가능한 범위가 모두 충족된 후에 위의 행으로 배치된다라고 하는 규칙에 따라 형성되는 구동 파형으로서,
    상기 전압값 데이터 래치 수단은 임의 계조 정보에 대응하는 구동 파형에 있어서 최후에 배치되는 계조 블록의 행을 나타내는 데이터를 래치하고, 상기 PWM 데이터 래치 수단은 상기 최후에 배치되는 계조 블록의 열을 나타내는 데이터를 래치하는 것을 특징으로 하는 구동 회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 출력가능 범위 신호 생성 수단은 상기 출력가능 범위 신호를 표시 소자의 주사선상의 복수의 화소에 출력하는 구동 파형을 생성하는 복수의 제어 수단에 공통으로 부여하고 있는 것을 특징으로 하는 구동 회로.
  5. 제 4 항에 있어서,
    상기 출력가능 범위 신호는 출력가능 범위 데이터 메모리에 기억된 출력 개시 위치 데이터와, 출력 종료 위치 데이터와, 카운트업 또는 카운트다운하는 2비트 이상의 디지털 신호에 의거하여 생성되는 것을 특징으로 하는 구동 회로.
  6. 제 4 항에 있어서,
    상기 출력가능 범위 신호 생성 수단은 상기 출력가능 범위 신호로서 출력가 능 범위 데이터 메모리에 기억된 출력 개시 위치 데이터와, 출력 종료 위치 데이터와, 카운트업하는 2비트 이상의 디지털 신호에 의거하여 생성되는 제 1 출력가능 범위 신호와, 상기 출력 개시 위치 데이터와, 상기 출력 종료 위치 데이터와, 카운트다운하는 2비트 이상의 디지털 신호에 의거하여 생성되는 제 2 출력가능 범위 신호를 동시에 생성하는 것을 특징으로 하는 구동 회로.
KR1020060054715A 2005-06-24 2006-06-19 구동 회로 KR100809948B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005185470A JP4494298B2 (ja) 2005-06-24 2005-06-24 駆動回路
JPJP-P-2005-00185470 2005-06-24

Publications (2)

Publication Number Publication Date
KR20060135507A true KR20060135507A (ko) 2006-12-29
KR100809948B1 KR100809948B1 (ko) 2008-03-06

Family

ID=37566782

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060054715A KR100809948B1 (ko) 2005-06-24 2006-06-19 구동 회로

Country Status (5)

Country Link
US (1) US8077189B2 (ko)
JP (1) JP4494298B2 (ko)
KR (1) KR100809948B1 (ko)
CN (1) CN100466037C (ko)
TW (1) TWI347574B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101534191B1 (ko) 2008-10-15 2015-07-06 삼성전자주식회사 디스플레이 장치 및 그 구동 방법
US20100277461A1 (en) * 2009-05-04 2010-11-04 Raman Research Institute Systems and methods to drive an lcd
KR101329966B1 (ko) * 2009-09-22 2013-11-20 엘지디스플레이 주식회사 유기 발광 다이오드 표시 장치의 휘도 제어 장치 및 방법
JP5592825B2 (ja) 2011-03-29 2014-09-17 ルネサスエレクトロニクス株式会社 表示装置用データ伝送システム、表示装置用データ伝送方法及び表示装置
CN104751815B (zh) * 2015-02-11 2016-06-08 深圳市华星光电技术有限公司 液晶面板像素的驱动控制方法及液晶显示面板
CN105913809B (zh) * 2016-05-30 2018-08-28 武汉精测电子集团股份有限公司 一种调整液晶模组背光亮度的装置及方法
CN107424572A (zh) * 2017-06-12 2017-12-01 青岛海信电器股份有限公司 一种显示驱动方法、装置及显示器
CN110556072A (zh) 2018-05-31 2019-12-10 三星电子株式会社 显示面板以及显示面板的驱动方法
KR102538488B1 (ko) * 2018-10-04 2023-06-01 삼성전자주식회사 디스플레이 패널 및 디스플레이 패널의 구동 방법
KR102538484B1 (ko) * 2018-10-04 2023-06-01 삼성전자주식회사 디스플레이 패널 및 디스플레이 패널의 구동 방법
CN113614625B (zh) * 2020-03-05 2022-09-13 京东方科技集团股份有限公司 发光基板及其驱动方法、发光模组、显示装置
TW202145191A (zh) 2020-05-20 2021-12-01 曾世憲 使用脈衝寬度調變產生器之畫素電路和顯示裝置
JP2023536983A (ja) * 2020-08-05 2023-08-30 ホアウェイ・テクノロジーズ・カンパニー・リミテッド 表示装置のデジタルアナログ乗算駆動方法
CN112669762A (zh) * 2020-12-23 2021-04-16 Tcl华星光电技术有限公司 驱动芯片、显示面板及其驱动方法
CN112863427B (zh) 2021-01-13 2022-05-13 厦门天马微电子有限公司 发光面板的亮度调节方法、发光面板及显示装置
CN113178162B (zh) * 2021-04-12 2023-10-13 Tcl华星光电技术有限公司 显示面板的驱动方法及装置
WO2022236676A1 (en) * 2021-05-11 2022-11-17 Tseng Shih Hsien Pixel circuit and display device using pulse-width generators

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1115430A (ja) 1997-06-19 1999-01-22 Yamaha Corp 電界放出型ディスプレイ装置
JP3353731B2 (ja) 1999-02-16 2002-12-03 日本電気株式会社 有機エレクトロルミネッセンス素子駆動装置
JP2002156938A (ja) 2000-11-21 2002-05-31 Canon Inc 画像表示装置およびその駆動方法
JP2002311885A (ja) * 2001-04-13 2002-10-25 Canon Inc 画像表示装置の駆動回路、画像表示装置、画像表示装置の駆動方法
JP3681121B2 (ja) 2001-06-15 2005-08-10 キヤノン株式会社 駆動回路及び表示装置
US6882329B2 (en) 2001-09-28 2005-04-19 Canon Kabushiki Kaisha Drive signal generator and image display apparatus
JP2003108058A (ja) * 2001-09-28 2003-04-11 Canon Inc 駆動信号発生回路及び画像表示装置
JP3851800B2 (ja) * 2001-10-04 2006-11-29 株式会社東芝 電子ビーム発生装置
JP3697412B2 (ja) * 2001-12-27 2005-09-21 株式会社東芝 電子ビーム発生装置
JP3715967B2 (ja) * 2002-06-26 2005-11-16 キヤノン株式会社 駆動装置及び駆動回路及び画像表示装置
JP3796510B2 (ja) * 2002-06-26 2006-07-12 キヤノン株式会社 駆動装置及び駆動回路及び画像表示装置
EP1554714B1 (en) 2002-10-16 2006-03-29 Koninklijke Philips Electronics N.V. A display apparatus with a display device and method of driving the display device
JP2006512624A (ja) * 2002-12-30 2006-04-13 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 光ディスプレイ駆動方法
JP4136670B2 (ja) 2003-01-09 2008-08-20 キヤノン株式会社 マトリクスパネルの駆動制御装置及び駆動制御方法
JP4012118B2 (ja) * 2003-05-19 2007-11-21 キヤノン株式会社 画像表示装置
KR100600868B1 (ko) * 2003-11-29 2006-07-14 삼성에스디아이 주식회사 액정표시장치의 구동방법

Also Published As

Publication number Publication date
TW200713169A (en) 2007-04-01
TWI347574B (en) 2011-08-21
KR100809948B1 (ko) 2008-03-06
CN1885377A (zh) 2006-12-27
US8077189B2 (en) 2011-12-13
CN100466037C (zh) 2009-03-04
JP2007003931A (ja) 2007-01-11
JP4494298B2 (ja) 2010-06-30
US20060290718A1 (en) 2006-12-28

Similar Documents

Publication Publication Date Title
KR100809948B1 (ko) 구동 회로
KR100778487B1 (ko) 변조 회로 및 이것을 사용한 화상 표시 장치와 변조 방법
US9905159B2 (en) Digital driving of active matrix displays
US6882329B2 (en) Drive signal generator and image display apparatus
KR100594679B1 (ko) 화상표시장치
CN106548739B (zh) 显示驱动装置、显示设备和显示驱动方法
KR102006672B1 (ko) 디스플레이 장치 및 디스플레이 장치에 사용되는 인에이블 신호 생성방법
CN112542135A (zh) 一种led显示屏灰度显示驱动模块及方法
KR20060127356A (ko) Ｐｍｏｌｅｄ의 구동방법 및 구동회로
CN112652268A (zh) 一种led显示屏灰度显示驱动模块及方法
KR20220039794A (ko) 디스플레이 패널의 구동 장치, 구동 방법 및 디스플레이 장치
US8253667B2 (en) Display control device and method of controlling same
JP2005283702A (ja) 表示パネル、表示装置、半導体集積回路及び電子機器
CN108717843B (zh) 显示装置及其栅极驱动器
CN109686317B (zh) 显示设备及其操作方法
EP3340218B1 (en) Display apparatus
JP2004341263A (ja) 自発光素子表示方法および装置
JP5078690B2 (ja) 画像表示装置の階調制御方法
KR100632810B1 (ko) 펄스폭변조방식 유기발광다이오드의 시분할 구동방법 및장치
KR102147506B1 (ko) 감마 전압 공급 장치 및 이를 이용한 표시 장치
US7471050B2 (en) Organic EL drive circuit and organic EL display device
JP6540720B2 (ja) 表示装置
JP2000172217A (ja) マトリクス型表示装置
KR100632811B1 (ko) 펄스진폭변조방식 유기발광다이오드의 시분할 구동방법 및장치
CN111179823A (zh) 显示设备

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20130201

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140204

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee