JP2003108058A - 駆動信号発生回路及び画像表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 階段状に立ち上がりかつ立ち下がる駆動信号
波形を、より簡易かつ低コストな回路構成で実現する。 【解決手段】 入力階調データに対応する波高値がＶｍ
（２≦ｍ≦ｎ）である場合、立ち上がり時には、２≦ｋ
≦ｍの各Ｖｋ出力をＶ(ｋ−１)出力より前記パルス幅変
調の単位時間である１スロット後に出力されて、波高値
がＶ０（基準電位）からＶｍまで順次階段状に増加し、
立ち下がり時には、１≦ｋ≦ｍ−１の各Ｖ(ｋ−１)出力
をＶｋ出力より１もしくは２スロット後に出力されて、
波高値がＶｍからＶ０まで階段状に減少する階段状の波
形を有する駆動信号で負荷を階調制御する駆動信号発生
回路として、ディレイ回路を用いて１スロットずつ遅延
させた信号を発生させ、該ディレイ信号を輝度データに
応じて選択することによって波形を決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子や電子
放出素子を含む発光素子などの負荷を階調データに応じ
て駆動するための駆動信号発生回路及び画像表示装置に
関する。特に、インダクタンス成分及びキャパシタンス
成分を有する配線に接続された発光素子などの負荷を複
数同時に駆動する際に好適な駆動信号発生回路及び画像
表示装置に関する。

【０００２】

【従来の技術】従来、電子放出素子やＬＥＤや有機ＥＬ
などの発光素子を複数個マトリクス配線した画像表示パ
ネルを備える画像表示装置が知られている。このような
発光素子を用いた画像表示装置は、自発光型であるため
にバックライトを必要としない点や、視野角が広い点で
優れている。

【０００３】また、マトリクス配線された発光素子の駆
動方法としては、パルス幅変調（ＰＷＭ）や振幅変調
（ＰＡＭ）やパルス幅変調と振幅変調を組み合わせたも
のが知られており、その変調を行うための回路構成も種
々提案されている。

【０００４】

【発明が解決しようとする課題】ところで、従来のパル
ス幅変調や振幅変調では階調表示数が大きくなると最小
単位のＬＳＢのパルス幅においては高速動作が、振幅値
においては高出力精度が必要となってきた。そこで、上
述のパルス幅変調と振幅変調を組み合わせた駆動法が用
いられるようになってきた。しかしながら、素子が接続
されるマトリクス配線は、インダクタンス成分やキャパ
シタンス成分を含んでおり、このインダクタンス成分や
キャパシタンス成分を含んだ配線に接続された素子をパ
ルス幅変調や振幅変調やパルス幅変調と振幅変調を組み
合わせた矩形波で階調制御する方法では、矩形波の立ち
上がり時と立ち下がり時にリンギングが生じ、意図して
いた波形と異なる場合があった。本発明は、駆動信号の
立ち上がりもしくは立ち下がりもしくは立ち上がりと立
ち下がりの両方の形状を制御するのに好適な駆動信号発
生回路を実現すること、及びその技術を用いて好適な画
像表示を実現できる画像表示装置を実現することを課題
とする。

【０００５】

【課題を解決するための手段】以上の問題を解決し、高
階調化に対応しさらに駆動時のリンギングの影響を低減
するために、本発明者らは多段電源とパルス幅変調を併
用して、図２のような階段状に立ち上がり階段状に立ち
下がる波形で素子を駆動する方法を案出した。ここで
は、その一例を４段の電位源を用いた場合について説明
する。

【０００６】図２において、Ｖ１からＶ４は、Ｖ１＜Ｖ
２＜Ｖ３＜Ｖ４で、図中の１スロットの時間Δｔと電位
差Ｖ４−Ｖ３、Ｖ３−Ｖ２、Ｖ２−Ｖ１またはＶ１−Ｖ
０（Ｖ０は基準電位）とからなる１ブロックは１ＬＳＢ
相当の階調を出力する波形である。先ず１階調目はＶ１
レベルの１ブロックが出力され、２階調目、３階調目に
は順次Ｖ１レベルのブロックが追加される。次の４階調
目は１階調目のブロックに１スロット遅れてＶ２レベル
のブロックが積まれる。５階調目はＶ１レベルのブロッ
クが追加され、６階調目にはＶ２レベルのブロックが積
まれる。以上を繰り返し、Ｖ１レベルからＶ２、Ｖ３、
Ｖ４へブロックを積んでいき、その後もどって、さらに
Ｖ１からＶ２、Ｖ３、Ｖ４へとブロックを積むことを繰
り返す。この駆動では、ブロックの横方向（時間軸方
向）のビット数を８ビットとると、縦方向（電圧方向）
のビット数が２ビットあるので、全体としてほぼ１０ビ
ットを表現することができる。また立ち上がり時には、
Ｖ１からＶ２、Ｖ２からＶ３、Ｖ３からＶ４、立ち下が
り時には、Ｖ４からＶ３、Ｖ３からＶ２、Ｖ２からＶ１
へと段階を追って変化させることにより、リンギングを
生じさせる電流変化（＝ｄＶ／ｄｔ）を小さくしている
ために、リンギングの影響を低減することができる。

【０００７】本発明よると、例えば上記のような立ち上
がりもしくは立ち下がり形状を階段状にした波形を有す
る駆動信号を簡易な構成で発生することができる駆動回
路を実現できる。

【０００８】本発明にかかわる駆動信号発生回路の一つ
は以下のように構成される。すなわち、Ｖ１からＶｎ
（ｎは２以上の整数）の多段電位源（Ｖ(ｎ−１)＜Ｖ
ｎ）を用いた波高値変調とパルス幅変調を併用し、入力
階調データに対応する波高値がＶｍ（２≦ｍ≦ｎ；ｍは
整数）である場合、立ち上がり時には、２≦ｋ≦ｍ（ｋ
は整数）の各Ｖｋ出力がＶ(ｋ−１)出力より前記パルス
幅変調の単位時間である１スロット後に出力されて、波
高値がオフレベルからＶｍまで順次階段状に増加し、立
ち下がり時には、１≦ｋ≦ｍ−１の各Ｖ(ｋ−１)出力が
Ｖｋ出力より１もしくは２スロット後に出力されて、波
高値がＶｍからオフレベルまで階段状に減少する階段状
の波形を有する駆動信号で負荷を階調制御する駆動信号
発生回路であって、Ｖ１出力のスタートを同期させるパ
ルスを発生させるスタートパルス出力回路と、Ｖｍ出力
のエンドを同期させるパルスを発生させるエンドパルス
出力回路と、前記Ｖ１出力のスタートを同期させるパル
スを１スロットずつ順次遅延した複数個のディレイ出力
を発生する第１のディレイ回路と、前記Ｖｍ出力のエン
ドを同期させるパルスを１スロットずつ順次遅延した複
数個のディレイ出力を発生する第２のディレイ回路と、
前記Ｖ１出力のスタートを同期させるパルス及び前記Ｖ
ｍ出力のエンドを同期させるパルス及び前記各ディレイ
出力から１≦ｋ≦ｎの各Ｖｋ出力のパルス幅を設定する
制御信号を作成する回路と、前記制御信号により１≦ｋ
≦ｎの各Ｖｋ出力のパルス幅信号を発生するパルス幅発
生回路とを有することを特徴とする駆動信号発生回路、
である。

【０００９】この回路によると、階段状の波形を有する
駆動信号を簡略な構成で生成することができる。ここ
で、オフレベルとは、負荷が該レベルの入力を受けても
実質的に駆動されないレベル（該レベルがパルス幅変調
のための最短のパルス幅与えられても負荷が１階調分は
駆動されないレベル）のいずれかであればよく、各波高
値Ｖ１からＶｎはそれらによって負荷がそれぞれ異なる
状態で実質的に駆動されるレベルを選択すればよい。最
低波高値Ｖ１についても、該最低波高値がパルス幅変調
のための最短のパルス幅を与えられた場合に、負荷が実
質的に駆動される（階調データの一つに対応する駆動状
態となる）レベルに設定される。なお、負荷は電圧が印
加されて駆動されるが、前記駆動信号の波形の信号レベ
ル（波高値）を電位で規定する場合は、負荷にかかる電
圧は、負荷に印加される基礎電位（例えば後述するよう
にマトリクス駆動する場合の選択電位がこれに相当す
る）と前記駆動信号の電位との電位差として与えられ
る。前記駆動信号の波形の信号レベル（波高値）を電流
値で規定する場合は、負荷にかかる電圧は、負荷に印加
される基礎電位と、前記駆動信号の信号レベルを所定の
電流値にするために与えられる電位との電位差として与
えられる。

【００１０】なおここで、前記スロットの時間幅を設定
する同期クロック信号、前記駆動信号のスタートを設定
するスタートトリガ信号、及び前記階調データに基づい
て作成された、前記駆動信号の波高値を設定する第１の
データ信号と該波高値のパルス幅を設定する第２のデー
タ信号と立ち下がり部の階段形状を設定する第３のデー
タとを含む制御データ、を入力され、同期クロック信号
により少なくとも前記スタートパルス出力回路と前記エ
ンドパルス出力回路と前記第１及び第２のディレイ回路
とを制御し、スタートトリガ信号により前記スタートパ
ルス出力回路を制御し、スタートトリガ信号及び第２の
データ信号により前記エンドパルス出力回路を制御し、
第３のデータ信号及び第１のデータ信号により前記制御
信号を作成する回路を制御する構成を好適に採用でき
る。

【００１１】また特に、前記スタートパルス出力回路
は、前記スタートトリガ信号に基づいて同期クロック信
号に同期したスタートパルスを発生し、前記エンドパル
ス出力回路は、前記スタートトリガ信号によりリセット
されるとともに前記同期クロック信号をカウントするカ
ウンタと、該カウンタのカウント値と前記第２のデータ
信号とが一致したときにエンドパルスを発生するコンパ
レータとを有し、前記第１のディレイ回路は、２≦ｊ≦
ｎ（ｊは整数）の各ｊについて前記スタートパルスを
（ｊ−１）スロット遅延したｎ−１個のディレイ出力を
発生し、前記第２のディレイ回路は、１≦ｊ≦ｎの各ｊ
についてエンドパルスをｊスロット遅延したｎ個のディ
レイ出力を発生し、前記制御信号を出力する回路は前記
第１及び第３のデータ信号に基づき各Ｖｋ出力について
前記スタートパルスもしくは前記スタートパルスを遅延
した複数のディレイ出力のうちの１つと前記エンドパル
スもしくは前記エンドパルスを遅延した複数のディレイ
出力のうちの１つを選択してそれらをそのＶｋ出力の出
力スタートパルスと出力エンドパルスとして出力し、前
記パルス幅発生回路は、各Ｖｋ出力の出力スタートパル
スのタイミングでオンしかつ出力エンドパルスのタイミ
ングでオフする信号をそのＶｋ出力のパルス幅信号とし
て出力する構成を好適に採用できる。

【００１２】また、前記パルス幅信号に基づいて、各波
高値出力を発生する出力回路であって、２以上のＶｋ出
力についてオン信号が同時に発生している場合は、最大
波高値の出力のみを発生する出力回路を、さらに備える
構成を好適に採用できる。なお、上記負荷が発光素子で
ある場合に本発明は好適に適用できる。

【００１３】なお、本発明には以下の駆動信号発生回路
も含まれる。すなわち、発光素子を階調制御する駆動信
号として、信号レベルをそれぞれが異なる発光状態に対
応する複数ｎ個の波高値から選択した波形を有する駆動
信号を発生する駆動信号発生回路であって、前記駆動信
号の波形の立ち上がりが同期される立ち上げ信号を出力
する回路Ａと、前記立ち上げ信号から所定時間ごと順次
遅延した少なくともｎ−１個のディレイ信号を出力する
回路Ｂと、前記駆動信号の波形として、前記立ち上げ信
号に同期して前記発光素子がオフになっている状態に対
応する信号レベルから前記ｎ個の波高値のうちの最低波
高値まで信号レベルを立ち上げ、その後、入力される階
調データによって決まる所定波高値に信号レベルが達す
るまで前記所定時間毎に前記各ディレイ信号に同期して
信号レベルを１段高い波高値に順次上げていく立ち上げ
形状を有する前記駆動信号を出力する回路Ｃと、を有す
ることを特徴とする駆動信号発生回路である。

【００１４】この構成により、駆動信号波形の立ち上が
りを段階的に行うことができる。特に、ディレイ回路を
用いているため、各波高値から次段の波高値に立ち上が
るタイミングを波高値ごとに全く別個に決定する必要が
無くなる。なお駆動信号の各部分の信号レベルに応じて
各部分における発光状態が決まり、その発光状態が時間
軸上で視覚的に積分されて輝度データに対応する輝度が
得られる。また前記各ディレイ信号は同一の所定時間ず
つ順次遅延している構成を好適に採用できる。

【００１５】特にこの構成において、前記所定波高値か
らの前記駆動信号波形の立ち下げが同期される立ち下げ
信号を出力する回路Ｄと、前記立ち下げ信号から所定時
間ごと順次遅延した少なくともｎ個の立ち下げ用ディレ
イ信号を出力する回路Ｅと、を有しており、前記回路Ｃ
は、前記立ち下げ信号に同期して前記所定波高値より１
段低い波高値まで信号レベルを立ち下げ、その後、前記入
力される階調データに応じて選択した前記各立ち下げ用
ディレイ信号に同期して、信号レベルを１段低い波高値
に順次立ち下げていくものである構成を好適に採用でき
る。

【００１６】この構成によると、各波高値から次段の波
高値までの立ち下げタイミングを、各波高値ごとに別個
に維持時間をカウントして決定する必要が無くなる。な
お、所定波高値まで信号レベルを上昇させた後、前記立
ち下げ部分で該所定波高値からの立ち下げを行うまで
は、該所定波高値を維持するようにすると制御が容易で
ある。また前記各立ち下げ用ディレイ信号は同一の所定
時間ずつ順次遅延している構成を好適に採用できる。

【００１７】なお、以下の構成も本発明に含まれる。発
光素子を階調制御する駆動信号として、信号レベルをそ
れぞれが異なる発光状態に対応する複数ｎ個の波高値を
選択した波形を有する駆動信号を発生する駆動信号発生
回路であって、所定波高値から１段低い波高値への信号
レベルの立ち下げが同期される立ち下げ信号を出力する
回路Ｄと、前記立ち下げ信号から所定時間ごと順次遅延
したｎ個の立ち下げ用ディレイ信号を出力する回路Ｅ
と、前記所定波高値から前記立ち下げ信号に同期して前
記所定波高値より１段低い波高値まで信号レベルを立ち
下げ、その後、前記入力される階調データに応じて選択し
た前記立ち下げ用ディレイ信号に同期して、信号レベル
を１段低い波高値に順次立ち下げていく波形を有する駆
動信号を出力する回路Ｃと、を有することを特徴とする
駆動信号発生回路である。

【００１８】この構成により、駆動信号波形の立ち下が
りを段階的に行うことができる。特に、ディレイ回路を
用いているため、各波高値から次段の波高値に立ち下が
るタイミングを波高値ごとに全く別個にカウントして決
定する必要が無くなる。なお以上述べた各発明において
立ち上げ信号より所定時間ずつ遅延したディレイ信号も
しくは立ち下げ信号より所定時間ずつ遅延したディレイ
信号は立ち上げ信号もしくは立ち下げ信号に基づいて容
易に発生することができる。

【００１９】なおここで、前記立ち下げ用ディレイ信号
の選択は、前記所定波高値が前記ｎ個の波高値のうちの
低いほうから数えてｍ番目（ｍ≦ｎ）の波高値である
時、前記ｎ個の立ち下げ用ディレイ信号のうちのｍ−１
個を選択すればよい。前記ｎ個の立ち下げ用ディレイ信
号のうちのｍ−１個を選択する（特には、前記ｎ個の立
ち下げ用ディレイ信号のうちの先頭のｍ個のディレイ信
号のうちのｍ−１個を選択する）ことにより、前記所定
（最大）波高値よりも低い各波高値を所定時間ずつ出力
するか、もしくは前記所定波高値よりも低い各波高値の
いずれかを前記所定時間の２回分の期間出力し、それ以
外の波高値は前記所定時間ずつ出力する波形を有する駆
動信号を発生することができる。具体的には、前記立ち
下げ用ディレイ信号の選択は、前記所定波高値よりも低
い全ての波高値の数と同数の一連の（立ち下げ信号から
所定時間ずつ順次遅延した）立ち下げ用ディレイ信号の
全てを選択するか、該一連のディレイ信号及びそれに続
くもう一つのディレイ信号のうちのいずれか一つを除く
ディレイ信号を選択（該一連のディレイ信号及びそれに
続くもう一つのディレイ信号のうちのいずれを除くかを
選択）すればよい。この選択は、階調データに基づいて
行う。上記選択を行うことにより全ての階調に対応する
波形を形成することができる。

【００２０】例えば信号レベルが取りうる波高値がＶ
１、Ｖ２、Ｖ３、Ｖ４（Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４）であ
るとする。階調データが信号レベルがＶ４である状態を
必要とするデータである場合、立ち下げ信号に基づいて
Ｖ４からＶ３まで立ち下げた後、Ｖ３からＶ２への立ち
下げ、及びＶ２からＶ１への立ち下げ、及びＶ１から信
号レベルが非発光状態に対応するレベルになるまでの立
ち下げを行う。立ち下げ信号から所定時間ずつ遅延した
３つのディレイ信号を選択し、それらディレイ信号に基
づいて上記各段階の立ち下げを行うと、Ｖ３、Ｖ２、Ｖ
１の信号レベルがそれぞれ所定時間ずつ維持されたのち
立ち下がる。立ち下げ信号から所定時間ずつ遅延した４
つのディレイ信号のうちの最初のディレイ信号を除く残
りの３つのディレイ信号を選択し、それらディレイ信号
に基づいて各段階の立ち下げを行うとＶ３の信号レベル
が所定時間の２回分維持され、Ｖ２、Ｖ１の信号レベル
がそれぞれ所定時間ずつ維持される。立ち下げ信号から
所定時間ずつ遅延した４つのディレイ信号のうちの２番
目のディレイ信号を除く残りの３つのディレイ信号を選
択し、それらディレイ信号に基づいて各段階の立ち下げ
を行うとＶ３の信号レベルが所定時間維持され、Ｖ２の
信号レベルが所定時間の２回分維持され、Ｖ１の信号レ
ベルが所定時間維持される。立ち下げ信号から所定時間
ずつ遅延した４つのディレイ信号のうちの３番目のディ
レイ信号を除く残りの３つのディレイ信号を選択し、そ
れらディレイ信号に基づいて各段階の立ち下げを行うと
Ｖ３及びＶ２の信号レベルがそれぞれ所定時間維持さ
れ、Ｖ１の信号レベルが所定時間の２回分維持される。
信号の波形の立ち下がりの部分の形状としては以上のい
ずれかを選択することにより全ての階調に対応する波形
を実現することが可能である。

【００２１】なお本発明は上記の駆動信号発生回路を用
いた画像表示装置を含んでいる。具体的には、画像表示
装置であって、複数の発光素子と、該複数の発光素子を
駆動する駆動信号を発生する前記駆動信号発生回路とを
有する構成である。特に、前記複数の発光素子は、複数
の走査配線と、複数の変調配線とによってマトリクス状
に接続されており、複数の前記駆動信号発生回路が前記
変調配線のそれぞれに接続されている構成を好適に採用
できる。

【００２２】また特に、走査回路を有しており、該走査
回路は、前記複数の走査配線を順次選択し、選択した走
査配線に選択電位を与えるものであり、前記複数の駆動
信号発生回路は、一つの前記走査配線が選択されている
期間中に、該一つの走査配線に接続される複数の前記発
光素子を駆動する駆動信号を供給するものである構成を
好適に採用できる。なお以上において発光素子とはＬＥ
Ｄや有機ＥＬ素子等を指し、また、電子放出素子のよう
に蛍光体など素子から与えられるエネルギーにより発光
する発光体と組み合わせることにより発光素子として機
能するものを含む。なお本発明は、駆動に伴って素子を
介して電流が流れるような素子を用いる場合に特に有効
である。

【００２３】

【発明の実施の形態】本発明の好ましい実施の形態は、
図１の記号を用いて説明すると、前記スロットの時間幅
を設定する同期クロック信号ＣＬＫ、前記駆動信号のス
タートを設定するスタートトリガ信号ＴＲＧ、及び前記
駆動信号の振幅Ｖｍを設定する第１のデータ信号ＰＨＭ
１..０と振幅がＶｍであるパルス幅を設定する第２のデ
ータ信号Ｄａｔａ９..２と立ち下がり部の階段形状を設
定する第３のデータ信号Ｄａｔａ１..０とを含む制御デ
ータ（これらの制御データは前記入力階調データに基づ
いて作成される）、を入力され、同期クロック信号ＣＬ
Ｋにより少なくともスタートパルス発生回路１（回路
Ａ）とエンドパルス発生回路２（回路Ｄ）とディレイ回
路３（第１のディレイ回路（回路Ｂ）、第２のディレイ
回路（回路Ｅ））を制御し、スタートトリガ信号ＴＲＧ
によりスタートパルス発生回路１を制御し、スタートト
リガ信号ＴＲＧ及び第２のデータ信号Ｄａｔａ９..２に
よりエンドパルス発生回路２を制御し、第３のデータ信
号Ｄａｔａ１..０及び第１のデータ信号ＰＨＭ１..０に
よりデコード回路４（回路Ｃの一部、制御信号を発生す
る回路）を制御することを特徴とする。

【００２４】より具体的には、スタートパルス発生回路
１は、スタートトリガ信号ＴＲＧに基づいて同期クロッ
ク信号ＣＬＫに同期したスタートパルスＳＴＡＲＴを発
生する。エンドパルス発生回路２は、図３に示すカウン
タ７とコンパレータ８とを備え、カウンタ７はスタート
トリガ信号ＴＲＧ（図３ではリセット信号／ＲＳＴ）に
よりリセットされるとともに同期クロック信号ＣＬＫを
カウントし、コンパレータ８はカウンタ７のカウント値
と第２のデータ信号Ｄａｔａ９..２とが一致したときに
エンドパルスＥＮＤを発生する。

【００２５】ディレイ回路３は、スタートパルスＳＴＡ
ＲＴをそのまま出力する（ＳＴ０）とともに、２≦ｊ≦
ｎの各ｊについてスタートパルスＳＴＡＲＴを（ｊ−
１）スロット遅延したｎ−１個のディレイ出力ＳＴ１、
ＳＴ２、ＳＴ３を出力する。またディレイ回路３はエン
ドパルスＥＮＤをそのまま出力する（ＥＤ０）ととも
に、１≦ｊ≦ｎの各ｊについてエンドパルスＥＮＤをｊ
スロット遅延したディレイ出力ＥＤ１、ＥＤ２、ＥＤ
３、ＥＤ４を発生する。

【００２６】なお、以下の実施例ではスタートパルス発
生回路が出力するスタートパルスをディレイ回路からそ
のまま出力し、駆動信号波形の最初の立ち上げ（Ｖ１出
力）をそれに同期するようにしている。すなわちスター
トパルス発生回路がスタートパルス出力回路となってい
る。また、エンドパルス発生回路も同様にエンドパルス
出力回路となっている。なお、ＳＴ０、ＥＤ０について
はディレイ回路３を経由することなくスタートパルス発
生回路及びエンドパルス発生回路から直接デコード回路
４に出力してもよい。

【００２７】また、以下の実施例では、最低波高値であ
るＶ１の立ち上がりを同期させる信号であるＳＴ０はス
タートパルス発生回路が出力するスタートパルスを用い
ているが、スタートパルス発生回路が出力するスタート
パルスにαスロット（α≧０）の遅延を与えたものをＳ
Ｔ０として用いても良い。その場合、ディレイ出力ＳＴ
１、ＳＴ２、ＳＴ３はＳＴ０から１スロットずつ順次遅
延した信号とする。また輝度データにより決まる最大波
高値からの信号レベルの立ち下げを同期させる信号であ
るＥＤ０はエンドパルス発生回路が出力するエンドパル
スを用いているが、エンドパルス発生回路が出力するエ
ンドパルスにαスロット（α≧０）の遅延を与えたもの
をＥＤ０として用いても良い。その場合、ディレイ出力
ＥＤ１、ＥＤ２、ＥＤ３、ＥＤ４はＥＤ０から１スロッ
トずつ順次遅延した信号とする。

【００２８】デコード回路４とパルス幅発生回路５と出
力回路６は所定波形を有する駆動信号を出力する回路Ｃ
を構成する。デコード回路４は第１のデータ信号ＰＨＭ
１..０及び第３のデータ信号Ｄａｔａ１..０に基づき各
Ｖｋ振幅出力についてスタートパルスに相当するＳＴ０
及びＳＴ０を遅延したｎ−１個のディレイ出力ＳＴ１〜
３のうち１つをそのＶｋ出力の出力スタートパルスＳＴ
Ｐｋとして選択する。ＳＴ０からＳＴ３がそれぞれＳＴ
Ｐ１からＳＴＰ４に対応する。また、エンドパルスに相
当するＥＤ０及びＥＤ０を遅延したｎ個のディレイ出力
ＥＤ１〜４のうち１つをそのＶｋ振幅出力の出力エンド
パルスＥＤＰｋとして選択する。ＥＤ０がＥＤＰ４に対
応する。また、ＥＤ１、ＥＤ２、ＥＤ３がそれぞれＥＤ
Ｐ３、ＥＤＰ２、ＥＤＰ１に対応するか、もしくはＥＤ
１からＥＤ４のうちのいずれか３つが順にＥＤＰ３から
ＥＤＰ１に対応する。

【００２９】パルス幅発生回路５は、各Ｖｋ出力の出力
スタートパルスＳＴＰｋのタイミングでオンしかつ出力
エンドパルスＥＤＰｋのタイミングでオフする信号をそ
のＶｋ出力のパルス幅信号ＰＷＭｋとして出力する。

【００３０】本実施形態はさらに、パルス幅信号ＰＷＭ
１〜４に基づいて、各波高値出力を発生する出力回路で
あって、２以上のＶｋ出力についてオン信号が同時に発
生している場合は、最大波高値の出力のみを発生する出
力回路６を備えることを特徴とする。

【００３１】また、負荷は電子放出素子とし、該駆動信
号が印加されることにより放出される電子を蛍光体に照
射して、発光する構成を採用した。特に電子放出素子と
してここでは表面伝導型放出素子を用いた。また、画像
表示装置の構成としては、電子放出素子として表面伝導
型放出素子を採用し、電子放出素子を複数の走査配線及
び複数の変調配線でマトリクス状に接続した。この構成
において、複数の走査配線を走査駆動し、選択した走査
配線に選択電位を印加する。各変調配線に上記駆動信号
発生回路をそれぞれ接続し、選択された走査配線に接続
される複数の負荷（素子；ここでは電子放出素子）を駆
動する信号として各駆動信号発生回路から各変調配線に
駆動信号を供給した。駆動信号の信号レベルの選択は、
電位選択とし、複数ｎ個（以下の実施例では４個）の電
位を選択するものとした。各電位はいずれも、前記選択
電位との電位差により負荷がオン状態となる電位、ここ
では前記電子放出素子が蛍光体に発光を生じせしめるの
に充分な電子を放出する電位とした。なお、非選択状態
の走査配線には、非選択状態の走査配線に接続された素
子に対して前記変調配線から前記複数ｎ個の電位のうち
の最大電位が印加されても素子が実質的に駆動されない
電位を与える。ここでは、非選択状態の走査配線には、
非選択状態の走査配線に接続された電子放出素子に対し
て前記変調配線から前記複数ｎ個の電位のうちの最大電
位が印加されても該電子放出素子が前記蛍光体に発光を
生じせしめる電子放出を生じないような電位を非選択電
位として与えるものとした。

【００３２】なお、本明細書においては駆動信号の波形
の信号レベルの大小（高低）を言うときに、信号レベル
がある状態に比して大きい（高い）とは、負荷（発光素
子）に対してより大きいエネルギーを与えるレベルであ
ることを示す。例えば駆動信号の信号レベルの電位とし
て、選択電位よりも低い電位を与えそれらの電位差によ
り負荷に対してエネルギーを与える場合には、信号レベ
ルがある状態に比べて高いとは、信号レベルの電位があ
る状態に比べて低いことを意味する。

【００３３】また、信号レベルとしては電位を選択する
ものであっても、電流値を選択するものであっても良
い。電流値を選択する場合は、出力回路６の複数の電位
源に代えて複数の電流源を設け、各電流源が所定電流値
を流す（電流を吸い込む場合を含む）期間を本発明に従
って制御し、各電流源が流す電流の和が負荷に対して供
給されるようにすればよい。

【００３４】本発明によれば、駆動信号の立ち上がり時
及び／もしくは立ち下がり時にリンギングを生じさせる
電流変化（＝ｄＶ／ｄｔ）を小さくしてこれらのリンギ
ングを低減させるのに有効な、階段状に立ち上がり及び
／もしくは立ち下がる波形を有する駆動信号を発生する
回路を、簡略かつ低コストに実現することができる。本
発明の駆動信号発生回路は、インダクタンス成分及びキ
ャパシタンス成分を有する配線に接続された負荷であっ
てもその種類を問わず駆動するために適用することがで
きる。中でも電子放出素子を用いたものやＬＥＤや有機
ＥＬなど、駆動の際に素子を介して電流が流れる発光素
子を駆動する際、特に効果的である。

【００３５】

【実施例】以下、本発明の実施例を説明する。図１は本
発明の一実施例に係る駆動信号発生回路を示す。この回
路は、複数の列方向（変調）配線と複数の行方向（走
査）配線の交点に電子放出素子を構成したマトリクスデ
ィスプレイの各電子放出素子を駆動するために用いられ
る。図１において、１はスタートパルス発生回路、２は
エンドパルス発生回路、３はディレイ回路、４はデコー
ド回路、５はパルス幅発生回路、６は出力回路である。
本構成により、図２に示す、パルス幅変調（ＰＷＭ）と
パルス振幅変調（ＰＡＭ）を併用した階調波形（駆動信
号波形）を形成する。図２において、斜線部は、階調と
しての増加分を示している。ここでは、Ｖ１からＶ４の
電位選択駆動を用いて４段の振幅（波高値）を実現し、
全体の階調として１０ビット相当の階調を出力する回路
の説明を行う。なお、駆動信号の波形の信号レベルの基
準となる基準電位は走査配線に印加される電位に応じ
て、不要な発光を抑制できるレベルに決めればよい。こ
こでは基準電位をグランド電位としている。

【００３６】図１においては、図２に示した階調波形を
形成するために、各回路のタイミングを同期するための
同期信号ＣＬＫが、スタートパルス発生回路１、エンド
パルス発生回路２、ディレイ回路３及びＰＷＭ発生回路
５に入力される。同期信号ＣＬＫは、デコード回路４に
入力される場合もある。トリガ信号ＴＲＧは、スタート
パルス発生回路１及びエンドパルス発生回路２にタイミ
ング信号として入力される。

【００３７】パルス幅制御信号Ｄａｔａ９..０は駆動信
号波形の時間幅を制御する１０ビットの制御信号(デー
タ)であり、パルス高制御信号ＰＨＭ１..０は、駆動信
号波形の振幅（駆動信号の信号レベル）を制御する２ビ
ットの制御信号(データ)である。パルス高制御信号ＰＨ
Ｍ１..０は、駆動信号波形の最大波高値（Ｖｍ）が１〜
４レベルすなわち波高値Ｖ１からＶ４のいずれであるか
を示し、パルス幅制御信号Ｄａｔａ９..０の上位８ビッ
トは駆動信号波形の立ち下げ位置（エンドパルス発生タ
イミング）を立ち上げ位置（スタートパルス発生タイミ
ング）からのスロット数（０〜２５５）で示し、下位２
ビットはその立ち下がり部の階段形状を、遅延スロット
幅が２であるレベル（立ち下がり部の階段形状におい
て、２スロット分維持される波高値）が「無」及び１〜
３レベルのいずれであるかで示す。これらの制御信号
は、前記１０ビット相当の階調のデータに基づいてマイ
クロプロセッサまたはグラフィックコントローラなどの
不図示の表示制御装置で作成されてこの駆動信号発生回
路に入力される。

【００３８】パルス幅制御信号Ｄａｔａ９..０のうち、
上位８ビット（Ｄａｔａ９..２）は、エンドパルス発生
回路２に入力され、下位２ビット（Ｄａｔａ１..０）と
パルス高制御信号ＰＨＭ１..０は、デコード回路４に入
力される。

【００３９】本実施例では、データビット長Ｒ＝１０の
階調データを表現するために、Ｐ＝１０ビット（Ｄａｔ
ａ９..０）を用いてスロット幅Δｔの単位パルスを０〜
２５９個の範囲でパルス幅制御し、Ｑ＝２ビット（ＰＨ
Ｍ１..０）を用いて波高レベルを１〜４レベルすなわち
波高値Ｖ１からＶ４の範囲で振幅（波高値）制御する
（実際には、Ｑ＝２ビットはパルス幅制御にも影響す
る）。つまり、１０ビットの画像データを表示するため
に前記Ｒ、Ｐ、Ｑの各データはＲ＜Ｐ＋Ｑなる関係を持
つ。

【００４０】Ｒ＝Ｐ＋Ｑである場合、例えば、振幅制御
に上位２ビットを使い、残りの８ビットでパルス幅の制
御を行うと、駆動信号波形の立ち下がり部を階段状にし
た場合には１０ビットのすべての画像データを表現する
ことができない。すなわち階調数が低下する。しかし、
本実施例では、Ｒ＜Ｐ＋Ｑとなるように、パルス幅の制
御をＰ＝１０ビットで行っており、これにより、Ｒ＝１
０ビットのすべての階調データを表現することができ
る。ここで、本発明のデジタル信号処理の流れをまとめ
ると以下のようになる。まず１０ビットの階調データよ
り、波形のパルス幅を示すパルス幅サブワード及び前記
複数の波高値のうちの使用する波高値を示す波高値サブ
ワード（このサブワードはパルス幅の情報を含まない）
からなる１２ビットのデジタルビデオワードを生成す
る。次に、１２ビットのデジタルビデオワードは複数の
サブワードである１０ビットのパルス幅サブワードと２
ビットの波高値サブワードに分割され、各々駆動信号発
生回路に入力される。さらに各サブワードは、駆動信号
発生回路により、駆動信号波形のパルス幅に対応するア
クティブ時間をもった、パルス幅制御信号ＰＷＭ１〜Ｐ
ＷＭ４に変換され、パルス幅制御信号ＰＷＭ１〜ＰＷＭ
４を入力として、出力回路６より、発光素子に印加され
る駆動信号が出力される。なお本実施例においては波形
のパルス幅を示すパルス幅サブワードは駆動信号の波形
のうちの所定の波高値が出力される期間に対応するサブ
ワード（Ｄａｔａ９．．２）と駆動信号の波形の終端部
の形状を示すサブワード（Ｄａｔａ１．．０）とから構
成されている。

【００４１】スタートパルス発生回路１とエンドパルス
発生回路２でそれぞれ発生したＳＴＡＲＴ信号とＥＮＤ
信号は、ディレイ回路３によりそれぞれ０〜複数段遅延
された信号ＳＴ０〜ＳＴ３及びＥＤ０〜ＥＤ４の複数の
信号を発生する。この遅延信号ＳＴ０〜ＳＴ３及びＥＤ
０〜ＥＤ４をパルス幅制御信号の下位ビット（Ｄａｔａ
１..０）とパルス高制御信号ＰＨＭ１..０によりデコー
ドされた信号ＳＴＰ１〜４及びＥＤＰ１〜４信号を用い
てＰＷＭ発生回路５からＶ１〜Ｖ４に対応するそれぞれ
のパルス幅信号(ＰＷＭ１〜４)を出力する。以上の信号
を発生させる回路の一例を図３に示す。

【００４２】図３において、スタートパルス発生回路１
はＤ−フリップフロップ（ディレイドフリップフロッ
プ；本明細書ではフリップフロップをＦＦとも称する）
とＡＮＤゲートで構成し、エンドパルス発生回路２は８
ビットカウンタと８ビットコンパレータで構成し、ディ
レイ回路３は第１のディレイ回路を構成する３つのＤ−
ＦＦ（それぞれＳＴ１、ＳＴ２、ＳＴ３を出力する）、
及び第２のディレイ回路を構成する４つのＤ−ＦＦ（そ
れぞれＥＤ１、ＥＤ２、ＥＤ３、ＥＤ４を出力する）で
構成し、デコード回路４は各ゲート回路で構成し、ＰＷ
Ｍ発生回路５はＪＫ−ＦＦで構成した。

【００４３】ここでは、ディレイ回路３と輝度データに
基づいてディレイ出力を選択するデコード回路４の構成
を用いることによって、エンドパルス発生回路２が１セ
ットのカウンタとコンパレータという簡略な構成であり
ながら、パルス幅発生回路５から４段の各電位を出力す
るパルス幅をそれぞれ制御する信号を形成することがで
きる。なお、図３においてトリガ信号は、スタートパル
ス発生回路１のＤ−ＦＦ及びエンドパルス発生回路２の
カウンタ７にリセット信号（／ＲＳＴ）として入力され
る。リセット信号に付したスラッシュ（／）は、リセッ
ト信号が負論理の信号、すなわち常時はＨレベルで、Ｌ
レベルになったとき前記Ｄ−ＦＦ及びカウンタ７をリセ
ットすることを示している。

【００４４】図３において、各回路のタイミングを同期
するための同期信号ＣＬＫが、スタートパルス発生回路
１、エンドパルス発生回路２、ディレイ回路３及びＰＷ
Ｍ発生回路５に入力される。同期信号ＣＬＫは、必要に
応じてデコード回路４にも入力される。トリガ信号／Ｒ
ＳＴは、スタートパルス発生回路１及びエンドパルス発
生回路２のタイミング信号として入力される。パルス幅
制御信号Ｄａｔａ９..０は駆動信号波形の時間幅（パル
ス幅）を制御する制御信号(データ)であり、パルス高制
御信号ＰＨＭ１..０は、振幅（波高値）を制御する制御
信号(データ)である。パルス幅制御信号Ｄａｔａ９..０
のうち、上位８ビット（Ｄａｔａ９..２）は、エンドパ
ルス発生回路２に入力され、下位２ビット（Ｄａｔａ
１..０）とパルス高制御信号ＰＨＭ１..０は、デコード
回路４に入力される。

【００４５】スタートパルス発生回路１とエンドパルス
発生回路２でそれぞれ発生したＳＴＡＲＴ信号とＥＮＤ
信号は、ディレイ回路３により０乃至複数段遅延され、
ＳＴ０〜ＳＴ３信号及びＥＤ０〜ＥＤ４信号の複数の信
号が発生する。この遅延信号ＳＴ０〜ＳＴ３及びＥＤ０
〜ＥＤ４をＤａｔａ１..０と波高値データＰＨＭ１..０
の制御信号によりデコードした信号ＳＴＰ１〜４とＥＤ
Ｐ１〜４信号を用いてＰＷＭ発生回路５からＶ１〜Ｖ４
に対応するそれぞれのパルス幅信号(ＰＷＭ１〜４)を出
力する。図４は、図３のデコード回路４の構成を示す。

【００４６】次に図３の回路機能を、図５〜図８のタイ
ミング図を用いて説明する。図５は、Ｄａｔａ９..０＝
０００００１１１００ｂの時のタイミング図、図６は、
Ｄａｔａ９..０＝０００００１１１０１ｂの時のタイミ
ング図、図７は、Ｄａｔａ９..０＝０００００１１１１
０ｂの時のタイミング図、図８は、Ｄａｔａ９..０＝０
００００１１１１１ｂの時のタイミング図である。ＰＨ
Ｍ１..０信号は使用する駆動電圧（信号レベルの波高
値）を制御する制御信号であり、駆動信号波形としてＶ
１だけ使用する場合にはＰＨＭ１..０＝００ｂを入力
し、駆動信号波形としてＶ１〜Ｖ２を使用する場合には
ＰＨＭ１..０＝０１ｂを入力し、駆動信号波形としてＶ
１〜Ｖ３を使用する場合にはＰＨＭ１..０＝１０ｂを入
力し、駆動信号波形としてＶ１〜Ｖ４を使用する場合に
はＰＨＭ１..０＝１１ｂを入力する。図５〜図８は、駆
動信号波形としてＶ１〜Ｖ４のすべての電位を用いる場
合であり、ＰＨＭ１..０としては１１ｂが入力されてい
る。

【００４７】先ず、図５のＤａｔａ９..０＝０００００
１１１００ｂの時のタイミング図により図３の回路機能
を説明する。スタートパルス発生回路１に入力したＣＬ
Ｋ信号と／ＲＳＴ信号からスタートパルスＳＴＡＲＴが
出力される。また、エンドパルス発生回路２のカウンタ
７に入力したＣＬＫ信号と／ＲＳＴ信号によりカウンタ
がリセットされてＣＬＫ信号が０からカウントされ直
し、ＣＬＫ信号に同期したカウント値（図５のＣｏｕｎ
ｔｅｒ）が出力される。このカウンタの値とＤａｔａ
９..０の上位８ビットのＤａｔａ９..２の値をコンパレ
ータで比較し、等しくなった時点でエンドパルスＥＮＤ
が発生する。このときのＤａｔａ９..２の値は、スター
トパルスからＶ４のエンドパルスまでのカウント値に相
当する。

【００４８】次にスタートパルス発生回路１で発生した
ＳＴＡＲＴ信号とエンドパルス発生回路２で発生したＥ
ＮＤ信号がディレイ回路３に入力されるとＣＬＫ信号に
同期したＳＴ０〜ＳＴ３、ＥＤ０〜ＥＤ４の信号が出力
される。

【００４９】さらに、デコード回路４に入力したＳＴ０
〜ＳＴ３、ＥＤ０〜ＥＤ４の信号とＤａｔａ１..０信号
(＝００ｂ)とＰＨＭ１..０信号(＝１１ｂ)からＰＷＭ発
生回路５の各ＪＫ−ＦＦへの入力信号ＳＴＰ１〜４、Ｅ
ＤＰ１〜４信号が出力され、ＰＷＭ発生回路５から各電
位のＰＷＭ出力波形ＰＷＭ１〜ＰＷＭ４が発生する。

【００５０】この図５に対し図６のＤａｔａ９..０＝０
００００１１１０１ｂの時には、ＥＤＰ１信号が図５の
Ｄａｔａ９..０＝０００００１１１００ｂの時よりも１
ＣＬＫ（＝１スロット）遅延された信号となり、ＰＷＭ
１の信号も１ＣＬＫ分長くなる。

【００５１】図７のＤａｔａ９..０＝０００００１１１
１０ｂの時には、さらにＥＤＰ２信号も１ＣＬＫ分遅く
なり、ＰＷＭ２の信号が１ＣＬＫ分長くなる。ＰＷＭ１
の信号は図６と同じである。

【００５２】同様に図８のＤａｔａ９..０＝０００００
１１１１１ｂの時には、ＥＤＰ３信号も１ＣＬＫ分遅く
なり、ＰＷＭ３の信号が１ＣＬＫ分長くなる。ＰＷＭ２
及びＰＷＭ１の信号は図７と同じである。以上のように
図３の回路により図２の階調波形を形成することができ
る。

【００５３】但し、本発明は図３の回路に限定されるも
のではない。ＰＷＭ回路５はＲＳ−ＦＦで構成しても構
わないし、デコード回路５も他の構成回路でも作成でき
る。図１に示す回路構成、特に、３はディレイ回路、４
はデコード回路の構成とすることにより、回路規模が大
きくなりやすいエンドパルス発生回路２のカウンタとコ
ンパレータ部をコンパクトに構成することができる。

【００５４】次に、冷陰極電子放出素子の印加電圧（Ｖ
ｆ）−放出電流（Ｉｅ）特性を図９に示す。冷陰極電子
放出素子はあるしきい値電圧Ｖｔｈ以上で電子を放出す
る。ここでは、放出電流がＩｅ＝Ｉ１の時の印加電圧が
選択電位との電位差として素子に印加される電位をＶ４
と設定し、Ｉｅ＝Ｉ１＊３／４の時の印加電圧が選択電
位との電位差として素子に印加される電位をＶ３、Ｉｅ
＝Ｉ１＊１／２の時の印加電圧が選択電位との電位差と
して素子に印加される電位をＶ２、Ｉｅ＝Ｉ１＊１／４
の時の印加電圧が選択電位との電位差として素子に印加
される電位をＶ１と設定することで、図２に示した駆動
信号波形で階調を表現することができる。

【００５５】本実施例においては、発光素子の一例であ
る冷陰極電子放出素子を駆動する場合について説明を行
ったが、他の発光素子や半導体素子を駆動する場合にお
いても図２に示した駆動信号波形で階調表現できるもの
は、本実施例の回路構成を使うことができる。

【００５６】図１０は、図３における出力回路６の具体
例を示す。図１０の回路において、電位Ｖ１〜Ｖ４は、
０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４であり、それぞれＰＷＭ出
力波形ＰＷＭ１〜ＰＷＭ４に対応して出力される。ＰＷ
Ｍ１〜ＰＷＭ４はＱ１〜Ｑ４への入力に適したレベルに
なるように不図示の信号レベル変換回路によりそれぞれ
ＴＶ１〜ＴＶ４に変換される。ただし、出力回路６の構
成によってはレベル変換回路を用いることなく、ＰＷＭ
１〜ＰＷＭ４をそのままＴＶ１〜ＴＶ４に用いてもかま
わない。ＴＶ１〜ＴＶ４はタイミング的にはＰＷＭ１〜
ＰＷＭ４と同じである。Ｑ１〜Ｑ４はこのＴＶ１〜ＴＶ
４に応じてオンすることによりそれぞれ電位Ｖ１〜Ｖ４
を出力端子ＯＵＴに出力するトランジスタまたはペアト
ランジスタである。ＰＷＭ発生回路６の出力ＰＷＭ１〜
ＰＷＭ４に対応するＴＶ１〜ＴＶ４は、これらのうち２
つ以上がＨレベルであっても２個以上のトランジスタＱ
１〜Ｑ４が同時にオンすることがないように、かつＨレ
ベルであるＴＶ１〜ＴＶ４に対応する電位Ｖ１〜Ｖ４の
うち最大のもののみが出力端子ＯＵＴに出力されるよう
に、論理回路を介して各トランジスタＱ１〜Ｑ４のゲー
トＧＶ１〜ＧＶ４に印加される。図１１はＴＶ１〜ＴＶ
４、ＧＶ４〜ＧＶ０及びＯＵＴの波形の一例を示す。

【００５７】図１２に本実施例の画像表示装置の構成を
示す。１２０１は電子放出素子が形成される電子源であ
る。１２０６は変調回路であって、以上説明した駆動信
号発生回路が各変調配線１２０３に対応して設けられて
いる。１２０５は走査配線１２０４を走査駆動する回路
であり、選択した走査配線に選択電位を与え、非選択状
態の走査配線に非選択電位を与える。１２０２は蛍光体
である。走査配線１２０４及び変調配線１２０３の各交
点に対応して電子放出素子が設けられているが、各電子
放出素子は前記駆動信号が与えられて電子を放出する。
該放出された電子により蛍光体１２０２が発光して画像
が表示される。

【００５８】

【発明の効果】以上の具体的な例をあげて説明してきた
本発明によると簡単、かつ、よりコストを押さえた回路
で、階段状に立ち上がり及び／もしくは立ち下がる駆動
信号波形を実現することができる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係る駆動信号発生回路の
構成を示すブロック図である。

【図２】 本発明が実現しようとする駆動信号波形の一
例を示す波形図である。

【図３】 図１の構成の具体例を示す回路図である。

【図４】 図３におけるデコード回路の具体例を示す回
路図である。

【図５】 図３の回路の動作を説明するためのタイミン
グ図である。

【図６】 図３の回路の動作を説明するためのタイミン
グ図である。

【図７】 図３の回路の動作を説明するためのタイミン
グ図である。

【図８】 図３の回路の動作を説明するためのタイミン
グ図である。

【図９】 冷陰極電子放出素子の印加電圧（Ｖｆ）と放
出電流（Ｉｅ）の関係を示す特性図である。

【図１０】 図３における出力回路の具体例を示す回路
図である。

【図１１】 図１０の回路の動作を説明するためのタイ
ミング図である。

【図１２】 本発明に係る画像表示装置の構成例を示す
概念図である。

【符号の説明】

１：スタートパルス発生回路、２：エンドパルス発生回
路、３：ディレイ回路、４：デコード回路、５：ＰＷＭ
発生回路、６：出力回路、７：カウンタ回路、８：コン
パレータ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/22 Ｇ０９Ｇ 3/22 Ｅ Ｈ 3/30 3/30 Ｋ (72)発明者 青木 正 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 篠 健治 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 村山 和彦 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 坂本 務 埼玉県深谷市幡羅町１丁目９番２号株式会 社東芝深谷工場内 Ｆターム(参考） 5C080 AA06 AA07 AA18 BB05 DD30 FF09 JJ02 JJ03 JJ04 JJ05

Claims (18)

【特許請求の範囲】
1. 【請求項１】 Ｖ１からＶｎ（ｎは２以上の整数）の多
   段電位源（Ｖ(ｎ−１)＜Ｖｎ）を用いた波高値変調とパ
   ルス幅変調を併用し、 入力階調データに対応する波高値がＶｍ（２≦ｍ≦ｎ；
   ｍは整数）である場合、 立ち上がり時には、２≦ｋ≦ｍ（ｋは整数）の各Ｖｋ出
   力がＶ(ｋ−１)出力より前記パルス幅変調の単位時間で
   ある１スロット後に出力されて、波高値がオフレベルか
   らＶｍまで順次階段状に増加し、 立ち下がり時には、１≦ｋ≦ｍ−１の各Ｖ(ｋ−１)出力
   がＶｋ出力より１もしくは２スロット後に出力されて、
   波高値がＶｍからオフレベルまで階段状に減少する階段
   状の波形を有する駆動信号で負荷を階調制御する駆動信
   号発生回路であって、 Ｖ１出力のスタートを同期させるパルスを発生させるス
   タートパルス出力回路と、 Ｖｍ出力のエンドを同期させるパルスを発生させるエン
   ドパルス出力回路と、 前記Ｖ１出力のスタートを同期させるパルスを１スロッ
   トずつ順次遅延した複数個のディレイ出力を発生する第
   １のディレイ回路と、 前記Ｖｍ出力のエンドを同期させるパルスを１スロット
   ずつ順次遅延した複数個のディレイ出力を発生する第２
   のディレイ回路と、 前記Ｖ１出力のスタートを同期させるパルス及び前記Ｖ
   ｍ出力のエンドを同期させるパルス及び前記各ディレイ
   出力から１≦ｋ≦ｎの各Ｖｋ出力のパルス幅を設定する
   制御信号を作成する回路と、 前記制御信号により１≦ｋ≦ｎの各Ｖｋ出力のパルス幅
   信号を発生するパルス幅発生回路とを有することを特徴
   とする駆動信号発生回路。
2. 【請求項２】 前記スロットの時間幅を設定する同期ク
   ロック信号、 前記駆動信号のスタートを設定するスタートトリガ信
   号、及び前記階調データに基づいて作成された、前記駆
   動信号の波高値を設定する第１のデータ信号と該波高値
   のパルス幅を設定する第２のデータ信号と立ち下がり部
   の階段形状を設定する第３のデータとを含む制御デー
   タ、 を入力され、 同期クロック信号により少なくとも前記スタートパルス
   出力回路と前記エンドパルス出力回路と前記第１及び第
   ２のディレイ回路とを制御し、 スタートトリガ信号により前記スタートパルス出力回路
   を制御し、 スタートトリガ信号及び第２のデータ信号により前記エ
   ンドパルス出力回路を制御し、 第３のデータ信号及び第１のデータ信号により前記制御
   信号を作成する回路を制御することを特徴とする請求項
   １に記載の駆動信号発生回路。
3. 【請求項３】 前記スタートパルス出力回路は、前記ス
   タートトリガ信号に基づいて同期クロック信号に同期し
   たスタートパルスを発生し、 前記エンドパルス出力回路は、前記スタートトリガ信号
   によりリセットされるとともに前記同期クロック信号を
   カウントするカウンタと、該カウンタのカウント値と前
   記第２のデータ信号とが一致したときにエンドパルスを
   発生するコンパレータとを有し、 前記第１のディレイ回路は、２≦ｊ≦ｎ（ｊは整数）の
   各ｊについて前記スタートパルスを（ｊ−１）スロット
   遅延したｎ−１個のディレイ出力を発生し、 前記第２のディレイ回路は、１≦ｊ≦ｎの各ｊについて
   エンドパルスをｊスロット遅延したｎ個のディレイ出力
   を発生し、 前記制御信号を出力する回路は前記第１及び第３のデー
   タ信号に基づき各Ｖｋ出力について前記スタートパルス
   もしくは前記スタートパルスを遅延した複数のディレイ
   出力のうちの１つと前記エンドパルスもしくは前記エン
   ドパルスを遅延した複数のディレイ出力のうちの１つを
   選択してそれらをそのＶｋ出力の出力スタートパルスと
   出力エンドパルスとして出力し、 前記パルス幅発生回路は、各Ｖｋ出力の出力スタートパ
   ルスのタイミングでオンしかつ出力エンドパルスのタイ
   ミングでオフする信号をそのＶｋ出力のパルス幅信号と
   して出力することを特徴とする請求項２に記載の駆動信
   号発生回路。
4. 【請求項４】 前記パルス幅信号に基づいて、各波高値
   出力を発生する出力回路であって、２以上のＶｋ出力に
   ついてオン信号が同時に発生している場合は、最大波高
   値の出力のみを発生する出力回路を、さらに備えること
   を特徴とする請求項１〜３のいずれか１つに記載の駆動
   信号発生回路。
5. 【請求項５】 前記負荷が発光素子であることを特徴と
   する請求項１〜４のいずれか１つに記載の駆動信号発生
   回路。
6. 【請求項６】 発光素子を階調制御する駆動信号とし
   て、信号レベルをそれぞれが異なる発光状態に対応する
   複数ｎ個の波高値から選択した波形を有する駆動信号を
   発生する駆動信号発生回路であって、前記駆動信号の波
   形の立ち上がりが同期される立ち上げ信号を出力する回
   路Ａと、前記立ち上げ信号から所定時間ごと順次遅延し
   た少なくともｎ−１個のディレイ信号を出力する回路Ｂ
   と、前記駆動信号の波形として、前記立ち上げ信号に同
   期して前記発光素子がオフになっている状態に対応する
   信号レベルから前記ｎ個の波高値のうちの最低波高値ま
   で信号レベルを立ち上げ、その後、入力される階調デー
   タによって決まる所定波高値に信号レベルが達するまで
   前記所定時間毎に前記各ディレイ信号に同期して信号レ
   ベルを１段高い波高値に順次上げていく立ち上がり形状
   を有する前記駆動信号を出力する回路Ｃと、を有するこ
   とを特徴とする駆動信号発生回路。
7. 【請求項７】 前記所定波高値からの前記駆動信号波形
   の立ち下げが同期される立ち下げ信号を出力する回路Ｄ
   と、前記立ち下げ信号から所定時間ごと順次遅延した少
   なくともｎ個の立ち下げ用ディレイ信号を出力する回路
   Ｅと、を有しており、 前記回路Ｃは、前記立ち下げ信号に同期して前記所定波
   高値より１段低い波高値まで信号レベルを立ち下げ、そ
   の後、前記入力される階調データに応じて選択した前記
   各立ち下げ用ディレイ信号に同期して、信号レベルを１
   段低い波高値に順次立ち下げていくものである請求項６
   に記載の駆動信号発生回路。
8. 【請求項８】 発光素子を階調制御する駆動信号とし
   て、信号レベルをそれぞれが異なる発光状態に対応する
   複数ｎ個の波高値を選択した波形を有する駆動信号を発
   生する駆動信号発生回路であって、所定波高値から１段
   低い波高値への信号レベルの立ち下げが同期される立ち
   下げ信号を出力する回路Ｄと、前記立ち下げ信号から所
   定時間ごと順次遅延した少なくともｎ個の立ち下げ用デ
   ィレイ信号を出力する回路Ｅと、前記所定波高値から前
   記立ち下げ信号に同期して前記所定波高値より１段低い
   波高値まで信号レベルを立ち下げ、その後、前記入力され
   る階調データに応じて選択した前記立ち下げ用ディレイ
   信号に同期して、信号レベルを１段低い波高値に順次立
   ち下げていく波形を有する駆動信号を出力する回路Ｃ
   と、を有することを特徴とする駆動信号発生回路。
9. 【請求項９】 前記所定波高値が前記ｎ個の波高値のう
   ちの低いほうから数えてｍ番目（ｍ≦ｎ）の波高値であ
   り、前記立ち下げ用ディレイ信号の選択は、前記ｎ個の
   立ち下げ用ディレイ信号のうちのｍ−１個を選択するも
   のである請求項７もしくは８に記載の駆動信号発生回
   路。
10. 【請求項１０】 画像表示装置であって、複数の発光素
    子と、該複数の発光素子を駆動する駆動信号を発生する
    請求項１乃至９いずれかに記載の駆動信号発生回路とを
    有することを特徴とする画像表示装置。
11. 【請求項１１】 前記複数の発光素子は、複数の走査配
    線と、複数の変調配線とによってマトリクス状に接続さ
    れており、複数の前記駆動信号発生回路が前記変調配線
    のそれぞれに接続されている請求項１０に記載の画像表
    示装置。
12. 【請求項１２】 走査回路を有しており、該走査回路
    は、前記複数の走査配線を順次選択し、選択した走査配
    線に選択電位を与えるものであり、前記複数の駆動信号
    発生回路は、一つの前記走査配線が選択されている期間
    中に、該一つの走査配線に接続される複数の前記発光素
    子を駆動する駆動信号を供給するものである請求項１１
    に記載の画像表示装置。
13. 【請求項１３】 前記発光素子が電子放出素子である請
    求項１０乃至１２いずれかに記載の画像表示装置。
14. 【請求項１４】 前記発光素子がＥＬ素子である請求項
    １０乃至１２いずれかに記載の画像表示装置。
15. 【請求項１５】 不連続な複数の波高値で波高値制御さ
    れ、かつ不連続なパルス幅でパルス幅制御される駆動信
    号により発光素子を駆動する発光素子の制御方法におい
    て、 階調データより複数のサブワードを含むデジタルビデオ
    ワードを生成し、所定タイミングに対してそれぞれが所
    定の時間差を有する複数の信号のうちの一部を前記複数
    のサブワードのうちの全部でない一部のサブワードに基
    づいて選択することによりそれぞれが所定のアクティブ
    時間を規定する複数のパルス幅制御信号を生成し、前記
    アクティブ時間に対応して前記駆動信号の各波高値のパ
    ルス幅を制御することを特徴とする制御方法。
16. 【請求項１６】 前記駆動信号の波形の立ち上がり部分
    及び立下り部分が階段状になるように制御することを特
    徴とする請求項１５に記載の制御方法。
17. 【請求項１７】 前記デジタルビデオワードは、前記複
    数の波高値のうちの使用する波高値を示す波高値サブワ
    ードと、波形のパルス幅を示すパルス幅サブワードとを
    含む請求項１５もしくは１６に記載の制御方法。
18. 【請求項１８】 前記デジタルビデオワードは、駆動信
    号の波形の終端部の形状を示すサブワードを含む請求項
    １７に記載の制御方法。