JP4345626B2 - 半導体素子及びその製造方法。 - Google Patents

半導体素子及びその製造方法。 Download PDF

Info

Publication number
JP4345626B2
JP4345626B2 JP2004278875A JP2004278875A JP4345626B2 JP 4345626 B2 JP4345626 B2 JP 4345626B2 JP 2004278875 A JP2004278875 A JP 2004278875A JP 2004278875 A JP2004278875 A JP 2004278875A JP 4345626 B2 JP4345626 B2 JP 4345626B2
Authority
JP
Japan
Prior art keywords
layer
nitride
underlayer
group iii
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004278875A
Other languages
English (en)
Other versions
JP2006093508A (ja
Inventor
正紀 村上
哲平 渡邉
享 着本
和博 伊藤
潤 伊藤
実希 守山
直樹 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Priority to JP2004278875A priority Critical patent/JP4345626B2/ja
Priority to US11/233,113 priority patent/US7550782B2/en
Publication of JP2006093508A publication Critical patent/JP2006093508A/ja
Application granted granted Critical
Publication of JP4345626B2 publication Critical patent/JP4345626B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Led Devices (AREA)
  • Chemical Vapour Deposition (AREA)

Description

本発明は半導体素子及びその製造方法に関する。
従来、III族窒化物系化合物半導体素子を製造するにあたり、良好な結晶のIII族窒化物系化合物半導体層を得るために、下地層として金属窒化物層を利用することが提案されている。
金属窒化物層は導電性を有するので、当該金属酸化物層を電極として用いることができる。
当該金属窒化物からなる下地層においては、その上に成長させるIII族窒化物系化合物半導体層の良好な結晶性を確保するため、下地層とIII族窒化物系化合物半導体層との間に低温成長（成長温度：４００℃）バッファ層（ＡｌＮ層等）が介在される。
以上特許文献１〜特許文献３等を参照されたい。
特開２００２−４３６１７号公報 特開２０００−７７７１２号公報 特開２０００−１１４５９７号公報
半導体素子における半導体層の積層構造は出来る限りシンプルであることが好ましい。製造工程が簡素化されて、半導体素子の歩留まりが向上し、製造コストが低減され、もって安価な半導体素子の提供が可能になるからである。
また、既述のバッファ層の材料如何によってはこれが絶縁性となるので、半導体素子においていわゆる縦方向の導電性がとれなくなり、電極を形成するために半導体素子に対するエッチングが必要になる。この点からもバッファ層の存在は半導体素子の製造コストを嵩ませる要因となりかねない。
本発明は上記の課題を解決すべくなされたものである。即ち、
金属窒化層からなる下地層の上に低温成長バッファ層を介在させることなくIII族窒化物系化合物半導体層が形成されている半導体素子であって、
前記金属窒化物層が赤茶色の窒化チタンからなる、ことを特徴とする半導体素子。
このように構成された半導体素子では、下地層とIII族窒化物系化合物半導体層との間にバッファ層を介在させなくても、下地層の上に良好な結晶性のIII族窒化物系化合物半導体層を成長させることができる。よって、半導体素子における半導体層の積層構造がシンプルになる。
ここに、赤茶色の窒化チタンは金色の窒化チタンと比較して１０〜２０％窒素がリッチな状態である。下地層において窒素をリッチとすることによりその表面に多くのＮ原子が現れる、即ち下地層の表面の極性が統一され、その結果III族窒化物系化合物半導体の成長がＧａ極から成長する形態となる（図１参照）。このようにＧａ極から成長する形態においてIII族窒化物系化合物半導体に好適な結晶性（特に表面平坦性）が得られることは公知である（F.A.Ponce, D.P.Bour, W.T.Young M.Saunders, and J.W.Steeds : Applied physics Letter, 69 (1996) 337 参照）。
なお、窒化チタンからなる下地層がチタンリッチな状態であると、下地層の色は赤茶色ではなく銀色となる。この状態ではその直上に好適な結晶性のIII族窒化物系化合物半導体層を成長させることができない。換言すれば、そのために従来では低温成長バッファ層が必要とされていた。これは、下地層の表面に窒素原子とチタン原子が現れて下地層の極性が統一されなくなるからと考えられる。
窒化チタンにおいて窒素をリッチにする方法は任意に選択することができる。例えば、下地層の形成時に窒素をリッチする。例えばスパッタにより下地層を形成する場合には窒素ガスの流量を多くする。また、下地層を形成した後に窒化処理を行うことにより下地層中の窒素成分を増大させることもできる。ここに窒化処理とは、下地層における窒素成分を増大させるために意図的に行うあらゆる方法を指す。例えば、アンモニアガスを流通させながら下地層を加熱する方法がある。また、III族窒化物系化合物半導体層をＭＯＣＶＤ法により成長させるときアンモニアガスを材料ガスとして流通させるが、このときIII族元素の材料ガスの供給を遅くすれば結果として下地層を窒化処理することとなる。その他、下地層を窒化する方法として高温下での高純度窒素ガスの流通による熱窒化が考えられる。
窒化チタンはその結晶性が得られる限りにおいて窒素をリッチにすることができる。
以上、下地層の形成材料として窒化チタンを例に採りあげてきたが、金属窒化物としての窒化ハフニウム、窒化ジルコニウム又は窒化タンタルは窒化チタンと同じか若しくは近い結晶構造をとる。さらに、NbN,VNの様な六方晶も可能である。従って、これらの金属窒化物及びこれらの合金の窒化物についてもその窒素成分をリッチにすることにより、これを下地層として使用し、その直上にIII族窒化物系化合物半導体を成長させることができる。
下地層を形成するために、プラズマＣＶＤ、熱ＣＶＤ、光ＣＶＤ等のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタ、リアクティブスパッタ、レーザアブレーション、イオンプレーティング、蒸着、ＥＣＲ法等の（Ｐｈｙｓｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）等の方法を利用できる。
金属窒化物層の厚さは５ｎｍ〜１０μｍとすることが好ましい。
金属窒化物層を基板から分離する場合は、金属窒化物層に基板としての特性が要求されるので、５０μｍ以上の膜厚を有することが好ましい。更に好ましくは１００μｍ以上の膜厚とする。
基板から金属窒化物層を分離させるために、両者の間にチタン層を形成することが好ましい。このチタン層は半導体素子完成後、若しくはその途中で酸（王水等）により化学エッチングして除去される。
ここに、基板にはサファイア、ＳｉＣ（炭化シリコン）及びＧａＮ（窒化ガリウム）等の六方晶材料、Ｓｉ（シリコン）やＧａＰ（リン化ガリウム）、ＧａＡｓ（砒化ガリウム）などの立方晶材料を用いることが出来る。
サファイア基板を採用する場合、そのａ面を用いことが好ましい。これによりIII族窒化物系化合物半導体層の平坦性がより一層向上する。
基板としてＳｉＣ、ＧａＮ、シリコン、ＧａＰ若しくはＧａＡｓを用いた場合、当該基板に導電性を付加できる。また、窒化チタン（ＴｉＮ）、窒化ハフニウム、窒化ジルコニウム及び窒化タンタルにはそれぞれ導電性がある。その結果、半導体素子の両面に電極を形成することができ、素子製造工程数が少なくなり、コストダウンになる。
また、金属窒化物は比較的に剛性が低いので、サファイア基板とIII族窒化物系化合物半導体層との格子定数の違いや熱膨張係数の違いによる歪（内部応力）を緩和する作用もある。
III族窒化物系化合物半導体は一般式としてＡｌＸＧａＹＩｎ１−Ｘ−ＹＮ（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｘ＋Ｙ≦１）で表され、ＡｌＮ、ＧａＮ及びＩｎＮのいわゆる２元系、ＡｌｘＧａ１−ｘＮ、ＡｌｘＩｎ１−ｘＮ及びＧａｘＩｎ１−ｘＮ（以上において０＜ｘ＜１）のいわゆる３元系を包含する。III族元素の一部をボロン（Ｂ）、タリウム（Ｔｌ）等で置換しても良く、また、窒素（Ｎ）の一部もリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等で置換できる。III族窒化物系化合物半導体層は任意のドーパントを含むものであっても良い。ｎ型不純物として、Ｓｉ、Ｇｅ、Ｓｅ、Ｔｅ、Ｃ等を用いることができる。ｐ型不純物として、Ｍｇ、Ｚｎ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ等を用いることができる。なお、ｐ型不純物をドープした後にIII族窒化物系化合物半導体を電子線照射、プラズマ照射若しくは炉による加熱にさらすことも可能である。III族窒化物系化合物半導体層の形成方法は特に限定されないが、有機金属気相成長法（ＭＯＣＶＤ法）のほか、周知の分子線結晶成長法（ＭＢＥ法）、ハライド気相成長法（ＨＶＰＥ法）、スパッタ法、イオンプレーティング法、電子シャワー法等によっても形成することができる。
なお、発光素子の構成としては、ＭＩＳ接合、ＰＩＮ接合やｐｎ接合を有したホモ構造、シングルヘテロ構造若しくはダブルへテロ構造のものを用いることができる。発光層として量子井戸構造（単一量子井戸構造若しくは多重量子井戸構造）を採用することもできる。
図２（Ａ）に示すようにサファイア基板１を準備してその上にＴｉＮからなる下地層３を、Ｔi/N比を調整しながら、スパッタリングにより形成した。この下地層３の膜厚は１００〜３００ｎｍとした。
その後、ＧａＮ層５（厚さ:約２μｍ）をＭＯＣＶＤ法により形成した。ＧａＮ層５の平坦性の結果を表１に示す。
表1において◎はデバイス使用可能な程度に平坦、○は平坦、△は多少の段差あり、×はＧａＮが島状に成長をそれぞれ表す。判定は目視により行った。
Figure 0004345626
図２（Ｂ）に示すプロセスでは、図２（Ａ）に示すプロセスおいて下地層３に対して窒化処理を施す。この例では、アンモニアガスを１５ｓｌｍの流量で流しつつ約7分かけて基板温度を１１３０℃まで昇温し、その後放冷した（本発明者らの実験施設では放冷に30分を要した。）。結果を表２に示す。
Figure 0004345626
図３はＧａＮ層５の表面粗さの計測結果である。表面粗さはシマズSPM-9500J3を用いて微小な探針で試料表面を走査して計測した。
表1及び表２並びに図３の結果より、ＴｉＮからなる下地層においてＮ原子の占める割合が大きくなると、結果的に下地層の色は赤茶色となり、その直上に形成されるＧａＮ層の平坦性が向上することがわかる。また、サファイア基板を用いたときはａ面へ下地層を成長させることが好ましいことがわかる。
本発明者らの検討によれば、実施例の赤茶色下地層の直上に形成されたＧａＮ層と従来例のよう低温バッファ層の上に形成されたＧａＮ層では、前者において貫通転位が減少した。これは、III族窒化物系化合物半導体層の接する下地層の表面においてその極性が統一しているためと考えられる。貫通転位が減少したことによってもＧａＮ層の結晶性が向上することがわかる。
この実施例は発光ダイオード１０であり、その構成を図４に示す。
各層のスペックは次の通りである。

層 ： 組成：ドーパント （膜厚）

ｐクラッド層 １８ ： ｐ−ＧａＮ:Ｍｇ （0.3μm）
発光層 １７ ： 多重量子井戸構造
量子井戸層 ： Ｉｎ０．１５Ｇａ０．８５Ｎ （3.5nm)
バリア層 ： ＧａＮ （3.5nm）
量子井戸層とバリア層の繰り返し数：1〜10
ｎクラッド層 １６ ： ｎ−ＧａＮ：Ｓｉ （4μm）
ＴｉＮ層 １４ ： ＴｉＮ (100nm)
基板 １１ ： サファイア （300μm）
ｎクラッド層１６は発光層１７側の低電子濃度ｎ-層とバッファ層１５側の高電子濃度ｎ＋層とからなる２層構造とすることができる。後者はｎ型コンタクト層と呼ばれる。
発光層１７は超格子構造のものに限定されない。発光素子の構成としてはシングルへテロ型、ダブルへテロ型及びホモ接合型のものなどを用いることができる。また、単一量子井戸構造を採用することもできる。
発光層１７とｐクラッド層１８との間にマグネシウム等のアクセプタをドープしたバンドギャップの広いＡｌＸＩｎＹＧａ１−Ｘ−ＹＮ（X=0,Y=0,X=Y=0を含む）層を介在させることができる。これは発光層１７中に注入された電子がｐクラッド層１８に拡散するのを防止するためである。
ｐクラッド層１８を発光層１７側の低ホール濃度ｐ−層と電極側の高ホール濃度ｐ＋層とからなる２層構造とすることができる。後者はｐ型コンタクト層と呼ばれる。
サファイア基板のａ面上へＴｉＮ層１４を反応性マグネトロンスパッタ法により形成する。このときの基板温度は６００℃、Ａｒガスと窒素ガスの流量比は６：４である。その後、試料をＭＯＣＶＤ装置へ移すとともにチャンバ内へアンモニアガスを流通させつつ、基板温度を１１００℃まで上昇させＴｉＮ層１４を窒化処理する。その後、基板の温度を維持した状態でチャンバ内へ水素ガスを流通させて前処理を行う。
その後、温度を１１００℃に保持してｎクラッド層１６以降のIII族窒化物系化合物半導体層を常法（ＭＯＣＶＤ法）に従い形成する。この成長法においては、アンモニアガスとIII族元素のアルキル化合物ガス、例えばトリメチルガリウム（ＴＭＧ)、トリメチルアルミニウム（ＴＭＡ）やトリメチルインジウム（ＴＭＩ）とを適当な温度に加熱された基板上に供給して熱分解反応させ、もって所望の結晶を基板の上に成長させる。
このようにして形成されたIII族窒化物系化合物半導体層１６〜１８の結晶性は好ましいものである。
透光性電極１９は金を含む薄膜であり、ｐクラッド層１８の上面の実質的な全面を覆って積層される。ｐ電極２０も金を含む材料で構成されており、蒸着により透光性電極１９の上に形成される。
ｎ電極２１はエッチングにより露出されたｎ−ＧａＮ層１６の面へ蒸着により形成される。
図５に他の実施例の半導体発光素子２２を示す。図４と同一の要素には同一の符号を付してその説明を省略する。
図５に示す素子ではサファイア基板１１と厚膜のＴｉＮ層２４との間にＴｉ層２３を介在させた。このＴｉ層２３を除去することにより厚膜のＴｉＮ層２４が素子の基板となる。ＴｉＮ層２４には導電性があるので半導体素子２２に縦方向の導電性がとれる。
この発明は上記発明の実施の態様及び実施例の説明に何ら限定されるものではない。特許請求の範囲を逸脱せず、当業者が容易に想到できる範囲で種々の変形態様もこの発明に含まれる。
本発明の半導体素子は発光ダイオードやレーザダイオードなどの発光素子若しくは受光素子のほか、トランジスタなどの機能素子に適用することができる。
図１は下地層の極性とIII族窒化物系化合物半導体層の成長態様との関係を示す。 図２は本発明の下地層の形成方法を示す。 図３は下地層の形成条件とＧａＮ層の表面粗さとの関係を示す。 図４は実施例の発光素子の構成を示す。 図５は他の実施例の発光素子の構成を示す。
符号の説明
１０，２２ 発光素子
１、１１ サファイア基板
３、１３ 下地層
５、１５ ＧａＮ層

Claims (4)

  1. 金属窒化物からなる下地層の上に低温成長バッファ層を介在させることなくIII族窒化物系化合物半導体層が形成されている半導体素子であって、
    前記金属窒化物が赤茶色の窒化チタンからなる、ことを特徴とする半導体素子。
  2. 窒化チタンからなる下地層はサファイア基板のａ面に形成されている、ことを特徴とする請求項１に記載の半導体素子。
  3. 基板の上に金属窒化物からなる下地層を形成するステップと、
    該下地層を窒化処理するステップと、
    該窒化処理された下地層の上に、低温成長バッファ層を介在させることなく、III族窒化物系化合物半導体層を形成するステップと、を含んでなり、
    前記金属窒化物は、窒化チタン、窒化ハフニウム、窒化ジルコニウム、窒化タンタル、ＮｂＮ、若しくはＶＮ，又はこれらの合金からなる、
    ことを特徴とする半導体素子の製造方法。
  4. 前記基板はサファイアからなり、該サファイア基板のａ面に前記下地層を形成する、ことを特徴とする請求項３に記載の半導体素子の製造方法。
JP2004278875A 2004-09-27 2004-09-27 半導体素子及びその製造方法。 Expired - Fee Related JP4345626B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004278875A JP4345626B2 (ja) 2004-09-27 2004-09-27 半導体素子及びその製造方法。
US11/233,113 US7550782B2 (en) 2004-09-27 2005-09-23 Semiconductor device having an undercoat layer and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004278875A JP4345626B2 (ja) 2004-09-27 2004-09-27 半導体素子及びその製造方法。

Publications (2)

Publication Number Publication Date
JP2006093508A JP2006093508A (ja) 2006-04-06
JP4345626B2 true JP4345626B2 (ja) 2009-10-14

Family

ID=36098023

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004278875A Expired - Fee Related JP4345626B2 (ja) 2004-09-27 2004-09-27 半導体素子及びその製造方法。

Country Status (2)

Country Link
US (1) US7550782B2 (ja)
JP (1) JP4345626B2 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5058642B2 (ja) * 2007-03-26 2012-10-24 財団法人神奈川科学技術アカデミー 半導体基板の製造方法
US7915147B2 (en) * 2007-09-21 2011-03-29 Seoul Opto Device Co., Ltd. Group III nitride compound semiconductor device
KR101457208B1 (ko) * 2007-09-21 2014-10-31 서울바이오시스 주식회사 Ⅲ족 질화물 화합물 반도체 장치
JPWO2009090821A1 (ja) * 2008-01-16 2011-05-26 国立大学法人東京農工大学 Ａｌ系ＩＩＩ族窒化物単結晶層を有する積層体の製造方法、該製法で製造される積層体、該積層体を用いたＡｌ系ＩＩＩ族窒化物単結晶基板の製造方法、および、窒化アルミニウム単結晶基板
KR101510377B1 (ko) * 2008-01-21 2015-04-06 엘지이노텍 주식회사 질화물 반도체 및 수직형 발광 소자의 제조방법
US10818748B2 (en) 2018-05-14 2020-10-27 Microchip Technology Incorporated Thin-film resistor (TFR) formed under a metal layer and method of fabrication
US20210358998A1 (en) * 2018-11-16 2021-11-18 Sakai Display Products Corporation Micro led device and production method therefor
WO2020100294A1 (ja) * 2018-11-16 2020-05-22 堺ディスプレイプロダクト株式会社 マイクロｌｅｄデバイスおよびその製造方法
US20210408105A1 (en) * 2018-11-16 2021-12-30 Sakai Display Products Corporation Micro led device and method for manufacturing same
JPWO2020100292A1 (ja) * 2018-11-16 2021-09-24 堺ディスプレイプロダクト株式会社 マイクロｌｅｄデバイスおよびその製造方法
JPWO2020121449A1 (ja) * 2018-12-12 2021-10-21 堺ディスプレイプロダクト株式会社 マイクロｌｅｄデバイスおよびその製造方法
US20220013577A1 (en) * 2018-12-27 2022-01-13 Sakai Display Products Corporation Micro-led device and manufacturing method thereof
WO2020136848A1 (ja) * 2018-12-27 2020-07-02 堺ディスプレイプロダクト株式会社 マイクロｌｅｄデバイスおよびその製造方法
CN110429025B (zh) * 2019-08-09 2021-07-09 北京大学 一种利用金属基底制备的氮化物外延结构及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6403458B2 (en) * 1998-04-03 2002-06-11 Micron Technology, Inc. Method for fabricating local interconnect structure for integrated circuit devices, source structures
JP2000077712A (ja) 1998-08-31 2000-03-14 Sanken Electric Co Ltd 半導体発光素子
JP3019085B1 (ja) 1998-10-09 2000-03-13 サンケン電気株式会社 半導体発光素子及びその製造方法
EP1039555A1 (en) * 1999-03-05 2000-09-27 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device
JP3963068B2 (ja) 2000-07-19 2007-08-22 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP4221697B2 (ja) * 2002-06-17 2009-02-12 日本電気株式会社 半導体装置

Also Published As

Publication number Publication date
US20060065898A1 (en) 2006-03-30
JP2006093508A (ja) 2006-04-06
US7550782B2 (en) 2009-06-23

Similar Documents

Publication Publication Date Title
JP3963068B2 (ja) Ｉｉｉ族窒化物系化合物半導体素子の製造方法
US7550782B2 (en) Semiconductor device having an undercoat layer and method of manufacturing the same
US6593016B1 (en) Group III nitride compound semiconductor device and producing method thereof
US6841808B2 (en) Group III nitride compound semiconductor device and method for producing the same
US7709284B2 (en) Method for deposition of magnesium doped (Al, In, Ga, B)N layers
JP4710139B2 (ja) Ｉｉｉ族窒化物系化合物半導体素子
JP3846150B2 (ja) Ｉｉｉ族窒化物系化合物半導体素子および電極形成方法
JP3700492B2 (ja) Ｉｉｉ族窒化物系化合物半導体素子
JP5378829B2 (ja) エピタキシャルウエハを形成する方法、及び半導体素子を作製する方法
JP3812368B2 (ja) Ｉｉｉ族窒化物系化合物半導体素子及びその製造方法
JP3760663B2 (ja) Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP2006108585A (ja) Ｉｉｉ族窒化物系化合物半導体発光素子
CN103367589B (zh) 用于制造含Ga的第III族氮化物半导体的方法
TWI252599B (en) N-type group III nitride semiconductor layered structure
KR20100018050A (ko) Ⅲ족 질화물 반도체 에피택셜 기판
JP4963763B2 (ja) 半導体素子
JP2001230447A (ja) Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP4465748B2 (ja) Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP3857467B2 (ja) 窒化ガリウム系化合物半導体とその製造方法
JP5105738B2 (ja) 窒化ガリウム系化合物半導体積層物の製造方法
JP4576674B2 (ja) Ｉｉｉ族窒化物系化合物半導体素子
JP2001135854A (ja) Ｉｉｉ族窒化物系化合物半導体素子
JP2009130364A (ja) 窒化物半導体発光素子及びその製造方法
JP2001102633A (ja) 窒化物系化合物半導体発光素子の製造方法
JP2003309074A (ja) 窒化アルミニウムガリウム層の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法およびｉｉｉ族窒化物半導体発光素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061122

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090422

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090623

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090706

R150 Certificate of patent or registration of utility model

Ref document number: 4345626

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120724

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120724

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130724

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees