WO2020136848A1 - マイクロｌｅｄデバイスおよびその製造方法 - Google Patents

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WO2020136848A1
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micro led
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克彦 岸本
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堺ディスプレイプロダクト株式会社
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    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
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Definitions

  • the present disclosure relates to a micro LED device and a manufacturing method thereof.
  • Patent Document 1 discloses a display device including a large number of micro LEDs transferred onto a TFT substrate and a manufacturing method thereof.
  • Patent Document 2 discloses a display device including a GaN wafer on which a plurality of LEDs are formed and a backplane control unit (TFT substrate) to which the GaN wafers are bonded, and a manufacturing method thereof.
  • TFT substrate backplane control unit
  • the method of transferring a large number of micro LEDs onto a TFT substrate has a problem in that the micro LED size becomes smaller, and when the number of micro LEDs increases, it becomes difficult to align the micro LEDs with the TFT substrate.
  • the method of bonding the GaN wafer to the backplane control unit also requires a complicated process of transferring the GaN wafer to a wafer that temporarily holds it and further mounting it on the backplane control unit.
  • the present disclosure provides a new structure and manufacturing method of a micro LED device capable of solving the above problems.
  • the micro LED device of the present disclosure comprises, in an exemplary embodiment, a crystal growth substrate whose upper surface is covered by a mask layer having a plurality of openings, and a front plane supported by the crystal growth substrate.
  • a plurality of micro LEDs each including one or a plurality of semiconductor rods having a conductive first semiconductor layer and a second conductive second semiconductor layer, and an element isolation region located between the plurality of micro LEDs A front plane, the element isolation region having at least one metal plug electrically connected to the second semiconductor layer, and an intermediate layer supported by the front plane,
  • An intermediate layer including a plurality of first contact electrodes electrically connected to the first semiconductor layer of the plurality of micro LEDs, and at least one second contact electrode connected to the metal plug;
  • the circuit comprises a backplane including a plurality of thin film transistors.
  • the crystal growth substrate has a conductive surface, and the plurality of openings included in the mask layer include a plurality of mask openings each defining a position of the semiconductor rod, and the metal plug.
  • a contact opening connected to the conductive surface of each of the plurality of thin film transistors, each of the plurality of thin film transistors having a semiconductor layer grown on the front plane and/or the intermediate layer.
  • the plurality of micro LEDs include a first micro LED that emits light at a first wavelength and a second micro LED that emits light at a second wavelength different from the first wavelength.
  • the thickness of the plurality of semiconductor rods forming the first semiconductor layer and the second semiconductor layer included in one micro LED forms the first semiconductor layer and the second semiconductor layer included in the second micro LED. The thickness of the plurality of semiconductor rods is different.
  • the plurality of mask openings have a plurality of first mask openings and a plurality of sizes and/or shapes that are different from the size and/or shape of each first mask opening. Second mask opening.
  • the mask layer is made of a conductive material, and electrically connects the second semiconductor layers of the plurality of micro LEDs to each other.
  • the crystal growth substrate comprises a titanium nitride layer extending along the upper surface.
  • the crystal growth substrate has a second conductivity type surface semiconductor region extending along the upper surface.
  • the element isolation region of the front plane has a buried insulator filling between the plurality of micro LEDs, and the buried insulator is at least one through hole for the metal plug. have.
  • the element isolation region of the front plane has a plurality of insulating layers respectively covering side surfaces of the plurality of micro LEDs
  • the metal plug has a plurality of insulating layers in the element isolation region. It fills the space surrounded by the insulating layer.
  • the front plane has a flat surface, and the flat surface is in contact with the intermediate layer.
  • the intermediate layer includes an interlayer insulating layer having a flat surface, and the interlayer insulating layer connects the plurality of first contact electrodes and the at least one second contact electrode to the electric circuit, respectively. It has a plurality of contact holes for
  • the electric circuit of the backplane includes a plurality of metal layers respectively connected to the plurality of first contact electrodes and the at least one second contact electrode, and the plurality of metal layers. Includes at least one of a source electrode and a drain electrode included in the plurality of thin film transistors.
  • each of the plurality of micro LEDs emits visible, ultraviolet, or infrared electromagnetic waves.
  • a method of manufacturing a micro LED device of the present disclosure is a front plane supported by a crystal growth substrate having a conductive surface, the first semiconductor layer having a first conductivity type and the second conductivity type.
  • a plurality of micro LEDs each including one or a plurality of semiconductor rods each having a second semiconductor layer, and a device isolation region located between the plurality of micro LEDs, wherein the device isolation region is the second
  • a front plane having at least one metal plug electrically connected to the semiconductor layer, and an intermediate layer supported by the front plane, each of the first semiconductor layers of the plurality of micro LEDs.
  • Preparing a laminated structure including an intermediate layer including a plurality of first contact electrodes electrically connected to each other and at least one second contact electrode connected to the metal plug, and the laminated structure.
  • a step of forming a backplane thereon comprising an electric circuit electrically connected to the plurality of micro LEDs via the plurality of first contact electrodes and the at least one second contact electrode,
  • the electrical circuit includes forming a backplane including a plurality of thin film transistors.
  • the step of preparing the laminated structure includes the step of selectively growing the semiconductor rods from a plurality of predetermined regions on the upper surface of the crystal growth substrate, and the step of forming the backplane is performed on the laminated structure. And a step of patterning the semiconductor layer on the laminated structure.
  • the step of preparing the laminated structure defines a position of the semiconductor rod that is a mask layer that covers the conductive surface of the crystal growth substrate and that is included in each of the plurality of micro LEDs.
  • the method includes the steps of forming a mask layer having a plurality of mask openings, and selectively growing the semiconductor rod from the plurality of mask openings.
  • the metal plug is formed on the conductive surface of the crystal growth substrate. Forming a contact opening for connection in the mask layer.
  • the mask opening has a size corresponding to the emission wavelength of each micro LED.
  • a micro LED device and a manufacturing method thereof for solving the above-mentioned problems.
  • FIG. 3 is a cross-sectional view showing a portion of a ⁇ LED device 1000 according to the present disclosure.
  • 6 is a plan view showing an arrangement example of ⁇ LEDs 220 in the ⁇ LED device 1000.
  • FIG. FIG. 6 is a plan view showing an arrangement example of semiconductor rods in the ⁇ LED 220.
  • 6 is a plan view showing an arrangement example of metal plugs 24 in the ⁇ LED device 1000.
  • FIG. FIG. 9 is a plan view showing another arrangement example of the metal plugs 24 in the ⁇ LED device 1000.
  • 7 is a perspective view showing an arrangement example of first contact electrodes 31 and second contact electrodes 32 in the ⁇ LED device 1000.
  • FIG. 6 is a circuit diagram showing an example of a part of an electric circuit in the ⁇ LED device 1000.
  • FIG. 9 is a perspective view schematically showing a manufacturing process of the ⁇ LED device 1000.
  • FIG. 9 is a perspective view schematically showing a manufacturing process of the ⁇ LED device 1000.
  • FIG. 9 is a perspective view schematically showing a manufacturing process of the ⁇ LED device 1000.
  • FIG. 9 is a perspective view schematically showing a manufacturing process of the ⁇ LED device 1000.
  • FIG. 9 is a perspective view schematically showing a manufacturing process of the ⁇ LED device 1000.
  • FIG. 9 is a perspective view schematically showing a manufacturing process of the ⁇ LED device 1000.
  • FIG. 9 is a perspective view schematically showing a manufacturing process of the ⁇ LED device 1000.
  • FIG. 3 is a cross-sectional view of a ⁇ LED device 1000A according to an embodiment of the present disclosure.
  • FIG. 3 is a cross-sectional view of a ⁇ LED device 1000A according to an embodiment of the present disclosure.
  • FIG. 3 is a cross-sectional view of a ⁇ LED
  • FIG. 9 is a cross-sectional view schematically showing the manufacturing process of the ⁇ LED device 1000A.
  • FIG. 9 is a cross-sectional view schematically showing the manufacturing process of the ⁇ LED device 1000A.
  • FIG. 9 is a cross-sectional view schematically showing the manufacturing process of the ⁇ LED device 1000A.
  • FIG. 9 is a cross-sectional view schematically showing the manufacturing process of the ⁇ LED device 1000A.
  • FIG. 9 is a cross-sectional view schematically showing the manufacturing process of the ⁇ LED device 1000A.
  • FIG. 9 is a cross-sectional view schematically showing the manufacturing process of the ⁇ LED device 1000A.
  • FIG. 8 is a cross-sectional view showing another configuration example of the ⁇ LED device 1000A in the embodiment of the present disclosure.
  • FIG. 11 is a cross-sectional view showing still another configuration example of the ⁇ LED device 1000A in the embodiment of the present disclosure.
  • micro LED in the present disclosure means a light emitting diode (LED) having a size in which an occupied area size is included in an area of 100 ⁇ m ⁇ 100 ⁇ m.
  • the “light” emitted by the micro LED is not limited to visible light, but includes a wide range of visible, ultraviolet, or infrared electromagnetic waves.
  • ⁇ LED may be referred to as “ ⁇ LED”.
  • ⁇ LED is composed of one or more semiconductor rods.
  • the plurality of semiconductor rods are driven by a common electrode.
  • Each semiconductor rod has a first semiconductor layer of a first conductivity type and a second semiconductor layer of a second conductivity type.
  • the first conductivity type is one of p-type and n-type
  • the second conductivity type is the other of p-type and n-type.
  • the first conductivity type is p-type
  • the second conductivity type is n-type.
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • Each of the first semiconductor layer and the second semiconductor layer may have a single layer structure or a multilayer structure.
  • a light emitting layer having at least one quantum well (or double heterostructure) is formed between the first semiconductor layer and the second semiconductor layer.
  • the “micro LED device ( ⁇ LED device)” in the present disclosure is a device including a plurality of ⁇ LEDs.
  • a plurality of ⁇ LEDs in a ⁇ LED device may be referred to as a “ ⁇ LED array”.
  • a typical example of the ⁇ LED device is a display device, but the ⁇ LED device is not limited to the display device.
  • FIG. 1A is a cross-sectional view showing a part of the ⁇ LED device 1000.
  • FIG. 1B is a plan view showing an arrangement example of the ⁇ LED array in the ⁇ LED device 1000.
  • the cross section of the ⁇ LED device 1000 shown in FIG. 1A corresponds to the cross section taken along the line AA of FIG. 1B.
  • the ⁇ LED device 1000 may include a large number of ⁇ LEDs, for example, more than one million. 1A and 1B show only a portion of the ⁇ LED device 1000 that includes several ⁇ LEDs. The entire ⁇ LED device 1000 has a configuration in which the illustrated portions are arranged periodically.
  • the ⁇ LED device 1000 includes a crystal growth substrate 100, a front plane 200 supported by the crystal growth substrate 100, an intermediate layer 300 supported by the front plane 200, and a back plane 400 supported by the intermediate layer. ..
  • each constituent element such as ⁇ LED does not necessarily reflect the actual ratio in the embodiment.
  • each constituent element is described in a ratio that gives priority to clarity.
  • the orientation of each component in the drawings does not limit the orientation when actually manufacturing the ⁇ LED device and the orientation when used.
  • FIG. 1A and FIG. 1B show X-axis, Y-axis, and Z-axis right-handed coordinate axes that are orthogonal to each other.
  • the crystal growth substrate 100 is a substrate on which a semiconductor crystal forming a ⁇ LED is epitaxially grown.
  • a crystal growth substrate will be simply referred to as a “substrate”.
  • the surface 100T of the substrate 100 on which crystal growth occurs is called the "upper surface” or “crystal growth surface”
  • the surface 100B on the opposite side of the substrate 100 is called the “lower surface”.
  • the terms “upper surface” and “lower surface” are used independently of the actual orientation of the substrate 100.
  • a typical example of a semiconductor crystal that can be used in the embodiment of the present disclosure is a gallium nitride-based compound semiconductor.
  • the gallium nitride-based compound semiconductor may be referred to as “GaN”.
  • Part of gallium (Ga) atoms in GaN may be replaced by aluminum (Al) atoms or indium (In) atoms.
  • GaN in which a part of Ga atoms is replaced with Al atoms may be referred to as “AlGaN”.
  • GaN in which some of the Ga atoms are replaced with In atoms may be referred to as “InGaN”.
  • GaN in which a part of Ga atoms is replaced with Al atoms and In atoms may be referred to as “AlInGaN” or “InAlGaN”.
  • the band gap of GaN is smaller than that of AlGaN and larger than that of InGaN.
  • gallium nitride-based compound semiconductors in which some of the constituent atoms are replaced by other atoms may be collectively referred to as “GaN”.
  • GaN may be doped with n-type impurities and/or p-type impurities as impurity ions.
  • the semiconductor crystal that constitutes the ⁇ LED is not limited to the GaN-based semiconductor, and may be formed of a nitride semiconductor such as AlN, InN, or AlInN, or another semiconductor.
  • the substrate 100 in the present disclosure has a conductive surface, and the upper surface 100T of the substrate 100 is covered with the mask layer 150 having a plurality of openings.
  • the mask layer 150 may be formed of, for example, a refractory metal (conductive material) such as titanium (Ti) or tantalum (Ta), and/or an insulating material such as silicon dioxide or silicon nitride.
  • the plurality of openings are a plurality of mask openings 150G that define the positions and arrangements of a plurality of semiconductor rods 2 that form a plurality of ⁇ LEDs 220 described below, and a contact opening 150C that connects the metal plug 24 to the upper surface 100T of the substrate 100. And have.
  • Examples of the substrate 100 include a sapphire substrate having a conductive surface, a GaN substrate, a SiC substrate, a Si substrate, and the like.
  • a conductive layer (not shown in FIG. 1A) is provided on the upper surface of the sapphire substrate.
  • Examples of the layer having conductivity include a titanium nitride (TiN) layer and/or a semiconductor layer doped with an impurity element (second conductivity type surface semiconductor region).
  • TiN titanium nitride
  • second conductivity type surface semiconductor region second conductivity type surface semiconductor region.
  • the substrate 100 is a GaN substrate, a SiC substrate, or a Si substrate, the surface of these substrates is doped with impurities or a conductive layer (buffer layer) is epitaxially grown, so that the conductive surface becomes It is formed.
  • the substrate 100 is a component of the final ⁇ LED device 1000.
  • the thickness of the substrate 100 may be, for example, 30 ⁇ m or more and 1000 ⁇ m or less, preferably 500 ⁇ m or less.
  • the rigidity of the ⁇ LED device 1000 may be supplemented by a rigid member other than the substrate 100.
  • a rigid member may be secured to the backplane 400, for example.
  • a support substrate (not shown) that supplements the rigidity of the substrate 100 may be fixed to the lower surface 100B of the substrate 100.
  • Such a supporting substrate may be removed from the final ⁇ LED device 1000, or may be used while being fixed to the substrate 100.
  • the substrate 100 When the substrate 100 transmits the light emitted from the ⁇ LED array for displaying, the substrate 100 is preferably formed of a material that exhibits high light-transmissivity in the wavelength range of the light.
  • a material having a high transparency to ultraviolet and visible light is sapphire.
  • An example of a material having a high light-transmitting property with respect to ultraviolet rays having a wavelength of 380 nm or more and visible light is GaN.
  • Embodiments of the present disclosure may include configurations in which light emitted from a ⁇ LED array is transmitted by both substrate 100 and backplane 400 for dual-sided display.
  • the upper surface (crystal growth surface) 100T of the substrate 100 may be provided with a structure such as a groove or a ridge for relaxing crystal lattice strain.
  • fine irregularities may be formed to improve the extraction efficiency of the light emitted from the ⁇ LED array and transmitted through the substrate 100 or to diffuse the light.
  • fine irregularities include moth-eye structures. Since the moth-eye structure continuously changes the effective refractive index on the lower surface 100B of the substrate 100, the ratio (reflectance) of being reflected by the lower surface 100B of the substrate 100 to the inside of the substrate 100 is significantly reduced (substantially Can be zero).
  • the positive direction of the Z axis (the direction of the arrow) shown in FIG. 1A may be referred to as the “crystal growth direction” or the “semiconductor stacking direction”.
  • the lower surface 100B and the upper surface 100T of the substrate 100 may be referred to as the “front surface” and the “rear surface” of the substrate 100, respectively.
  • the relative positional relationship between the “front side” and the “back side” does not relate to whether or not the ⁇ LED device 1000 is a device that utilizes light transmitted through the substrate 100.
  • the front plane 200 includes a plurality of ⁇ LEDs 220 and an element isolation region 240 located between the plurality of ⁇ LEDs 220.
  • the plurality of ⁇ LEDs 220 may be arranged in rows and columns in a two-dimensional plane (XY plane) parallel to the upper surface 100T of the substrate 100.
  • each of the plurality of ⁇ LEDs 220 has a plurality of semiconductor rods 2 respectively extending from the plurality of mask openings 150G of the mask layer 150, as shown in FIG. 1A.
  • each semiconductor rod 2 has a first conductive type first semiconductor layer 21 and a second conductive type second semiconductor layer 22.
  • each semiconductor rod 2 includes the cross sections of the six upright semiconductor rods 2 which are schematically shown.
  • the first conductivity type portion of each semiconductor rod 2 constitutes the first semiconductor layer 21, and the second conductivity type portion of each semiconductor rod 2 constitutes the second semiconductor layer 22. Further, in each semiconductor rod 2, a portion between the portion forming the first semiconductor layer 21 and the portion forming the second semiconductor layer 22 forms the light emitting layer 23.
  • the number of the semiconductor rods 2 forming each ⁇ LED 220 is not limited to the illustrated example, and may be, for example, 1 to 100 or more.
  • the thickness (diameter or major axis size of the cross section) of each semiconductor rod 2 may be, for example, 50 nm to 50 ⁇ m.
  • FIG. 1C is a plan view showing an arrangement example of the semiconductor rods 2 constituting each ⁇ LED 220.
  • the cross-sectional shape of the semiconductor rod 2 (the shape in the cross section parallel to the upper surface 100T of the substrate 100) can be various.
  • it may be a polygon such as a triangle, a square, a rectangle, a rhombus, a parallelogram, a pentagon, and a hexagon, or a shape including at least a part of a circle, an ellipse, or a curve.
  • It may have a convex and/or concave contour in a plane parallel to the upper surface 100T of the substrate 100, or may have a long axis portion extending in at least one direction.
  • each ⁇ LED 220 has a plurality of semiconductor rods 2
  • the semiconductor rods 2 may be arranged in rows and columns in a plane parallel to the upper surface 100T of the substrate 100, or may be concentric circles, curves, meandering lines, and bends. It may be arranged on a line. Further, they may be arranged irregularly. Further, each ⁇ LED 220 may include a plurality of semiconductor rods 2 having different sizes or shapes.
  • the first semiconductor layer 21 and the second semiconductor layer 22 included in each of the plurality of ⁇ LEDs 220 according to the present disclosure are a bundle of one or more semiconductor rods 2 extending from the plurality of openings of the mask layer 150.
  • the plurality of ⁇ LEDs 220 include a first ⁇ LED that emits at a first wavelength and a second ⁇ LED that emits at a second wavelength different from the first wavelength.
  • the thickness of the plurality of semiconductor rods 2 forming the first semiconductor layer 21 and the second semiconductor layer 22 included in the first ⁇ LED is the same as that of the plurality of semiconductors forming the first semiconductor layer 21 and the second semiconductor layer 22 included in the second ⁇ LED. It is different from the thickness of the rod 2.
  • the exemplary embodiment further includes a third ⁇ LED that emits at a third wavelength different from the first and second wavelengths.
  • the first, second, and third wavelengths may be red, green, and blue center wavelengths, respectively. According to the embodiments of the present disclosure, it becomes possible to solve a problem in mounting a ⁇ LED and realize a full-color display.
  • the individual semiconductor rods 2 forming the second semiconductor layer 22 of each ⁇ LED 220 are located in the region defined by the mask opening 150G of the mask layer 150.
  • the second semiconductor layer 22 is a semiconductor crystal selectively grown from the region exposed through the mask opening 150G in the upper surface 100T of the substrate 100 when starting the epitaxial growth process of the semiconductor crystal. Are formed from.
  • the thickness of the semiconductor rod 2 is defined by the size of the mask opening 150G.
  • the size of the mask opening 150G for each ⁇ LED 220 it is possible to control the thickness of the semiconductor rod 2 forming each ⁇ LED 220 and obtain a desired emission color.
  • the reason why the emission wavelength changes according to the thickness of the semiconductor rod 2 is that various parameters such as the growth rate, composition, impurity concentration, strain, and polarization of the semiconductor rod 2 depend on the thickness of the semiconductor rod 2. This can change.
  • the element isolation region 240 has at least one metal plug 24 electrically connected to the second semiconductor layer 22.
  • the metal plug 24 functions as a substrate-side electrode of the ⁇ LED 220. More specifically, the metal plug 24 is electrically connected to the conductive surface of the substrate 100 via the contact opening 150C of the mask layer 150. Then, the second semiconductor layers of the plurality of ⁇ LEDs 220 are mutually connected via this conductive surface.
  • a typical example of the first conductivity type first semiconductor layer 21 is a p-GaN layer.
  • a typical example of the second conductivity type second semiconductor layer 22 is an n-GaN layer.
  • the p-GaN layer and the n-GaN layer do not need to have the same composition along the direction perpendicular to the upper surface 100T of the substrate 100 (semiconductor stacking direction: positive direction of Z axis), and have a multilayer structure.
  • the Ga of GaN may be at least partially replaced by Al and/or In. Such substitutions can be made to adjust the bandgap and/or refractive index of GaN.
  • the concentrations of the p-type impurity and the n-type impurity, that is, the doping level does not have to be uniform along the semiconductor stacking direction (the positive direction of the Z axis).
  • the second semiconductor layer and the first semiconductor layer may be stacked along the direction parallel to the upper surface 100T of the substrate 100 (the positive and negative directions of the X axis), and each may have a multilayer structure. .. Also in this case, the concentrations of the p-type impurity and the n-type impurity, that is, the doping level does not need to be uniform along the positive and negative directions of the X axis. Note that, as described above, the individual semiconductor rods 2 that grow simultaneously may have different compositions (substitution rates) and/or impurity concentrations depending on their thicknesses.
  • a typical example of the light emitting layer 23 includes at least one InGaN well layer.
  • a GaN barrier layer or an AlGaN barrier layer having a band gap larger than that of the InGaN well layers may be arranged between the InGaN well layers.
  • the InGaN well layer and the AlGaN barrier layer may be an InAlGaN well layer and an InAlGaN barrier layer, respectively.
  • the bandgap Eg of the InGaN well layer may be adjusted to about 2.76 eV.
  • the band gap of the InGaN well layer can be adjusted according to the In composition ratio in the InGaN well layer.
  • the band gap can be similarly adjusted according to the In and Al composition ratios.
  • the In composition ratio in the InGaN well layer grown on the substrate 100 has substantially the same value over the entire surface of the substrate 100. Therefore, the plurality of ⁇ LEDs 220 formed on the same substrate 100 emit light having substantially the same wavelength.
  • the plurality of ⁇ LEDs 220 emit light having different wavelengths depending on the thickness. Can be emitted from.
  • the plurality of ⁇ LEDs 220 may include a first micro LED that emits at a first wavelength and a second micro LED that emits at a second wavelength that is different from the first wavelength. Further, the ⁇ LED 220 that emits light at another wavelength may be included.
  • each ⁇ LED 220 is a single crystal semiconductor rod 2 (epitaxial semiconductor rod) epitaxially grown on the substrate 100, or a bundle or group thereof.
  • the element isolation region 240 is defined by a trench-shaped recess (hereinafter referred to as “trench”) formed by a space between a bundle or a group of a plurality of semiconductor rods epitaxially grown on the substrate 100.
  • the occupied area of each ⁇ LED 220 separated by the trench has a size (for example, a region of 10 ⁇ m ⁇ 10 ⁇ m) included in a region of 100 ⁇ m ⁇ 100 ⁇ m.
  • the area occupied by the ⁇ LED 220 is defined by the contour of the first semiconductor layer 21 divided by the element isolation region 240.
  • the element isolation region 240 surrounds each ⁇ LED 220 and separates each ⁇ LED 220 from another ⁇ LED 220. More specifically, the element isolation region 240 electrically and spatially separates the first semiconductor layer 21 and the light emitting layer 23 of each ⁇ LED 220 from the first semiconductor layer 21 and the light emitting layer 23 of another ⁇ LED 220. ing.
  • the element isolation region 240 is a region located between the plurality of ⁇ LEDs 220 formed by selective growth of the semiconductor layer, and is not a recess formed by deeply etching the semiconductor layer. According to the embodiments of the present disclosure, steps such as lithography required for etching become unnecessary, and damage to the semiconductor layer due to etching can be prevented.
  • the element isolation region 240 has an embedded insulator 25 that fills between the plurality of ⁇ LEDs 220.
  • the embedded insulator 25 also fills the gaps between the semiconductor rods 2 that form the individual ⁇ LEDs 220.
  • the buried insulator 25 has one or more through holes for the metal plugs 24. The through hole is filled with the metal material forming the metal plug 24.
  • the metal plug 24 may have a structure in which layers of different metals are stacked.
  • the plurality of metal plugs 24 are discretely arranged, but the embodiment of the present disclosure is not limited to such an example.
  • Each of the plurality of metal plugs 24 may have a ring shape surrounding the corresponding ⁇ LED 220. Further, the metal plug 24 may have a stripe shape extending in parallel to one direction as shown in FIG. 1D, or may be one conductor having a lattice shape as shown in FIG. 1E. Good.
  • the metal plug 24 does not transmit light. Therefore, when the metal plug 24 has a shape surrounding each ⁇ LED 220 (for example, the shape shown in FIG. 1E), the metal plug 24 causes the light emitted from each ⁇ LED 220 to be emitted from another ⁇ LED 220. It produces the effect of not being mixed with light. Instead of the metal plug 24 functioning as such a light blocking member, a light blocking member surrounding each ⁇ LED 220 may be separately provided in the element isolation region 240. In this way, the element isolation region 240 may have an additional function of optically separating the light emitting layer 23 of each ⁇ LED 220 from the light emitting layer 23 of another ⁇ LED 220.
  • the upper surface of the front plane 200 is preferably flattened as shown in FIG. 1A. Such flattening is realized when the levels of the upper surfaces of the metal plug 24 and the embedded insulator 25 in the element isolation region 240 substantially match the level of the upper surface of the first semiconductor layer 21 in the ⁇ LED 220.
  • the intermediate layer 300 includes a plurality of first contact electrodes 31 and second contact electrodes 32 (see FIG. 1A).
  • the plurality of first contact electrodes 31 are electrically connected to the first semiconductor layers 21 of the plurality of ⁇ LEDs 220, respectively.
  • At least one second contact electrode 32 is connected to the metal plug 24.
  • FIG. 2 is a perspective view showing an arrangement example of the first contact electrode 31 and the second contact electrode 32.
  • the backplane 400 is omitted to show an arrangement example of the contact electrodes 31 and 32.
  • the structure shown in FIG. 2 is only a portion of the ⁇ LED device 1000, and as described above, the embodiment of the ⁇ LED device 1000 comprises multiple ⁇ LEDs 220.
  • the second contact electrode 32 shown in FIG. 2 is electrically connected to the second semiconductor layer 22 via the metal plug 24.
  • the shape and size of the second contact electrode 32 are not limited to the illustrated example. As described above, since the metal plug 24 can have various shapes, the degree of freedom in arranging the second contact electrode 32 is high as long as it is electrically connected to the second semiconductor layer 22 via the metal plug 24.
  • the first contact electrode 31 is electrically connected to the first semiconductor layers 21 of the plurality of ⁇ LEDs 220, independently of each other. When viewed from the direction perpendicular to the upper surface 100T of the substrate 100, the shape and size of the first contact electrode 31 do not have to match the shape and size of the first semiconductor layer 21.
  • the distance from the substrate 100 to the first contact electrode 31 and the second contact electrode 32 in other words, the “height of these contact electrodes 31 and 32”. Or “level” are mutually equal. This facilitates forming the backplane 400 described below using semiconductor manufacturing techniques.
  • the “semiconductor manufacturing technique” in the present disclosure includes a step of depositing a thin film of a semiconductor, an insulator, or a conductor, and a step of patterning the thin film by a lithography and etching step.
  • the “planarized surface” means a surface having a step difference of 300 nm or less due to a convex portion or a concave portion existing on the surface. In a preferred embodiment, this step is 100 nm or less.
  • the intermediate layer 300 includes an interlayer insulating layer 38 having a flat surface.
  • the interlayer insulating layer 38 has a plurality of contact holes for connecting the first and second contact electrodes 31, 32 to the electric circuit of the backplane 400, respectively.
  • the contact hole is filled with the via electrode 36.
  • CMP chemical mechanical polishing
  • the backplane 400 has an electric circuit not shown in FIG. 1A.
  • the electric circuit is electrically connected to the plurality of ⁇ LEDs 220 via the plurality of first contact electrodes 31 and at least one second contact electrode 32.
  • the electrical circuit includes a plurality of thin film transistors (TFTs) and other circuit elements. As will be described later, each of the TFTs has a semiconductor layer grown on the front plane 200 and/or the intermediate layer 300 supported by the substrate 100.
  • TFTs thin film transistors
  • FIG. 3 is a basic equivalent circuit diagram of sub-pixels when the ⁇ LED device 1000 functions as a display device.
  • One pixel of the display device may be composed of sub-pixels of different colors, eg R, G, B.
  • the electric circuit of the backplane 400 has a selection TFT element Tr1, a driving TFT element Tr2, and a storage capacitor CH.
  • the ⁇ LEDs shown in FIG. 3 reside in the front plane 200 rather than the back plane 400.
  • the selection TFT element Tr1 is connected to the data line DL and the selection line SL.
  • the data line DL is a wire that carries a data signal defining an image to be displayed.
  • the data line DL is electrically connected to the gate of the driving TFT element Tr2 via the selecting TFT element Tr1.
  • the selection line SL is a wiring that carries a signal for controlling ON/OFF of the selection TFT element Tr1.
  • the driving TFT element Tr2 controls the conduction state between the power line PL and the ⁇ LED. When the driving TFT element Tr2 is turned on, a current flows from the power line PL to the ground line GL via the ⁇ LED. This current causes the ⁇ LED to emit light. Even if the selecting TFT element Tr1 is turned off, the holding capacitor CH maintains the on state of the driving TFT element Tr2.
  • the electric circuit of the backplane 400 may include the selection TFT element Tr1, the driving TFT element Tr2, the data line DL, the selection line SL, and the like, but the configuration of the electric circuit is not limited to such an example.
  • the ⁇ LED device 1000 in this embodiment can function as a display device independently, but a plurality of ⁇ LED devices 1000 may be tiled to realize a display device having a larger display area.
  • FIG. 4A a substrate 100 having an upper surface (crystal growth surface) 100T is prepared.
  • FIG. 4A only shows a portion of the substrate 100 that extends along a plane parallel to the top surface 100T.
  • the upper surface 100T of the substrate 100 has conductivity as described above. This conductivity is provided by forming a TiN layer on the surface of the substrate 100 or by doping a second conductivity type impurity element.
  • the upper surface 100T of the substrate 100 is covered with the mask layer 150.
  • the mask layer 150 is obtained, for example, by depositing an insulating film and then etching a predetermined region of the insulating film to form a plurality of mask openings 150G.
  • the mask opening 150G partially exposes the upper surface 100T of the substrate 100.
  • the TiN layer is located on the upper surface 100T of the substrate 100, for example, the mask opening 150G partially exposes the TiN layer.
  • the shape and position of the mask opening 150G define the shape and position of each semiconductor rod 2 of each ⁇ LED 220.
  • the mask opening 150G has a rectangular shape, but the shape of the mask opening 150G is not limited to this example.
  • the arrangement of the mask openings 150G is not limited to the example shown in FIG. 4B.
  • the number of mask openings 150G for each ⁇ LED 220 is four, but this number may be 1-3, or much more than four (eg, hundreds). Or more).
  • a large number of semiconductor rods 2 having a second conductive type second semiconductor layer 22, a light emitting layer 23, and a first conductive type first semiconductor layer 21 are epitaxially grown from the exposed portion of the upper surface 100T of the substrate 100. Let At this time, these semiconductor rods 2 do not grow epitaxially on the mask layer 150. However, a part of the second semiconductor layer 22 epitaxially grown from the mask opening 150G may grow laterally along the surface of the mask layer 150. Next, a plurality of semiconductor layers including the light emitting layer 23 and the first conductive type first semiconductor layer 21 are epitaxially grown from the upper surface and the side surface of the second semiconductor layer 22.
  • Each semiconductor layer is a single crystal epitaxial growth layer of a gallium nitride-based compound semiconductor.
  • the growth of the gallium nitride-based compound semiconductor can be performed by, for example, the MOCVD (Metal Organic Chemical Vapor Deposition) method. Impurities that define each conductivity type can be doped from the vapor phase during crystal growth.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • a wide space can be formed between one or a plurality of semiconductor rods 2 forming each ⁇ LED 220.
  • a trench for element isolation is formed without etching the semiconductor layer.
  • the element isolation region 240 is formed in the space (trench) between the ⁇ LEDs 220.
  • the gap between the adjacent semiconductor rods 2 and the trench of the element isolation region 240 are filled with an organic or inorganic insulating material to form the buried insulator 25.
  • an organic or inorganic insulating material for example, a liquid thermosetting resin or an ultraviolet curable resin may be supplied onto the mask layer 150 and cured by heat or ultraviolet rays.
  • the liquid resin material it becomes easy to form the embedded insulator 25 having a flat upper surface.
  • a through hole (not shown in FIG. 4D) for the metal plug 24 is formed at a desired position of the buried insulator 25 by using photolithography and etching techniques.
  • the element isolation region 240 in this example has a buried insulator 25 and a plurality of metal plugs 24 respectively provided in a plurality of through holes of the buried insulator 25.
  • a plurality of contact holes for connecting the electric circuit of the backplane 400 to the ⁇ LED 220 of the front plane 200 (Not shown in FIG. 4F) is formed on the interlayer insulating layer 38.
  • the contact hole is formed so as to reach the contact electrodes 31 and 32 located in the lower layer.
  • the contact hole is filled with a via electrode.
  • the upper surface of the interlayer insulating layer 38 can be smoothed by the CMP process.
  • the backplane 400 is formed on the intermediate layer 300.
  • a feature of the present disclosure is that the various electronic elements and wirings that form the backplane 400 are not bonded to the backplane 400 on the intermediate layer 300, but the frontplane 200 and the intermediate layer 300 are formed by semiconductor manufacturing technology. It is to form directly on the laminated structure including.
  • each of the plurality of TFTs included in the back plane 400 has a semiconductor layer grown on the stacked structure including the front plane 200 and the intermediate layer 300 supported by the substrate 100.
  • the back plane 400 including the TFT As described above, if the upper surface of the front plane 200 and the upper surface of the intermediate layer 300 are flattened, it becomes easy to manufacture the back plane 400 including the TFT by a semiconductor manufacturing technique.
  • a semiconductor manufacturing technique it is necessary to pattern the deposited semiconductor layer, insulating layer, and metal layer. Such patterning is realized by a lithography process involving exposure.
  • the focus at the time of exposure does not match, and highly precise fine patterning cannot be realized.
  • the intermediate layer 300 is also planarized, and the backplane 400 can be easily formed by a semiconductor manufacturing technique.
  • each semiconductor rod 2 is defined by the shape and position of the mask opening 150G of the mask layer 150, by adjusting the pattern of the mask layer 150, the shape and position of each semiconductor rod 2, and Can arbitrarily control the array pattern of the ⁇ LEDs 220.
  • the ⁇ LED device 1000A in the present embodiment is a display device having the same configuration as the basic configuration example described above.
  • This ⁇ LED device 1000A includes a crystal growth substrate (hereinafter, “substrate”) 100 that transmits visible light and/or ultraviolet light, a front plane 200 formed on the substrate 100, and an intermediate layer formed on the front plane 200. 300 and a back plane 400 formed on the intermediate layer 300.
  • substrate crystal growth substrate
  • FIG. 6A shows a configuration example of the substrate 100 used in this embodiment.
  • a TiN layer 50 that functions as a conductive buffer layer (thickness: for example, 5 to 500 nm) is located on the upper surface 100T of the substrate 100.
  • the thickness of the TiN layer 50 is preferably within the range of 5 to 20 nm.
  • An example of the conductive buffer layer is not limited to the TiN layer, and may be a second conductive type semiconductor layer (epi layer).
  • the TiN layer 50 is covered with a mask layer 150 having a mask opening 150G.
  • the mask layer 150 can be formed of, for example, a silicon nitride film or a silicon oxide film having a thickness of 100 to 1000 nm, typically 300 nm. As described above, the mask layer 150 may be formed of a layer of refractory metal. The metal mask layer 150 can function as a part of the n-side common electrode.
  • the mask layer 150 is formed by a thin film deposition technique such as a sputtering method and then patterned by photolithography and etching techniques. By this patterning, a plurality of mask openings 150G having a predetermined shape are formed. Each of the plurality of mask openings 150G in the present embodiment determines the shape and position of the semiconductor rod 2 of each ⁇ LED 220.
  • the substrate 100 is placed in the reaction chamber of the MOCVD apparatus, and various gases are supplied to epitaxially grow a gallium nitride (GaN)-based compound semiconductor.
  • the main body of the substrate 100 in this embodiment is, for example, a sapphire substrate having a thickness of about 50 to 600 ⁇ m.
  • the upper surface 100T of the substrate 100 is typically the C surface (0001), but may have a nonpolar surface such as an m surface, an a surface, or an r surface or a semipolar surface on the upper surface. Further, the upper surface 100T may be inclined from these crystal planes by about several degrees.
  • the substrate 100 is typically disc-shaped and its diameter can be, for example, 1 inch to 8 inches.
  • the shape and size of the substrate 100 are not limited to this example, and may be rectangular.
  • the manufacturing process may be performed using the disk-shaped substrate 100, and the periphery of the substrate 100 may be finally cut to be processed into a rectangular shape.
  • the manufacturing process may be performed using a comparatively large substrate 100, and finally one substrate 100 may be divided to form a plurality of ⁇ LED devices (singulation).
  • trimethylgallium (TMG) or triethylgallium (TEG), carrier gas hydrogen (H 2 ), nitrogen (N 2 ) and ammonia (NH 3 ) and silane (SiH 4 ) are placed in the reaction chamber of the MOCVD apparatus.
  • the substrate 100 is heated to about 1100°C.
  • the n-GaN layer (thickness: 2 ⁇ m, for example) 22n is formed from the region of the substrate 100 not covered by the mask layer 150, that is, the region defined by the mask opening 150G.
  • the n-type portion of the semiconductor rod 2 is selectively grown.
  • Silane is a source gas for supplying Si, which is an n-type dopant.
  • the doping concentration of the n-type impurity may be, for example, 5 ⁇ 10 17 cm ⁇ 3 .
  • the supply of SiH 4 is stopped, the temperature of the substrate 100 is lowered to less than 800° C., and as shown in FIG. 23 is formed.
  • a GaN barrier layer is grown.
  • the supply of trimethylindium (TMI) is started to grow an In y Ga 1-y N (0 ⁇ y ⁇ 1) well layer.
  • TMI trimethylindium
  • the GaN barrier layer and the In y Ga 1-y N (0 ⁇ y ⁇ 1) well layer are alternately grown for two cycles or more, so that the light emitting layer (thickness) having a GaN/InGaN multiple quantum well functioning as a light emitting portion is formed.
  • 100 nm) 23 can be formed.
  • One light emitting layer 23 may have a single In y Ga 1-y N (0 ⁇ y ⁇ 1) well layer sandwiched by two GaN barrier layers.
  • An In y Ga 1-y N (0 ⁇ y ⁇ 1) well layer is formed directly on the n-GaN layer 22n, and a GaN barrier is formed on the In y Ga 1-y N (0 ⁇ y ⁇ 1) well layer. You may form a layer.
  • the In y Ga 1-y N (0 ⁇ y ⁇ 1) well layer may contain Al.
  • Al x In y Ga z N (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1,0 ⁇ z ⁇ 1) formed from May be.
  • the supply of TMI is once stopped. After that, the supply of ammonia is restarted in addition to nitrogen in the carrier gas (hydrogen).
  • the growth temperature is raised to 850° C. to 1000° C., trimethylaluminum (TMA) and biscyclopentadienyl magnesium (Cp 2 Mg) as a raw material of Mg which is a p-type dopant are supplied to form a p-AlGaN overflow suppression layer. You may grow it.
  • TMA trimethylaluminum
  • Cp 2 Mg biscyclopentadienyl magnesium
  • the doping concentration of p-type impurities may be, for example, 5 ⁇ 10 17 cm ⁇ 3 .
  • the semiconductor rod 2 configuring the ⁇ LED 220 can be formed in an arbitrary shape and arrangement depending on the shape and arrangement of the mask opening 150G of the mask layer 150.
  • the space defining the element isolation region 240 is filled with the embedded insulator 25.
  • the material and forming method of the embedded insulator 25 are arbitrary.
  • the upper surface of the buried insulator 25 is flattened and located at the same level as the upper surface of the p-GaN layer 21p.
  • a thermosetting resin is selectively dropped onto the element isolation region 240 using an inkjet method, and left still for a while to flatten the surface. Then, it is heated to cure the resin.
  • a through hole (through hole) 26 reaching the TiN layer 50 is formed in a part of the buried insulator 25 and the mask layer 150.
  • the through hole 26 defines the position and shape of the metal plug 24.
  • the through hole 26 has, for example, a rectangular shape whose one side is 5 ⁇ m or more and a circular shape whose diameter is 5 ⁇ m or more. Further, the through hole 26 may have a shape to accommodate the metal plug 24 having a shape as shown in FIGS. 1D and 1E, for example.
  • the metal plug 24 that fills the through hole 26 is formed, and the upper surface of the front plane 200 is flattened. Then, the first contact electrode 31 and the second contact electrode 32 are formed.
  • the planarization can be performed by various processes such as etch back, selective growth, CMP, or lift-off.
  • the metal plug 24 makes ohmic contact with the TiN layer 50, and thus can be formed of a metal such as titanium (Ti) and/or aluminum (Al).
  • the metal plug 24 preferably has a metal layer containing Ti (for example, a TiN layer) in a portion in contact with the n-GaN layer 22n.
  • the presence of the metal layer containing Ti contributes to realize a low resistance n-type ohmic contact to n-GaN or TiN.
  • the TiN layer existing at the interface between the metal plug 24 and the TiN layer 50 can be formed by forming a Ti layer in contact with the TiN layer 50 and then performing heat treatment at about 600° C. for 30 seconds.
  • the first and second contact electrodes 31, 32 can be formed by depositing and patterning a metal layer.
  • a metal-semiconductor interface is formed between the first contact electrode 31 and the p-GaN layer 21p of the ⁇ LED 220.
  • the material of the first contact electrode 31 can be selected from metals having a large work function such as platinum (Pt) and/or palladium (Pd). After forming the Pt or Pd layer (thickness: about 50 nm), heat treatment may be performed at a temperature of 350° C. or higher and 400° C. or lower for about 30 seconds, for example.
  • a Pt or Pd layer is present in a portion that directly contacts the p-GaN layer 21p, another metal such as a Ti layer (thickness: about 50 nm) and/or an Au layer ( (Thickness: about 200 nm) may be laminated.
  • a region in which a p-type impurity is relatively highly doped may be formed on the p-GaN layer 21p.
  • the second contact electrode 32 is electrically connected not to the semiconductor but to the metal plug 24. Therefore, the material of the second contact electrode 32 can be selected from a wide range.
  • the first contact electrode 31 and the second contact electrode 32 may be formed by patterning one continuous metal layer. This patterning also includes lift-off. When the thicknesses of the first contact electrode 31 and the second contact electrode 32 are equal to each other, connection with an electric circuit in the backplane 400, such as the TFT 40 described later, becomes easy.
  • the first and second contact electrodes 31, 32 are covered with an interlayer insulating layer (thickness: for example, 1000 nm to 1500 nm) 38.
  • the upper surface of the interlayer insulating layer 38 can be planarized by a CMP process or the like.
  • the thickness of the interlayer insulating layer 38 whose upper surface is flattened means the “average thickness”.
  • a contact hole 39 is formed in the interlayer insulating layer 38.
  • the contact hole 39 is used to electrically connect the electric circuit of the backplane 400 to the ⁇ LED 220 of the frontplane 200.
  • the TFT 40 is a semiconductor that is in contact with the drain electrode 41 and the source electrode 42 formed on the interlayer insulating layer 38, and at least a part of the upper surface of each of the drain electrode 41 and the source electrode 42. It has a thin film 43, a gate insulating film 44 formed on the semiconductor thin film 43, and a gate electrode 45 formed on the gate insulating film 44.
  • the drain electrode 41 and the source electrode 42 are connected to the first contact electrode 31 and the second contact electrode 32 by the via electrode 36, respectively.
  • the constituent elements of these TFTs 40 are formed by a known semiconductor manufacturing technique.
  • the semiconductor thin film 43 may be formed of polycrystalline silicon, amorphous silicon, an oxide semiconductor, and/or a gallium nitride based semiconductor.
  • Polycrystalline silicon can be formed, for example, by depositing amorphous silicon on the interlayer insulating layer 38 of the intermediate layer 300 by a thin film deposition technique and then crystallizing the amorphous silicon with a laser beam.
  • the polycrystalline silicon thus formed is called LTPS (Low-Temperature PolySilicon).
  • Polycrystalline silicon is patterned into a desired shape by lithography and etching processes.
  • the TFT 40 in FIG. 5 is covered with an insulating layer (thickness: for example, 500 nm to 3000 nm) 46.
  • An opening hole (not shown) is provided in the insulating layer 46, so that the gate electrode 45 of the TFT 40 can be connected to an external driver integrated circuit element or the like.
  • the upper surface of the insulating layer 46 is also preferably flattened.
  • the electrical circuitry of backplane 400 may include circuit elements such as TFTs, capacitors, and diodes not shown. Therefore, the insulating layer 46 may have a structure in which a plurality of insulating layers are stacked, and in this case, each insulating layer may be provided with a via electrode for connecting a circuit element as necessary. Wiring may be formed on each insulating layer as needed.
  • the backplane 400 in this embodiment can have the same configuration as a known backplane (for example, a TFT substrate).
  • the backplane 400 of the present disclosure is characterized in that it is formed on the ⁇ LED 220 located in the lower layer by a semiconductor manufacturing technique. Therefore, for example, the drain electrode 41 and the source electrode 42 of the TFT 40 can be formed by patterning the metal layer deposited so as to cover the front plane 200. Such patterning enables highly accurate alignment by the lithographic technique. Particularly, in this embodiment, since the front plane 200 and/or the intermediate layer 300 are both flattened, it is possible to improve the resolution of lithography.
  • the configuration of the TFT 40 shown in FIG. 5 is an example.
  • the drain electrode 41 of the TFT 40 is electrically connected to the first contact electrode 31 for the sake of clarity, the drain electrode 41 of the TFT 40 is not limited to other circuit elements in the backplane 400 or It may be connected to wiring.
  • the source electrode 42 of the TFT 40 does not need to be electrically connected to the second contact electrode 32.
  • the second contact electrode 32 can be connected to a wiring (for example, a ground wiring) that gives a predetermined potential in common to the n-GaN layer 22n of the ⁇ LED 220.
  • the electric circuit of the backplane 400 has a plurality of metal layers (metal layers functioning as the drain electrode 41 and the source electrode 42) respectively connected to the first contact electrode 31 and the second contact electrode 32. ing.
  • the plurality of first contact electrodes 31 respectively cover the p-GaN layers 21p of the plurality of ⁇ LEDs 220 and function as a light shielding layer or a reflection layer.
  • the individual first contact electrodes 31 do not have to cover the entire upper surface of the ⁇ LED 220, that is, the entire upper surface of the p-GaN layer 21p.
  • the shape, size, and position of the first contact electrode 31 are determined so as to realize a sufficiently low contact resistance and sufficiently suppress the light emitted from the light emitting layer 23 from entering the channel region of the TFT 40. To be done. It should be noted that preventing the light emitted from the light emitting layer 23 from entering the channel region of the TFT 40 can also be realized by disposing another metal layer at an appropriate position.
  • the intermediate layer 300 having the flattened upper surface is formed on the front plane 200 having the flat upper surface realized by embedding the element isolation region 240 with the metal plug 24 and the embedded insulator 25.
  • These structures function as a base on which circuit elements such as TFTs are formed.
  • the above substructure is processed at a temperature of, for example, 350° C. or higher. Therefore, the buried insulator 25 in the element isolation region 240 and the interlayer insulating layer 38 included in the intermediate layer 300 are preferably formed of a material that does not deteriorate even by heat treatment at 350° C. or higher.
  • polyimide and SOG Spin-on Glass
  • the configuration of the TFT included in the electric circuit in the backplane 400 is not limited to the above example.
  • FIG. 7 is a sectional view schematically showing another example of the TFT.
  • FIG. 8 is a sectional view schematically showing still another example of the TFT.
  • the TFT 40 includes a drain electrode 41, a source electrode 42, and a gate electrode 45 formed on the interlayer insulating layer 38, a gate insulating film 44 formed on the gate electrode 45, and a gate insulating film 44.
  • the semiconductor thin film 43 is formed on the semiconductor thin film 43 and is in contact with at least a part of the upper surfaces of the drain electrode 41 and the source electrode 42.
  • the drain electrode 41 and the source electrode 42 are connected to the first contact electrode 31 and the second contact electrode 32 by the via electrode 36, respectively.
  • the TFT 40 includes a semiconductor thin film 43 formed on the interlayer insulating layer 38, and a drain electrode 41 and a source electrode 42 formed on the interlayer insulating layer 38, each of which contacts a part of the semiconductor thin film 43. And a gate insulating film 44 formed on the semiconductor thin film 43, and a gate electrode 45 formed on the gate insulating film 44.
  • the drain electrode 41 and the source electrode 42 are connected to the first contact electrode 31 and the second contact electrode 32 by the via electrode 36, respectively.
  • the configuration of the TFT 40 is not limited to the above example.
  • the TFT 40 in the initial stage of the step of forming the TFT 40, the TFT 40 is connected to the first and second contact electrodes 31 and 32 of the front plane 200 via the contact hole 39 of the interlayer insulating layer 38 in the intermediate layer 300.
  • a plurality of metal layers are formed. These metal layers can be, but are not limited to, the drain electrode 41 or the source electrode 42 of the TFT 40.
  • the drain electrode 41 and the source electrode 42 in this embodiment are patterned by a photolithography and etching process after depositing a metal layer on the interlayer insulating layer 38 in the planarized intermediate layer 300. Therefore, there is no misalignment between the front plane 200 (intermediate layer 300) and the back plane 400, which would cause a decrease in yield.
  • the thickness of the TiN layer 50 when the substrate 100 transmits the light emitted from the ⁇ LED 220 to perform display or the like may be, for example, 5 nm or more and 20 nm or less, as described above.
  • the TiN layer 50 can be preferably used in combination with the substrate 100 formed of sapphire, single crystal silicon, or SiC, but the substrate 100 is not limited to these substrates.
  • the TiN layer 50 has electrical conductivity.
  • a large number of ⁇ LEDs 220 are arranged over a wide range, and the n-GaN layer 22n of the ⁇ LED 220 is connected to an electric circuit of the backplane 400 by at least one metal plug 24. Therefore, if the electric resistance component (sheet resistance) with respect to the current flowing from the n-GaN layer 22n to the metal plug 24 is too high, the power consumption will increase.
  • the TiN layer 50 functions as a buffer layer that relaxes lattice mismatch during crystal growth and contributes to reducing the crystal defect density, and contributes to lowering the above electrical resistance component during device operation.
  • the thickness of the TiN layer 50 is preferably 10 nm or more, and more preferably 12 nm or more, from the viewpoint of lowering the electric resistance component to function as a substrate-side electrode. On the other hand, from the viewpoint of transmitting the light emitted from the ⁇ LED 220, it is preferable that the thickness of the TiN layer 50 be, for example, 20 nm or less.
  • the TiN layer 50 functions as an n-side common electrode of the plurality of ⁇ LEDs 220.
  • the electrodes on the second conductive side of the plurality of ⁇ LEDs 220 are shared by the semiconductor layer or the TiN layer, the problem that some ⁇ LEDs 220 have poor conduction due to disconnection is avoided. It
  • the trench is filled with the buried insulator 25.
  • the embedded insulator 25 can be formed by applying a resin material such as thermosetting polyimide and then curing the resin material by heat treatment at 400° C. for 60 minutes, for example.
  • the embedded insulator 25 does not have to be formed of a resin, and may be formed of an inorganic insulating material such as silicon nitride or silicon oxide.
  • the process temperature for forming these components is increased. It is necessary to form the front plane 200 and the intermediate layer 300 using a material that can withstand.
  • the buried insulator 25, the interlayer insulating layer 38, and the insulating layer 46 can be formed of an organic material, which must withstand the maximum temperatures of the process of forming the backplane 400. Specifically, when a heat treatment exceeding 300° C.
  • a buried heat insulating resin 25 and an interlayer insulating film are formed from a heat-resistant resin material (for example, polyimide) that is not easily deteriorated even by the heat treatment at 300° C.
  • the insulating layer 38 and/or the insulating layer 46 can be formed.
  • Each of the embedded insulator 25, the interlayer insulating layer 38, and the insulating layer 46 does not need to have a single layer structure, and may have a multilayer structure.
  • the multi-layer structure can include, for example, a stack of organic and inorganic materials.
  • the upper surface of the metal plug 24 in the above example is substantially at the same level as the upper surface of each ⁇ LED 220, it is possible to form circuit elements such as the TFT 40 and fine wiring thereon with high accuracy by semiconductor manufacturing technology. ..
  • the metal plug 24 that fills the through hole 26 is used, but as described above, the form of the metal plug 24 can be various.
  • Embodiments of the present invention provide a new micro LED device.
  • the micro LED device When used as a display, the micro LED device can be widely applied to smartphones, tablet terminals, in-vehicle displays, and small-to-medium-sized to large-sized television devices. Applications of micro LED devices are not limited to displays.

Abstract

本開示のマイクロＬＥＤデバイスは、複数の開口部（１５０Ｇ）を有するマスク層（１５０）によって上面が覆われた結晶成長基板（１００）と、第１導電型の第１半導体層および第２導電型の第２半導体層を有する１本または複数本の半導体ロッドをそれぞれが含む複数のマイクロＬＥＤ（２２０）、ならびにマイクロＬＥＤの間に位置する素子分離領域（２４０）を含むフロントプレーン（２００）とを備える。素子分離領域は、第２半導体層に電気的に接続された少なくともひとつの金属プラグ（２４）を有する。このデバイスは、第１半導体層に電気的に接続された第１コンタクト電極（３１）および金属プラグに接続された第２コンタクト電極（３２）を含む中間層（３００）と、中間層上に形成されたバックプレーン（４００）とを備える。

Description

マイクロＬＥＤデバイスおよびその製造方法
　本開示は、マイクロＬＥＤデバイスおよびその製造方法に関する。
　多数のマイクロＬＥＤが狭ピッチで配列されたディスプレイ装置を実用化するためには、微細なマイクロＬＥＤをＴＦＴ基板などの実装回路基板上の所定位置に実装する量産技術の開発が必要である。個々のマイクロＬＥＤをピックアンドプレイス（pick-and-place）方式で回路上に実装する技術によれば、多数のマイクロＬＥＤを例えば数１０μｍのピッチで回路上に実装することは非常に長い作業時間を必要とする。
　特許文献１は、ＴＦＴ基板上に転写された多数のマイクロＬＥＤを備えるディスプレイ装置およびその製造方法を開示している。
　特許文献２は、複数のＬＥＤが形成されたＧａＮウェハと、このＧａＮウェハが接合されたバックプレーン制御部（ＴＦＴ基板）とを備えるディスプレイ装置およびその製造方法を開示している。
特表２０１６－５２２５８５号公報 特表２０１７－５３８２９０号公報
　多数のマイクロＬＥＤをＴＦＴ基板上に転写する方法は、マイクロＬＥＤのサイズが小さくなり、その個数が増えると、ＴＦＴ基板に対するマイクロＬＥＤの位置合わせが難しくなるという問題がある。また、ＧａＮウェハをバックプレーン制御部に接合する方法も、ＧａＮウェハを一時的に保持するウェハに移しかえ、かつ、更にバックプレーン制御部に実装するという複雑な工程が必要になる。
　本開示は、上記の課題を解決することができる、マイクロＬＥＤデバイスの新しい構造および製造方法を提供する。
　本開示のマイクロＬＥＤデバイスは、例示的な実施形態において、複数の開口部を有するマスク層によって上面が覆われた結晶成長基板と、前記結晶成長基板に支持されたフロントプレーンであって、第１導電型の第１半導体層および第２導電型の第２半導体層を有する１本または複数本の半導体ロッドをそれぞれが含む複数のマイクロＬＥＤ、ならびに前記複数のマイクロＬＥＤの間に位置する素子分離領域を含み、前記素子分離領域が、前記第２半導体層に電気的に接続された少なくともひとつの金属プラグを有している、フロントプレーンと、前記フロントプレーンに支持された中間層であって、それぞれが前記複数のマイクロＬＥＤの前記第１半導体層に電気的に接続された複数の第１コンタクト電極、および前記金属プラグに接続された少なくともひとつの第２コンタクト電極を含む、中間層と、前記中間層に支持されたバックプレーンであって、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極を介して前記複数のマイクロＬＥＤに電気的に接続された電気回路を有し、前記電気回路は複数の薄膜トランジスタを含む、バックプレーンとを備える。前記結晶成長基板は、導電性表面を有し、前記マスク層が有する前記複数の開口部は、それぞれが前記半導体ロッドの位置を規定する複数のマスク開口部と、前記金属プラグを前記結晶成長基板の前記導電性表面に接続するコンタクト開口部とを有し、前記複数の薄膜トランジスタのそれぞれは、前記フロントプレーンおよび／または前記中間層上に成長した半導体層を有している。
　ある実施形態において、前記複数のマイクロＬＥＤは、第１の波長で発光する第１マイクロＬＥＤと、前記第１の波長とは異なる第２の波長で発光する第２マイクロＬＥＤとを含み、前記第１マイクロＬＥＤが有する前記第１半導体層および前記第２半導体層を構成する前記複数の半導体ロッドの太さは、前記第２マイクロＬＥＤが有する前記第１半導体層および前記第２半導体層を構成する前記複数の半導体ロッドの太さとは異なる。
　ある実施形態において、前記複数のマスク開口部は、複数の第１のマスク開口部と、それぞれが各第１マスク開口部の大きさおよび／または形状とは異なる大きさおよび／または形状を有する複数の第２のマスク開口部を含む。
　ある実施形態において、前記マスク層は、導電材料から形成されており、前記複数のマイクロＬＥＤの前記第２半導体層を電気的に相互に接続する。
　ある実施形態において、前記結晶成長基板は、前記上面に沿って拡がる窒化チタニウム層を備えている。
　ある実施形態において、前記結晶成長基板は、前記上面に沿って拡がる第２導電型の表面半導体領域を有している。
　ある実施形態において、前記フロントプレーンの前記素子分離領域は、前記複数のマイクロＬＥＤの間を埋める埋め込み絶縁物を有しており、前記埋め込み絶縁物は、前記金属プラグのための少なくともひとつのスルーホールを有している。
　ある実施形態において、前記フロントプレーンの前記素子分離領域は、前記複数のマイクロＬＥＤの側面をそれぞれ覆う複数の絶縁層を有しており、前記金属プラグは、前記素子分離領域内において、前記複数の絶縁層によって囲まれた空間を埋めている。
　ある実施形態において、前記フロントプレーンは、平坦な表面を有しており、前記平坦な表面は前記中間層に接している。
　ある実施形態において、前記中間層は、平坦な表面を有する層間絶縁層を含み、前記層間絶縁層は、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極をそれぞれ前記電気回路に接続するための複数のコンタクトホールを有している。
　ある実施形態において、前記バックプレーンの前記電気回路は、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極にそれぞれ接続された複数の金属層を有しており、前記複数の金属層は、前記複数の薄膜トランジスタが有するソース電極およびドレイン電極の少なくとも一方を含む。
　ある実施形態において、前記複数のマイクロＬＥＤのそれぞれは、可視、紫外、または赤外の電磁波を放射する。
　本開示のマイクロＬＥＤデバイスの製造方法は、例示的な実施形態において、導電性表面を有する結晶成長基板に支持されたフロントプレーンであって、第１導電型の第１半導体層および第２導電型の第２半導体層を有する１本または複数本の半導体ロッドをそれぞれが含む複数のマイクロＬＥＤ、ならびに前記複数のマイクロＬＥＤの間に位置する素子分離領域を含み、前記素子分離領域が、前記第２半導体層に電気的に接続された少なくともひとつの金属プラグを有している、フロントプレーン、および前記フロントプレーンに支持された中間層であって、それぞれが前記複数のマイクロＬＥＤの前記第１半導体層に電気的に接続された複数の第１コンタクト電極、および前記金属プラグに接続された少なくともひとつの第２コンタクト電極を含む、中間層、を備える積層構造体を用意する工程と、前記積層構造体上にバックプレーンを形成する工程であって、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極を介して前記複数のマイクロＬＥＤに電気的に接続された電気回路を有し、前記電気回路は複数の薄膜トランジスタを含む、バックプレーンを形成する工程とを含む。前記積層構造体を用意する工程は、前記結晶成長基板の上面における複数の所定領域から、前記半導体ロッドを選択的に成長させる工程を含み、前記バックプレーンを形成する工程は、前記積層構造体上に半導体層を堆積する工程と、前記積層構造体上の前記半導体層をパターニングする工程とを含む。
　ある実施形態において、前記積層構造体を用意する工程は、前記結晶成長基板の前記導電性表面を覆うマスク層であって、前記複数のマイクロＬＥＤのそれぞれに含まれる前記半導体ロッドの位置を規定する複数のマスク開口部を有するマスク層を形成する工程と、前記複数のマスク開口部から前記半導体ロッドを選択的に成長させる工程と、を含む。
　ある実施形態において、前記積層構造体を用意する工程は、前記複数のマスク開口部から前記半導体ロッドを選択的に成長させる前記工程の後、前記金属プラグを前記結晶成長基板の前記導電性表面に接続するコンタクト開口部を前記マスク層に形成する工程を含む。
　ある実施形態において、前記マスク開口部は、各マイクロＬＥＤの発光波長に応じたサイズを有している。
　本発明の実施形態によれば、前記の課題を解決するマイクロＬＥＤデバイスおよびその製造方法が提供される。
本開示によるμＬＥＤデバイス１０００の一部を示す断面図である。 μＬＥＤデバイス１０００におけるμＬＥＤ２２０の配置例を示す平面図である。 μＬＥＤ２２０における半導体ロッドの配置例を示す平面図である。 μＬＥＤデバイス１０００における金属プラグ２４の配置例を示す平面図である。 μＬＥＤデバイス１０００における金属プラグ２４の他の配置例を示す平面図である。 μＬＥＤデバイス１０００における第１コンタクト電極３１および第２コンタクト電極３２の配置例を示す斜視図である。 μＬＥＤデバイス１０００における電気回路の一部の例を示す回路図である。 μＬＥＤデバイス１０００の製造工程を模式的に示す斜視図である。 μＬＥＤデバイス１０００の製造工程を模式的に示す斜視図である。 μＬＥＤデバイス１０００の製造工程を模式的に示す斜視図である。 μＬＥＤデバイス１０００の製造工程を模式的に示す斜視図である。 μＬＥＤデバイス１０００の製造工程を模式的に示す斜視図である。 μＬＥＤデバイス１０００の製造工程を模式的に示す斜視図である。 μＬＥＤデバイス１０００の製造工程を模式的に示す斜視図である。 本開示の実施形態におけるμＬＥＤデバイス１０００Ａの断面図である。 μＬＥＤデバイス１０００Ａの製造工程を模式的に示す断面図である。 μＬＥＤデバイス１０００Ａの製造工程を模式的に示す断面図である。 μＬＥＤデバイス１０００Ａの製造工程を模式的に示す断面図である。 μＬＥＤデバイス１０００Ａの製造工程を模式的に示す断面図である。 μＬＥＤデバイス１０００Ａの製造工程を模式的に示す断面図である。 μＬＥＤデバイス１０００Ａの製造工程を模式的に示す断面図である。 μＬＥＤデバイス１０００Ａの製造工程を模式的に示す断面図である。 本開示の実施形態におけるμＬＥＤデバイス１０００Ａの他の構成例を示す断面図である。 本開示の実施形態におけるμＬＥＤデバイス１０００Ａの更に他の構成例を示す断面図である。
　＜定義＞
　本開示における「マイクロＬＥＤ」とは、占有領域のサイズが１００μｍ×１００μｍの領域内に含まれる大きさを有する発光ダイオード（ＬＥＤ）を意味する。マイクロＬＥＤが放射する「光」は、可視光に限定されず、可視、紫外、または赤外の電磁波を広く含む。以下、「マイクロＬＥＤ」を「μＬＥＤ」と表記することがある。
　μＬＥＤは、１個または複数の半導体ロッドから構成される。複数の半導体ロッドから１個のμＬＥＤが構成されるとき、それら複数の半導体ロッドは、共通する電極によって駆動される。各半導体ロッドは、第１導電型の第１半導体層および第２導電型の第２半導体層を有する。第１導電型はｐ型およびｎ型の一方であり、第２導電型はｐ型およびｎ型の他方である。例えば第１導電型がｐ型であるとき、第２導電型はｎ型である。逆に第１導電型がｎ型であるとき、第２導電型はｐ型である。第１半導体層および第２半導体層のそれぞれは、単層構造または多層構造を有し得る。典型的には、少なくとも１個の量子井戸（またはダブルヘテロ構造）を有する発光層が第１半導体層と第２半導体層との間に形成される。
　本開示における「マイクロＬＥＤデバイス（μＬＥＤデバイス）」とは、複数のμＬＥＤを備えるデバイスである。μＬＥＤデバイスにおける複数のμＬＥＤを「μＬＥＤアレイ」と呼ぶことがある。μＬＥＤデバイスの典型例はディスプレイデバイスであるが、μＬＥＤデバイスはディスプレイデバイスに限定されない。
　＜基本構成＞
　図１Ａおよび図１Ｂを参照して、本開示のμＬＥＤデバイスの基本構成例を説明する。図１Ａは、μＬＥＤデバイス１０００の一部を示す断面図である。図１Ｂは、μＬＥＤデバイス１０００におけるμＬＥＤアレイの配置例を示す平面図である。図１Ａに示されているμＬＥＤデバイス１０００の断面は、図１ＢのＡ－Ａ線断面に相当する。
　μＬＥＤデバイス１０００は、例えば１００万個を超えるような多数のμＬＥＤを備え得る。図１Ａおよび図１Ｂは、μＬＥＤデバイス１０００のうちの、数個のμＬＥＤを含む一部分のみを示している。μＬＥＤデバイス１０００の全体は、図示されている部分が周期的に配列された構成を備えている。
　μＬＥＤデバイス１０００は、結晶成長基板１００と、結晶成長基板１００に支持されたフロントプレーン２００と、フロントプレーン２００に支持された中間層３００と、中間層に支持されたバックプレーン４００とを備えている。
　添付図面において、μＬＥＤなどの各構成要素の縦方向サイズに対する横方向サイズの比率は、実施形態における実際の比率を必ずしも反映していない。図面では、わかりやすさを優先した比率で各構成要素が記載されている。また図面における各構成要素の向きは、実際にμＬＥＤデバイスを製造するときの向き、および、使用時における向きを何ら制限しない。図１Ａおよび図１Ｂには、参考のため、相互に直交するＸ軸、Ｙ軸、およびＺ軸の右手系座標軸が記載されている。
　＜結晶成長基板＞
　結晶成長基板１００は、μＬＥＤを構成する半導体結晶がエピタキシャル成長する基板である。以下、このような結晶成長基板を単に「基板（substrate）」と称する。基板１００の結晶成長が生じる面１００Ｔを「上面」または「結晶成長面」と呼び、基板１００の反対側の面１００Ｂを「下面」と称する。本明細書において、「上面」および「下面」の語句は、基板１００の実際の向きに依存することなく用いられる。
　本開示の実施形態で利用され得る半導体結晶の典型例は、窒化ガリウム系化合物半導体である。以下、窒化ガリウム系化合物半導体を「ＧａＮ」と表記することがある。ＧａＮにおけるガリウム（Ｇａ）原子の一部は、アルミニウム（Ａｌ）原子またはインジウム（Ｉｎ）原子によって置換されていてもよい。Ｇａ原子の一部がＡｌ原子で置換されたＧａＮを「ＡｌＧａＮ」と表記する場合がある。また、Ｇａ原子の一部がＩｎ原子で置換されたＧａＮを「ＩｎＧａＮ」と表記する場合がある。更には、Ｇａ原子の一部がＡｌ原子およびＩｎ原子で置換されたＧａＮを「ＡｌＩｎＧａＮ」または「ＩｎＡｌＧａＮ」と表記することがある。ＧａＮのバンドギャップは、ＡｌＧａＮのバンドギャップよりも小さく、ＩｎＧａＮのバンドギャップよりも大きい。なお、本開示では、構成原子の一部が他の原子で置換された窒化ガリウム系化合物半導体を総称して「ＧａＮ」と表記する場合がある。「ＧａＮ」には、不純物イオンとしてｎ型不純物および／またはｐ型不純物がドープされ得る。導電型がｎ型であるＧａＮは「ｎ－ＧａＮ」、導電型がｐ型であるＧａＮは「ｐ－ＧａＮ」と表記する。半導体結晶の成長方法の詳細については、後述する。なお、本開示の実施形態において、μＬＥＤを構成する半導体結晶は、ＧａＮ系半導体に限定されず、ＡｌＮ、ＩｎＮ、またはＡｌＩｎＮなどの窒化物半導体、あるいは他の半導体から形成されていてもよい。
　本開示における基板１００は、導電性表面を有しており、基板１００の上面１００Ｔは、複数の開口部を有するマスク層１５０によって覆われている。マスク層１５０は、例えば、チタニウム（Ｔｉ）、タンタル（Ｔａ）などの高融点金属（導電材料）、および／または二酸化シリコン、シリコン窒化物などの絶縁材料から形成され得る。複数の開口部は、後述する複数のμＬＥＤ２２０を構成する複数の半導体ロッド２の位置および配列を規定する複数のマスク開口部１５０Ｇと、金属プラグ２４を基板１００の上面１００Ｔに接続させるコンタクト開口部１５０Ｃとを有している。
　基板１００の例は、導電性表面を有するサファイア基板、ＧａＮ基板、ＳｉＣ基板、およびＳｉ基板などを含む。基板１００がサファイア基板である場合には、サファイア基板の上面には、図１Ａにおいて不図示の導電性を有する層が設けられる。導電性を有する層の例は、窒化チタニウム（ＴｉＮ）層、および／または、不純物元素がドープされた半導体層（第２導電型の表面半導体領域）を含む。基板１００がＧａＮ基板、ＳｉＣ基板、またはＳｉ基板の場合、これらの基板の表面には不純物がドープされたり、導電性を有する層（バッファ層）がエピタキシャル成長させられたりすることにより、導電性表面が形成される。
　本開示の実施形態において、基板１００は、最終的なμＬＥＤデバイス１０００の構成要素である。基板１００の厚さは、例えば３０μｍ以上１０００μｍ以下、好ましくは５００μｍ以下であり得る。基板１００の役割は、結晶成長のベースとなることであるため、μＬＥＤデバイス１０００の剛性は、基板１００以外の他の剛性部材によって補われてもよい。そのような剛性部材は、例えばバックプレーン４００に固着され得る。なお、製造工程中においては、基板１００の下面１００Ｂに基板１００の剛性を補う支持基板（不図示）を固定してもよい。このような支持基板は、最終的なμＬＥＤデバイス１０００からは除去されてもよいし、基板１００に固着されたまま使用されてもよい。
　μＬＥＤアレイから放射された光を基板１００が透過して表示などを行う場合、基板１００は、その光の波長域で高い透光性を示す材料から形成されることが望ましい。紫外および可視光に対する透光性の高い材料の例は、サファイアである。波長３８０ｎｍ以上の紫外線および可視光に対する透光性の高い材料の例は、ＧａＮである。
　μＬＥＤアレイから放射された光をバックプレーン４００が透過して表示などを行う場合、基板１００は、その光を透過する必要はない。本開示の実施形態は、μＬＥＤアレイから放射された光を基板１００およびバックプレーン４００の両方が透過して両面で表示を行う形態を含み得る。
　基板１００の上面（結晶成長面）１００Ｔには、結晶格子歪を緩和するような溝またはリッジなどの構造が付与されていてもよい。基板１００の下面１００Ｂには、μＬＥＤアレイから放射され、基板１００を透過してきた光の取り出し効率を向上させたり、光を拡散させたりするための微細な凹凸が形成されていてもよい。微細な凹凸の例はモスアイ構造を含む。モスアイ構造は、基板１００の下面１００Ｂにおける実効的な屈折率を連続的に変化させるため、基板１００の下面１００Ｂで基板１００の内側に反射される割合（反射率）を大きく低下させる（実質的にゼロにする）ことができる。
　本開示において、図１Ａに示されるＺ軸の正方向（矢印の向き）を「結晶成長方向」または「半導体積層方向」と呼ぶ場合がある。また、基板１００の下面１００Ｂおよび上面１００Ｔを、それぞれ、基板１００の「正面」および「背面」と呼んでもよい。「正面」および「背面」の相対的な位置関係は、μＬＥＤデバイス１０００が、基板１００を透過した光を利用するデバイスであるか否かに関係しない。
　＜フロントプレーン＞
　フロントプレーン２００は、複数のμＬＥＤ２２０と、複数のμＬＥＤ２２０の間に位置する素子分離領域２４０とを含む。複数のμＬＥＤ２２０は、基板１００の上面１００Ｔに平行な２次元平面（ＸＹ面）内において、行および列状に配列され得る。図示される例において、複数のμＬＥＤ２２０のそれぞれは、図１Ａに示されるように、マスク層１５０の複数のマスク開口部１５０Ｇからそれぞれ延びた複数の半導体ロッド２を有している。また、各半導体ロッド２は、第１導電型の第１半導体層２１および第２導電型の第２半導体層２２を有する。図１Ａの中央付近に記載されている１個のμＬＥＤ２２０の断面には、模式的に示された６本の直立する半導体ロッド２の断面が含まれている。各半導体ロッド２の第１導電型の部分が第１半導体層２１を構成しており、各半導体ロッド２の第２導電型の部分が第２半導体層２２を構成している。更に各半導体ロッド２において第１半導体層２１を構成する部分と第２半導体層２２を構成する部分との間の部分が発光層２３を構成している。なお、個々のμＬＥＤ２２０を構成する半導体ロッド２の本数は、図示されている例に限定されず、例えば１～１００本、またはそれ以上であり得る。また、個々の半導体ロッド２の太さ（直径または断面の長軸サイズ）は、例えば５０ｎｍ～５０μｍであり得る。
　図１Ｃは、個々のμＬＥＤ２２０を構成する半導体ロッド２の配置例を示す平面図である。図１Ｃに例示されているように、半導体ロッド２の断面形状（基板１００の上面１００Ｔに平行な断面における形状）は、さまざまであり得る。例えば、三角形、正方形、長方形、ひし形、平行四辺形、五角形、六角形などの多角形であってもよいし、円、楕円、または、曲線を少なくとも一部に含む形状であってもよい。基板１００の上面１００Ｔに平行な面内において凸および／または凹の輪郭を有していてもよいし、少なくとも一方向の延長する長軸部分を有していてもよい。
　個々のμＬＥＤ２２０が複数の半導体ロッド２を有する場合、半導体ロッド２は基板１００の上面１００Ｔに平行な面内において、行および列状に配列されていてもよいし、同心円、曲線、蛇行線、屈曲線上に配列されていてもよい。また、不規則に配置されていてもよい。更に、個々のμＬＥＤ２２０が異なる大きさまたは形状を有する複数の半導体ロッド２を含んでいてもよい。
　このように、本開示における複数のμＬＥＤ２２０のそれぞれが有する第１半導体層２１および第２半導体層２２は、マスク層１５０の複数の開口部から延びた単数または複数の半導体ロッド２の束である。
　更に、本開示の実施形態において、複数のμＬＥＤ２２０は、第１の波長で発光する第１μＬＥＤと、第１の波長とは異なる第２の波長で発光する第２μＬＥＤとを含む。第１μＬＥＤが有する第１半導体層２１および第２半導体層２２を構成する複数の半導体ロッド２の太さは、第２μＬＥＤが有する第１半導体層２１および第２半導体層２２を構成する前記複数の半導体ロッド２の太さとは異なる。典型的な実施形態においては、更に第１および第２の波長とは異なる第３の波長で発光する第３μＬＥＤを含む。第１、第２、第３の波長は、それぞれ、赤色、緑色、青色の中心波長であり得る。本開示の実施形態によれば、μＬＥＤの実装上の問題を解決してフルカラーのディスプレイが実現することが可能になる。
　本開示の実施形態において、各μＬＥＤ２２０の第２半導体層２２を構成する個々の半導体ロッド２は、マスク層１５０のマスク開口部１５０Ｇに規定される領域に位置している。後述するように、この第２半導体層２２は、半導体結晶のエピタキシャル成長工程を開始するとき、基板１００の上面１００Ｔにおいてマスク開口部１５０Ｇを介して露出していた領域から、選択的に成長した半導体結晶から形成されている。
　半導体ロッド２の太さは、マスク開口部１５０Ｇの大きさによって規定される。μＬＥＤ２２０ごとにマスク開口部１５０Ｇの大きさを調整することにより、個々のμＬＥＤ２２０を構成する半導体ロッド２の太さを制御して所望の発光色を得ることが可能になる。このように半導体ロッド２の太さに応じて、発光波長が変化する理由は、半導体ロッド２の太さに応じて、半導体ロッド２の成長レート、組成、不純物濃度、歪、分極などの各種パラメータが変化し得るためである。
　本開示の実施形態において、素子分離領域２４０は、第２半導体層２２に電気的に接続された少なくともひとつの金属プラグ２４を有している。金属プラグ２４は、μＬＥＤ２２０の基板側電極として機能する。より具体的には、金属プラグ２４は、マスク層１５０のコンタクト開口部１５０Ｃを介して基板１００の導電性表面に電気的に接続されている。そして、この導電性表面を介して複数のμＬＥＤ２２０の第２半導体層を相互に接続している。
　第１導電型の第１半導体層２１の典型例は、ｐ－ＧａＮ層である。第２導電型の第２半導体層２２の典型例は、ｎ－ＧａＮ層である。ｐ－ＧａＮ層およびｎ－ＧａＮ層は、それぞれ、基板１００の上面１００Ｔに垂直な方向（半導体積層方向：Ｚ軸の正方向）に沿って同一の組成を有している必要はなく、多層構造を有し得る。前述したように、ＧａＮのＧａはＡｌおよび／またはＩｎによって少なくとも部分的に置換され得る。このような置換は、ＧａＮのバンドギャップおよび／または屈折率を調整するために行われ得る。また、ｐ型不純物およびｎ型不純物の濃度、すなわちドーピングレベルも、半導体積層方向（Ｚ軸の正方向）に沿って一様である必要はない。
　さらに、基板１００の上面１００Ｔに平行な方向（Ｘ軸の正負方向）に沿って、第２半導体層や第１半導体層が積層されていてもよく、それぞれが多層構造を有していても良い。この場合も、ｐ型不純物およびｎ型不純物の濃度、すなわちドーピングレベルも、Ｘ軸の正負方向に沿って一様である必要はない。なお、前述したように、同時に成長する個々の半導体ロッド２が、その太さに応じて、異なる組成（置換率）および／または不純物濃度を有し得る。
　発光層２３の典型例は、少なくともひとつのＩｎＧａＮ井戸層を含む。発光層２３が複数のＩｎＧａＮ井戸層を含む場合、それぞれのＩｎＧａＮ井戸層の間には、ＩｎＧａＮ井戸層よりもバンドギャップが大きなＧａＮ障壁層またはＡｌＧａＮ障壁層が配置され得る。ＩｎＧａＮ井戸層およびＡｌＧａＮ障壁層は、それぞれＩｎＡｌＧａＮ井戸層およびＩｎＡｌＧａＮ障壁層であってもよい。ＩｎＧａＮ井戸層のバンドギャップは、発光波長を規定する。具体的には、真空中における発光波長をλ［ｎｍ］、バンドギャップをＥｇ［エレクトロンボルト：ｅＶ］とすると、λ×Ｅｇ＝１２４０の関係が成立する。従って、例えばλ＝４５０ｎｍの青色光を放射させるには、ＩｎＧａＮ井戸層のバンドギャップＥｇを約２．７６ｅＶに調整すればよい。ＩｎＧａＮ井戸層のバンドギャップは、ＩｎＧａＮ井戸層におけるＩｎ組成比率に応じて調整され得る。ＩｎＡｌＧａＮ井戸層を用いる場合は、同様にＩｎおよびＡｌ組成比率に応じてバンドギャップが調整され得る。一般的には、基板１００上に成長するＩｎＧａＮ井戸層におけるＩｎ組成比率は、基板１００の全面において、ほぼ同一の値を持つ。このため、同一の基板１００上に形成された複数のμＬＥＤ２２０は、ほぼ等しい波長を有する光を放射することになる。しかし、本開示の実施形態によれば、大きさが異なる多数のマスク開口部１５０Ｇから選択的に太さの異なる半導体ロッド２を成長させるため、太さに応じて異なる波長の光を複数のμＬＥＤ２２０から放射させることが可能になる。言い換えると、複数のμＬＥＤ２２０は、第１の波長で発光する第１マイクロＬＥＤと、第１の波長とは異なる第２の波長で発光する第２マイクロＬＥＤとを含み得る。また、更に他の波長で発光するμＬＥＤ２２０を含んでいてもよい。
　各μＬＥＤ２２０を構成する上記複数の半導体層は、それぞれ、基板１００上にエピタキシャル成長した単結晶の半導体ロッド２（エピタキシャル半導体ロッド）、またはその束または群である。素子分離領域２４０は、基板１００上にエピタキシャル成長した複数の半導体ロッドの束または群の間の空間によって形成されたトレンチ状の凹部（以下、「トレンチ」と称する）によって規定される。トレンチによって分離された個々のμＬＥＤ２２０の占有領域は、１００μｍ×１００μｍの領域内に含まれる大きさ（例えば１０μｍ×１０μｍの領域）を有している。なお、μＬＥＤ２２０の占有領域は、素子分離領域２４０によって区分された第１半導体層２１の輪郭によって規定される。
　図１Ｂに示されるように、素子分離領域２４０は各μＬＥＤ２２０を取り囲み、個々のμＬＥＤ２２０を他のμＬＥＤ２２０から分離している。より具体的には、素子分離領域２４０は、個々のμＬＥＤ２２０の第１半導体層２１および発光層２３を、他のμＬＥＤ２２０の第１半導体層２１および発光層２３から、電気的・空間的に分離している。
　本開示において、素子分離領域２４０は、半導体層の選択成長によって形成された複数のμＬＥＤ２２０の間に位置する領域であり、半導体層を深くエッチングして形成された凹部ではない。本開示の実施形態によれば、エッチングのために必要なリソグラフィなどの工程が不要になり、また、エッチングによる半導体層の損傷を防止できる。
　この例において、素子分離領域２４０は、複数のμＬＥＤ２２０の間を埋める（fill）埋め込み絶縁物（embedded insulator）２５を有している。図示される例において、この埋め込み絶縁物２５は、個々のμＬＥＤ２２０を構成する半導体ロッド２の隙間をも埋めている。埋め込み絶縁物２５は、金属プラグ２４のための１個または複数個のスルーホールを有している。スルーホールは金属プラグ２４を構成する金属材料によって埋められている。金属プラグ２４は、異なる金属の層がスタックされた構造を有していてもよい。
　図１Ｂに示される例では、複数の金属プラグ２４が離散的に配置されているが、本開示の実施形態は、このような例に限定されない。複数の金属プラグ２４のそれぞれが、対応するμＬＥＤ２２０を囲むリング形状を有していてもよい。また、金属プラグ２４は、図１Ｄに示すように、一方向に平行に延びるストライプ形状を有してもよいし、図１Ｅに示すように、格子形状を有する１個の導電物であってもよい。
　金属プラグ２４は、光を透過しない。このため、金属プラグ２４が、個々のμＬＥＤ２２０を囲む形状を有する場合（例えば図１Ｅの形状を有する場合）、金属プラグ２４は、個々のμＬＥＤ２２０から放射された光が、他のμＬＥＤ２２０から放射された光と混合されないようにする効果を生じさせる。金属プラグ２４がこのような遮光部材として機能する代わりに、個々のμＬＥＤ２２０を囲む遮光部材を、別途、素子分離領域２４０内に設けてもよい。このように素子分離領域２４０は、個々のμＬＥＤ２２０の発光層２３を他のμＬＥＤ２２０の発光層２３から光学的に分離する付加的な機能を有していてもよい。
　本開示の実施形態において、フロントプレーン２００の上面は、図１Ａに示されるように平坦化されていることが好ましい。このような平坦化は、素子分離領域２４０における金属プラグ２４および埋め込み絶縁物２５の上面のレベルが、μＬＥＤ２２０における第１半導体層２１の上面のレベルに略一致することにより実現されている。
　＜中間層＞
　中間層３００は、複数の第１コンタクト電極３１と、第２コンタクト電極３２とを含む（図１Ａ参照）。複数の第１コンタクト電極３１は、それぞれ、複数のμＬＥＤ２２０の第１半導体層２１に電気的に接続されている。少なくともひとつの第２コンタクト電極３２は、金属プラグ２４に接続されている。
　図２は、第１コンタクト電極３１および第２コンタクト電極３２の配置例を示す斜視図である。図２では、コンタクト電極３１、３２の配置例を示すため、バックプレーン４００の記載が省略されている。図２に示されている構造は、μＬＥＤデバイス１０００の一部分にすぎず、前述したように、μＬＥＤデバイス１０００の実施形態は多数のμＬＥＤ２２０を備えている。
　図２に示されている第２コンタクト電極３２は、金属プラグ２４を介して、第２半導体層２２に電気的に接続されている。第２コンタクト電極３２の形状およびサイズは、図示されている例に限定されない。前述したように、金属プラグ２４が多様な形状を取り得るため、金属プラグ２４を介して第２半導体層２２に電気的に接続される限り、第２コンタクト電極３２の配置の自由度は高い。これに対して、第１コンタクト電極３１は、複数のμＬＥＤ２２０の第１半導体層２１に、それぞれ、独立して電気的に接続されている。基板１００の上面１００Ｔに垂直な方向から視たとき、第１コンタクト電極３１の形状および大きさは、第１半導体層２１の形状および大きさに一致している必要はない。
　前述したように、フロントプレーン２００の上面が平坦化されているため、基板１００から第１コンタクト電極３１および第２コンタクト電極３２までの距離、言い換えると、これらのコンタクト電極３１、３２の「高さ」または「レベル」は、相互に等しい。このことは、半導体製造技術を用いて後述するバックプレーン４００を形成することを容易にする。本開示における「半導体製造技術」とは、半導体、絶縁体、または導電体の薄膜を堆積する工程と、リソグラフィおよびエッチング工程によって薄膜をパターニングする工程とを含む。なお、本明細書において、「平坦化された表面」とは、その表面に存在する凸部または凹部による段差が３００ｎｍ以下である表面を意味するものとする。好ましい実施形態において、この段差は１００ｎｍ以下である。
　再び図１Ａを参照する。図１Ａに示される例において、中間層３００は、平坦な表面を有する層間絶縁層３８を含む。層間絶縁層３８は、第１および第２コンタクト電極３１、３２をそれぞれバックプレーン４００の電気回路に接続するための複数のコンタクトホールを有している。コンタクトホールは、ビア電極３６によって埋められている。
　本開示の実施形態では、バックプレーン４００を形成する前の段階において、層間絶縁層３８の上面を平坦化することが好ましい。バックプレーン４００を形成する前、あるいは形成途中の工程における絶縁層の平坦化には、エッチバック以外に化学的機械的研磨（ＣＭＰ）処理が好適に用いられ得る。
　＜バックプレーン＞
　バックプレーン４００は、図１Ａにおいて不図示の電気回路を有している。電気回路は、複数の第１コンタクト電極３１および少なくともひとつの第２コンタクト電極３２を介して、複数のμＬＥＤ２２０に電気的に接続されている。電気回路は、複数の薄膜トランジスタ（ＴＦＴ）およびその他の回路要素を含む。後述するように、ＴＦＴのそれぞれは、基板１００に支持されたフロントプレーン２００および／または中間層３００上に成長した半導体層を有している。
　図３は、μＬＥＤデバイス１０００がディスプレイデバイスとして機能する場合におけるサブ画素の基本的な等価回路図である。ディスプレイデバイスの１個の画素は、例えばＲ、Ｇ、Ｂなどの異なる色のサブ画素によって構成され得る。図３に示される例において、バックプレーン４００の電気回路は、選択用ＴＦＴ素子Ｔｒ１、駆動用ＴＦＴ素子Ｔｒ２、保持容量ＣＨを有している。図３に示されているμＬＥＤは、バックプレーン４００ではなく、フロントプレーン２００内に存在している。
　図３の例において、選択用ＴＦＴ素子Ｔｒ１は、データラインＤＬと選択ラインＳＬとに接続されている。データラインＤＬは、表示されるべき映像を規定するデータ信号を運ぶ配線である。データラインＤＬは選択用ＴＦＴ素子Ｔｒ１を介して駆動用ＴＦＴ素子Ｔｒ２のゲートに電気的に接続される。選択ラインＳＬは、選択用ＴＦＴ素子Ｔｒ１のオン／オフを制御する信号を運ぶ配線である。駆動用ＴＦＴ素子Ｔｒ２は、パワーラインＰＬとμＬＥＤとの間の導通状態を制御する。駆動用ＴＦＴ素子Ｔｒ２がオンすれば、μＬＥＤを介してパワーラインＰＬから接地ラインＧＬに電流が流れる。この電流がμＬＥＤを発光させる。選択用ＴＦＴ素子Ｔｒ１がオフしても、保持容量ＣＨにより、駆動用ＴＦＴ素子Ｔｒ２のオン状態は維持される。
　バックプレーン４００の電気回路は、選択用ＴＦＴ素子Ｔｒ１、駆動用ＴＦＴ素子Ｔｒ２、データラインＤＬ、および選択ラインＳＬなどを含み得るが、電気回路の構成は、このような例に限定されない。
　本実施形態におけるμＬＥＤデバイス１０００は、単独でディスプレイデバイスとして機能し得るが、複数のμＬＥＤデバイス１０００をタイリングして、より大きな表示面積を有するディスプレイデバイスを実現してもよい。
　＜製造方法＞
　次に、μＬＥＤデバイス１０００を製造する方法の基本的な例を説明する。
　まず、図４Ａに示すように、上面（結晶成長面）１００Ｔを有する基板１００を用意する。図４Ａは、上面１００Ｔに平行な平面に沿って広がる基板１００の一部を示しているにすぎない。基板１００の上面１００Ｔは、前述したように導電性を有している。この導電性は、基板１００の表面にＴｉＮ層を形成したり、第２導電型の不純物元素をドープしたりすることによって与えられる。
　図４Ｂに示すように、基板１００の上面１００Ｔをマスク層１５０によって覆う。マスク層１５０は、例えば絶縁膜を堆積した後、その絶縁膜の所定領域をエッチングして複数のマスク開口部１５０Ｇを形成することによって得られる。マスク開口部１５０Ｇは、基板１００の上面１００Ｔを部分的に露出させる。基板１００の上面１００Ｔに例えばＴｉＮ層が位置している場合、マスク開口部１５０Ｇは、ＴｉＮ層を部分的に露出させる。
　マスク開口部１５０Ｇの形状および位置は、各μＬＥＤ２２０の各半導体ロッド２の形状および位置を規定する。図４Ｂに示す例において、マスク開口部１５０Ｇの形状は矩形であるが、マスク開口部１５０Ｇの形状は、この例に限定されない。また、マスク開口部１５０Ｇの配置も図４Ｂに示す例に限定されない。図示されている例において、簡単のため、各μＬＥＤ２２０のためのマスク開口部１５０Ｇの個数は４個であるが、この個数は、１～３個、または４個を遥かに超える多数（例えば数百以上）であってもよい。
　図４Ｃに示すように、基板１００の上面１００Ｔの露出部分から第２導電型の第２半導体層２２、発光層２３、第１導電型の第１半導体層２１を有する多数の半導体ロッド２をエピタキシャル成長させる。このとき、これらの半導体ロッド２は、マスク層１５０上にはエピタキシャル成長しない。しかし、マスク開口部１５０Ｇからエピタキシャル成長した第２半導体層２２の一部は、マスク層１５０の表面に沿って横方向に成長してもよい。次に、第２半導体層２２の上面および側面から発光層２３、および第１導電型の第１半導体層２１を含む複数の半導体層をエピタキシャル成長させる。各半導体層は、窒化ガリウム系化合物半導体の単結晶エピタキシャル成長層である。窒化ガリウム系化合物半導体の成長は、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法で行うことができる。各導電型を規定する不純物は、結晶成長中に気相中からドープされ得る。
　上記の選択成長の結果、図４Ｃに示されるように、個々のμＬＥＤ２２０を構成する１個または複数の半導体ロッド２の間に広い空間（トレンチ）を形成することができる。こうして、半導体層のエッチングを行うことなく、素子分離のためのトレンチが形成される。
　次に、図４Ｄに示すように、μＬＥＤ２２０の間の空間（トレンチ）に素子分離領域２４０を形成する。具体的には、隣接する半導体ロッド２の隙間、および素子分離領域２４０のトレンチを有機または無機の絶縁材料で埋めて埋め込み絶縁物２５を形成する。例えば、マスク層１５０上に液状の熱硬化性樹脂または紫外線硬化樹脂を供給し、熱または紫外線によって硬化させてもよい。液状の樹脂材料を用いることにより、上面が平坦な埋め込み絶縁物２５を形成することが容易になる。その後、フォトリソグラフィおよびエッチング技術を用いることにより、金属プラグ２４のためのスルーホール（図４Ｄでは不図示）を埋め込み絶縁物２５の所望の位置に形成する。
　次に、図４Ｅに示すように、素子分離領域２４０を形成した後、第１コンタクト電極３１および第２コンタクト電極３２を形成する。この例における素子分離領域２４０は、埋め込み絶縁物２５と、埋め込み絶縁物２５の複数のスルーホール内にそれぞれ設けられた複数の金属プラグ２４とを有している。
　図４Ｆに示すように中間層３００の層間絶縁層（厚さ：例えば５００ｎｍ～１５００ｎｍ）３８を形成した後、バックプレーン４００の電気回路をフロントプレーン２００のμＬＥＤ２２０に接続するための複数のコンタクトホール（図４Ｆにおいて不図示）を層間絶縁層３８に形成する。コンタクトホールは、下層に位置するコンタクト電極３１、３２に達するように形成される。コンタクトホールはビア電極で埋められる。なお、層間絶縁層３８の上面はＣＭＰ処理によって平滑化され得る。
　図４Ｇに示すように、中間層３００上にバックプレーン４００を形成する。本開示において特徴的な点は、バックプレーン４００を中間層３００上に張り付けるのではなく、バックプレーン４００を構成する各種の電子素子および配線を、半導体製造技術により、フロントプレーン２００および中間層３００を含む積層構造体の上に直接に形成することにある。この結果、バックプレーン４００に含まれる複数のＴＦＴのそれぞれは、基板１００に支持されたフロントプレーン２００および中間層３００からなる積層構造体の上に成長した半導体層を有している。
　前述したように、フロントプレーン２００の上面および中間層３００の上面が平坦化されていると、ＴＦＴを含むバックプレーン４００を半導体製造技術によって製造することが容易になる。一般に、半導体製造技術によってＴＦＴを形成する場合、堆積した半導体層、絶縁層、および金属層のパターニングを行う必要がある。このようなパターニングは、露光を伴うリソグラフィ工程によって実現される。堆積した半導体層、絶縁層、および金属層の下地に大きな段差が存在する場合、露光時の焦点が合わず、精度の高い微細パターニングが実現しない。本開示の実施形態では、素子分離領域２４０を含むフロントプレーン２００の全体が平坦化されることにより、中間層３００も平坦化され、半導体製造技術によるバックプレーン４００の形成が容易になる。
　各半導体ロッド２の形状および位置は、マスク層１５０のマスク開口部１５０Ｇの形状および位置によって規定されるため、マスク層１５０のパターンを調整することにより、個々の半導体ロッド２の形状および位置、さらには、μＬＥＤ２２０の配列パターンを任意に制御することができる。
　＜実施形態＞
　以下、本開示によるμＬＥＤデバイスの基本的な実施形態を更に詳細に説明する。
　図５を参照する。本実施形態におけるμＬＥＤデバイス１０００Ａは、前述した基本構成例と同様の構成を備えているディスプレイデバイスである。このμＬＥＤデバイス１０００Ａは、可視光および／または紫外を透過する結晶成長基板（以下、「基板」）１００と、基板１００上に形成されたフロントプレーン２００と、フロントプレーン２００上に形成された中間層３００と、中間層３００上に形成されたバックプレーン４００とを備えている。
　次に、図６Ａから図８を参照しながら、本実施形態におけるμＬＥＤデバイス１０００Ａの構成および製造方法の一例を説明する。
　まず、図６Ａを参照する。図６Ａは、本実施形態で使用する基板１００の構成例を示している。図示されている例において、基板１００の上面１００Ｔには、導電性バッファ層（厚さ：例えば５～５００ｎｍ）として機能するＴｉＮ層５０が位置している。ただし、μＬＥＤアレイから放射された光を基板１００が透過して表示などを行う場合のＴｉＮ層５０の厚さは、５～２０ｎｍの範囲内であることが好ましい。導電性バッファ層の例は、ＴｉＮ層に限定されず、第２導電型の半導体層（エピ層）であってもよい。ＴｉＮ層５０は、マスク開口部１５０Ｇを有するマスク層１５０によって覆われている。マスク層１５０は、例えば、厚さが１００～１０００ｎｍ、典型的には３００ｎｍのシリコン窒化膜またはシリコン酸化膜などから形成され得る。前述したように、マスク層１５０は高融点金属の層から形成されてもよい。金属製のマスク層１５０は、ｎ側の共通電極の一部として機能し得る。
　マスク層１５０は、スパッタ法などの薄膜堆積技術により形成された後、フォトリソグラフィおよびエッチング技術によってパターニングされる。このパターニングによって所定の形状を有する複数のマスク開口部１５０Ｇが形成される。本実施形態における複数のマスク開口部１５０Ｇのそれぞれは、個々のμＬＥＤ２２０の半導体ロッド２の形状および位置を決定する。
　本実施形態では、ＭＯＣＶＤ装置の反応室内に基板１００を置き、種々のガスを供給して窒化ガリウム（ＧａＮ）系化合物半導体のエピタキシャル成長を行う。本実施形態における基板１００の本体は、例えば厚さが約５０～６００μｍのサファイア基板である。基板１００の上面１００Ｔは、典型的にはＣ面（０００１）であるが、ｍ面、ａ面、ｒ面などの非極性面または半極性面を上面に有していてもよい。また、上面１００Ｔは、これらの結晶面から数度程度は傾斜していてもよい。基板１００は典型的には円板状であり、その直径は、例えば１インチから８インチであり得る。基板１００の形状およびサイズは、この例に限定されず、矩形であってもよい。また、円板状の基板１００を用いて製造工程を進め、最終的に基板１００の周辺をカットして矩形形状に加工してもよい。また、比較的な大きな基板１００を用いて製造工程を進め、最終的に１枚の基板１００を分割して複数のμＬＥＤデバイスを形成してもよい（シンギュレーション）。
　ＭＯＣＶＤ装置の反応室内には、まず、トリメチルガリウム（ＴＭＧ）またはトリエチルガリウム（ＴＥＧ）、キャリアガスである水素（Ｈ2）、窒素（Ｎ2）と、アンモニア（ＮＨ3）およびシラン（ＳｉＨ4）を供給する。基板１００を１１００℃程度に加熱する。こうして、図６Ｂに示すように、基板１００のマスク層１５０によって覆われていない領域、すなわちマスク開口部１５０Ｇによって規定される領域から、ｎ－ＧａＮ層（厚さ：例えば２μｍ）２２ｎから構成される半導体ロッド２のｎ型部分を選択的に成長させる。シランはｎ型ドーパントであるＳｉを供給する原料ガスである。ｎ型不純物のドーピング濃度は、例えば５×１０17ｃｍ-3であり得る。
　次にＳｉＨ4の供給を止め、基板１００の温度を８００℃未満まで降温して、図６Ｃに示すように、ｎ－ＧａＮ層２２ｎから構成される半導体ロッド２のｎ型部分の上端に発光層２３を形成する。具体的には、まず、ＧａＮ障壁層を成長させる。更にトリメチルインジウム（ＴＭＩ）の供給を開始してＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層を成長させる。ＧａＮ障壁層とＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層は２周期以上で交互に成長させることにより、発光部として機能するＧａＮ／ＩｎＧａＮ多重量子井戸を有する発光層（厚さ：例えば１００ｎｍ）２３を形成することができる。ＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層の数が多い方が、大電流駆動時において井戸層内部のキャリア密度が過剰に大きくなることを抑制できる。１つの発光層２３が２つのＧａＮ障壁層によって挟まれた単一のＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層を有していてもよい。ｎ－ＧａＮ層２２ｎの上にＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層を直接形成し、ＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層の上にＧａＮ障壁層を形成してもよい。ＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層は、Ａｌを含んでいてもよい。例えば、ＩｎyＧａ1-yＮ（０＜ｙ＜１）井戸層は、ＡｌxＩｎyＧａzＮ（０≦ｘ＜１、０＜ｙ＜１、０＜ｚ＜１）から形成されていてもよい。
　次に、発光層２３の形成後、一旦、ＴＭＩの供給を停止させる。その後、キャリアガス（水素）に窒素に加えて、アンモニアの供給を再開する。成長温度を８５０℃～１０００℃に上昇させ、トリメチルアルミニウム（ＴＭＡ）と、ｐ型ドーパントであるＭｇの原料としてビスシクロペンタジエニルマグネシウム（Ｃｐ2Ｍｇ）を供給し、ｐ－ＡｌＧａＮオーバーフロー抑制層を成長させてもよい。次にＴＭＡの供給を停止し、ｐ－ＧａＮ層（厚さ：例えば０．５μｍ）２１ｐを成長させる。ｐ型不純物のドーピング濃度は、例えば５×１０17ｃｍ-3であり得る。
　本実施形態によれば、マスク層１５０のマスク開口部１５０Ｇの形状および配置により、任意の形状および配置でμＬＥＤ２２０を構成する半導体ロッド２を形成できる。
　図６Ｄに示すように、素子分離領域２４０を規定する空間を埋め込み絶縁物２５で満たす。埋め込み絶縁物２５の材料および形成方法は、任意である。図示されている例において、埋め込み絶縁物２５の上面は平坦化され、ｐ－ＧａＮ層２１ｐの上面と同一のレベルに位置している。本実施形態では、インクジェット法を用いて選択的に素子分離領域２４０に対して熱硬化性樹脂を滴下し、しばらく静置することで表面を平坦化する。その後加熱して樹脂を硬化させる。
　図６Ｅに示すように、埋め込み絶縁物２５およびマスク層１５０の一部にＴｉＮ層５０に達する貫通孔（スルーホール）２６を形成する。このスルーホール２６は、金属プラグ２４の位置および形状を規定する。スルーホール２６は、例えば一辺が５μｍ以上の矩形形状、また直径５μｍ以上の円形を有している。また、スルーホール２６は、例えば図１Ｄおよび図１Ｅに示されるような形状を有する金属プラグ２４を収容する形状を有していてもよい。
　図６Ｆに示すように、スルーホール２６を埋める金属プラグ２４を形成し、フロントプレーン２００の上面を平坦化する。その後、第１コンタクト電極３１および第２コンタクト電極３２を形成する。平坦化は、例えば、エッチバック、選択成長、ＣＭＰ、またはリフトオフなどの各種のプロセスによって行うことができる。
　金属プラグ２４は、ＴｉＮ層５０にオーミック接触を行うため、例えばチタニウム（Ｔｉ）および／またはアルミニウム（Ａｌ）などの金属から形成され得る。金属プラグ２４は、ｎ－ＧａＮ層２２ｎに接触する部分にＴｉを含む金属の層（例えばＴｉＮ層）を有していることが好ましい。Ｔｉを含む金属の層の存在は、ｎ－ＧａＮまたはＴｉＮに対して低抵抗のｎ型オーミック接触を実現することに寄与する。例えば、金属プラグ２４とＴｉＮ層５０との界面に存在するＴｉＮ層は、ＴｉＮ層５０に接触するＴｉ層を形成した後、例えば６００℃程度の熱処理を３０秒間行うことによって形成され得る。
　第１および第２コンタクト電極３１、３２は、金属層の堆積およびパターニングによって形成され得る。第１コンタクト電極３１とμＬＥＤ２２０のｐ－ＧａＮ層２１ｐとの間では、金属－半導体界面が形成される。ｐ型のオーミック接触を実現するため、第１コンタクト電極３１の材料は、例えば白金（Ｐｔ）および／またはパラジウム（Ｐｄ）などの仕事関数が大きい金属から選択され得る。ＰｔまたはＰｄの層（厚さ：約５０ｎｍ）を形成した後、例えば、３５０℃以上４００℃以下の温度で３０秒程度の熱処理が行われ得る。ｐ－ＧａＮ層２１ｐに直接に接触する部分にＰｔまたはＰｄの層が存在していれば、その層の上には他の金属、例えばＴｉ層（厚さ：約５０ｎｍ）および／またはＡｕ層（厚さ：約２００ｎｍ）が積層されていてもよい。
　ｐ－ＧａＮ層２１ｐの上部には、ｐ型不純物が相対的に高濃度にドープされた領域が形成されていてもよい。第２コンタクト電極３２は、半導体ではなく、金属プラグ２４と電気的に接続される。このため、第２コンタクト電極３２の材料は、広い範囲から選択可能である。第１コンタクト電極３１および第２コンタクト電極３２は、一枚の連続した金属層をパターニングすることによって形成されてもよい。このパターニングは、リフトオフも含む。第１コンタクト電極３１および第２コンタクト電極３２の厚さが相互に等しいと、後述するＴＦＴ４０などの、バックプレーン４００における電気回路との接続が容易になる。
　第１および第２コンタクト電極３１、３２を形成した後、これらは層間絶縁層（厚さ：例えば１０００ｎｍから１５００ｎｍ）３８によって覆われる。ある好ましい例において、層間絶縁層３８の上面はＣＭＰ処理などによって平坦化され得る。上面が平坦化された層間絶縁層３８の厚さは、「平均厚さ」を意味する。
　図６Ｇに示すように、層間絶縁層３８にコンタクトホール３９を形成する。コンタクトホール３９は、バックプレーン４００の電気回路をフロントプレーン２００のμＬＥＤ２２０に電気的に接続するために使用される。
　再び図５を参照して、バックプレーン４００の電気回路に含まれるＴＦＴの構造例および形成方法を以下に説明する。
　図５に示されている例において、ＴＦＴ４０は、層間絶縁層３８上に形成されたドレイン電極４１およびソース電極４２と、ドレイン電極４１およびソース電極４２のそれぞれの上面の少なくとも一部に接触する半導体薄膜４３と、半導体薄膜４３上に形成されたゲート絶縁膜４４と、ゲート絶縁膜４４上に形成されたゲート電極４５とを有している。図示されている例において、ドレイン電極４１およびソース電極４２は、それぞれ、ビア電極３６によって第１コンタクト電極３１および第２コンタクト電極３２に接続されている。これらＴＦＴ４０の構成要素は、公知の半導体製造技術によって形成される。
　半導体薄膜４３は、多結晶シリコン、非晶質シリコン、酸化物半導体、および／または窒化ガリウム系半導体から形成され得る。多結晶シリコンは、例えば薄膜堆積技術によって非晶質シリコンを中間層３００の層間絶縁層３８上に堆積した後、非晶質シリコンをレーザビームで結晶化することにより、形成され得る。このようにして形成される多結晶シリコンは、ＬＴＰＳ（Low-Temperature Polｙ Silicon）と称される。多結晶シリコンはリソグラフィおよびエッチング工程で所望の形状にパターニングされる。
　図５におけるＴＦＴ４０は、絶縁層（厚さ：例えば５００ｎｍ～３０００ｎｍ）４６に覆われている。絶縁層４６には、不図示の開口孔が設けられ、ＴＦＴ４０の例えばゲート電極４５を外部のドライバ集積回路素子などに接続することを可能にしている。絶縁層４６の上面も平坦化されていることが好ましい。バックプレーン４００の電気回路は、図示されていないＴＦＴ、キャパシタ、およびダイオードなどの回路要素を含み得る。このため、絶縁層４６は、複数の絶縁層が積層された構成を有していてもよく、その場合の各絶縁層には、必要に応じて回路要素を接続するビア電極が設けられ得る。また、各絶縁層上には、必要に応じて配線が形成され得る。
　本実施形態におけるバックプレーン４００は、公知のバックプレーン（例えばＴＦＴ基板）と同様の構成を有することができる。ただし、本開示のバックプレーン４００は、下層に位置するμＬＥＤ２２０の上に半導体製造技術によって形成される点に特徴を有している。このため、例えばＴＦＴ４０のドレイン電極４１およびソース電極４２は、フロントプレーン２００を覆うように堆積した金属層をパターニングすることによって形成され得る。このようなパターニングは、リソグラフィ技術による高精度の位置合わせを可能にする。特に本実施形態では、フロントプレーン２００および／または中間層３００がいずれも平坦化されているため、リソグラフィの解像度を高めることが可能になる。その結果、例えば２０μｍ以下、極端な例では５μｍ以下の微細ピッチで配列された多数のμＬＥＤ２２０を備えるデバイスを歩留まり良く、かつ、低価格で製造することが可能になる。
　図５に示されるＴＦＴ４０の構成は、一例である。説明をわかりやすくするため、ＴＦＴ４０のドレイン電極４１が第１コンタクト電極３１に電気的に接続されている例を説明しているが、ＴＦＴ４０のドレイン電極４１はバックプレーン４００内の他の回路要素または配線に接続されていてもよい。また、ＴＦＴ４０のソース電極４２は、第２コンタクト電極３２に電気的に接続されている必要はない。第２コンタクト電極３２は、μＬＥＤ２２０のｎ－ＧａＮ層２２ｎに共通して所定の電位を与える配線（例えばグランド配線）に接続され得る。
　本実施形態において、バックプレーン４００の電気回路は、第１コンタクト電極３１および第２コンタクト電極３２にそれぞれ接続された複数の金属層（ドレイン電極４１およびソース電極４２として機能する金属層）を有している。また、本実施形態において、複数の第１コンタクト電極３１は、それぞれ、複数のμＬＥＤ２２０のｐ－ＧａＮ層２１ｐを覆い、遮光層または反射層として機能する。個々の第１コンタクト電極３１は、μＬＥＤ２２０の上面、すなわち、ｐ－ＧａＮ層２１ｐの上面の全体を全て覆っている必要はない。第１コンタクト電極３１の形状、サイズ、および位置は、十分に低いコンタクト抵抗を実現し、かつ、発光層２３から放射された光がＴＦＴ４０のチャネル領域に入射することを充分に抑制するように決定される。なお、発光層２３から放射された光がＴＦＴ４０のチャネル領域に入射しないようにすることは、他の金属層を適切な位置に配置することによっても実現し得る。
　本開示の実施形態によれば、素子分離領域２４０を金属プラグ２４および埋め込み絶縁物２５によって埋め込んで実現した平坦な上面を有するフロントプレーン２００上に、平坦化された上面を有する中間層３００を形成する。これらの構造（下部構造）は、その上にＴＦＴなどの回路要素を形成するベースとして機能する。ＴＦＴのための半導体を堆積するとき、あるいは、堆積後に熱処理をするとき、上記の下部構造は、例えば３５０℃以上の温度で処理される。このため、素子分離領域２４０内の埋め込み絶縁物２５および中間層３００に含まれる層間絶縁層３８は、３５０℃以上の熱処理によっても劣化しない材料から形成されることが好ましい。例えばポリイミドおよびＳＯＧ（Spin-on Glass）は、好適に用いられ得る。
　バックプレーン４００における電気回路が含むＴＦＴの構成は、上記の例に限定されない。
　図７は、ＴＦＴの他の例を模式的に示す断面図である。図８は、ＴＦＴの更に他の例を模式的に示す断面図である。
　図７の例において、ＴＦＴ４０は、層間絶縁層３８上に形成されたドレイン電極４１、ソース電極４２、およびゲート電極４５と、ゲート電極４５上に形成されたゲート絶縁膜４４と、ゲート絶縁膜４４上に形成され、ドレイン電極４１およびソース電極４２のそれぞれの上面の少なくとも一部に接触する半導体薄膜４３とを有している。図示されている例において、ドレイン電極４１およびソース電極４２は、それぞれ、ビア電極３６によって第１コンタクト電極３１および第２コンタクト電極３２に接続されている。
　図８の例において、ＴＦＴ４０は、層間絶縁層３８上に形成された半導体薄膜４３と、層間絶縁層３８上に形成され、それぞれが半導体薄膜４３の一部に接触するドレイン電極４１およびソース電極４２と、半導体薄膜４３上に形成されたゲート絶縁膜４４と、ゲート絶縁膜４４上に形成されたゲート電極４５とを有している。図示されている例において、ドレイン電極４１およびソース電極４２は、それぞれ、ビア電極３６によって第１コンタクト電極３１および第２コンタクト電極３２に接続されている。
　ＴＦＴ４０の構成は、上記の例に限定されない。本開示の実施形態では、ＴＦＴ４０を形成する工程の初期段階において、中間層３００における層間絶縁層３８のコンタクトホール３９を介してフロントプレーン２００の第１および第２コンタクト電極３１、３２に接続される複数の金属層が形成される。これらの金属層は、ＴＦＴ４０のドレイン電極４１またはソース電極４２であり得るが、それらに限定されない。
　本実施形態におけるドレイン電極４１およびソース電極４２は、平坦化された中間層３００における層間絶縁層３８上に金属層を堆積した後、フォトリソグラフィおよびエッチング工程でパターニングされる。このため、フロントプレーン２００（中間層３００）とバックプレーン４００との間で、歩留まり低下を招くような位置合わせずれは生じない。
　μＬＥＤ２２０から放射された光を基板１００が透過して表示などを行う場合のＴｉＮ層５０の厚さは、前述したように例えば５ｎｍ以上２０ｎｍ以下であり得る。ＴｉＮ層５０は、サファイア、単結晶シリコン、またはＳｉＣから形成された基板１００と組み合わせて好適に利用され得るが、基板１００は、これらの基板に限定されない。
　ＴｉＮ層５０は、電気導電性を有する。本開示の実施形態では、広い範囲にわたって多数のμＬＥＤ２２０が配列され、少なくとも１個の金属プラグ２４によってμＬＥＤ２２０のｎ－ＧａＮ層２２ｎがバックプレーン４００の電気回路に接続される。このため、ｎ－ＧａＮ層２２ｎから金属プラグ２４に流れる電流に対する電気抵抗成分（シート抵抗）が高すぎると、消費電力の増加を招いてしまう。ＴｉＮ層５０は、結晶成長時には格子不整合を緩和するバッファ層として機能して結晶欠陥密度を低減することに寄与するとともに、デバイスの動作時には、上記の電気抵抗成分を低下させることに寄与する。ＴｉＮ層５０の厚さは、電気抵抗成分を低下させて基板側電極として機能させるという観点から、１０ｎｍ以上であることが好ましく、１２ｎｍ以上であることが更に好ましい。一方、μＬＥＤ２２０から放射された光を透過させるという観点からは、ＴｉＮ層５０の厚さを例えば２０ｎｍ以下にすることが好ましい。
　１枚の連続したＴｉＮ層５０が全てのμＬＥＤ２２０におけるｎ－ＧａＮ層２２ｎに電気的に接続しているため、金属プラグ２４と個々のμＬＥＤ２２０のｎ－ＧａＮ層２２ｎとの電気的導通が確保される。この例において、ＴｉＮ層５０は、複数のμＬＥＤ２２０のｎ側共通電極として機能する。本開示の実施形態では、複数のμＬＥＤ２２０における第２導電側の電極が半導体層またはＴｉＮ層によって共通化されているため、断線に起因して一部のμＬＥＤ２２０に導通不良が生じるという問題が回避される。
　トレンチは、埋め込み絶縁物２５によって埋められる。具体的には、例えば熱硬化性のポリイミドなどの樹脂材料を塗布した後、例えば４００℃で６０分間の熱処理によって樹脂材料を硬化させることにより、埋め込み絶縁物２５を形成できる。埋め込み絶縁物２５は、樹脂から形成されている必要はなく、例えばシリコン窒化物、シリコン酸化物などの無機絶縁材料から形成されていてもよい。
　本開示の実施形態では、バックプレーン４００に含まれるＴＦＴおよびその他の構成要素を半導体製造技術によってフロントプレーン２００および中間層３００の上層に形成するため、これらの構成要素を形成するためのプロセス温度に耐える材料を用いてフロントプレーン２００および中間層３００を形成する必要がある。例えば、埋め込み絶縁物２５、層間絶縁層３８、絶縁層４６は、有機材料から形成され得るが、この有機材料はバックプレーン４００を形成するプロセスの最高温度に耐える必要がある。具体的には、ＴＦＴを形成する工程で例えば３００℃を超えるような熱処理が行われる場合、３００℃の熱処理でも劣化しにくい耐熱性のある樹脂材料（たとえばポリイミド）から、埋め込み絶縁物２５、層間絶縁層３８、および／または絶縁層４６を形成することができる。
　埋め込み絶縁物２５、層間絶縁層３８および絶縁層４６は、それぞれ、単層構造を有している必要はなく、多層構造を有していてもよい。多層構造は、例えば有機材料と無機材料の積層物（stack）を含み得る。
　上記の例における金属プラグ２４の上面は、各μＬＥＤ２２０の上面とほぼ同じレベルにあるため、その上に半導体製造技術によってＴＦＴ４０などの回路要素および微細な配線を高い精度で形成することが可能になる。
　上記の例では、スルーホール２６を埋める金属プラグ２４が用いられているが、前述したように、金属プラグ２４の形態はさまざまであり得る。
　本発明の実施形態は、新しいマイクロＬＥＤデバイスを提供する。マイクロＬＥＤデバイスは、ディスプレイとして用いられる場合、スマートフォン、タブレット端末、車載用ディスプレイ、および中小型から大型のテレビジョン装置に広く適用され得る。マイクロＬＥＤデバイスの用途は、ディスプレイに限定されない。
　２１・・・第１半導体層、２２・・・第２半導体層、２３・・・発光層、２４・・・金属プラグ、２５・・・埋め込み絶縁物、３１・・・第１コンタクト電極、３２・・・第２コンタクト電極、３６・・・ビア電極、３８・・・層間絶縁層、１００・・・結晶成長基板、２００・・・フロントプレーン、２２０・・・μＬＥＤ、２４０・・・素子分離領域、３００・・・中間層、４００・・・バックプレーン、１０００・・・μＬＥＤデバイス

Claims (16)

  1. 　複数の開口部を有するマスク層によって上面が覆われた結晶成長基板と、
    　前記結晶成長基板に支持されたフロントプレーンであって、第１導電型の第１半導体層および第２導電型の第２半導体層を有する１本または複数本の半導体ロッドをそれぞれが含む複数のマイクロＬＥＤ、ならびに前記複数のマイクロＬＥＤの間に位置する素子分離領域を含み、前記素子分離領域が、前記第２半導体層に電気的に接続された少なくともひとつの金属プラグを有している、フロントプレーンと、
    　前記フロントプレーンに支持された中間層であって、それぞれが前記複数のマイクロＬＥＤの前記第１半導体層に電気的に接続された複数の第１コンタクト電極、および前記金属プラグに接続された少なくともひとつの第２コンタクト電極を含む、中間層と、
    　前記中間層に支持されたバックプレーンであって、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極を介して前記複数のマイクロＬＥＤに電気的に接続された電気回路を有し、前記電気回路は複数の薄膜トランジスタを含む、バックプレーンと
    を備え、
    　前記結晶成長基板は、導電性表面を有し、
    　前記マスク層が有する前記複数の開口部は、それぞれが前記半導体ロッドの位置を規定する複数のマスク開口部と、前記金属プラグを前記結晶成長基板の前記導電性表面に接続するコンタクト開口部とを有し、
    　前記複数の薄膜トランジスタのそれぞれは、前記フロントプレーンおよび／または前記中間層上に成長した半導体層を有している、マイクロＬＥＤデバイス。
  2. 　前記複数のマイクロＬＥＤは、第１の波長で発光する第１マイクロＬＥＤと、前記第１の波長とは異なる第２の波長で発光する第２マイクロＬＥＤとを含み、
    　前記第１マイクロＬＥＤが有する前記第１半導体層および前記第２半導体層を構成する前記複数の半導体ロッドの太さは、前記第２マイクロＬＥＤが有する前記第１半導体層および前記第２半導体層を構成する前記複数の半導体ロッドの太さとは異なる、請求項１に記載のマイクロＬＥＤデバイス。
  3. 　前記複数のマスク開口部は、複数の第１のマスク開口部と、それぞれが各第１マスク開口部の大きさおよび／または形状とは異なる大きさおよび／または形状を有する複数の第２のマスク開口部を含む、請求項１または２に記載のマイクロＬＥＤデバイス。
  4. 　前記マスク層は、導電材料から形成されており、前記複数のマイクロＬＥＤの前記第２半導体層を電気的に相互に接続する、請求項１から３のいずれかに記載のマイクロＬＥＤデバイス。
  5. 　前記結晶成長基板は、前記上面に沿って拡がる窒化チタニウム層を備えている、請求項１から４のいずれかに記載のマイクロＬＥＤデバイス。
  6. 　前記結晶成長基板は、前記上面に沿って拡がる第２導電型の表面半導体領域を有している、請求項１から４のいずれかに記載のマイクロＬＥＤデバイス。
  7. 　前記フロントプレーンの前記素子分離領域は、前記複数のマイクロＬＥＤの間を埋める埋め込み絶縁物を有しており、前記埋め込み絶縁物は、前記金属プラグのための少なくともひとつのスルーホールを有している、請求項１から６のいずれかに記載のマイクロＬＥＤデバイス。
  8. 　前記フロントプレーンの前記素子分離領域は、前記複数のマイクロＬＥＤの側面をそれぞれ覆う複数の絶縁層を有しており、
    　前記金属プラグは、前記素子分離領域内において、前記複数の絶縁層によって囲まれた空間を埋めている、請求項１から７のいずれかに記載のマイクロＬＥＤデバイス。
  9. 　前記フロントプレーンは、平坦な表面を有しており、
    　前記平坦な表面は前記中間層に接している、請求項１から８のいずれかに記載のマイクロＬＥＤデバイス。
  10. 　前記中間層は、平坦な表面を有する層間絶縁層を含み、
    　前記層間絶縁層は、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極をそれぞれ前記電気回路に接続するための複数のコンタクトホールを有している、請求項１から９のいずれかに記載のマイクロＬＥＤデバイス。
  11. 　前記バックプレーンの前記電気回路は、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極にそれぞれ接続された複数の金属層を有しており、
    　前記複数の金属層は、前記複数の薄膜トランジスタが有するソース電極およびドレイン電極の少なくとも一方を含む、請求項１から１０のいずれかに記載のマイクロＬＥＤデバイス。
  12. 　前記複数のマイクロＬＥＤのそれぞれは、可視、紫外、または赤外の電磁波を放射する、請求項１から１１のいずれかに記載のマイクロＬＥＤデバイス。
  13. 　導電性表面を有する結晶成長基板に支持されたフロントプレーンであって、第１導電型の第１半導体層および第２導電型の第２半導体層を有する１本または複数本の半導体ロッドをそれぞれが含む複数のマイクロＬＥＤ、ならびに前記複数のマイクロＬＥＤの間に位置する素子分離領域を含み、前記素子分離領域が、前記第２半導体層に電気的に接続された少なくともひとつの金属プラグを有している、フロントプレーン、および
    　前記フロントプレーンに支持された中間層であって、それぞれが前記複数のマイクロＬＥＤの前記第１半導体層に電気的に接続された複数の第１コンタクト電極、および前記金属プラグに接続された少なくともひとつの第２コンタクト電極を含む、中間層、
    を備える積層構造体を用意する工程と、
    　前記積層構造体上にバックプレーンを形成する工程であって、前記複数の第１コンタクト電極および前記少なくともひとつの第２コンタクト電極を介して前記複数のマイクロＬＥＤに電気的に接続された電気回路を有し、前記電気回路は複数の薄膜トランジスタを含む、バックプレーンを形成する工程と、
    を含み、
    　前記積層構造体を用意する工程は、前記結晶成長基板の上面における複数の所定領域から、前記半導体ロッドを選択的に成長させる工程を含み、
    　前記バックプレーンを形成する工程は、
    　前記積層構造体上に半導体層を堆積する工程と、
    　前記積層構造体上の前記半導体層をパターニングする工程と、
    を含む、マイクロＬＥＤデバイスの製造方法。
  14. 　前記積層構造体を用意する工程は、前記結晶成長基板の前記導電性表面を覆うマスク層であって、前記複数のマイクロＬＥＤのそれぞれに含まれる前記半導体ロッドの位置を規定する複数のマスク開口部を有するマスク層を形成する工程と、
    　前記複数のマスク開口部から前記半導体ロッドを選択的に成長させる工程と、を含む、請求項１３に記載の製造方法。
  15. 　前記積層構造体を用意する工程は、
    　前記複数のマスク開口部から前記半導体ロッドを選択的に成長させる前記工程の後、前記金属プラグを前記結晶成長基板の前記導電性表面に接続するコンタクト開口部を前記マスク層に形成する工程を含む、請求項１４に記載の製造方法。
  16. 　前記マスク開口部は、各マイクロＬＥＤの発光波長に応じたサイズを有している、請求項１３から１５のいずれかに記載の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI778857B (zh) * 2020-11-20 2022-09-21 中國商蘇州晶湛半導體有限公司 半導體器件及其製備方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789766A (en) * 1997-03-20 1998-08-04 Motorola, Inc. Led array with stacked driver circuits and methods of manfacture
JP2000031534A (ja) * 1998-05-08 2000-01-28 Sanken Electric Co Ltd 半導体発光素子及びその製造方法
JP2002100804A (ja) * 2000-07-18 2002-04-05 Sony Corp 半導体発光素子及び半導体発光装置
JP2006093508A (ja) * 2004-09-27 2006-04-06 Toyoda Gosei Co Ltd 半導体素子及びその製造方法。
US20120061641A1 (en) * 2010-09-14 2012-03-15 Han Kyu Seong Group iii nitride nanorod light emitting device and method of manufacturing thereof
US20150325598A1 (en) * 2012-12-14 2015-11-12 Osram Opto Semiconductors Gmbh Display device and method for producing a display device
JP2016502123A (ja) * 2012-10-04 2016-01-21 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 発光ダイオードディスプレイの製造方法および発光ダイオードディスプレイ
JP2016154213A (ja) * 2015-02-16 2016-08-25 株式会社東芝 半導体発光装置
US20160293586A1 (en) * 2015-03-30 2016-10-06 Emagin Corporation Method of integrating inorganic light emitting diode with oxide thin film transistor for display applications
US20180233536A1 (en) * 2014-10-17 2018-08-16 Intel Corporation Microled display & assembly

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789766A (en) * 1997-03-20 1998-08-04 Motorola, Inc. Led array with stacked driver circuits and methods of manfacture
JP2000031534A (ja) * 1998-05-08 2000-01-28 Sanken Electric Co Ltd 半導体発光素子及びその製造方法
JP2002100804A (ja) * 2000-07-18 2002-04-05 Sony Corp 半導体発光素子及び半導体発光装置
JP2006093508A (ja) * 2004-09-27 2006-04-06 Toyoda Gosei Co Ltd 半導体素子及びその製造方法。
US20120061641A1 (en) * 2010-09-14 2012-03-15 Han Kyu Seong Group iii nitride nanorod light emitting device and method of manufacturing thereof
JP2016502123A (ja) * 2012-10-04 2016-01-21 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 発光ダイオードディスプレイの製造方法および発光ダイオードディスプレイ
US20150325598A1 (en) * 2012-12-14 2015-11-12 Osram Opto Semiconductors Gmbh Display device and method for producing a display device
US20180233536A1 (en) * 2014-10-17 2018-08-16 Intel Corporation Microled display & assembly
JP2016154213A (ja) * 2015-02-16 2016-08-25 株式会社東芝 半導体発光装置
US20160293586A1 (en) * 2015-03-30 2016-10-06 Emagin Corporation Method of integrating inorganic light emitting diode with oxide thin film transistor for display applications

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI778857B (zh) * 2020-11-20 2022-09-21 中國商蘇州晶湛半導體有限公司 半導體器件及其製備方法

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