JP4327719B2 - イメージセンサおよびイメージセンサモジュール - Google Patents
イメージセンサおよびイメージセンサモジュール Download PDFInfo
- Publication number
- JP4327719B2 JP4327719B2 JP2004522785A JP2004522785A JP4327719B2 JP 4327719 B2 JP4327719 B2 JP 4327719B2 JP 2004522785 A JP2004522785 A JP 2004522785A JP 2004522785 A JP2004522785 A JP 2004522785A JP 4327719 B2 JP4327719 B2 JP 4327719B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- image sensor
- insulating film
- gate insulating
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 87
- 238000001514 detection method Methods 0.000 claims abstract description 77
- 239000012535 impurity Substances 0.000 claims description 30
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 5
- 230000003287 optical effect Effects 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims 1
- 230000000593 degrading effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 182
- 238000000034 method Methods 0.000 description 53
- 230000008569 process Effects 0.000 description 46
- 238000010586 diagram Methods 0.000 description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 239000000758 substrate Substances 0.000 description 18
- 239000010410 layer Substances 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 10
- 238000002513 implantation Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 230000015654 memory Effects 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 230000035945 sensitivity Effects 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010306 acid treatment Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen(.) Chemical compound [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 150000004968 peroxymonosulfuric acids Chemical class 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910018999 CoSi2 Inorganic materials 0.000 description 1
- 229910004217 TaSi2 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 206010047571 Visual impairment Diseases 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- -1 that is Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
- H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14618—Containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14634—Assemblies, i.e. Hybrid structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/1469—Assemblies, i.e. hybrid integration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Manufacturing & Machinery (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【技術分野】
本発明は、半導体装置およびその製造方法に関し、特に小型化および高性能化を可能とするＣＭＯＳイメージセンサに関する。
固体撮像素子として、ＣＣＤイメージセンサおよびＣＭＯＳイメージセンサが使用されている。ＣＣＤイメージセンサは、高感度・高画質という特長を有している。一方、ＣＭＯＳイメージセンサは、単一電源駆動が可能で、消費電力がＣＣＤイメージセンサの１／１０という特徴を有している。近年、ＣＭＯＳイメージセンサはその特徴を生かして携帯電話、携帯端末に搭載されるようになっている。
【背景技術】
ＣＭＯＳイメージセンサは、撮像素子と信号処理回路を同一半導体基板上に形成でき、しかも、システムＬＳＩなどの半導体集積回路と同じ製造工程で製造できるという優れた特長を有している。
FIG.１は、ＣＭＯＳイメージセンサの構成を示すブロック図である。
FIG.１を参照するに、ＣＭＯＳイメージセンサ２００は、受光部２０１と、受光部２０１を制御する駆動回路２０２と、受光部２０１が受光した光量を読み出してデジタルデータに変換する読出し回路２０３などから構成されている。受光部２０１は、多数の画素セルから構成されており、ＣＩＦ（Ｃｏｍｍｏｎ Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｏｒｍａｔ、３５２画素×２８８画素）やＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ、６４０画素×４８０画素）などのようにテレビ電話やＰＣの画像に合わせて、画素セルがマトリックス状に配置されている。受光部２０１に結像されたイメージは各々の画素セルに分解され、光量に応じた電圧に変換される。
FIG.２は、画素セルの等価回路を示す図である。
FIG.２を参照するに、画素セルは、受光した光量に比例した信号電荷を光電変換により生成して蓄積するフォトダイオード２１１と、フォトダイオード２１１に蓄積された信号電荷を電圧として繰返し読み出すための３つのｎチャネルＭＯＳトランジスタ２１２〜２１４により構成されている。以下、画素セルの具体的な動作を説明する。
まず、リセット信号がリセットトランジスタ２１２に入力されると、リセットトランジスタ２１２がオンとなり、フォトダイオード２１１のカソードの電圧がリセット電圧（＝電源電圧ＶＭ）にセットされる。次に一定時間受光すると光電効果により光量に比例した電子が生じ、カソードに蓄積され、カソードの電圧が降下する。セレクト信号により選択トランジスタ２１４がオンとなると、フォトダイオード２１１のカソードの電圧が検出トランジスタ２１３のゲートを通じて、選択トランジスタ２１４からFIG.１に示す読出し回路２０３へと読出される。
この光電効果による発生電子数が同じであれば、フォトダイオード２１１の接合容量と検出トランジスタ２１３のゲート容量との和が小さいほど、フォトダイオード２１１のカソードの電圧変化量が大きくなる。したがってフォトダイオード２１１の接合容量および検出トランジスタ２１３のゲート容量が小さいほど光量に対する感度が向上する。
一方、ＣＭＯＳイメージセンサの高画素数化すなわち画質向上、および小型化などが要求されている。これらの要求に応えるためには、画素セルや駆動回路などの小型化が必要となるため、スケーリング則に従って、より微細なルールのプロセスを適用することが考えられる。このような手法では、ＣＭＯＳトランジスタのゲート長を縮小するとともにゲート絶縁膜の薄膜化が必要とされる。例えば、ゲート長０．３５μｍのプロセスではゲート絶縁膜の膜厚は７〜８ｎｍ、０．２５μｍプロセスでは約５ｎｍ、０．１８μｍでは約３ｎｍの厚さのゲート絶縁膜が必要となってくる。
しかしながら、より微細なプロセスを適用すると様々な問題が生じてくる。以下これらの問題について詳述する。
まず、ゲート絶縁膜を薄膜化すると、一般にゲートリーク電流が増大する。FIG.２に示す検出トランジスタ２１３のゲート電極はフォトダイオード２１１のカソードと接続されているので、検出トランジスタ２１３のゲートリーク電流が増大するとカソードに蓄積されている信号電荷を破壊してしまう。特に、０．２５μｍ以下のプロセスでは、ゲート絶縁膜の厚さが５ｎｍ〜２．５ｎｍとなり、ゲートリーク電流が増大する。光電変換による真の信号に対してゲートリーク電流による偽信号が増加し、Ｓ／Ｎ比を低下させる問題となる。特に暗いところで撮影する場合には、真の信号が微小であるため暗い画像に、ゲートリーク電流による偽信号が白点となって現れ、著しく画質を低下させる原因となる。
また、ゲート絶縁膜を薄膜化すると、検出トランジスタ２１３のゲート容量が増加する。検出トランジスタ２１３は、フォトダイオード２１１のカソードと接続されているので、フォトダイオード２１１の接合容量と検出トランジスタ２１３のゲート容量の和が増加し、上述したように、光電効果により発生した信号電荷に対する電圧変化量が小さくなり、光量に対する感度が低下するという問題が生ずる。
また、フォトダイオード２１１のカソードをリセット電圧に設定するためのリセット信号のレベルは高い方が望ましい。リセットトランジスタ２１２の特性の個体差に起因するリセット電圧のばらつきを抑制するためである。しかし、リセット信号のレベルが高い程、リセットトランジスタ２１２のゲートリーク電流が増加する。特にゲート絶縁膜の膜厚が５ｎｍ以下になるとゲートリーク電流が増大してゲート絶縁膜の信頼性が低下するという問題が生じる。
また、微細なルールのプロセスでは、ホットキャリアの発生や短チャネル効果を抑制するために、ｎチャネルＭＯＳトランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）またはソース／ドレイン領域を高濃度で浅いＡｓイオンで形成することが一般的に行われるようになっている。さらに、基板の不純物濃度も高濃度に設定されるため、ソース／ドレイン領域と基板との接合部に形成される空乏層の接合容量が増加する。そのため、この接合部を充放電する信号電圧の読出し動作速度が低下するという問題を生じる。特にゲート長が０．２５μｍ〜０．１８μｍのルールのプロセスでは、ＬＤＤまたはソース／ドレインの下部に、ソース／ドレイン領域からの空乏層の伸びを小さくするポケット領域を形成することが多い。ポケット領域は基板と同じ極性で高濃度の不純物領域で形成されるので、ソース／ドレイン領域とポケット領域との接合部に形成される空乏層によりさらに接合容量が増加して、信号電圧の読み出し動作速度がさらに低下するという問題が生じる。
【発明の開示】
【課題を解決するための手段】
したがって、本発明は上記の問題点に鑑みてなされたもので、本発明の概括目的は、画質および読出しスピードの劣化を招くことなく、小型化、低消費電力化、高速化を可能とするイメージセンサおよびイメージセンサモジュールを提供することである。
本発明の一観点によれば、第１の電源と第２の電源との間に直列接続されたリセットトランジスタおよびフォトダイオードと、前記第１の電源に接続されて、前記フォトダイオードの信号を検出する検出トランジスタと、前記検出トランジスタを選択する選択トランジスタとを含むイメージセンサであって、前記検出トランジスタのゲート絶縁膜は、前記選択トランジスタのゲート絶縁膜より厚いイメージセンサが提供される。
本発明によれば、検出トランジスタのゲート絶縁膜は、選択トランジスタのゲート絶縁膜より厚く形成されている。したがって、ゲートリーク電流を抑制することができ、フォトダイオードに蓄積された信号電荷を高精度に保持するとともに、ノイズを抑制できる。また、選択トランジスタのゲート絶縁膜は薄く形成されているので、スケーリング則に従ってトランジスタを微小化および高速化できる。その結果、画素セルの集積化および高画質化、高速化、低消費電力化が可能となる。
前記リセットトランジスタのゲート絶縁膜は、前記選択トランジスタのゲート絶縁膜より厚い構成としてもよい。ゲートリーク電流の増加を招くことなく、リセット信号の電圧を高く設定することが可能となり、その結果、リセット電圧のばらつきを抑制することができ、また、閾値の変動を防止し、ゲート絶縁膜の信頼性を確保することができる。
本発明の他の観点によれば、第１の電源と第２の電源との間に直列接続されたリセットトランジスタとおよびフォトダイオードと、前記第１の電源に接続されて、前記フォトダイオードの信号を検出する検出トランジスタと、前記検出トランジスタを選択する選択トランジスタと、周辺回路を構成するトランジスタとを含むイメージセンサであって、前記検出トランジスタのゲート絶縁膜は、前記周辺回路を構成するトランジスタのゲート絶縁膜より厚いイメージセンサが提供される。
本発明によれば、上述した検出トランジスタの作用、効果が奏されると共に、周辺回路のトランジスタのゲート絶縁膜は薄く形成されているので、周辺回路のトランジスタを微小化および高速化でき、周辺回路の高集積化および高速化が可能となる。
【図面の簡単な説明】
FIG.１は、ＣＭＯＳイメージセンサの構成を示すブロック図である。
FIG.２は、画素セルの等価回路を示す図である。
FIG.３は、本発明の実施の形態のＣＭＯＳイメージセンサの概要構成を示す図である。
FIG.４は、1つの画素セル１４の等価回路を示す図である。
FIG.５は、1つの画素セル１４のレイアウトを示す図である。
FIG.６は、第１実施例のＣＭＯＳイメージセンサを示す断面図である。
FIG.７Ａ〜７Ｋは、第１実施例のＣＭＯＳイメージセンサの製造工程を示す図である。
FIG.８は、画素セルに形成されるレジストのレイアウトを示す図である。
FIG.９は、第２実施例のＣＭＯＳイメージセンサを示す断面図である。
FIG.１０Ａ〜１０Ｄは、第２実施例のＣＭＯＳイメージセンサの製造工程を示す図である。
FIG.１１は、第３実施例のＣＭＯＳイメージセンサを示す断面図である。
FIG.１２は、第４実施例のＣＭＯＳイメージセンサを示す断面図である。
FIG.１３は、第５実施例のＣＭＯＳイメージセンサを示す断面図である。
FIG.１４Ａ〜１４Ｃは、第５実施例のＣＭＯＳイメージセンサの製造工程を示す図である。
FIG.１５は、第６実施例のＣＭＯＳイメージセンサの概要構成を示す図である。
FIG.１６は、第６実施例の変形例のＣＭＯＳイメージセンサの概要構成を示す図である。
FIG.１７は、第６実施例のその他の変形例のＣＭＯＳイメージセンサの概要構成を示す図である。
FIG.１８は、第７実施例のイメージセンサモジュールを示す断面図である。
FIG.１９は、４つのトランジスタを含む画素セルの等価回路を示す図である。
FIG.２０は、４つのトランジスタを含む画素セルのレイアウトを示す図である。
【発明を実施するための最良の態様】
以下、図面に基づいて本発明の実施の形態および実施例を説明する。
FIG.３は、本発明の実施の形態のＣＭＯＳイメージセンサの概要構成を示す図である。
FIG.３を参照するに、このＣＭＯＳイメージセンサ１０は、受光部１１と、周辺回路１２と、入出力回路１３などから構成されている。
受光部１１は、多数の画素セル１４から構成されており、例えば、画素セル１４がマトリックス状に配置されている。
また、周辺回路１２は、画素セル１４の制御を行う駆動回路１５と画素セル１４の信号を読出す読出し回路１６とＡ／Ｄコンバータ１７などから構成されている。ここで、駆動回路１５は、各々の画素セル１４とリセット信号線１８およびセレクト信号線１９などで接続されており、リセット信号やセレクト信号により画素セル１４の制御を行う。読出し回路１６は、駆動回路１５により選択された画素セル１４からアナログの画像信号を逐次読出す。Ａ／Ｄコンバータ１７は、アナログの画像信号をデジタル変換して入出力回路１３等に送信する。これらの周辺回路１２は、ＣＭＯＳトランジスタなどで構成され、主にロジック回路より構成されている。
また、入出力回路１３は、電源電圧の入力部２０、外部からのクロック信号などのタイミング信号の入力部２１、受光部１１から読出された画像信号の外部への出力部２２などから構成されている。
FIG.４は、1つの画素セル１４の等価回路を示す図である。
FIG.５は、１つの画素セル１４のレイアウトを示す図である。FIG.５において、Ｇ、Ｓ、Ｄはそれぞれゲート、ソース、ドレインを示し、これらの文字は、おおよその位置を示している。また、FIG.４において示すこの画素セル１４の等価回路は背景技術の欄で説明したFIG.２に示されているものと同様である。すなわち、FIG.４において示す本実施の形態のフォトダイオード３１および、リセットトランジスタ３２、検出トランジスタ３３、選択トランジスタ３４は、FIG.２において示す、フォトダイオード２１１および、リセットトランジスタ２１２、検出トランジスタ２１３、選択トランジスタ２１４に対応している。なお、以下、FIG.４およびFIG.５に示す符号を用いて説明する。
FIG.４およびFIG.５を参照するに、画素セル１４は、活性領域２５に形成された、フォトダイオード３１と、リセットトランジスタ３２と、検出トランジスタ３３と、選択トランジスタ３４などにより構成されている。また活性領域２５上には、ゲート電極３８、コンタクトプラグ３９、配線層４０などが形成される。画素セル１４の回路の基本的な動作は、背景技術で述べたものと同様であるので、説明を省略する。
以下、本発明に係る実施例について説明する。なお、周辺回路１２および入出力回路１３には、ｎチャネル及びｐチャネルＭＯＳトランジスタが形成されているが、実施例ではｎチャネルＭＯＳトランジスタについてのみ説明を行い、ｐチャネルＭＯＳトランジスタについては説明を省略する。ｐチャネルＭＯＳトランジスタは、実施例において説明するｎチャネルＭＯＳトランジスタとドーパントイオンの導電型以外は同様にして形成することができる。
［第１実施例］
画素セル内のリセットトランジスタ、検出トランジスタのゲート絶縁膜が、選択トランジスタおよび周辺回路のトランジスタの絶縁膜より厚く形成されているＣＭＯＳイメージセンサの例である。
FIG.６は、本実施例のＣＭＯＳイメージセンサを示す断面図である。なお、FIG.６は、画素セル１４内の素子と、周辺回路１２および入出力回路１３の一部の素子とを示している。また、FIG.６の画素セル１４の断面図は、画素セル１４内の総ての素子の断面が現れるように、FIG.５において示す活性領域２５に沿って切断した図である。
FIG.６を参照するに、ＣＭＯＳイメージセンサ５０は、フォトダイオード３１および３つのｎチャネルＭＯＳトランジスタ３２〜３４よりなる画素セル１４、ＭＯＳトランジスタなどよりなる周辺回路１２と入出力回路１３より構成されている。画素セル１４内の３つのｎチャネルＭＯＳトランジスタ３２〜３４は、リセットトランジスタ３２および、検出トランジスタ３３、選択トランジスタ３４である。ここで特に特徴的なのは、リセットトランジスタ３２および検出トランジスタ３３、入出力回路１３のトランジスタ３６のゲート絶縁膜６０Ａは、選択トランジスタ３４のゲート絶縁膜６０Ｂより厚く形成されていることである。一方、選択トランジスタ３４と周辺回路１２のトランジスタ３５には、より微小なルールのプロセスが適用されて薄いゲート絶縁膜６０Ｂが形成され、ゲート長が短く形成されていることである。ただし、周辺回路１２のトランジスタであっても、例えばFIG.３に示す駆動回路１５内で電圧の高いリセット信号が印加されるトランジスタには厚いゲート絶縁膜６０Ａが形成される。なお、本回路の動作は、上述のFIG.２において説明したものと同様である。
以下、本実施例のＣＭＯＳイメージセンサ５０の製造工程をFIG.７Ａ〜７Ｋを参照しながら説明する。
FIG.７Ａ〜７Ｋは、本実施例のＣＭＯＳイメージセンサ５０の製造工程を示す図である。
FIG.７Ａを参照するに、まず、ｐ型のシリコン基板６２上に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等により素子分離領域６３を形成する。
FIG.７Ａの工程ではさらに、ウェル領域を形成するイオン注入を行う。画素セル１４内のリセットトランジスタ３２と検出トランジスタ３３、および入出力回路１３のトランジスタ３６を形成する領域のウェル領域６４Ａの不純物濃度を、画素セル１４内の選択トランジスタ３４や周辺回路１２のトランジスタ３５を形成する領域のウェル領域６４Ｂの不純物濃度より低く設定する。
具体的には、リセットトランジスタ３２と検出トランジスタ３３、入出力回路１３のトランジスタ３６を形成する領域のみが開口するレジスト６６をレジストプロセスにより形成する。次に、この開口部６６−１，６６−２にイオン打ち込み法によりｐ型のドーパントイオン、例えばＢ＋を注入してウェル領域６４Ａを形成する。例えば、エネルギーを１４０ｋｅＶ〜３００ｋｅＶ、注入量を５×１０１２ｃｍ−２〜３×１０１３ｃｍ−２に設定注入する。
FIG.７Ａの工程ではさらに、閾値制御用のチャネル領域６５Ａを形成する。注入量は、選択トランジスタ３４および周辺回路１２のトランジスタ３６のチャネル領域より低くする。例えば、イオン打ち込み法によりｐ型のドーパントイオン、例えばＢ＋を、エネルギーを１０ｋｅＶ〜３０ｋｅＶ、注入量を１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２に設定して注入する。
次にFIG.７Ｂの工程において、画素セル１４内の選択トランジスタ３４および周辺回路１２のトランジスタ３５を形成する領域にウェル領域６４Ｂを形成する。具体的には、選択トランジスタ３４および周辺回路１２のトランジスタ３５を形成する領域のみが開口するレジスト６７をレジストプロセスにより形成する。次に開口部６７−１，６７−２にイオン注入法により、例えばＢ＋を、エネルギーを１４０ｋｅＶ〜３００ｋｅＶ、注入量を５×１０１２ｃｍ−２〜３×１０１３ｃｍ−２に設定して注入する。さらに、同じレジスト６７を用いて閾値制御用のチャネル領域６５Ｂを形成する。例えば、イオン打ち込み法により、ｐ型のドーパントイオン、例えばＢ＋を、エネルギーを１０ｋｅＶ〜３０ｋｅＶ、注入量を５×１０１２ｃｍ−２〜２×１０１３ｃｍ−２に設定して注入する。
なお、この閾値制御用のチャネル領域６５Ｂを形成する際に、選択トランジスタ３４のゲート電極のドレイン側の側壁絶縁膜（FIG.７Ｉの工程で形成されるゲート電極７７の側壁絶縁膜８５）の外側がシリコン基板６２に接する位置から横方向の０．２μｍ以内に、チャネル領域６５Ｂを制限してもよい。選択トランジスタ３４のドレインの接合容量を低減することができ、より高速の読み出しが可能となる。
このように、リセットトランジスタ３２のウェル領域６４Ａの不純物濃度を低くすると、ドレイン領域とウェル領域６４Ａとの接合電界が低くなるので、接合リーク電流を抑制して、画質を向上することができる。さらに接合容量が減少するためフォトダイオード３１の感度向上にもつながる。また、検出トランジスタ３３のウェル領域６４Ａの不純物濃度を低減すると、ドレイン領域の接合容量が低減されるので、検出トランジスタの動作速度の高速化が可能となる。
次にFIG.７Ｃの工程において、レジスト６７を剥離した後のFIG.７Ｂの構造体の表面のシリコン自然酸化膜をＨＦ処理などによって除去し、リンス・乾燥後、熱酸化によりシリコン酸化膜を形成する。例えばファーネスを用いてドライＯ２雰囲気中で８００℃〜８５０℃の温度に設定して熱酸化処理を行う。これにより例えば厚さが６ｎｍ〜８ｎｍのシリコン酸化膜よりなるゲート絶縁膜７０が形成される。
次にFIG.７Ｄの工程において、レジストプロセスにより、画素セル１４内のリセットトランジスタ３２と検出トランジスタ３３、フォトダイオード３１、入出力回路１３のトランジスタ３６を形成する領域をレジスト７２でマスクし、その他の領域のゲート絶縁膜をＨＦ処理および過硫酸処理によって除去する。このレジスト７２は、画素セル１４内では、例えばFIG.８に示すように形成される。FIG.８は、画素セル１４に形成されるレジスト７２のレイアウトを示す図である。FIG.８を参照するに、選択トランジスタ３４の領域以外はレジスト７２にマスクされているので、素子分離領域６３のフィールド酸化膜の膜厚の減少を抑制できる。
次にFIG.７Ｅの工程において、レジスト７２を剥離後、再び熱酸化処理を行い、厚さ２．５ｎｍ〜６ｎｍのシリコン酸化膜よりなるゲート絶縁膜をさらに形成する。この際、レジストを剥離する処理では、例えば、プラズマアッシングなどのドライプロセスと剥離液を使用したウェットプロセスを組み合わせて行う。ウェットプロセスによりシリコン基板表面に残留するレジスト残渣を除去し、清浄にすることができる。また、熱酸化によって、画素セル内のリセットトランジスタ３２と検出トランジスタ３３および入出力回路１３のトランジスタ３６を形成する領域では、例えば厚さ６ｎｍ以上のシリコン酸化膜よりなるゲート絶縁膜６０Ａが形成され、その他のトランジスタでは、例えば厚さ２．５ｎｍ〜６ｎｍのシリコン酸化膜よりなるゲート絶縁膜６０Ｂが形成される。
このようにリセットトランジスタ３２のゲート絶縁膜６０Ａを厚く形成したので、ゲートリーク電流の増加を招くことなく、リセット信号の電圧を高く設定できる。その結果、ゲート絶縁膜の信頼性を確保しつつリセットトランジスタ３２の閾値のばらつきを抑制することができる。リセット信号に対してリセットトランジスタ３２がオンするタイミングの変動を防止できる。また、検出トランジスタ３３のゲート絶縁膜６０Ａを厚く形成したのでゲートリーク電流を抑制し、フォトダイオード３１のカソードに蓄積されている信号電荷を高精度に保持可能となる。その結果、画質が劣化することがない。
次にFIG.７Ｆの工程において、ＣＶＤ法などにより、ゲート絶縁膜６０Ａ，Ｂ上にゲート電極７５〜７９となる厚さ１５０ｎｍ〜２００ｎｍのポリシリコン膜を形成する。この際、プラズマＣＶＤ法などにより、厚さ１０ｎｍ〜５０ｎｍのシリコン窒化膜等よりなる反射防止膜を形成してもよい。ゲート電極を形成するためのフォトリソグラフィ工程のパターンニングの精度を向上することができる。
FIG.７Ｆの工程ではさらにｎチャネルＭＯＳトランジスタ３２〜３６を形成する領域のポリシリコン膜に、Ｐ＋を注入して８００℃程度でアニールを行い、ポリシリコン膜の電気抵抗を改善する。例えば、Ｐ＋を１０ｋｅＶ〜３０ｋｅＶに加速して、１×１０１５〜１×１０１６ｃｍ−２の濃度で注入する。好ましくは３×１０１５ｃｍ−２〜１×１０１６ｃｍ−２に濃度を設定する。この工程は、後述するFIG.７Ｋの工程において、リセットトランジスタ３２のシリサイドが形成されないゲート電極の一部の電気抵抗を低減することができる点で有効である。なお、このようにポリシリコン膜のＰ＋濃度を例えば３×１０１５ｃｍ−２〜１×１０１６ｃｍ−２にとする場合は、ポリシリコン膜上に、反射防止膜として厚さ数１０ｎｍのシリコン窒化膜あるいはシリコン酸窒化膜を形成してもよい。後述するFIG.７ＨおよびFIG.７Ｊの工程において、ＬＤＤ領域およびソース／ドレイン領域を形成するための不純物イオン注入の際に、不純物イオンがゲート電極７５〜７９を突き抜けてシリコン基板６２に達するのを防止することができる。
この際、レジストプロセスにより、ポリシリコン膜に注入するＰ＋濃度を画素セル１４内と、周辺回路１２および入出力回路１３とで異ならせてもよい。例えば、画素セル内のみＰ＋濃度を例えば６×１０１５ｃｍ−２以上に高くし、周辺回路１２および入出力回路１３には６×１０１５ｃｍ−２以下としてもよい。
FIG.７Ｆの工程ではさらにレジストプロセスおよびＲＩＥ（異方性エッチング）法によるドライエッチングにより、ポリシリコン膜をエッチングしてゲート電極７５〜７９を形成する。この際、ゲート絶縁膜６０Ａ，６０Ｂの膜厚にあわせてゲート長を設定する。例えば、ゲート絶縁膜６０Ａ，６０Ｂの厚さが約５ｎｍでは、ゲート長を最小０．２５μｍに設定し、厚さが３ｎｍでは最小０．１８μｍに設定する。これにより、画素セル１４および周辺回路１２の集積化を図ることができ、ＣＭＯＳイメージセンサの小型化が可能となる。ドライエッチングは、具体的には、塩素系のガス、例えばＣＣｌ２Ｆ２、Ｃ２Ｃｌ２Ｆ４などを使用して、平行平板形ＲＩＥ装置により行う。
次にFIG.７Ｇの工程において、フォトダイオード３１を形成する領域のみが開口するレジスト８０をレジストプロセスにより形成する。すなわち、画素セル１４内のフォトダイオード３１を形成する領域を除く領域および周辺回路１２、入出力回路１３をレジスト８０でマスクする。次に、この開口部８０−１にＰ＋を注入してフォトダイオード３１のｎ型拡散層８１を形成する。例えば、イオン打ち込み法により、エネルギーを１０ｋｅＶ〜３０ｋｅＶ、注入量を１×１０１３ｃｍ−２〜５×１０１５ｃｍ−２に設定して注入する。この結果、ｐ型基板とｎ形拡散層８１とのｐｎ接合によるフォトダイオード３１が形成される。
次にFIG.７Ｈの工程において、ｎチャネルトランジスタのＬＤＤ領域を形成する。周辺回路１２とそれ以外の領域で注入する不純物イオン種を異ならせる。例えば、周辺回路１２をレジストプロセスによりレジストでマスクをして（図示せず）、それ以外の領域に、Ｐ＋を注入してｎ型のＬＤＤ領域８２Ａを形成する。例えば、イオン打ち込み法により、エネルギーを１０ｋｅＶ〜３０ｋｅＶ、注入量を１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２に設定する。
FIG.７Ｈの工程ではさらに、周辺回路１２以外の領域をレジストプロセスによりレジスト８３でマスクをして、周辺回路１２のｎチャネルトランジスタ３５にはＡｓ＋、またはＡｓ＋およびＰ＋を注入して、ｎ型のＬＤＤ領域８２Ｂを形成する。例えば、イオン打ち込み法により、エネルギーを１０ｋｅＶ〜３０ｋｅＶ、注入量を１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２に設定する。さらにこのＬＤＤ領域８２Ｂの下側にＢ＋を注入してポケット領域を形成してもよい。例えば、イオン打ち込み法により、エネルギーを３０ｋｅＶ〜５０ｋｅＶ、注入量を１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２に設定する。次に、Ｎ２雰囲気中で９００℃〜１０００℃に設定して１０〜６０秒のＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）処理を行う。
このように、周辺回路１２のＬＤＤ領域８２Ｂは、Ａｓ＋、またはＡｓ＋およびＰ＋により形成すると、熱処理温度が１０００℃の場合、Ａｓ＋はシリコン中の拡散係数がＰ＋より１／１０程度なので、ＬＤＤ領域８２Ｂの下端の濃度分布が急峻となり、急峻な接合が形成され高性能なトランジスタが形成される。一方、画素セル１４内のｎチャネルトランジスタのＬＤＤ領域８２ＡをＰ＋により形成したので、ＬＤＤ領域８２Ａの下端の濃度分布が広くなり、ＬＤＤ領域８２Ａと基板６２との間に形成される空乏層の接合容量が低減される。その結果、画素セル１４内のｎチャネルトランジスタの動作速度を向上することができる。また、フォトダイオード３１の接合容量も低減されるので、フォトダイオード３１の感度を向上することができる。
次にFIG.７Ｉの工程において、レジストを剥離したFIG.７Ｈの構造体の上に全体を覆うようにシリコン酸化膜を堆積する。たとえば、ＣＶＤ法によりＳｉＨ４とＯ２のガスを使用して、厚さ５０ｎｍ〜１５０ｎｍのシリコン酸化膜を堆積する。
FIG.７Ｉの工程ではさらに、ゲート電極７５を担持するゲート側壁膜８５を形成する。レジストプロセスとＲＩＥ法によるドライエッチングにより、シリコン酸化膜をエッチバックし、ゲート側壁膜８５、さらに、リセットトランジスタ３２のドレイン領域およびゲート電極７５の一部、フォトダイオード３１の領域上のシリコン酸化膜８６を残す。
次にFIG.７Ｊの工程において、画素セル１４内と入出力回路１３のｎチャネルトランジスタのソース／ドレイン領域を形成する。まず、レジストプロセスによりフォトダイオード３１と周辺回路１２のトランジスタ３５の領域をレジストでマスクし（図示せず）、Ｐ＋を注入してｎ型のソース／ドレイン領域８８Ａを形成する。例えば、イオン打ち込み法により、エネルギーを１０ｋｅＶ〜３０ｋｅＶ、注入量を５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２に設定する。
FIG.７Ｊの工程ではさらに、レジストプロセスにより周辺回路１２のトランジスタを形成する領域のみ開口して、イオン注入法によりＡｓ＋を注入してｎ型のソース／ドレイン領域８８Ｂを形成する。例えば、エネルギーを１０ｋｅＶ〜４０ｋｅＶ、注入量を１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２に設定する。このようにしてソース／ドレイン領域を形成すると、上述したＬＤＤ領域と同様な効果が得られる。
次にFIG.７Ｋの工程において、サリサイドによりソース／ドレイン領域のコンタクト領域およびゲート電極７５にシリサイドを形成する。具体的には、まず、ソース／ドレイン領域の基板表面とゲート電極上の自然酸化膜とＨＦ処理などにより、自然酸化膜を除去する。次に、スパッタ法などにより厚さ５ｎｍ〜３０ｎｍのＴｉ、Ｃｏ、Ｔａ等の金属膜を、全体を覆うようにして形成する。次に、６５０℃〜７５０℃の温度に設定して３０秒〜９０秒のＲＴＡ処理を行う。この熱処理により金属膜とシリコンが反応してシリサイド、すなわちＴｉＳｉ２、ＣｏＳｉ２、ＴａＳｉ２などからなるコンタクト層９１が形成される。なお、シリコン酸化膜が形成される領域にはシリサイドは形成されない。次にウエット処理によりシリサイドを形成しなかった金属を除去する。次に、再度例えば約８００℃、約３０秒のＲＴＡ処理を行う。
FIG.７Ｋの工程ではさらに、表面の全体を覆うように絶縁膜９２を形成する。具体的には、プラズマＣＶＤ法により絶縁膜、例えばシリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、またはこれらの積層膜を形成する。例えば、厚さ１０ｎｍ〜１００ｎｍのシリコン酸化膜を、表面全体を覆うようにして形成し、その上にシリコン窒化膜を厚さ５０ｎｍ〜２００ｎｍ形成する。
FIG.７Ｋの工程ではさらに、プラズマＣＶＤ法により厚さ１００ｎｍ〜１５００ｎｍのシリコン酸化膜よりなる層間絶縁膜９３を形成する。そして、ＣＭＰ法により層間絶縁膜９３を平坦化する。
FIG.７Ｋの工程ではさらに、レジストプロセスおよびドライエッチングによりコンタクトホールを形成し、Ｗ等の金属膜の埋め込み、およびＣＭＰ法により平坦化して、コンタクトプラグ３９を形成し、通常のＣＭＯＳプロセスのメタル配線を形成することによりＣＭＯＳイメージセンサ５０が形成される。
上述したように、本実施例によれば、画素セル１４内の選択トランジスタ３４のゲート絶縁膜６０Ｂは薄く形成されている。例えばスケーリング則に従って、選択トランジスタ３４を微小化でき、画素セルの集積化および高画質化、高速化、低消費電力化が可能となる。一方、画素セル１４内のリセットトランジスタ３２および検出トランジスタ３３、入出力回路１３のトランジスタ３６のゲート絶縁膜６０Ａは、選択トランジスタ３４および周辺回路１２のトランジスタ３５のゲート絶縁膜６０Ｂより厚く形成されている。したがって、リセットトランジスタ３２は、ゲートリーク電流の増加を招くことなく、リセット信号の電圧を高く設定でき、その結果、閾値の変動を防止し、リセット信号に対してトランジスタがオンするタイミングの変動を防止できる。また、検出トランジスタ３３は、ゲートリーク電流を抑制すことにより、フォトダイオード３１のカソードに蓄積されている信号電荷を高精度に保持可能となり、その結果、画質が劣化することがない。
さらに、周辺回路１２のトランジスタ３５のゲート絶縁膜６０Ｂは薄く形成されている。したがって、例えばスケーリング則に従って、トランジスタ３５を微小化でき周辺回路１２の高集積化が可能となる。
また、周辺回路１２のトランジスタ３５のＬＤＤ領域８２Ｂおよびソース／ドレイン領域は、Ａｓ＋、またはＡｓ＋およびＰ＋より形成されているので、急峻な接合が形成され高性能なトランジスタが形成される。
一方、画素セル１４内のｎチャネルトランジスタ３２〜３４のＬＤＤ領域８２Ａおよびソース／ドレイン領域８８Ａは、Ｐ＋により形成されているので、ＬＤＤ領域８２およびソース／ドレイン領域８８Ａとｐ型のシリコン基板６２との間に形成される空乏層の接合容量が低減され、これらのトランジスタの動作速度３２〜３４を向上することが可能となる。また、フォトダイオード３１の接合容量も低減されるので、フォトダイオードの感度を向上することができる。
［第２実施例］
本実施例は、画素セル内の検出トランジスタおよび、リセットトランジスタ、選択トランジスタのゲート絶縁膜が、周辺回路のトランジスタのゲート絶縁膜より厚く形成されているＣＭＯＳイメージセンサの例である。
FIG.９は、本実施例のＣＭＯＳイメージセンサの断面図を示す図である。FIG.９は、画素セル１４内の素子と、周辺回路１２および入出力回路１３の一部の素子を示している。以下、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
FIG.９を参照するに、ＣＭＯＳイメージセンサ１００は、フォトダイオード３１および３つのｎチャネルＭＯＳトランジスタ３２〜３４よりなる画素セル１４、ＭＯＳトランジスタ３５，３６などよりなる周辺回路１２と入出力回路１３などから構成されている。ここでとりわけ特徴的なのは、リセットトランジスタ３２および検出トランジスタ３３、選択トランジスタ３４には、厚いゲート絶縁膜６０Ａが形成されていることである。一方、周辺回路１２および入出力回路１３のＭＯＳトランジスタには、より微小なルールのプロセスが適用されて薄いゲート絶縁膜６０Ｂが形成され、ゲート長が短く形成されていることである。ただし、周辺回路１２のトランジスタのうち、例えばFIG.３に示す駆動回路１５内で電圧の高いリセット信号が印加されるトランジスタには厚いゲート絶縁膜６０Ａが形成される。
このような構成によれば、選択トランジスタ３４のゲート電極７７には電源電圧よりも高い電圧のセレクト信号を印加しても、ゲートリーク電流の増加を招くことがない。その結果、選択トランジスタの素子特性、例えば閾値電圧のばらつきによるオンになるタイミングのばらつきを抑制することができる。また、リセットトランジスタ３２および検出トランジスタ３３については、第１実施例で説明した効果と同様の効果が得られる。
以下、本実施例のＣＭＯＳイメージセンサの製造工程をFIG.１０Ａ〜１０Ｄを参照しながら説明する。
FIG.１０Ａ〜１０Ｄは、本実施例のＣＭＯＳイメージセンサの製造工程を示す図である。
FIG.１０Ａの工程において、第１実施例のFIG.７Ａの工程と同様にして、素子分離領域６３を形成する。次に、ウェル領域を形成するイオン注入を行う。画素セル１４内の３つのトランジスタ３２〜３４のウェル領域６４Ａの不純物濃度を、周辺回路１２および入出力回路１３のトランジスタ３５，３６のウェル領域６４Ｂの不純物濃度より低く設定する。具体的には、これらの３つのトランジスタ３２〜３４の領域のみが開口するレジスト６６をレジストプロセスにより形成する。次にこの開口部にイオン注入法によりｐ型のドーパントイオン、例えばＢ＋を注入してウェル領域を形成する。注入条件は第１実施例のFIG.７Ａで説明したものと同様である。このように、選択トランジスタ３４のウェル領域６４Ａの不純物濃度を低くすると、ドレイン領域の接合容量が低くなるので、動作の高速化が可能となる。リセットトランジスタおよび検出トランジスタについては、第１実施例で説明した効果と同様の効果が得られる。なお、同じレジスト６６を用いて、閾値制御用のチャネル領域６５Ａを第１実施例と同様にして形成する。
次に、FIG.１０Ｂの工程において、周辺回路１２および入出力回路１３のトランジスタ３５，３６が形成される領域にウェル領域６４Ｂを形成する。具体的には、FIG.１０Ｂに示すレジスト６７をレジストプロセスにより形成し、FIG.７Ｂの工程において説明した条件により行う。なお、同じレジスト６７を用いて、閾値制御用のチャネル領域６５Ａを第１実施例と同様にして形成する。
次に、第１実施例のFIG.７Ｃにおいて説明した熱酸化により、ゲート絶縁膜７０をシリコン基板上に形成する。
次に、FIG.１０Ｃの工程において、レジストプロセスにより、画素セル１４内の３つのトランジスタ３２〜３４を形成する領域をレジスト７２でマスクし、周辺回路１２および入出力回路１３のトランジスタ３５，３６が形成される領域のゲート絶縁膜７０をＨＦ処理および過硫酸処理によって除去する。次に、FIG.７Ｅの工程において説明した熱酸化を同様にして行い、３つのトランジスタ３２〜３４を形成する領域では、厚さ６ｎｍ以上のゲート絶縁膜６０Ａが形成され、周辺回路１２および入出力回路１３のトランジスタ３５，３６では、厚さ２．５ｎｍ〜６ｎｍのゲート絶縁膜６０Ｂが形成される。
次に、FIG.１０Ｄの工程において、以下第１実施例のFIG.７Ｆ〜７Ｉの工程を行う。画素セル１４内の３つのトランジスタ３２〜３４のＬＤＤ領域８２Ａおよびソース／ドレイン領域８８Ａには、第１実施例のリセットトランジスタ３２および検出トランジスタ３３と同じ条件で注入を行う。一方、周辺回路１２および入出力回路１３のトランジスタ３５，３６のＬＤＤ領域８２Ｂおよびソース／ドレイン領域８８Ｂには、第１実施例の周辺回路１２のトランジスタ３５と同じ条件で注入を行う。また、第１実施例で例示したように、ゲート絶縁膜６０Ａ，Ｂの膜厚に合わせてゲート長を設定する。以上により、本実施例のＣＭＯＳイメージセンサ１００が形成される。
上述したように、本実施例によれば、リセットトランジスタ３２および検出トランジスタ３３に加えて、選択トランジスタ３４のゲート絶縁膜６０Ｂが、厚く形成されている。したがって、選択トランジスタ３４のゲート電極７７に電源電圧よりも高い電圧のセレクト信号を印加しても、ゲートリーク電流の増加を招くことがなく、その結果、選択トランジスタ３４の閾値のばらつきに起因するフォトダイオード３１からの信号電圧のばらつきを抑制することができる。また、第１実施例と同様の効果が得られる。
［第３実施例］
本実施例は、画素セル内のリセットトランジスタのゲート絶縁膜が、検出トランジスタおよび選択トランジスタ、周辺回路のトランジスタのゲート絶縁膜より厚く形成されているＣＭＯＳイメージセンサの例である。
FIG.１１は、本実施例のＣＭＯＳイメージセンサ１１０の断面図を示す図である。FIG.１１は、画素セル１４内の素子と、周辺回路１２および入出力回路１３の一部の素子を示している。以下、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
FIG.１１を参照するに、ＣＭＯＳイメージセンサ１１０は、フォトダイオード３１および３つのｎチャネルＭＯＳトランジスタよりなる画素セル１４、ＭＯＳトランジスタなどよりなる周辺回路１２と入出力回路１３などから構成されている。ここでとりわけ特徴的なのは、リセットトランジスタ３２には、厚いゲート絶縁膜６０Ａが形成されていることである。一方、検出トランジスタ３３、選択トランジスタ３４、周辺回路１２および入出力回路１３のＭＯＳトランジスタ３５，３６には、より微小なルールのプロセスが適用されて薄いゲート絶縁膜が形成され、ゲート長が短く形成されていることである。ただし、周辺回路１２のトランジスタのうち、例えばFIG.３に示す駆動回路１５内で電圧の高いリセット信号が印加されるトランジスタには厚いゲート絶縁膜６０Ａが形成される。
本実施例のＣＭＯＳイメージセンサ１１０は、上述した第１実施例および第２実施例の製造工程から容易に製造可能である。
例えば、リセットトランジスタ３２のウェル領域６４Ａは他のトランジスタのウェル領域６４Ｂの不純物濃度より低く設定する。注入条件は第１実施例のFIG.７Ａ、７Ｂの工程と同様である。このようにリセットトランジスタ３２のウェル領域６４Ａの不純物濃度を低くすると、第１実施例と同様の効果が得られる。
また、リセットトランジスタ３２のゲート絶縁膜６０Ａ、ＬＤＤ領域８４Ａおよびソース／ドレイン領域８４Ｂの形成条件も第１実施例と同様にして行う。
本実施例によれば、画素セル１４内のリセットトランジスタ３２のゲート絶縁膜６０Ａは、トランジスタ３３〜３６の絶縁膜６０Ｂより厚く形成されている。したがって、ゲート絶縁膜の薄いトランジスタを微小化し、画素セルを微小化できる。その結果、画素セルの集積化、高画質化、高速化、低消費電力化が可能となる。なお周辺回路１２のトランジスタのうち、例えばFIG.３に示す駆動回路１５内で電圧の高いリセット信号が印加されるトランジスタには厚いゲート絶縁膜６０Ａが形成されてもよい。このようなトランジスタのゲートリーク電流を抑制することができる。
［第４実施例］
本実施例は、画素セル内の検出トランジスタのゲート絶縁膜が、リセットトランジスタおよび選択トランジスタ、周辺回路のトランジスタのゲート絶縁膜より厚く形成されているＣＭＯＳイメージセンサの例である。
FIG.１２は、本実施例のＣＭＯＳイメージセンサの断面図を示す図である。FIG.１２は、画素セル１４内の素子と、周辺回路１２および入出力回路１３の一部の素子を示している。以下、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
FIG.１２を参照するに、ＣＭＯＳイメージセンサ１２０は、フォトダイオード３１および３つのｎチャネルＭＯＳトランジスタよりなる画素セル１４、ＭＯＳトランジスタなどよりなる周辺回路１２と入出力回路１３などから構成されている。ここでとりわけ特徴的なのは、検出トランジスタ３３には、厚いゲート絶縁膜６０Ａが形成されていることである。一方、リセットトランジスタ３２、選択トランジスタ３４、周辺回路１２のＭＯＳトランジスタには、より微小なルールのプロセスが適用されて薄いゲート絶縁膜が形成され、ゲート長が短く形成されていることである。
本実施例のＣＭＯＳイメージセンサ１２０は、上述した第１実施例および第２実施例の製造工程から容易に製造可能である。
例えば、検出トランジスタ３３のウェル領域６４Ａは他のトランジスタのウェル領域６４Ｂの不純物濃度より低く設定する。注入条件は第１実施例のFIG.７Ａ、７Ｂの工程と同様である。このように検出トランジスタ３３のウェル領域の不純物濃度を低くすると、ドレイン領域の接合容量が低くなるので、動作の高速化が可能となる。
また、検出トランジスタ３３のゲート絶縁膜６０Ａ、ＬＤＤ領域８４Ａおよびソース／ドレイン領域８４Ｂの形成条件も第１実施例と同様にして行う。
なお、リセットトランジスタ３２に薄膜、例えば２．５ｎｍ〜６ｎｍのゲート絶縁膜６０Ｂを適用したので、リセットトランジスタ３２のゲートに高いリセット信号のレベルを印加できず、リセットトランジスタ３２の素子特性、例えば閾値電圧の素子間のばらつきが問題になるとも推察される。しかし、リセットトランジスタ３２の閾値電圧を、例えば、ゲート長を短く設計して、０．２Ｖ〜０．５Ｖに設定することにより、２Ｖ以下の電源電圧）であっても閾値のばらつきの影響を受けることなく、フォトダイオード３１のカソードの電圧をリセットすることができる。
本実施例によれば、画素セル１４内の検出トランジスタ３３のゲート絶縁膜は、厚く形成され、リセットトランジスタ３２および選択トランジスタ３３および周辺回路１２のトランジスタのゲート絶縁膜はそれらより薄く形成されている。したがって、ゲート絶縁膜の薄いトランジスタのゲート長を微小化し、画素セルを微小化できる。また周辺回路１２および入出力回路１３も微小化できる。その結果、画素セルの集積化、高画質化、高速化、低消費電力化が可能となる。
［第５実施例］
本実施例は、画素セル内および周辺回路のトランジスタのゲート絶縁膜が入出力回路のトランジスタのゲート絶縁膜より薄く形成されているＣＭＯＳイメージセンサの例である。
FIG.１３は、本実施例のＣＭＯＳイメージセンサ１３０の断面図を示す図である。FIG.１３は、画素セル１４内の素子と、周辺回路１２および入出力回路１３の一部の素子を示している。以下、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
FIG.１３を参照するに、ＣＭＯＳイメージセンサは、フォトダイオード３１および３つのｎチャネルＭＯＳトランジスタよりなる画素セル１４、ＭＯＳトランジスタなどよりなる周辺回路１２と入出力回路１３などから構成されている。ここでとりわけ特徴的なのは、画素セル１４内の３つのトランジスタおよび周辺回路１２のトランジスタには、薄膜のゲート絶縁膜６１Ｂが形成され、入出力回路１３のＭＯＳトランジスタには、厚膜のゲート絶縁膜６０Ａが形成されていることである。
このような構成により、画素セル１４内および周辺回路１２のＭＯＳトランジスタには、より微小なルールのプロセスが適用されてゲート長が短く形成され、トランジスタが微小化することができる。その結果画素セル１４および周辺回路１２を小型化し、高集積化可能となる。一方、このようにゲート絶縁膜６１Ｂを薄く、例えば２ｎｍ程度にしてしまうとゲートリーク電流の増加の問題が生じる場合もあるため、ゲート絶縁膜６１Ｂをシリコン酸窒化膜、あるいはシリコン窒化膜により構成してもよい。これらの膜は、シリコン酸化膜と比較して膜が緻密であり、膜中のダングリングボンドが少ないため、ゲートリーク電流の増加を招くことなく薄膜化が可能となる。
シリコン窒化膜は、例えばＣＶＤ法により形成される。また、シリコン酸窒化膜は、ＣＶＤ法あるいは熱酸化により形成したシリコン酸化膜を、プラズマ窒化処理を行ってシリコン酸窒化膜に変換する。
以下、本実施例の一例であるＣＭＯＳイメージセンサ１３０の製造工程をFIG.１４Ａ〜１４ＣおよびFIG.１５を参照しながら説明する。
FIG.１４Ａ〜１４Ｃは、本実施例の一例であるＣＭＯＳイメージセンサ１３０の製造工程を示す図である。
FIG.１４Ａの工程において、第１実施例のFIG.７Ａの工程と同様にして、素子分離領域６３を形成する。次に、ウェル領域を形成するイオン注入を行う。画素セル１４内の３つのトランジスタ３２〜３４を形成する領域および周辺回路１２のトランジスタ３６を形成する領域のウェル領域６４Ｂの不純物濃度を、入出力回路１３のトランジスタ形成する領域のウェル領域の不純物濃度６４Ａより高く設定する。具体的には、FIG.７ＡおよびFIG.７Ｂの工程の注入条件と同様にして行い、ウェル領域６４Ａ，Ｂを形成する。閾値制御用のチャネル領域６５Ａ，Ｂも同様にして形成する。
次にFIG.１４Ｂの工程において、FIG.７Ｃ〜７Ｅの工程と同様にして、画素セル１４内および周辺回路１２のトランジスタを形成する領域に、厚さ２．５ｎｍ〜６ｎｍのシリコン酸化膜よりなるゲート絶縁膜６０Ｂを形成し、入出力回路１３のトランジスタを形成する領域に厚さ６ｎｍ以上のシリコン酸化膜よりなるゲート絶縁膜６０Ａを形成する。
FIG.１４Ｂの工程ではさらに、レジストプロセスにより入出力回路１３のトランジスタを形成する領域をレジスト１３１でマスクする。次に、ゲート絶縁膜６０Ｂのシリコン酸化膜をプラズマ窒化処理により、シリコン酸窒化膜よりなるゲート酸窒化膜６１Ｂに変換する。具体的には、リモートプラズマ装置のプラズマ発生器により、窒素ラジカルＮ＊を発生し、２０℃〜６００℃の温度に加熱されたシリコン基板が配置されているチャンバーに、窒素ラジカルＮ＊を導入し、ゲート絶縁膜６０Ｂのシリコン酸化膜と窒素ラジカルＮ＊を反応させる。
その結果、FIG.１４Ｃに示すように、画素セル１４内および周辺回路１２のトランジスタ３２〜３５では、厚さ２．５ｎｍ〜６ｎｍのシリコン酸窒化膜よりなるゲート絶縁膜６１Ｂが形成され、入出力回路１３のトランジスタ３６では、厚さ６ｎｍ以上のシリコン酸化膜よりなるゲート絶縁膜６０Ａが形成される。
次に、以下第１実施例のFIG.７Ｆ〜７Ｉの工程と同様の工程を行う。以上により、本実施例のＣＭＯＳイメージセンサ１３０が形成される。
本実施例によれば、画素セル１４内の３つのトランジスタおよび周辺回路１２のトランジスタのゲート絶縁膜６１Ｂはシリコン酸窒化膜により薄く形成されている。ゲートリーク電流の増加を伴うことなく、トランジスタの微小化が可能となり、画素セルを微小化できる。その結果、画素セルの集積化、高画質化、高速化、低消費電力化が可能となる。一方、入出力回路１３のトランジスタ３６のゲート絶縁膜６０Ａは厚く形成されているので、ゲートリーク電流の増加を招くことなく高い電圧をゲート電極に印加できる。なお、入出力回路１３には外部から供給される電源電圧を降圧して、周辺回路１２および画素セル１４などの内部回路に供給する降圧回路を設けてもよい。ＣＭＯＳイメージセンサ１３０の低電圧駆動により、一層の低消費電力化が可能となる。
［第６実施例］
本実施例は、FIG.３に示したＣＭＯＳイメージセンサにさらに電源昇圧回路を設けた例である。
FIG.１５は、電源昇圧回路を備えたＣＭＯＳイメージセンサの概要構成を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
FIG.１５を参照するに、このＣＭＯＳイメージセンサ１４０は、受光部１１と、周辺回路１２と、入出力回路１３となどから構成され、入出力回路１３には電源昇圧回路１４１が設けられている。
電源昇圧回路１４１は、外部電源が例えば１．８Ｖであっても２．５Ｖ以上例えば３．３Ｖに昇圧して、リセット信号線１８を駆動する駆動回路１５に供給することにより、３．３Ｖのリセット信号をリセットトランジスタ３２に供給することができる。ここで、電源昇圧回路１４１に用いられるＣＭＯＳトランジスタのゲート絶縁膜には第１実施例で説明した、例えば厚さ６ｎｍ以上のものが用いられる。また、駆動回路１５のＣＭＯＳトランジスタにも同様に例えば厚さ６ｎｍ以上のゲート絶縁膜が用いられる。このような構成により、２．５Ｖ以上の信号電圧であってもＣＭＯＳトランジスタの信頼性の高めることができる。
FIG.１６は、本実施例の変形例として、周辺回路１２にアナログ処理回路を設けたＣＭＯＳイメージセンサの概要構成を示す図である。
FIG.１６を参照するに、ＣＭＯＳイメージセンサ１４５は、周辺回路１２の信号読出回路１６とＡ／Ｄコンバータ１７との間にアナログ処理回路１４６が接続された構成となっている。アナログ処理回路１４６は、ノイズ除去回路やオート・ゲイン・コントロール・アンプ（ＡＧＣ）などから構成され、アナログの画像信号の品質を高めることができる。そして、Ａ／Ｄコンバータ１７により画像信号がデジタルに変換され入出力回路１３に送信される。なお、このＡ／Ｄコンバータ１７のトランジスタに高い電圧を使用するために厚膜のゲート絶縁膜６０Ａを用いてもよい。
また、FIG.１７は、本実施例のその他の変形例として、本実施例にメモリを設けたＣＭＯＳイメージセンサの概要構成を示す図である。
FIG.１７を参照するに、ＣＭＯＳイメージセンサ１５０は、メモリ１５１がＡ／Ｄコンバータ１７に接続された構成となっている。メモリ１５１は、例えばフラッシュメモリまたはＤＲＡＭなどかであり、Ａ／Ｄコンバータ１７から送出された画像信号のデジタルデータを保存することができ、必要に応じて入出力回路１３の画像信号出力部２２を通じて外部に出力される。これらのメモリ１５１のセル部には、高いゲート電圧が印加されることがある。このようなメモリ１５１のセル部には、上記実施例１〜５で説明した厚膜のゲート絶縁膜６０Ａを使用することができ、工程数を増加することなくＣＭＯＳイメージセンサ１５０にメモリを混載することができる。
なお、本実施例およびその変形例において、実施例１〜５の受光部１１および周辺回路１２、入出力回路１３を用いることができる。
［第７実施例］
本実施例は、ＣＭＯＳイメージセンサと光学レンズなどが搭載されたイメージセンサモジュールの例である。
FIG.１８は、本実施例のＣＭＯＳイメージセンサが搭載されたイメージセンサモジュールを示す断面図である。
FIG.１８を参照するに、イメージセンサモジュール１６０は、基板１６１と、基板１６１上に実装されたＣＭＯＳイメージセンサ１６２と、ＣＭＯＳイメージセンサ１６２の信号を処理する信号処理ＩＣ１６３と、被写体からの光を集光するレンズ１６４と、紫外線等をカットするフィルタ１６５と、筐体１６６などから構成されている。
被写体から反射してきた光をレンズ１６４が集光し、フィルタ１６５で紫外線あるいは赤外線をカットし、結像した映像をＣＭＯＳイメージセンサ１６２が、電圧信号に変換しさらにアナログからデジタルに変換して、信号処理ＩＣ１６３に送出し、信号処理ＩＣ１６３が映像として再構成する。本実施例の特徴はＣＭＯＳイメージセンサ１６２にあり、上記第１〜第６実施例のＣＭＯＳイメージセンサが用いられる。光学レンズ１６４、信号処理ＩＣ１６３などは公知であるので説明を省略する。
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第１から第５実施例では、周辺回路１２のｎチャネルＭＯＳトランジスタのＬＤＤ領域およびソース／ドレイン領域にはＡｓ＋を注入した例を示したが、Ｐ＋を注入してもよい。ソース／ドレイン領域の接合容量が低下するので、動作速度を向上することができる。さらに、工程数の減少によりコスト低減が可能となる。
また、上記では画素セル内が３つのトランジスタで形成されている例について説明したが、例えば等価回路で示すFIG.１９のように、トランスファートランジスタ１７０を、フォトダイオード３１と検出トランジスタ３２との間に直列に接続した４トランジスタピクセルのイメージセンサであっても、上記第１〜第５実施例を適用することができる。
FIG.２０は、４つのトランジスタを含む画素セルのレイアウトを示す図である。フォトダイオード３１とリセットトランジスタ３２の間にトランスファートランジスタ１７０が設けられている。トランスファートランジスタ１７０以外の構成要素はFIG.５において示したものと同様であるので、説明を省略する。
トランスファートランジスタ１７０のドレインと、リセットトランジスタ３２のソースとを接続する拡散層をフローティングディフュージョンと呼ぶ。フローティングディフュージョンには検出トランジスタ３３のゲートが接続されている。
トランスファートランジスタ１７０は、フォトダイオード３１に発生した信号電荷のフローティングディフュージョンへの転送をゲートに入力される転送信号により制御する。ゲート絶縁膜が薄膜化され、信頼性を確保するためにトランスファートランジスタ１７０のゲートに十分高い電圧を印加できない場合上記の転送が不十分になる可能性がある。電荷転送が不十分な場合には、転送されない電荷がフォトダイオード３１に残るため、感度低下や残像の原因になり画質を低下させてしまう。またゲート酸化膜が薄膜化されてトランスファートランジスタ１７０のゲートリーク電流が大きくなる場合にも、信号電荷の転送時にゲートリーク電流がノイズ電荷として信号に混合するため画質を低下させてしまう。したがって、FIG. １９およびFIG. ２０に示す４トランジスタピクセルを構成するトランスファートランジスタ１７０に、その他の３つのトランジスタ３２〜３４と同時にあるいは独立に厚膜ゲート絶縁膜を用いることにより、ＣＭＯＳイメージセンサの画質を向上することができる。例えば、トランスファートランジスタ１７０のゲート絶縁膜の膜厚は、選択トランジスタ３４のゲート絶縁膜より厚く形成されてもよく、その他の３つのトランジスタ３２〜３４のゲート絶縁膜より厚く形成されてもよい。あるいは４つのトランジスタのゲート絶縁膜を、周辺回路より厚く形成してもよい。
トランスファートランジスタ１７０に厚膜ゲート絶縁膜を用いる際には、トランスファートランジスタ１７０のウェルを、薄膜ゲート絶縁膜を用いるトランジスタのウェルよりも低い不純物濃度で形成する。また、トランスファートランジスタ１７０のＬＤＤ領域、ソース／ドレイン領域をＰ＋注入により形成することで、ＬＤＤ領域と基板、ソース／ドレイン領域と基板との間に形成される空乏層の接合容量および接合リーク電流が低減され、トランスファートランジスタ１７０の動作速度を向上することができる。
なお、以上の説明に関して以下の付記を開示する。
（付記１） 第１の電源と第２の電源との間に直列接続されたリセットトランジスタおよびフォトダイオードと、
前記第１の電源に接続されて、前記フォトダイオードの信号を検出する検出トランジスタと、
前記検出トランジスタを選択する選択トランジスタとを含むイメージセンサであって、
前記検出トランジスタのゲート絶縁膜は、前記選択トランジスタのゲート絶縁膜より厚く、前記検出トランジスタのゲート長またはゲート幅は前記選択トランジスタのゲート長またはゲート幅よりもそれぞれ大きいことを特徴とするイメージセンサ。
（付記２） 前記リセットトランジスタのゲート絶縁膜は、前記選択トランジスタのゲート絶縁膜より厚く、前記リセットトランジスタのゲート長またはゲート幅は前記選択トランジスタのゲート長またはゲート幅よりもそれぞれ大きいことを特徴とするクレーム１記載のイメージセンサ。
（付記３） 前記検出トランジスタおよびリセットトランジスタは、同一のゲート絶縁膜を有することを特徴とするクレーム１または２記載のイメージセンサ。
（付記４） 第１の電源と第２の電源との間に直列接続されたリセットトランジスタおよびフォトダイオードと、
前記第１の電源に接続されて、前記フォトダイオードの信号を検出する検出トランジスタと、
前記検出トランジスタを選択する選択トランジスタとを含むイメージセンサであって、
前記リセットトランジスタのゲート絶縁膜は、前記選択トランジスタのゲート絶縁膜より厚く、前記リセットトランジスタのゲート長またはゲート幅は前記選択トランジスタのゲート長またはゲート幅よりも大きいことを特徴とするイメージセンサ。
（付記５） 前記検出トランジスタまたは前記リセットトランジスタの不純物領域の不純物濃度は、前記選択トランジスタの対応する不純物領域の不純物濃度より低いことを特徴とするクレーム１から４のうち、いずれか一項記載のイメージセンサ。
（付記６） 前記検出トランジスタおよびリセットトランジスタのＬＤＤ領域、ソース領域およびドレイン領域は、燐が注入されてなることを特徴とするクレーム１〜５のうち、一項記載のイメージセンサ。
（付記７） 第１の電源と第２の電源との間に直列接続されたリセットトランジスタおよびフォトダイオードと、
前記第１の電源に接続されて、前記フォトダイオードの信号を検出する検出トランジスタと、
前記検出トランジスタを選択する選択トランジスタと、
周辺回路を構成するトランジスタとを含むイメージセンサであって、
前記検出トランジスタのゲート絶縁膜は、前記周辺回路を構成するトランジスタのゲート絶縁膜より厚いことを特徴とするイメージセンサ。
（付記８） 前記周辺回路を構成するトランジスタは、ＣＭＯＳトランジスタであることを特徴とするクレーム７記載のイメージセンサ。
（付記９） 前記周辺回路はＡ／Ｄコンバータを含むことを特徴とするクレーム５または６に記載のイメージセンサ。
（付記１０） 前記選択トランジスタのゲート絶縁膜は、前記周辺回路を構成するトランジスタのゲート絶縁膜より厚いことを特徴とするクレーム７〜９のうち、いずれか一項記載のイメージセンサ。
（付記１１） 前記検出トランジスタおよびリセットトランジスタは、同一のゲート絶縁膜を有することを特徴とするクレーム７〜１０のうち、いずれか一項記載のイメージセンサ。
（付記１２） 前記ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜およびシリコン窒化膜のいずれかよりなることを特徴とするクレーム１〜１１のうち、いずれか一項記載のイメージセンサ。
（付記１３） 前記検出トランジスタまたは前記リセットトランジスタのウェル領域の不純物濃度は、前記周辺回路を構成するトランジスタのウェル領域の不純物濃度より低いことを特徴とするクレーム７から１２のうち、いずれか一項記載のイメージセンサ。
（付記１４） 前記検出トランジスタまたは前記リセットトランジスタのＬＤＤ領域、ソース領域およびドレイン領域の少なくとも１つは燐が注入されて形成されていることを特徴とするクレーム７から１３のうち、いずれか一項記載のイメージセンサ。
（付記１５） 前記周辺回路を構成するトランジスタの不純物領域にはヒ素、またはヒ素および燐が注入されて形成されていることを特徴とするクレーム１４記載のイメージセンサ。
（付記１６） 前記リセットトランジスタとフォトダイオードとの間にトランスファートランジスタが直列に接続されており、前記検出トランジスタのゲートがリセットトランジスタとトランスファートランジスタとを接続する拡散層に接続されていることを特徴とするクレーム１〜１５のうち、いずれか一項記載のイメージセンサ。
（付記１７） 前記トランスファートランジスタのゲート酸化膜は、前記選択トランジスタのゲート絶縁膜より厚く、前記トランスファートランジスタのゲート長またはゲート幅は前記選択トランジスタのゲート長またはゲート幅よりもそれぞれ大きいことを特徴とするクレーム１６記載のイメージセンサ。
（付記１８） リセットトランジスタとフォトダイオードとの間にトランスファートランジスタが直列に接続され、検出トランジスタのゲートがリセットトランジスタとトランスファートランジスタとを接続する拡散層に接続され、前記検出トランジスタを選択する選択トランジスタが接続されているイメージセンサであって、
前記トランスファートランジスタのゲート酸化膜がリセットトランジスタ、検出トランジスタ、および選択トランジスタのゲート酸化膜より厚いことを特徴とするイメージセンサ。
（付記１９） 前記トランスファートランジスタのソース領域およびドレイン領域は燐が注入されて形成されていることを特徴とするクレーム１６〜１８のうち、いずれか一項記載のイメージセンサ。
（付記２０） 画素セルと周辺回路を含むＣＭＯＳイメージセンサであって、
前記ピクセル内のｎチャネルトランジスタのＬＤＤ領域、ソース領域およびドレイン領域の少なくとも１つは燐のみが注入されて形成され、
前記周辺回路のｎチャネルトランジスタのＬＤＤ領域、ソース領域およびドレイン領域の少なくとも１つは砒素を含む不純物元素が注入されて形成されていることを特徴とするＣＭＯＳイメージセンサ。
（付記２１） フラッシュメモリおよびＤＲＡＭの少なくとも１つをさらに備えたことを特徴とするクレーム１〜２０のうち、いずれか一項記載のイメージセンサ。
（付記２２） クレーム１〜２１のうち、いずれか一項記載のイメージセンサと、光学レンズとを少なくとも含むイメージセンサモジュール。
（付記２３） 前記リセットトランジスタ、検出トランジスタ、選択トランジスタ、及びトランスファートランジスタのゲート絶縁膜が、いずれも周辺回路のトランジスタのゲート絶縁膜よりも厚いことを特徴とするクレーム１６記載のイメージセンサ。
【産業上の利用可能性】
以上詳述したところから明らかなように、本発明によれば、画質および読出しスピードの劣化を招くことなく、小型化、低消費電力化、高速化を可能とするイメージセンサおよびそのイメージセンサモジュールを提供することができる。
本発明は、半導体装置およびその製造方法に関し、特に小型化および高性能化を可能とするＣＭＯＳイメージセンサに関する。
固体撮像素子として、ＣＣＤイメージセンサおよびＣＭＯＳイメージセンサが使用されている。ＣＣＤイメージセンサは、高感度・高画質という特長を有している。一方、ＣＭＯＳイメージセンサは、単一電源駆動が可能で、消費電力がＣＣＤイメージセンサの１／１０という特徴を有している。近年、ＣＭＯＳイメージセンサはその特徴を生かして携帯電話、携帯端末に搭載されるようになっている。
【背景技術】
ＣＭＯＳイメージセンサは、撮像素子と信号処理回路を同一半導体基板上に形成でき、しかも、システムＬＳＩなどの半導体集積回路と同じ製造工程で製造できるという優れた特長を有している。
FIG.１は、ＣＭＯＳイメージセンサの構成を示すブロック図である。
FIG.１を参照するに、ＣＭＯＳイメージセンサ２００は、受光部２０１と、受光部２０１を制御する駆動回路２０２と、受光部２０１が受光した光量を読み出してデジタルデータに変換する読出し回路２０３などから構成されている。受光部２０１は、多数の画素セルから構成されており、ＣＩＦ（Ｃｏｍｍｏｎ Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｏｒｍａｔ、３５２画素×２８８画素）やＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ、６４０画素×４８０画素）などのようにテレビ電話やＰＣの画像に合わせて、画素セルがマトリックス状に配置されている。受光部２０１に結像されたイメージは各々の画素セルに分解され、光量に応じた電圧に変換される。
FIG.２は、画素セルの等価回路を示す図である。
FIG.２を参照するに、画素セルは、受光した光量に比例した信号電荷を光電変換により生成して蓄積するフォトダイオード２１１と、フォトダイオード２１１に蓄積された信号電荷を電圧として繰返し読み出すための３つのｎチャネルＭＯＳトランジスタ２１２〜２１４により構成されている。以下、画素セルの具体的な動作を説明する。
まず、リセット信号がリセットトランジスタ２１２に入力されると、リセットトランジスタ２１２がオンとなり、フォトダイオード２１１のカソードの電圧がリセット電圧（＝電源電圧ＶＭ）にセットされる。次に一定時間受光すると光電効果により光量に比例した電子が生じ、カソードに蓄積され、カソードの電圧が降下する。セレクト信号により選択トランジスタ２１４がオンとなると、フォトダイオード２１１のカソードの電圧が検出トランジスタ２１３のゲートを通じて、選択トランジスタ２１４からFIG.１に示す読出し回路２０３へと読出される。
この光電効果による発生電子数が同じであれば、フォトダイオード２１１の接合容量と検出トランジスタ２１３のゲート容量との和が小さいほど、フォトダイオード２１１のカソードの電圧変化量が大きくなる。したがってフォトダイオード２１１の接合容量および検出トランジスタ２１３のゲート容量が小さいほど光量に対する感度が向上する。
一方、ＣＭＯＳイメージセンサの高画素数化すなわち画質向上、および小型化などが要求されている。これらの要求に応えるためには、画素セルや駆動回路などの小型化が必要となるため、スケーリング則に従って、より微細なルールのプロセスを適用することが考えられる。このような手法では、ＣＭＯＳトランジスタのゲート長を縮小するとともにゲート絶縁膜の薄膜化が必要とされる。例えば、ゲート長０．３５μｍのプロセスではゲート絶縁膜の膜厚は７〜８ｎｍ、０．２５μｍプロセスでは約５ｎｍ、０．１８μｍでは約３ｎｍの厚さのゲート絶縁膜が必要となってくる。
しかしながら、より微細なプロセスを適用すると様々な問題が生じてくる。以下これらの問題について詳述する。
まず、ゲート絶縁膜を薄膜化すると、一般にゲートリーク電流が増大する。FIG.２に示す検出トランジスタ２１３のゲート電極はフォトダイオード２１１のカソードと接続されているので、検出トランジスタ２１３のゲートリーク電流が増大するとカソードに蓄積されている信号電荷を破壊してしまう。特に、０．２５μｍ以下のプロセスでは、ゲート絶縁膜の厚さが５ｎｍ〜２．５ｎｍとなり、ゲートリーク電流が増大する。光電変換による真の信号に対してゲートリーク電流による偽信号が増加し、Ｓ／Ｎ比を低下させる問題となる。特に暗いところで撮影する場合には、真の信号が微小であるため暗い画像に、ゲートリーク電流による偽信号が白点となって現れ、著しく画質を低下させる原因となる。
また、ゲート絶縁膜を薄膜化すると、検出トランジスタ２１３のゲート容量が増加する。検出トランジスタ２１３は、フォトダイオード２１１のカソードと接続されているので、フォトダイオード２１１の接合容量と検出トランジスタ２１３のゲート容量の和が増加し、上述したように、光電効果により発生した信号電荷に対する電圧変化量が小さくなり、光量に対する感度が低下するという問題が生ずる。
また、フォトダイオード２１１のカソードをリセット電圧に設定するためのリセット信号のレベルは高い方が望ましい。リセットトランジスタ２１２の特性の個体差に起因するリセット電圧のばらつきを抑制するためである。しかし、リセット信号のレベルが高い程、リセットトランジスタ２１２のゲートリーク電流が増加する。特にゲート絶縁膜の膜厚が５ｎｍ以下になるとゲートリーク電流が増大してゲート絶縁膜の信頼性が低下するという問題が生じる。
また、微細なルールのプロセスでは、ホットキャリアの発生や短チャネル効果を抑制するために、ｎチャネルＭＯＳトランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）またはソース／ドレイン領域を高濃度で浅いＡｓイオンで形成することが一般的に行われるようになっている。さらに、基板の不純物濃度も高濃度に設定されるため、ソース／ドレイン領域と基板との接合部に形成される空乏層の接合容量が増加する。そのため、この接合部を充放電する信号電圧の読出し動作速度が低下するという問題を生じる。特にゲート長が０．２５μｍ〜０．１８μｍのルールのプロセスでは、ＬＤＤまたはソース／ドレインの下部に、ソース／ドレイン領域からの空乏層の伸びを小さくするポケット領域を形成することが多い。ポケット領域は基板と同じ極性で高濃度の不純物領域で形成されるので、ソース／ドレイン領域とポケット領域との接合部に形成される空乏層によりさらに接合容量が増加して、信号電圧の読み出し動作速度がさらに低下するという問題が生じる。
【発明の開示】
【課題を解決するための手段】
したがって、本発明は上記の問題点に鑑みてなされたもので、本発明の概括目的は、画質および読出しスピードの劣化を招くことなく、小型化、低消費電力化、高速化を可能とするイメージセンサおよびイメージセンサモジュールを提供することである。
本発明の一観点によれば、第１の電源と第２の電源との間に直列接続されたリセットトランジスタおよびフォトダイオードと、前記第１の電源に接続されて、前記フォトダイオードの信号を検出する検出トランジスタと、前記検出トランジスタを選択する選択トランジスタとを含むイメージセンサであって、前記検出トランジスタのゲート絶縁膜は、前記選択トランジスタのゲート絶縁膜より厚いイメージセンサが提供される。
本発明によれば、検出トランジスタのゲート絶縁膜は、選択トランジスタのゲート絶縁膜より厚く形成されている。したがって、ゲートリーク電流を抑制することができ、フォトダイオードに蓄積された信号電荷を高精度に保持するとともに、ノイズを抑制できる。また、選択トランジスタのゲート絶縁膜は薄く形成されているので、スケーリング則に従ってトランジスタを微小化および高速化できる。その結果、画素セルの集積化および高画質化、高速化、低消費電力化が可能となる。
前記リセットトランジスタのゲート絶縁膜は、前記選択トランジスタのゲート絶縁膜より厚い構成としてもよい。ゲートリーク電流の増加を招くことなく、リセット信号の電圧を高く設定することが可能となり、その結果、リセット電圧のばらつきを抑制することができ、また、閾値の変動を防止し、ゲート絶縁膜の信頼性を確保することができる。
本発明の他の観点によれば、第１の電源と第２の電源との間に直列接続されたリセットトランジスタとおよびフォトダイオードと、前記第１の電源に接続されて、前記フォトダイオードの信号を検出する検出トランジスタと、前記検出トランジスタを選択する選択トランジスタと、周辺回路を構成するトランジスタとを含むイメージセンサであって、前記検出トランジスタのゲート絶縁膜は、前記周辺回路を構成するトランジスタのゲート絶縁膜より厚いイメージセンサが提供される。
本発明によれば、上述した検出トランジスタの作用、効果が奏されると共に、周辺回路のトランジスタのゲート絶縁膜は薄く形成されているので、周辺回路のトランジスタを微小化および高速化でき、周辺回路の高集積化および高速化が可能となる。
【図面の簡単な説明】
FIG.１は、ＣＭＯＳイメージセンサの構成を示すブロック図である。
FIG.２は、画素セルの等価回路を示す図である。
FIG.３は、本発明の実施の形態のＣＭＯＳイメージセンサの概要構成を示す図である。
FIG.４は、1つの画素セル１４の等価回路を示す図である。
FIG.５は、1つの画素セル１４のレイアウトを示す図である。
FIG.６は、第１実施例のＣＭＯＳイメージセンサを示す断面図である。
FIG.７Ａ〜７Ｋは、第１実施例のＣＭＯＳイメージセンサの製造工程を示す図である。
FIG.８は、画素セルに形成されるレジストのレイアウトを示す図である。
FIG.９は、第２実施例のＣＭＯＳイメージセンサを示す断面図である。
FIG.１０Ａ〜１０Ｄは、第２実施例のＣＭＯＳイメージセンサの製造工程を示す図である。
FIG.１１は、第３実施例のＣＭＯＳイメージセンサを示す断面図である。
FIG.１２は、第４実施例のＣＭＯＳイメージセンサを示す断面図である。
FIG.１３は、第５実施例のＣＭＯＳイメージセンサを示す断面図である。
FIG.１４Ａ〜１４Ｃは、第５実施例のＣＭＯＳイメージセンサの製造工程を示す図である。
FIG.１５は、第６実施例のＣＭＯＳイメージセンサの概要構成を示す図である。
FIG.１６は、第６実施例の変形例のＣＭＯＳイメージセンサの概要構成を示す図である。
FIG.１７は、第６実施例のその他の変形例のＣＭＯＳイメージセンサの概要構成を示す図である。
FIG.１８は、第７実施例のイメージセンサモジュールを示す断面図である。
FIG.１９は、４つのトランジスタを含む画素セルの等価回路を示す図である。
FIG.２０は、４つのトランジスタを含む画素セルのレイアウトを示す図である。
【発明を実施するための最良の態様】
以下、図面に基づいて本発明の実施の形態および実施例を説明する。
FIG.３は、本発明の実施の形態のＣＭＯＳイメージセンサの概要構成を示す図である。
FIG.３を参照するに、このＣＭＯＳイメージセンサ１０は、受光部１１と、周辺回路１２と、入出力回路１３などから構成されている。
受光部１１は、多数の画素セル１４から構成されており、例えば、画素セル１４がマトリックス状に配置されている。
また、周辺回路１２は、画素セル１４の制御を行う駆動回路１５と画素セル１４の信号を読出す読出し回路１６とＡ／Ｄコンバータ１７などから構成されている。ここで、駆動回路１５は、各々の画素セル１４とリセット信号線１８およびセレクト信号線１９などで接続されており、リセット信号やセレクト信号により画素セル１４の制御を行う。読出し回路１６は、駆動回路１５により選択された画素セル１４からアナログの画像信号を逐次読出す。Ａ／Ｄコンバータ１７は、アナログの画像信号をデジタル変換して入出力回路１３等に送信する。これらの周辺回路１２は、ＣＭＯＳトランジスタなどで構成され、主にロジック回路より構成されている。
また、入出力回路１３は、電源電圧の入力部２０、外部からのクロック信号などのタイミング信号の入力部２１、受光部１１から読出された画像信号の外部への出力部２２などから構成されている。
FIG.４は、1つの画素セル１４の等価回路を示す図である。
FIG.５は、１つの画素セル１４のレイアウトを示す図である。FIG.５において、Ｇ、Ｓ、Ｄはそれぞれゲート、ソース、ドレインを示し、これらの文字は、おおよその位置を示している。また、FIG.４において示すこの画素セル１４の等価回路は背景技術の欄で説明したFIG.２に示されているものと同様である。すなわち、FIG.４において示す本実施の形態のフォトダイオード３１および、リセットトランジスタ３２、検出トランジスタ３３、選択トランジスタ３４は、FIG.２において示す、フォトダイオード２１１および、リセットトランジスタ２１２、検出トランジスタ２１３、選択トランジスタ２１４に対応している。なお、以下、FIG.４およびFIG.５に示す符号を用いて説明する。
FIG.４およびFIG.５を参照するに、画素セル１４は、活性領域２５に形成された、フォトダイオード３１と、リセットトランジスタ３２と、検出トランジスタ３３と、選択トランジスタ３４などにより構成されている。また活性領域２５上には、ゲート電極３８、コンタクトプラグ３９、配線層４０などが形成される。画素セル１４の回路の基本的な動作は、背景技術で述べたものと同様であるので、説明を省略する。
以下、本発明に係る実施例について説明する。なお、周辺回路１２および入出力回路１３には、ｎチャネル及びｐチャネルＭＯＳトランジスタが形成されているが、実施例ではｎチャネルＭＯＳトランジスタについてのみ説明を行い、ｐチャネルＭＯＳトランジスタについては説明を省略する。ｐチャネルＭＯＳトランジスタは、実施例において説明するｎチャネルＭＯＳトランジスタとドーパントイオンの導電型以外は同様にして形成することができる。
［第１実施例］
画素セル内のリセットトランジスタ、検出トランジスタのゲート絶縁膜が、選択トランジスタおよび周辺回路のトランジスタの絶縁膜より厚く形成されているＣＭＯＳイメージセンサの例である。
FIG.６は、本実施例のＣＭＯＳイメージセンサを示す断面図である。なお、FIG.６は、画素セル１４内の素子と、周辺回路１２および入出力回路１３の一部の素子とを示している。また、FIG.６の画素セル１４の断面図は、画素セル１４内の総ての素子の断面が現れるように、FIG.５において示す活性領域２５に沿って切断した図である。
FIG.６を参照するに、ＣＭＯＳイメージセンサ５０は、フォトダイオード３１および３つのｎチャネルＭＯＳトランジスタ３２〜３４よりなる画素セル１４、ＭＯＳトランジスタなどよりなる周辺回路１２と入出力回路１３より構成されている。画素セル１４内の３つのｎチャネルＭＯＳトランジスタ３２〜３４は、リセットトランジスタ３２および、検出トランジスタ３３、選択トランジスタ３４である。ここで特に特徴的なのは、リセットトランジスタ３２および検出トランジスタ３３、入出力回路１３のトランジスタ３６のゲート絶縁膜６０Ａは、選択トランジスタ３４のゲート絶縁膜６０Ｂより厚く形成されていることである。一方、選択トランジスタ３４と周辺回路１２のトランジスタ３５には、より微小なルールのプロセスが適用されて薄いゲート絶縁膜６０Ｂが形成され、ゲート長が短く形成されていることである。ただし、周辺回路１２のトランジスタであっても、例えばFIG.３に示す駆動回路１５内で電圧の高いリセット信号が印加されるトランジスタには厚いゲート絶縁膜６０Ａが形成される。なお、本回路の動作は、上述のFIG.２において説明したものと同様である。
以下、本実施例のＣＭＯＳイメージセンサ５０の製造工程をFIG.７Ａ〜７Ｋを参照しながら説明する。
FIG.７Ａ〜７Ｋは、本実施例のＣＭＯＳイメージセンサ５０の製造工程を示す図である。
FIG.７Ａを参照するに、まず、ｐ型のシリコン基板６２上に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等により素子分離領域６３を形成する。
FIG.７Ａの工程ではさらに、ウェル領域を形成するイオン注入を行う。画素セル１４内のリセットトランジスタ３２と検出トランジスタ３３、および入出力回路１３のトランジスタ３６を形成する領域のウェル領域６４Ａの不純物濃度を、画素セル１４内の選択トランジスタ３４や周辺回路１２のトランジスタ３５を形成する領域のウェル領域６４Ｂの不純物濃度より低く設定する。
具体的には、リセットトランジスタ３２と検出トランジスタ３３、入出力回路１３のトランジスタ３６を形成する領域のみが開口するレジスト６６をレジストプロセスにより形成する。次に、この開口部６６−１，６６−２にイオン打ち込み法によりｐ型のドーパントイオン、例えばＢ＋を注入してウェル領域６４Ａを形成する。例えば、エネルギーを１４０ｋｅＶ〜３００ｋｅＶ、注入量を５×１０１２ｃｍ−２〜３×１０１３ｃｍ−２に設定注入する。
FIG.７Ａの工程ではさらに、閾値制御用のチャネル領域６５Ａを形成する。注入量は、選択トランジスタ３４および周辺回路１２のトランジスタ３６のチャネル領域より低くする。例えば、イオン打ち込み法によりｐ型のドーパントイオン、例えばＢ＋を、エネルギーを１０ｋｅＶ〜３０ｋｅＶ、注入量を１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２に設定して注入する。
次にFIG.７Ｂの工程において、画素セル１４内の選択トランジスタ３４および周辺回路１２のトランジスタ３５を形成する領域にウェル領域６４Ｂを形成する。具体的には、選択トランジスタ３４および周辺回路１２のトランジスタ３５を形成する領域のみが開口するレジスト６７をレジストプロセスにより形成する。次に開口部６７−１，６７−２にイオン注入法により、例えばＢ＋を、エネルギーを１４０ｋｅＶ〜３００ｋｅＶ、注入量を５×１０１２ｃｍ−２〜３×１０１３ｃｍ−２に設定して注入する。さらに、同じレジスト６７を用いて閾値制御用のチャネル領域６５Ｂを形成する。例えば、イオン打ち込み法により、ｐ型のドーパントイオン、例えばＢ＋を、エネルギーを１０ｋｅＶ〜３０ｋｅＶ、注入量を５×１０１２ｃｍ−２〜２×１０１３ｃｍ−２に設定して注入する。
なお、この閾値制御用のチャネル領域６５Ｂを形成する際に、選択トランジスタ３４のゲート電極のドレイン側の側壁絶縁膜（FIG.７Ｉの工程で形成されるゲート電極７７の側壁絶縁膜８５）の外側がシリコン基板６２に接する位置から横方向の０．２μｍ以内に、チャネル領域６５Ｂを制限してもよい。選択トランジスタ３４のドレインの接合容量を低減することができ、より高速の読み出しが可能となる。
このように、リセットトランジスタ３２のウェル領域６４Ａの不純物濃度を低くすると、ドレイン領域とウェル領域６４Ａとの接合電界が低くなるので、接合リーク電流を抑制して、画質を向上することができる。さらに接合容量が減少するためフォトダイオード３１の感度向上にもつながる。また、検出トランジスタ３３のウェル領域６４Ａの不純物濃度を低減すると、ドレイン領域の接合容量が低減されるので、検出トランジスタの動作速度の高速化が可能となる。
次にFIG.７Ｃの工程において、レジスト６７を剥離した後のFIG.７Ｂの構造体の表面のシリコン自然酸化膜をＨＦ処理などによって除去し、リンス・乾燥後、熱酸化によりシリコン酸化膜を形成する。例えばファーネスを用いてドライＯ２雰囲気中で８００℃〜８５０℃の温度に設定して熱酸化処理を行う。これにより例えば厚さが６ｎｍ〜８ｎｍのシリコン酸化膜よりなるゲート絶縁膜７０が形成される。
次にFIG.７Ｄの工程において、レジストプロセスにより、画素セル１４内のリセットトランジスタ３２と検出トランジスタ３３、フォトダイオード３１、入出力回路１３のトランジスタ３６を形成する領域をレジスト７２でマスクし、その他の領域のゲート絶縁膜をＨＦ処理および過硫酸処理によって除去する。このレジスト７２は、画素セル１４内では、例えばFIG.８に示すように形成される。FIG.８は、画素セル１４に形成されるレジスト７２のレイアウトを示す図である。FIG.８を参照するに、選択トランジスタ３４の領域以外はレジスト７２にマスクされているので、素子分離領域６３のフィールド酸化膜の膜厚の減少を抑制できる。
次にFIG.７Ｅの工程において、レジスト７２を剥離後、再び熱酸化処理を行い、厚さ２．５ｎｍ〜６ｎｍのシリコン酸化膜よりなるゲート絶縁膜をさらに形成する。この際、レジストを剥離する処理では、例えば、プラズマアッシングなどのドライプロセスと剥離液を使用したウェットプロセスを組み合わせて行う。ウェットプロセスによりシリコン基板表面に残留するレジスト残渣を除去し、清浄にすることができる。また、熱酸化によって、画素セル内のリセットトランジスタ３２と検出トランジスタ３３および入出力回路１３のトランジスタ３６を形成する領域では、例えば厚さ６ｎｍ以上のシリコン酸化膜よりなるゲート絶縁膜６０Ａが形成され、その他のトランジスタでは、例えば厚さ２．５ｎｍ〜６ｎｍのシリコン酸化膜よりなるゲート絶縁膜６０Ｂが形成される。
このようにリセットトランジスタ３２のゲート絶縁膜６０Ａを厚く形成したので、ゲートリーク電流の増加を招くことなく、リセット信号の電圧を高く設定できる。その結果、ゲート絶縁膜の信頼性を確保しつつリセットトランジスタ３２の閾値のばらつきを抑制することができる。リセット信号に対してリセットトランジスタ３２がオンするタイミングの変動を防止できる。また、検出トランジスタ３３のゲート絶縁膜６０Ａを厚く形成したのでゲートリーク電流を抑制し、フォトダイオード３１のカソードに蓄積されている信号電荷を高精度に保持可能となる。その結果、画質が劣化することがない。
次にFIG.７Ｆの工程において、ＣＶＤ法などにより、ゲート絶縁膜６０Ａ，Ｂ上にゲート電極７５〜７９となる厚さ１５０ｎｍ〜２００ｎｍのポリシリコン膜を形成する。この際、プラズマＣＶＤ法などにより、厚さ１０ｎｍ〜５０ｎｍのシリコン窒化膜等よりなる反射防止膜を形成してもよい。ゲート電極を形成するためのフォトリソグラフィ工程のパターンニングの精度を向上することができる。
FIG.７Ｆの工程ではさらにｎチャネルＭＯＳトランジスタ３２〜３６を形成する領域のポリシリコン膜に、Ｐ＋を注入して８００℃程度でアニールを行い、ポリシリコン膜の電気抵抗を改善する。例えば、Ｐ＋を１０ｋｅＶ〜３０ｋｅＶに加速して、１×１０１５〜１×１０１６ｃｍ−２の濃度で注入する。好ましくは３×１０１５ｃｍ−２〜１×１０１６ｃｍ−２に濃度を設定する。この工程は、後述するFIG.７Ｋの工程において、リセットトランジスタ３２のシリサイドが形成されないゲート電極の一部の電気抵抗を低減することができる点で有効である。なお、このようにポリシリコン膜のＰ＋濃度を例えば３×１０１５ｃｍ−２〜１×１０１６ｃｍ−２にとする場合は、ポリシリコン膜上に、反射防止膜として厚さ数１０ｎｍのシリコン窒化膜あるいはシリコン酸窒化膜を形成してもよい。後述するFIG.７ＨおよびFIG.７Ｊの工程において、ＬＤＤ領域およびソース／ドレイン領域を形成するための不純物イオン注入の際に、不純物イオンがゲート電極７５〜７９を突き抜けてシリコン基板６２に達するのを防止することができる。
この際、レジストプロセスにより、ポリシリコン膜に注入するＰ＋濃度を画素セル１４内と、周辺回路１２および入出力回路１３とで異ならせてもよい。例えば、画素セル内のみＰ＋濃度を例えば６×１０１５ｃｍ−２以上に高くし、周辺回路１２および入出力回路１３には６×１０１５ｃｍ−２以下としてもよい。
FIG.７Ｆの工程ではさらにレジストプロセスおよびＲＩＥ（異方性エッチング）法によるドライエッチングにより、ポリシリコン膜をエッチングしてゲート電極７５〜７９を形成する。この際、ゲート絶縁膜６０Ａ，６０Ｂの膜厚にあわせてゲート長を設定する。例えば、ゲート絶縁膜６０Ａ，６０Ｂの厚さが約５ｎｍでは、ゲート長を最小０．２５μｍに設定し、厚さが３ｎｍでは最小０．１８μｍに設定する。これにより、画素セル１４および周辺回路１２の集積化を図ることができ、ＣＭＯＳイメージセンサの小型化が可能となる。ドライエッチングは、具体的には、塩素系のガス、例えばＣＣｌ２Ｆ２、Ｃ２Ｃｌ２Ｆ４などを使用して、平行平板形ＲＩＥ装置により行う。
次にFIG.７Ｇの工程において、フォトダイオード３１を形成する領域のみが開口するレジスト８０をレジストプロセスにより形成する。すなわち、画素セル１４内のフォトダイオード３１を形成する領域を除く領域および周辺回路１２、入出力回路１３をレジスト８０でマスクする。次に、この開口部８０−１にＰ＋を注入してフォトダイオード３１のｎ型拡散層８１を形成する。例えば、イオン打ち込み法により、エネルギーを１０ｋｅＶ〜３０ｋｅＶ、注入量を１×１０１３ｃｍ−２〜５×１０１５ｃｍ−２に設定して注入する。この結果、ｐ型基板とｎ形拡散層８１とのｐｎ接合によるフォトダイオード３１が形成される。
次にFIG.７Ｈの工程において、ｎチャネルトランジスタのＬＤＤ領域を形成する。周辺回路１２とそれ以外の領域で注入する不純物イオン種を異ならせる。例えば、周辺回路１２をレジストプロセスによりレジストでマスクをして（図示せず）、それ以外の領域に、Ｐ＋を注入してｎ型のＬＤＤ領域８２Ａを形成する。例えば、イオン打ち込み法により、エネルギーを１０ｋｅＶ〜３０ｋｅＶ、注入量を１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２に設定する。
FIG.７Ｈの工程ではさらに、周辺回路１２以外の領域をレジストプロセスによりレジスト８３でマスクをして、周辺回路１２のｎチャネルトランジスタ３５にはＡｓ＋、またはＡｓ＋およびＰ＋を注入して、ｎ型のＬＤＤ領域８２Ｂを形成する。例えば、イオン打ち込み法により、エネルギーを１０ｋｅＶ〜３０ｋｅＶ、注入量を１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２に設定する。さらにこのＬＤＤ領域８２Ｂの下側にＢ＋を注入してポケット領域を形成してもよい。例えば、イオン打ち込み法により、エネルギーを３０ｋｅＶ〜５０ｋｅＶ、注入量を１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２に設定する。次に、Ｎ２雰囲気中で９００℃〜１０００℃に設定して１０〜６０秒のＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）処理を行う。
このように、周辺回路１２のＬＤＤ領域８２Ｂは、Ａｓ＋、またはＡｓ＋およびＰ＋により形成すると、熱処理温度が１０００℃の場合、Ａｓ＋はシリコン中の拡散係数がＰ＋より１／１０程度なので、ＬＤＤ領域８２Ｂの下端の濃度分布が急峻となり、急峻な接合が形成され高性能なトランジスタが形成される。一方、画素セル１４内のｎチャネルトランジスタのＬＤＤ領域８２ＡをＰ＋により形成したので、ＬＤＤ領域８２Ａの下端の濃度分布が広くなり、ＬＤＤ領域８２Ａと基板６２との間に形成される空乏層の接合容量が低減される。その結果、画素セル１４内のｎチャネルトランジスタの動作速度を向上することができる。また、フォトダイオード３１の接合容量も低減されるので、フォトダイオード３１の感度を向上することができる。
次にFIG.７Ｉの工程において、レジストを剥離したFIG.７Ｈの構造体の上に全体を覆うようにシリコン酸化膜を堆積する。たとえば、ＣＶＤ法によりＳｉＨ４とＯ２のガスを使用して、厚さ５０ｎｍ〜１５０ｎｍのシリコン酸化膜を堆積する。
FIG.７Ｉの工程ではさらに、ゲート電極７５を担持するゲート側壁膜８５を形成する。レジストプロセスとＲＩＥ法によるドライエッチングにより、シリコン酸化膜をエッチバックし、ゲート側壁膜８５、さらに、リセットトランジスタ３２のドレイン領域およびゲート電極７５の一部、フォトダイオード３１の領域上のシリコン酸化膜８６を残す。
次にFIG.７Ｊの工程において、画素セル１４内と入出力回路１３のｎチャネルトランジスタのソース／ドレイン領域を形成する。まず、レジストプロセスによりフォトダイオード３１と周辺回路１２のトランジスタ３５の領域をレジストでマスクし（図示せず）、Ｐ＋を注入してｎ型のソース／ドレイン領域８８Ａを形成する。例えば、イオン打ち込み法により、エネルギーを１０ｋｅＶ〜３０ｋｅＶ、注入量を５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２に設定する。
FIG.７Ｊの工程ではさらに、レジストプロセスにより周辺回路１２のトランジスタを形成する領域のみ開口して、イオン注入法によりＡｓ＋を注入してｎ型のソース／ドレイン領域８８Ｂを形成する。例えば、エネルギーを１０ｋｅＶ〜４０ｋｅＶ、注入量を１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２に設定する。このようにしてソース／ドレイン領域を形成すると、上述したＬＤＤ領域と同様な効果が得られる。
次にFIG.７Ｋの工程において、サリサイドによりソース／ドレイン領域のコンタクト領域およびゲート電極７５にシリサイドを形成する。具体的には、まず、ソース／ドレイン領域の基板表面とゲート電極上の自然酸化膜とＨＦ処理などにより、自然酸化膜を除去する。次に、スパッタ法などにより厚さ５ｎｍ〜３０ｎｍのＴｉ、Ｃｏ、Ｔａ等の金属膜を、全体を覆うようにして形成する。次に、６５０℃〜７５０℃の温度に設定して３０秒〜９０秒のＲＴＡ処理を行う。この熱処理により金属膜とシリコンが反応してシリサイド、すなわちＴｉＳｉ２、ＣｏＳｉ２、ＴａＳｉ２などからなるコンタクト層９１が形成される。なお、シリコン酸化膜が形成される領域にはシリサイドは形成されない。次にウエット処理によりシリサイドを形成しなかった金属を除去する。次に、再度例えば約８００℃、約３０秒のＲＴＡ処理を行う。
FIG.７Ｋの工程ではさらに、表面の全体を覆うように絶縁膜９２を形成する。具体的には、プラズマＣＶＤ法により絶縁膜、例えばシリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、またはこれらの積層膜を形成する。例えば、厚さ１０ｎｍ〜１００ｎｍのシリコン酸化膜を、表面全体を覆うようにして形成し、その上にシリコン窒化膜を厚さ５０ｎｍ〜２００ｎｍ形成する。
FIG.７Ｋの工程ではさらに、プラズマＣＶＤ法により厚さ１００ｎｍ〜１５００ｎｍのシリコン酸化膜よりなる層間絶縁膜９３を形成する。そして、ＣＭＰ法により層間絶縁膜９３を平坦化する。
FIG.７Ｋの工程ではさらに、レジストプロセスおよびドライエッチングによりコンタクトホールを形成し、Ｗ等の金属膜の埋め込み、およびＣＭＰ法により平坦化して、コンタクトプラグ３９を形成し、通常のＣＭＯＳプロセスのメタル配線を形成することによりＣＭＯＳイメージセンサ５０が形成される。
上述したように、本実施例によれば、画素セル１４内の選択トランジスタ３４のゲート絶縁膜６０Ｂは薄く形成されている。例えばスケーリング則に従って、選択トランジスタ３４を微小化でき、画素セルの集積化および高画質化、高速化、低消費電力化が可能となる。一方、画素セル１４内のリセットトランジスタ３２および検出トランジスタ３３、入出力回路１３のトランジスタ３６のゲート絶縁膜６０Ａは、選択トランジスタ３４および周辺回路１２のトランジスタ３５のゲート絶縁膜６０Ｂより厚く形成されている。したがって、リセットトランジスタ３２は、ゲートリーク電流の増加を招くことなく、リセット信号の電圧を高く設定でき、その結果、閾値の変動を防止し、リセット信号に対してトランジスタがオンするタイミングの変動を防止できる。また、検出トランジスタ３３は、ゲートリーク電流を抑制すことにより、フォトダイオード３１のカソードに蓄積されている信号電荷を高精度に保持可能となり、その結果、画質が劣化することがない。
さらに、周辺回路１２のトランジスタ３５のゲート絶縁膜６０Ｂは薄く形成されている。したがって、例えばスケーリング則に従って、トランジスタ３５を微小化でき周辺回路１２の高集積化が可能となる。
また、周辺回路１２のトランジスタ３５のＬＤＤ領域８２Ｂおよびソース／ドレイン領域は、Ａｓ＋、またはＡｓ＋およびＰ＋より形成されているので、急峻な接合が形成され高性能なトランジスタが形成される。
一方、画素セル１４内のｎチャネルトランジスタ３２〜３４のＬＤＤ領域８２Ａおよびソース／ドレイン領域８８Ａは、Ｐ＋により形成されているので、ＬＤＤ領域８２およびソース／ドレイン領域８８Ａとｐ型のシリコン基板６２との間に形成される空乏層の接合容量が低減され、これらのトランジスタの動作速度３２〜３４を向上することが可能となる。また、フォトダイオード３１の接合容量も低減されるので、フォトダイオードの感度を向上することができる。
［第２実施例］
本実施例は、画素セル内の検出トランジスタおよび、リセットトランジスタ、選択トランジスタのゲート絶縁膜が、周辺回路のトランジスタのゲート絶縁膜より厚く形成されているＣＭＯＳイメージセンサの例である。
FIG.９は、本実施例のＣＭＯＳイメージセンサの断面図を示す図である。FIG.９は、画素セル１４内の素子と、周辺回路１２および入出力回路１３の一部の素子を示している。以下、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
FIG.９を参照するに、ＣＭＯＳイメージセンサ１００は、フォトダイオード３１および３つのｎチャネルＭＯＳトランジスタ３２〜３４よりなる画素セル１４、ＭＯＳトランジスタ３５，３６などよりなる周辺回路１２と入出力回路１３などから構成されている。ここでとりわけ特徴的なのは、リセットトランジスタ３２および検出トランジスタ３３、選択トランジスタ３４には、厚いゲート絶縁膜６０Ａが形成されていることである。一方、周辺回路１２および入出力回路１３のＭＯＳトランジスタには、より微小なルールのプロセスが適用されて薄いゲート絶縁膜６０Ｂが形成され、ゲート長が短く形成されていることである。ただし、周辺回路１２のトランジスタのうち、例えばFIG.３に示す駆動回路１５内で電圧の高いリセット信号が印加されるトランジスタには厚いゲート絶縁膜６０Ａが形成される。
このような構成によれば、選択トランジスタ３４のゲート電極７７には電源電圧よりも高い電圧のセレクト信号を印加しても、ゲートリーク電流の増加を招くことがない。その結果、選択トランジスタの素子特性、例えば閾値電圧のばらつきによるオンになるタイミングのばらつきを抑制することができる。また、リセットトランジスタ３２および検出トランジスタ３３については、第１実施例で説明した効果と同様の効果が得られる。
以下、本実施例のＣＭＯＳイメージセンサの製造工程をFIG.１０Ａ〜１０Ｄを参照しながら説明する。
FIG.１０Ａ〜１０Ｄは、本実施例のＣＭＯＳイメージセンサの製造工程を示す図である。
FIG.１０Ａの工程において、第１実施例のFIG.７Ａの工程と同様にして、素子分離領域６３を形成する。次に、ウェル領域を形成するイオン注入を行う。画素セル１４内の３つのトランジスタ３２〜３４のウェル領域６４Ａの不純物濃度を、周辺回路１２および入出力回路１３のトランジスタ３５，３６のウェル領域６４Ｂの不純物濃度より低く設定する。具体的には、これらの３つのトランジスタ３２〜３４の領域のみが開口するレジスト６６をレジストプロセスにより形成する。次にこの開口部にイオン注入法によりｐ型のドーパントイオン、例えばＢ＋を注入してウェル領域を形成する。注入条件は第１実施例のFIG.７Ａで説明したものと同様である。このように、選択トランジスタ３４のウェル領域６４Ａの不純物濃度を低くすると、ドレイン領域の接合容量が低くなるので、動作の高速化が可能となる。リセットトランジスタおよび検出トランジスタについては、第１実施例で説明した効果と同様の効果が得られる。なお、同じレジスト６６を用いて、閾値制御用のチャネル領域６５Ａを第１実施例と同様にして形成する。
次に、FIG.１０Ｂの工程において、周辺回路１２および入出力回路１３のトランジスタ３５，３６が形成される領域にウェル領域６４Ｂを形成する。具体的には、FIG.１０Ｂに示すレジスト６７をレジストプロセスにより形成し、FIG.７Ｂの工程において説明した条件により行う。なお、同じレジスト６７を用いて、閾値制御用のチャネル領域６５Ａを第１実施例と同様にして形成する。
次に、第１実施例のFIG.７Ｃにおいて説明した熱酸化により、ゲート絶縁膜７０をシリコン基板上に形成する。
次に、FIG.１０Ｃの工程において、レジストプロセスにより、画素セル１４内の３つのトランジスタ３２〜３４を形成する領域をレジスト７２でマスクし、周辺回路１２および入出力回路１３のトランジスタ３５，３６が形成される領域のゲート絶縁膜７０をＨＦ処理および過硫酸処理によって除去する。次に、FIG.７Ｅの工程において説明した熱酸化を同様にして行い、３つのトランジスタ３２〜３４を形成する領域では、厚さ６ｎｍ以上のゲート絶縁膜６０Ａが形成され、周辺回路１２および入出力回路１３のトランジスタ３５，３６では、厚さ２．５ｎｍ〜６ｎｍのゲート絶縁膜６０Ｂが形成される。
次に、FIG.１０Ｄの工程において、以下第１実施例のFIG.７Ｆ〜７Ｉの工程を行う。画素セル１４内の３つのトランジスタ３２〜３４のＬＤＤ領域８２Ａおよびソース／ドレイン領域８８Ａには、第１実施例のリセットトランジスタ３２および検出トランジスタ３３と同じ条件で注入を行う。一方、周辺回路１２および入出力回路１３のトランジスタ３５，３６のＬＤＤ領域８２Ｂおよびソース／ドレイン領域８８Ｂには、第１実施例の周辺回路１２のトランジスタ３５と同じ条件で注入を行う。また、第１実施例で例示したように、ゲート絶縁膜６０Ａ，Ｂの膜厚に合わせてゲート長を設定する。以上により、本実施例のＣＭＯＳイメージセンサ１００が形成される。
上述したように、本実施例によれば、リセットトランジスタ３２および検出トランジスタ３３に加えて、選択トランジスタ３４のゲート絶縁膜６０Ｂが、厚く形成されている。したがって、選択トランジスタ３４のゲート電極７７に電源電圧よりも高い電圧のセレクト信号を印加しても、ゲートリーク電流の増加を招くことがなく、その結果、選択トランジスタ３４の閾値のばらつきに起因するフォトダイオード３１からの信号電圧のばらつきを抑制することができる。また、第１実施例と同様の効果が得られる。
［第３実施例］
本実施例は、画素セル内のリセットトランジスタのゲート絶縁膜が、検出トランジスタおよび選択トランジスタ、周辺回路のトランジスタのゲート絶縁膜より厚く形成されているＣＭＯＳイメージセンサの例である。
FIG.１１は、本実施例のＣＭＯＳイメージセンサ１１０の断面図を示す図である。FIG.１１は、画素セル１４内の素子と、周辺回路１２および入出力回路１３の一部の素子を示している。以下、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
FIG.１１を参照するに、ＣＭＯＳイメージセンサ１１０は、フォトダイオード３１および３つのｎチャネルＭＯＳトランジスタよりなる画素セル１４、ＭＯＳトランジスタなどよりなる周辺回路１２と入出力回路１３などから構成されている。ここでとりわけ特徴的なのは、リセットトランジスタ３２には、厚いゲート絶縁膜６０Ａが形成されていることである。一方、検出トランジスタ３３、選択トランジスタ３４、周辺回路１２および入出力回路１３のＭＯＳトランジスタ３５，３６には、より微小なルールのプロセスが適用されて薄いゲート絶縁膜が形成され、ゲート長が短く形成されていることである。ただし、周辺回路１２のトランジスタのうち、例えばFIG.３に示す駆動回路１５内で電圧の高いリセット信号が印加されるトランジスタには厚いゲート絶縁膜６０Ａが形成される。
本実施例のＣＭＯＳイメージセンサ１１０は、上述した第１実施例および第２実施例の製造工程から容易に製造可能である。
例えば、リセットトランジスタ３２のウェル領域６４Ａは他のトランジスタのウェル領域６４Ｂの不純物濃度より低く設定する。注入条件は第１実施例のFIG.７Ａ、７Ｂの工程と同様である。このようにリセットトランジスタ３２のウェル領域６４Ａの不純物濃度を低くすると、第１実施例と同様の効果が得られる。
また、リセットトランジスタ３２のゲート絶縁膜６０Ａ、ＬＤＤ領域８４Ａおよびソース／ドレイン領域８４Ｂの形成条件も第１実施例と同様にして行う。
本実施例によれば、画素セル１４内のリセットトランジスタ３２のゲート絶縁膜６０Ａは、トランジスタ３３〜３６の絶縁膜６０Ｂより厚く形成されている。したがって、ゲート絶縁膜の薄いトランジスタを微小化し、画素セルを微小化できる。その結果、画素セルの集積化、高画質化、高速化、低消費電力化が可能となる。なお周辺回路１２のトランジスタのうち、例えばFIG.３に示す駆動回路１５内で電圧の高いリセット信号が印加されるトランジスタには厚いゲート絶縁膜６０Ａが形成されてもよい。このようなトランジスタのゲートリーク電流を抑制することができる。
［第４実施例］
本実施例は、画素セル内の検出トランジスタのゲート絶縁膜が、リセットトランジスタおよび選択トランジスタ、周辺回路のトランジスタのゲート絶縁膜より厚く形成されているＣＭＯＳイメージセンサの例である。
FIG.１２は、本実施例のＣＭＯＳイメージセンサの断面図を示す図である。FIG.１２は、画素セル１４内の素子と、周辺回路１２および入出力回路１３の一部の素子を示している。以下、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
FIG.１２を参照するに、ＣＭＯＳイメージセンサ１２０は、フォトダイオード３１および３つのｎチャネルＭＯＳトランジスタよりなる画素セル１４、ＭＯＳトランジスタなどよりなる周辺回路１２と入出力回路１３などから構成されている。ここでとりわけ特徴的なのは、検出トランジスタ３３には、厚いゲート絶縁膜６０Ａが形成されていることである。一方、リセットトランジスタ３２、選択トランジスタ３４、周辺回路１２のＭＯＳトランジスタには、より微小なルールのプロセスが適用されて薄いゲート絶縁膜が形成され、ゲート長が短く形成されていることである。
本実施例のＣＭＯＳイメージセンサ１２０は、上述した第１実施例および第２実施例の製造工程から容易に製造可能である。
例えば、検出トランジスタ３３のウェル領域６４Ａは他のトランジスタのウェル領域６４Ｂの不純物濃度より低く設定する。注入条件は第１実施例のFIG.７Ａ、７Ｂの工程と同様である。このように検出トランジスタ３３のウェル領域の不純物濃度を低くすると、ドレイン領域の接合容量が低くなるので、動作の高速化が可能となる。
また、検出トランジスタ３３のゲート絶縁膜６０Ａ、ＬＤＤ領域８４Ａおよびソース／ドレイン領域８４Ｂの形成条件も第１実施例と同様にして行う。
なお、リセットトランジスタ３２に薄膜、例えば２．５ｎｍ〜６ｎｍのゲート絶縁膜６０Ｂを適用したので、リセットトランジスタ３２のゲートに高いリセット信号のレベルを印加できず、リセットトランジスタ３２の素子特性、例えば閾値電圧の素子間のばらつきが問題になるとも推察される。しかし、リセットトランジスタ３２の閾値電圧を、例えば、ゲート長を短く設計して、０．２Ｖ〜０．５Ｖに設定することにより、２Ｖ以下の電源電圧）であっても閾値のばらつきの影響を受けることなく、フォトダイオード３１のカソードの電圧をリセットすることができる。
本実施例によれば、画素セル１４内の検出トランジスタ３３のゲート絶縁膜は、厚く形成され、リセットトランジスタ３２および選択トランジスタ３３および周辺回路１２のトランジスタのゲート絶縁膜はそれらより薄く形成されている。したがって、ゲート絶縁膜の薄いトランジスタのゲート長を微小化し、画素セルを微小化できる。また周辺回路１２および入出力回路１３も微小化できる。その結果、画素セルの集積化、高画質化、高速化、低消費電力化が可能となる。
［第５実施例］
本実施例は、画素セル内および周辺回路のトランジスタのゲート絶縁膜が入出力回路のトランジスタのゲート絶縁膜より薄く形成されているＣＭＯＳイメージセンサの例である。
FIG.１３は、本実施例のＣＭＯＳイメージセンサ１３０の断面図を示す図である。FIG.１３は、画素セル１４内の素子と、周辺回路１２および入出力回路１３の一部の素子を示している。以下、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
FIG.１３を参照するに、ＣＭＯＳイメージセンサは、フォトダイオード３１および３つのｎチャネルＭＯＳトランジスタよりなる画素セル１４、ＭＯＳトランジスタなどよりなる周辺回路１２と入出力回路１３などから構成されている。ここでとりわけ特徴的なのは、画素セル１４内の３つのトランジスタおよび周辺回路１２のトランジスタには、薄膜のゲート絶縁膜６１Ｂが形成され、入出力回路１３のＭＯＳトランジスタには、厚膜のゲート絶縁膜６０Ａが形成されていることである。
このような構成により、画素セル１４内および周辺回路１２のＭＯＳトランジスタには、より微小なルールのプロセスが適用されてゲート長が短く形成され、トランジスタが微小化することができる。その結果画素セル１４および周辺回路１２を小型化し、高集積化可能となる。一方、このようにゲート絶縁膜６１Ｂを薄く、例えば２ｎｍ程度にしてしまうとゲートリーク電流の増加の問題が生じる場合もあるため、ゲート絶縁膜６１Ｂをシリコン酸窒化膜、あるいはシリコン窒化膜により構成してもよい。これらの膜は、シリコン酸化膜と比較して膜が緻密であり、膜中のダングリングボンドが少ないため、ゲートリーク電流の増加を招くことなく薄膜化が可能となる。
シリコン窒化膜は、例えばＣＶＤ法により形成される。また、シリコン酸窒化膜は、ＣＶＤ法あるいは熱酸化により形成したシリコン酸化膜を、プラズマ窒化処理を行ってシリコン酸窒化膜に変換する。
以下、本実施例の一例であるＣＭＯＳイメージセンサ１３０の製造工程をFIG.１４Ａ〜１４ＣおよびFIG.１５を参照しながら説明する。
FIG.１４Ａ〜１４Ｃは、本実施例の一例であるＣＭＯＳイメージセンサ１３０の製造工程を示す図である。
FIG.１４Ａの工程において、第１実施例のFIG.７Ａの工程と同様にして、素子分離領域６３を形成する。次に、ウェル領域を形成するイオン注入を行う。画素セル１４内の３つのトランジスタ３２〜３４を形成する領域および周辺回路１２のトランジスタ３６を形成する領域のウェル領域６４Ｂの不純物濃度を、入出力回路１３のトランジスタ形成する領域のウェル領域の不純物濃度６４Ａより高く設定する。具体的には、FIG.７ＡおよびFIG.７Ｂの工程の注入条件と同様にして行い、ウェル領域６４Ａ，Ｂを形成する。閾値制御用のチャネル領域６５Ａ，Ｂも同様にして形成する。
次にFIG.１４Ｂの工程において、FIG.７Ｃ〜７Ｅの工程と同様にして、画素セル１４内および周辺回路１２のトランジスタを形成する領域に、厚さ２．５ｎｍ〜６ｎｍのシリコン酸化膜よりなるゲート絶縁膜６０Ｂを形成し、入出力回路１３のトランジスタを形成する領域に厚さ６ｎｍ以上のシリコン酸化膜よりなるゲート絶縁膜６０Ａを形成する。
FIG.１４Ｂの工程ではさらに、レジストプロセスにより入出力回路１３のトランジスタを形成する領域をレジスト１３１でマスクする。次に、ゲート絶縁膜６０Ｂのシリコン酸化膜をプラズマ窒化処理により、シリコン酸窒化膜よりなるゲート酸窒化膜６１Ｂに変換する。具体的には、リモートプラズマ装置のプラズマ発生器により、窒素ラジカルＮ＊を発生し、２０℃〜６００℃の温度に加熱されたシリコン基板が配置されているチャンバーに、窒素ラジカルＮ＊を導入し、ゲート絶縁膜６０Ｂのシリコン酸化膜と窒素ラジカルＮ＊を反応させる。
その結果、FIG.１４Ｃに示すように、画素セル１４内および周辺回路１２のトランジスタ３２〜３５では、厚さ２．５ｎｍ〜６ｎｍのシリコン酸窒化膜よりなるゲート絶縁膜６１Ｂが形成され、入出力回路１３のトランジスタ３６では、厚さ６ｎｍ以上のシリコン酸化膜よりなるゲート絶縁膜６０Ａが形成される。
次に、以下第１実施例のFIG.７Ｆ〜７Ｉの工程と同様の工程を行う。以上により、本実施例のＣＭＯＳイメージセンサ１３０が形成される。
本実施例によれば、画素セル１４内の３つのトランジスタおよび周辺回路１２のトランジスタのゲート絶縁膜６１Ｂはシリコン酸窒化膜により薄く形成されている。ゲートリーク電流の増加を伴うことなく、トランジスタの微小化が可能となり、画素セルを微小化できる。その結果、画素セルの集積化、高画質化、高速化、低消費電力化が可能となる。一方、入出力回路１３のトランジスタ３６のゲート絶縁膜６０Ａは厚く形成されているので、ゲートリーク電流の増加を招くことなく高い電圧をゲート電極に印加できる。なお、入出力回路１３には外部から供給される電源電圧を降圧して、周辺回路１２および画素セル１４などの内部回路に供給する降圧回路を設けてもよい。ＣＭＯＳイメージセンサ１３０の低電圧駆動により、一層の低消費電力化が可能となる。
［第６実施例］
本実施例は、FIG.３に示したＣＭＯＳイメージセンサにさらに電源昇圧回路を設けた例である。
FIG.１５は、電源昇圧回路を備えたＣＭＯＳイメージセンサの概要構成を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
FIG.１５を参照するに、このＣＭＯＳイメージセンサ１４０は、受光部１１と、周辺回路１２と、入出力回路１３となどから構成され、入出力回路１３には電源昇圧回路１４１が設けられている。
電源昇圧回路１４１は、外部電源が例えば１．８Ｖであっても２．５Ｖ以上例えば３．３Ｖに昇圧して、リセット信号線１８を駆動する駆動回路１５に供給することにより、３．３Ｖのリセット信号をリセットトランジスタ３２に供給することができる。ここで、電源昇圧回路１４１に用いられるＣＭＯＳトランジスタのゲート絶縁膜には第１実施例で説明した、例えば厚さ６ｎｍ以上のものが用いられる。また、駆動回路１５のＣＭＯＳトランジスタにも同様に例えば厚さ６ｎｍ以上のゲート絶縁膜が用いられる。このような構成により、２．５Ｖ以上の信号電圧であってもＣＭＯＳトランジスタの信頼性の高めることができる。
FIG.１６は、本実施例の変形例として、周辺回路１２にアナログ処理回路を設けたＣＭＯＳイメージセンサの概要構成を示す図である。
FIG.１６を参照するに、ＣＭＯＳイメージセンサ１４５は、周辺回路１２の信号読出回路１６とＡ／Ｄコンバータ１７との間にアナログ処理回路１４６が接続された構成となっている。アナログ処理回路１４６は、ノイズ除去回路やオート・ゲイン・コントロール・アンプ（ＡＧＣ）などから構成され、アナログの画像信号の品質を高めることができる。そして、Ａ／Ｄコンバータ１７により画像信号がデジタルに変換され入出力回路１３に送信される。なお、このＡ／Ｄコンバータ１７のトランジスタに高い電圧を使用するために厚膜のゲート絶縁膜６０Ａを用いてもよい。
また、FIG.１７は、本実施例のその他の変形例として、本実施例にメモリを設けたＣＭＯＳイメージセンサの概要構成を示す図である。
FIG.１７を参照するに、ＣＭＯＳイメージセンサ１５０は、メモリ１５１がＡ／Ｄコンバータ１７に接続された構成となっている。メモリ１５１は、例えばフラッシュメモリまたはＤＲＡＭなどかであり、Ａ／Ｄコンバータ１７から送出された画像信号のデジタルデータを保存することができ、必要に応じて入出力回路１３の画像信号出力部２２を通じて外部に出力される。これらのメモリ１５１のセル部には、高いゲート電圧が印加されることがある。このようなメモリ１５１のセル部には、上記実施例１〜５で説明した厚膜のゲート絶縁膜６０Ａを使用することができ、工程数を増加することなくＣＭＯＳイメージセンサ１５０にメモリを混載することができる。
なお、本実施例およびその変形例において、実施例１〜５の受光部１１および周辺回路１２、入出力回路１３を用いることができる。
［第７実施例］
本実施例は、ＣＭＯＳイメージセンサと光学レンズなどが搭載されたイメージセンサモジュールの例である。
FIG.１８は、本実施例のＣＭＯＳイメージセンサが搭載されたイメージセンサモジュールを示す断面図である。
FIG.１８を参照するに、イメージセンサモジュール１６０は、基板１６１と、基板１６１上に実装されたＣＭＯＳイメージセンサ１６２と、ＣＭＯＳイメージセンサ１６２の信号を処理する信号処理ＩＣ１６３と、被写体からの光を集光するレンズ１６４と、紫外線等をカットするフィルタ１６５と、筐体１６６などから構成されている。
被写体から反射してきた光をレンズ１６４が集光し、フィルタ１６５で紫外線あるいは赤外線をカットし、結像した映像をＣＭＯＳイメージセンサ１６２が、電圧信号に変換しさらにアナログからデジタルに変換して、信号処理ＩＣ１６３に送出し、信号処理ＩＣ１６３が映像として再構成する。本実施例の特徴はＣＭＯＳイメージセンサ１６２にあり、上記第１〜第６実施例のＣＭＯＳイメージセンサが用いられる。光学レンズ１６４、信号処理ＩＣ１６３などは公知であるので説明を省略する。
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第１から第５実施例では、周辺回路１２のｎチャネルＭＯＳトランジスタのＬＤＤ領域およびソース／ドレイン領域にはＡｓ＋を注入した例を示したが、Ｐ＋を注入してもよい。ソース／ドレイン領域の接合容量が低下するので、動作速度を向上することができる。さらに、工程数の減少によりコスト低減が可能となる。
また、上記では画素セル内が３つのトランジスタで形成されている例について説明したが、例えば等価回路で示すFIG.１９のように、トランスファートランジスタ１７０を、フォトダイオード３１と検出トランジスタ３２との間に直列に接続した４トランジスタピクセルのイメージセンサであっても、上記第１〜第５実施例を適用することができる。
FIG.２０は、４つのトランジスタを含む画素セルのレイアウトを示す図である。フォトダイオード３１とリセットトランジスタ３２の間にトランスファートランジスタ１７０が設けられている。トランスファートランジスタ１７０以外の構成要素はFIG.５において示したものと同様であるので、説明を省略する。
トランスファートランジスタ１７０のドレインと、リセットトランジスタ３２のソースとを接続する拡散層をフローティングディフュージョンと呼ぶ。フローティングディフュージョンには検出トランジスタ３３のゲートが接続されている。
トランスファートランジスタ１７０は、フォトダイオード３１に発生した信号電荷のフローティングディフュージョンへの転送をゲートに入力される転送信号により制御する。ゲート絶縁膜が薄膜化され、信頼性を確保するためにトランスファートランジスタ１７０のゲートに十分高い電圧を印加できない場合上記の転送が不十分になる可能性がある。電荷転送が不十分な場合には、転送されない電荷がフォトダイオード３１に残るため、感度低下や残像の原因になり画質を低下させてしまう。またゲート酸化膜が薄膜化されてトランスファートランジスタ１７０のゲートリーク電流が大きくなる場合にも、信号電荷の転送時にゲートリーク電流がノイズ電荷として信号に混合するため画質を低下させてしまう。したがって、FIG. １９およびFIG. ２０に示す４トランジスタピクセルを構成するトランスファートランジスタ１７０に、その他の３つのトランジスタ３２〜３４と同時にあるいは独立に厚膜ゲート絶縁膜を用いることにより、ＣＭＯＳイメージセンサの画質を向上することができる。例えば、トランスファートランジスタ１７０のゲート絶縁膜の膜厚は、選択トランジスタ３４のゲート絶縁膜より厚く形成されてもよく、その他の３つのトランジスタ３２〜３４のゲート絶縁膜より厚く形成されてもよい。あるいは４つのトランジスタのゲート絶縁膜を、周辺回路より厚く形成してもよい。
トランスファートランジスタ１７０に厚膜ゲート絶縁膜を用いる際には、トランスファートランジスタ１７０のウェルを、薄膜ゲート絶縁膜を用いるトランジスタのウェルよりも低い不純物濃度で形成する。また、トランスファートランジスタ１７０のＬＤＤ領域、ソース／ドレイン領域をＰ＋注入により形成することで、ＬＤＤ領域と基板、ソース／ドレイン領域と基板との間に形成される空乏層の接合容量および接合リーク電流が低減され、トランスファートランジスタ１７０の動作速度を向上することができる。
なお、以上の説明に関して以下の付記を開示する。
（付記１） 第１の電源と第２の電源との間に直列接続されたリセットトランジスタおよびフォトダイオードと、
前記第１の電源に接続されて、前記フォトダイオードの信号を検出する検出トランジスタと、
前記検出トランジスタを選択する選択トランジスタとを含むイメージセンサであって、
前記検出トランジスタのゲート絶縁膜は、前記選択トランジスタのゲート絶縁膜より厚く、前記検出トランジスタのゲート長またはゲート幅は前記選択トランジスタのゲート長またはゲート幅よりもそれぞれ大きいことを特徴とするイメージセンサ。
（付記２） 前記リセットトランジスタのゲート絶縁膜は、前記選択トランジスタのゲート絶縁膜より厚く、前記リセットトランジスタのゲート長またはゲート幅は前記選択トランジスタのゲート長またはゲート幅よりもそれぞれ大きいことを特徴とするクレーム１記載のイメージセンサ。
（付記３） 前記検出トランジスタおよびリセットトランジスタは、同一のゲート絶縁膜を有することを特徴とするクレーム１または２記載のイメージセンサ。
（付記４） 第１の電源と第２の電源との間に直列接続されたリセットトランジスタおよびフォトダイオードと、
前記第１の電源に接続されて、前記フォトダイオードの信号を検出する検出トランジスタと、
前記検出トランジスタを選択する選択トランジスタとを含むイメージセンサであって、
前記リセットトランジスタのゲート絶縁膜は、前記選択トランジスタのゲート絶縁膜より厚く、前記リセットトランジスタのゲート長またはゲート幅は前記選択トランジスタのゲート長またはゲート幅よりも大きいことを特徴とするイメージセンサ。
（付記５） 前記検出トランジスタまたは前記リセットトランジスタの不純物領域の不純物濃度は、前記選択トランジスタの対応する不純物領域の不純物濃度より低いことを特徴とするクレーム１から４のうち、いずれか一項記載のイメージセンサ。
（付記６） 前記検出トランジスタおよびリセットトランジスタのＬＤＤ領域、ソース領域およびドレイン領域は、燐が注入されてなることを特徴とするクレーム１〜５のうち、一項記載のイメージセンサ。
（付記７） 第１の電源と第２の電源との間に直列接続されたリセットトランジスタおよびフォトダイオードと、
前記第１の電源に接続されて、前記フォトダイオードの信号を検出する検出トランジスタと、
前記検出トランジスタを選択する選択トランジスタと、
周辺回路を構成するトランジスタとを含むイメージセンサであって、
前記検出トランジスタのゲート絶縁膜は、前記周辺回路を構成するトランジスタのゲート絶縁膜より厚いことを特徴とするイメージセンサ。
（付記８） 前記周辺回路を構成するトランジスタは、ＣＭＯＳトランジスタであることを特徴とするクレーム７記載のイメージセンサ。
（付記９） 前記周辺回路はＡ／Ｄコンバータを含むことを特徴とするクレーム５または６に記載のイメージセンサ。
（付記１０） 前記選択トランジスタのゲート絶縁膜は、前記周辺回路を構成するトランジスタのゲート絶縁膜より厚いことを特徴とするクレーム７〜９のうち、いずれか一項記載のイメージセンサ。
（付記１１） 前記検出トランジスタおよびリセットトランジスタは、同一のゲート絶縁膜を有することを特徴とするクレーム７〜１０のうち、いずれか一項記載のイメージセンサ。
（付記１２） 前記ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜およびシリコン窒化膜のいずれかよりなることを特徴とするクレーム１〜１１のうち、いずれか一項記載のイメージセンサ。
（付記１３） 前記検出トランジスタまたは前記リセットトランジスタのウェル領域の不純物濃度は、前記周辺回路を構成するトランジスタのウェル領域の不純物濃度より低いことを特徴とするクレーム７から１２のうち、いずれか一項記載のイメージセンサ。
（付記１４） 前記検出トランジスタまたは前記リセットトランジスタのＬＤＤ領域、ソース領域およびドレイン領域の少なくとも１つは燐が注入されて形成されていることを特徴とするクレーム７から１３のうち、いずれか一項記載のイメージセンサ。
（付記１５） 前記周辺回路を構成するトランジスタの不純物領域にはヒ素、またはヒ素および燐が注入されて形成されていることを特徴とするクレーム１４記載のイメージセンサ。
（付記１６） 前記リセットトランジスタとフォトダイオードとの間にトランスファートランジスタが直列に接続されており、前記検出トランジスタのゲートがリセットトランジスタとトランスファートランジスタとを接続する拡散層に接続されていることを特徴とするクレーム１〜１５のうち、いずれか一項記載のイメージセンサ。
（付記１７） 前記トランスファートランジスタのゲート酸化膜は、前記選択トランジスタのゲート絶縁膜より厚く、前記トランスファートランジスタのゲート長またはゲート幅は前記選択トランジスタのゲート長またはゲート幅よりもそれぞれ大きいことを特徴とするクレーム１６記載のイメージセンサ。
（付記１８） リセットトランジスタとフォトダイオードとの間にトランスファートランジスタが直列に接続され、検出トランジスタのゲートがリセットトランジスタとトランスファートランジスタとを接続する拡散層に接続され、前記検出トランジスタを選択する選択トランジスタが接続されているイメージセンサであって、
前記トランスファートランジスタのゲート酸化膜がリセットトランジスタ、検出トランジスタ、および選択トランジスタのゲート酸化膜より厚いことを特徴とするイメージセンサ。
（付記１９） 前記トランスファートランジスタのソース領域およびドレイン領域は燐が注入されて形成されていることを特徴とするクレーム１６〜１８のうち、いずれか一項記載のイメージセンサ。
（付記２０） 画素セルと周辺回路を含むＣＭＯＳイメージセンサであって、
前記ピクセル内のｎチャネルトランジスタのＬＤＤ領域、ソース領域およびドレイン領域の少なくとも１つは燐のみが注入されて形成され、
前記周辺回路のｎチャネルトランジスタのＬＤＤ領域、ソース領域およびドレイン領域の少なくとも１つは砒素を含む不純物元素が注入されて形成されていることを特徴とするＣＭＯＳイメージセンサ。
（付記２１） フラッシュメモリおよびＤＲＡＭの少なくとも１つをさらに備えたことを特徴とするクレーム１〜２０のうち、いずれか一項記載のイメージセンサ。
（付記２２） クレーム１〜２１のうち、いずれか一項記載のイメージセンサと、光学レンズとを少なくとも含むイメージセンサモジュール。
（付記２３） 前記リセットトランジスタ、検出トランジスタ、選択トランジスタ、及びトランスファートランジスタのゲート絶縁膜が、いずれも周辺回路のトランジスタのゲート絶縁膜よりも厚いことを特徴とするクレーム１６記載のイメージセンサ。
【産業上の利用可能性】
以上詳述したところから明らかなように、本発明によれば、画質および読出しスピードの劣化を招くことなく、小型化、低消費電力化、高速化を可能とするイメージセンサおよびそのイメージセンサモジュールを提供することができる。
Claims (3)
- 第１の電源と第２の電源との間に直列接続されたリセットトランジスタおよびフォトダイオードと、
前記第１の電源に接続されて、前記フォトダイオードの信号を検出する検出トランジスタと、
前記検出トランジスタを選択する選択トランジスタと、
周辺回路を構成するトランジスタとを含むイメージセンサであって、
前記検出トランジスタ、選択トランジスタ、リセットトランジスタ、周辺回路を構成するトランジスタのゲート絶縁膜は窒化膜または酸窒化膜により形成され、
前記検出トランジスタのゲート絶縁膜は、前記周辺回路を構成するトランジスタのゲート絶縁膜より厚く、
前記検出トランジスタまたは前記リセットトランジスタのＬＤＤ領域、ソース領域およびドレイン領域の少なくとも１つは燐が注入されて形成され、
前記周辺回路を構成するトランジスタの不純物領域にはヒ素、またはヒ素および燐が注入されて形成されていることを特徴とするイメージセンサ。 - 前記検出トランジスタまたは前記リセットトランジスタのウェル領域の不純物濃度は、前記周辺回路を構成するトランジスタのウェル領域の不純物濃度より低いことを特徴とするクレーム１記載のイメージセンサ。
- クレーム１記載のイメージセンサと、光学レンズとを少なくとも含むイメージセンサモジュール。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002214477 | 2002-07-23 | ||
| JP2002214477 | 2002-07-23 | ||
| PCT/JP2003/009342 WO2004010506A1 (ja) | 2002-07-23 | 2003-07-23 | イメージセンサおよびイメージセンサモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2004010506A1 JPWO2004010506A1 (ja) | 2005-11-17 |
| JP4327719B2 true JP4327719B2 (ja) | 2009-09-09 |
Family
ID=30767883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004522785A Expired - Fee Related JP4327719B2 (ja) | 2002-07-23 | 2003-07-23 | イメージセンサおよびイメージセンサモジュール |
Country Status (6)
| Country | Link |
|---|---|
| EP (2) | EP2346080B1 (ja) |
| JP (1) | JP4327719B2 (ja) |
| KR (1) | KR100787738B1 (ja) |
| CN (1) | CN100477238C (ja) |
| TW (1) | TWI289905B (ja) |
| WO (1) | WO2004010506A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013149741A (ja) * | 2012-01-18 | 2013-08-01 | Canon Inc | 光電変換装置および撮像システム、光電変換装置の製造方法 |
| JP2017118121A (ja) * | 2017-01-23 | 2017-06-29 | キヤノン株式会社 | 光電変換装置および撮像システム、光電変換装置の製造方法 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032688A (ja) * | 2004-07-16 | 2006-02-02 | Fujitsu Ltd | 固体撮像装置 |
| JP2006253316A (ja) | 2005-03-09 | 2006-09-21 | Sony Corp | 固体撮像装置 |
| KR100936104B1 (ko) | 2007-12-27 | 2010-01-11 | 주식회사 동부하이텍 | 이미지 센서 제조방법 |
| US7732885B2 (en) | 2008-02-07 | 2010-06-08 | Aptina Imaging Corporation | Semiconductor structures with dual isolation structures, methods for forming same and systems including same |
| JP5057340B2 (ja) * | 2008-03-31 | 2012-10-24 | 株式会社ジャパンディスプレイウェスト | 光検出装置、電気光学装置及び電子機器 |
| JP2009283552A (ja) * | 2008-05-20 | 2009-12-03 | Panasonic Corp | 固体撮像素子 |
| CN101630659B (zh) | 2008-07-15 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | 使用三栅极工艺的cmos图像传感器的方法和结构 |
| JP5446281B2 (ja) * | 2008-08-01 | 2014-03-19 | ソニー株式会社 | 固体撮像装置、その製造方法および撮像装置 |
| JP5517503B2 (ja) * | 2009-06-24 | 2014-06-11 | キヤノン株式会社 | 固体撮像装置 |
| JP2012094672A (ja) * | 2010-10-27 | 2012-05-17 | Sony Corp | 半導体装置、および、半導体装置の製造方法 |
| KR101890748B1 (ko) * | 2011-02-01 | 2018-08-23 | 삼성전자주식회사 | 멀티 스택 씨모스(ｃｍｏｓ) 이미지 센서의 화소 및 그 제조방법 |
| JP5943577B2 (ja) * | 2011-10-07 | 2016-07-05 | キヤノン株式会社 | 光電変換装置および撮像システム |
| KR101377063B1 (ko) | 2013-09-26 | 2014-03-26 | (주)실리콘화일 | 기판 적층형 이미지 센서의 글로벌 셔터를 위한 픽셀회로 |
| WO2015110646A1 (en) * | 2014-01-24 | 2015-07-30 | Universite Catholique De Louvain | Image sensor |
| JP6570417B2 (ja) * | 2014-10-24 | 2019-09-04 | 株式会社半導体エネルギー研究所 | 撮像装置および電子機器 |
| JP6562651B2 (ja) * | 2015-02-20 | 2019-08-21 | キヤノン株式会社 | 半導体装置の製造方法 |
| US10163948B2 (en) * | 2015-07-23 | 2018-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Imaging device and electronic device |
| KR102560699B1 (ko) * | 2017-10-30 | 2023-07-27 | 삼성전자주식회사 | 이미지 센서 |
| JP7080660B2 (ja) | 2018-02-09 | 2022-06-06 | キヤノン株式会社 | 光電変換装置、撮像システム、および、移動体 |
| JP2020068267A (ja) * | 2018-10-23 | 2020-04-30 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0789399B1 (en) * | 1993-01-12 | 2001-11-07 | Sony Corporation | Output circuit device for charge transfer element |
| TW421962B (en) * | 1997-09-29 | 2001-02-11 | Canon Kk | Image sensing device using mos type image sensing elements |
| US6767794B2 (en) * | 1998-01-05 | 2004-07-27 | Advanced Micro Devices, Inc. | Method of making ultra thin oxide formation using selective etchback technique integrated with thin nitride layer for high performance MOSFET |
| JP2000224495A (ja) * | 1998-11-24 | 2000-08-11 | Canon Inc | 撮像装置及びそれを用いた撮像システム |
| US6232626B1 (en) * | 1999-02-01 | 2001-05-15 | Micron Technology, Inc. | Trench photosensor for a CMOS imager |
| JP2000357688A (ja) * | 1999-06-16 | 2000-12-26 | Toshiba Corp | 熱酸化膜の形成方法 |
| JP2001326342A (ja) | 2000-05-16 | 2001-11-22 | Nec Corp | 固体撮像装置及びその製造方法 |
| KR20020034316A (ko) * | 2000-10-31 | 2002-05-09 | 박종섭 | 이중 드라이브 트랜지스터 게이트 절연막을 구비하는이미지 센서 및 그 제조 방법 |
-
2003
- 2003-07-22 TW TW092119951A patent/TWI289905B/zh not_active IP Right Cessation
- 2003-07-23 CN CNB038172429A patent/CN100477238C/zh not_active Expired - Fee Related
- 2003-07-23 JP JP2004522785A patent/JP4327719B2/ja not_active Expired - Fee Related
- 2003-07-23 WO PCT/JP2003/009342 patent/WO2004010506A1/ja active Application Filing
- 2003-07-23 EP EP11164282.3A patent/EP2346080B1/en not_active Expired - Fee Related
- 2003-07-23 KR KR1020057001020A patent/KR100787738B1/ko active IP Right Grant
- 2003-07-23 EP EP03765367.2A patent/EP1536475B1/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013149741A (ja) * | 2012-01-18 | 2013-08-01 | Canon Inc | 光電変換装置および撮像システム、光電変換装置の製造方法 |
| US9412773B2 (en) | 2012-01-18 | 2016-08-09 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus, image pickup system, and method for manufacturing photoelectric conversion apparatus |
| US10103186B2 (en) | 2012-01-18 | 2018-10-16 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus, image pickup system, and method for manufacturing photoelectric conversion apparatus |
| JP2017118121A (ja) * | 2017-01-23 | 2017-06-29 | キヤノン株式会社 | 光電変換装置および撮像システム、光電変換装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100787738B1 (ko) | 2007-12-24 |
| EP2346080A3 (en) | 2011-11-02 |
| CN100477238C (zh) | 2009-04-08 |
| KR20050029230A (ko) | 2005-03-24 |
| EP1536475A4 (en) | 2008-03-05 |
| CN1669149A (zh) | 2005-09-14 |
| WO2004010506A1 (ja) | 2004-01-29 |
| EP2346080A2 (en) | 2011-07-20 |
| TW200405560A (en) | 2004-04-01 |
| TWI289905B (en) | 2007-11-11 |
| EP1536475A1 (en) | 2005-06-01 |
| JPWO2004010506A1 (ja) | 2005-11-17 |
| EP1536475B1 (en) | 2014-05-07 |
| EP2346080B1 (en) | 2014-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4327719B2 (ja) | イメージセンサおよびイメージセンサモジュール | |
| US7238544B2 (en) | Imaging with gate controlled charge storage | |
| JP3729826B2 (ja) | 固体撮像装置の製造方法 | |
| US7348613B2 (en) | CMOS imager with selectively silicided gates | |
| JP5224633B2 (ja) | 半導体装置の製造方法 | |
| US7649231B2 (en) | Asymmetrical reset transistor with double-diffused source for CMOS image sensor | |
| US7960765B2 (en) | Method and apparatus for providing an integrated circuit having p and n doped gates | |
| US20050224853A1 (en) | Semiconductor device, manufacturing process thereof and imaging device | |
| US7405757B2 (en) | Image sensor and image sensor module | |
| JPH11274454A (ja) | 固体撮像装置及びその形成方法 | |
| JP2921567B1 (ja) | 固体撮像装置およびその製造方法 | |
| JP2001028433A (ja) | 半導体装置、固体撮像素子及びその製造方法 | |
| JP2003264277A (ja) | Ｃｍｏｓイメージセンサおよびその製造方法 | |
| US6778213B1 (en) | Active X-Y addressable type solid-state image sensor and method of operating the same | |
| US7659133B2 (en) | Method for manufacturing CMOS image sensor | |
| JP2006041080A (ja) | 固体撮像装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080715 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090609 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090611 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4327719 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120619 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130619 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140619 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |