以下、本発明の実施形態を、図面を用いて説明する。なお、各図は相互に参照することができ、共通の機能あるいは構造を示す部材については同じ符号を用いて説明する。
図1を用いて光電変換装置1の一例を説明する。光電変換装置1には光電変換手段10が設けられている。本実施形態の光電変換装置には、信号処理手段20と駆動手段30がさらに設けられている。本例の光電変換手段10は、2次元状に配列された複数の光電変換ユニット11で構成されているが、複数の光電変換ユニット11を1次元状に配列してもよい。光電変換ユニット11は光電変換部を含む。光電変換手段10は光電変換ユニット11にマトリックス接続された垂直出力線12と水平走査線13を含んでいる。垂直出力線12は信号処理手段20に接続されており、水平走査線13は駆動手段30に接続されている。本例の垂直出力線12および水平走査線13は銅またはアルミニウムを主成分とする金属配線であり、配線を低抵抗とする上では銅を主成分とする金属配線を用いることが好ましい。光電変換手段10が配された領域を光電変換領域(第1領域)と呼び、信号処理手段20と駆動手段30が配された領域を併せて周辺領域(第2領域)と呼ぶ。信号処理手段20と駆動手段30の構成は後で説明する。
図2は光電変換ユニット11の回路構成の一例を示している。本例の光電変換ユニット11は、実質的に等価な回路を2つ組み合わせた構成になっている。以下、図2における左半分の回路を主に説明し、同じ光電変換ユニット11の左半分の回路に対応する右半分の回路については括弧を付けて補足的に説明する。図3(a)は図2の回路構成を有する光電変換ユニット11を2行×2列に4つ配列した際のレイアウトを示す平面模式図である。このレイアウトは、1行目と2行目で並進対称であり、1列目と2列目で線対称となっている。図面の制約上、各光電変換ユニット11の一部の構成部材は1行目1列目の光電変換ユニット11を、残りの一部の構成部材は2行目1列目の光電変換ユニット11を用いて説明している。
光電変換ユニット11は2つの光電変換部101(102)を含んでいる。本例では光電変換部101、102はフォトダイオードである。転送トランジスタ103(104)は、光電変換部101(102)をソースとする。転送トランジスタ103(104)のゲート電極1340は、転送トランジスタ103と転送トランジスタ104とで一体となっているが、別体として設けてもよい。転送トランジスタ103(104)のゲート電極1340には第1の水平走査線が接続される。転送トランジスタ103(104)のドレイン1032(1042)はフローティングノード105(106)を介して、増幅トランジスタ107(108)のゲート電極1070(1080)に電気的に接続されている。転送トランジスタ103(104)のドレイン1032(1042)はフローティングディフージョンとして、フローティングノード105(106)の一部を成している。フローティングノード105(106)はドレイン1032(1042)以外に、ゲート電極1070(1080)とドレイン1032(1042)とを接続する配線を含み得る。フローティングノード105(106)には、光電変換部101(102)で発生した信号電荷の量に応じた電位が現れる。増幅トランジスタ107(108)はこのフローティングノード105(106)の電位に基づき、光電変換部101(102)で発生した信号電荷の量に応じた電気信号を生成する。
フローティングノード105(106)はリセットトランジスタ109(110)のソースに接続されている。リセットトランジスタ109(110)のゲート電極1090(1100)には第2の水平走査線が接続されている。増幅トランジスタ107(108)のドレイン1782およびリセットトランジスタ109(110)のドレイン1092(1102)は電源線を介して電源電位VDDに規定される。リセットトランジスタ109(110)は光電変換部101(102)で発生した信号電荷を、フローティングノード105(106)を介してリセットする。また、リセットトランジスタ109(110)はフローティングノード105(106)を介して、増幅トランジスタ107(108)のゲートを電源電位VDDにリセットする。
増幅トランジスタ107と増幅トランジスタ108は、それらのドレイン1782を共有している。転送トランジスタ103(104)のドレイン1032(1042)はリセットトランジスタ109のソースを兼ねている。
増幅トランジスタ107(108)のソース1071(1081)は、スイッチトランジスタ111(112)を介して垂直出力線113(114)に接続されている。増幅トランジスタ107(108)のソース1071(1081)はスイッチトランジスタ111(112)のドレインを兼ねている。スイッチトランジスタ111(112)のゲート電極1110(1120)には第3の水平走査線が接続され、スイッチトランジスタ111(112)のソース1112(1122)には垂直出力線113(114)が接続される。スイッチトランジスタ111(112)は光電変換ユニット11から垂直出力線12への出力のONまたはOFFの制御を行う。スイッチトランジスタ111(112)により、複数の光電変換ユニット11から信号を得る光電変換ユニット11を選択する。なお、スイッチトランジスタ111(112)を省略することもできる。また、転送トランジスタ103(104)を省略して、光電変換部101(102)と増幅トランジスタ107(108)のゲート電極1070(1080)とを、転送トランジスタを介さずに電気的に接続することもできる。
このレイアウトでは、光電変換ユニット11間あるいは光電変換ユニット11内の素子分離に、絶縁分離部310および拡散分離部320を用いている。具体的には、2つの光電変換ユニット11の光電変換部同士および光電変換ユニット11内の2つの光電変換部101、102は、拡散分離部320で素子分離されている。光電変換ユニット11のトランジスタ同士は、図3(a)において、ハッチングを施していない部分は絶縁分離部310を示している。転送トランジスタ103(104)とリセットトランジスタ109(110)、および、増幅トランジスタ107(108)とスイッチトランジスタ111(112)を絶縁分離部310で素子分離して、金属配線を介して接続することもできる。
1つの光電変換ユニット11に対応する1つの光学ユニットを配することができる。光学ユニットはトップレンズと層内レンズの少なくとも一方のマイクロレンズを含み得る。図3(a)には、光学ユニットとして、トップレンズ120の輪郭を模式的に示している。また、1つの光学ユニットは1色のカラーフィルタを含み得る。複数色のカラーフィルタを光電変換ユニットごとに配列してマルチカラーフィルタを構成することができる。マルチカラーフィルタとしては典型的には赤色、緑色、青色の3色のカラーフィルタをベイヤー配列したものを用いることができる。本例では、2行目1列目の光電変換ユニット11には赤色のカラーフィルタが対応する。1行目1列目の光電変換ユニット11と2行目2列目の光電変換ユニット11には緑色のカラーフィルタが対応する。1行目2列目の光電変換ユニット11には青色のカラーフィルタが対応する。
図3(a)から理解されるように、本例の光電変換ユニット11は、1つの光学ユニットに対応した、2つの光電変換部101、102を有する。光電変換部を大面積化して感度を向上する場合、光電変換部を複数に分割して、複数の光電変換部101、102の各々から別々に信号電荷を転送することにより、転送効率の向上が可能となる。また、1つの光電変換ユニット11の複数の光電変換部101、102の信号電荷を別々に出力することで、焦点検出を可能にすることもできる。勿論、1つの光学ユニットに1つの光電変換部のみを対応させることもできる。
光電変換ユニット11を構成する転送トランジスタ103(104)、増幅トランジスタ107(108)、リセットトランジスタ109(110)およびスイッチトランジスタ111(112)は、いわゆるMOS構造を有する半導体素子である。そして、これらのトランジスタは、MOS構造を有するゲートに加えソースとドレインを有する、絶縁ゲート型電界効果トランジスタ(MOSFET:Metal−Oxide−Semiconductor Field−Effect−Transistor)である。なお、ここでいうMOS構造とは、導電体、半導体、および導電体と半導体との間に設けられた絶縁体からなる積層構造を意味する。本実施形態において、積層構造の導電体であるゲート電極は、金属電極であってもよいが、ポリシリコン電極であることが好ましい。そして、後述するように、MOSFETにおける積層構造の絶縁体であるゲート絶縁膜は純粋な酸化シリコン膜ではなく、窒素を含有する酸化シリコン膜である。以下、便宜的に、窒素を含有する酸化シリコン膜を酸窒化シリコン膜と称する場合がある。なお、窒素を含有する酸化シリコン膜の窒素はシリコンと結合している場合もあるし、結合していない場合もある。MOSFETにおける積層構造の半導体は、チャネルが形成されるチャネル領域である。
図4(a)は、光電変換ユニット11のトランジスタの断面模式図である。以下、光電変換ユニット11のMOSFETを「光電変換MOSFET」と称する。図4(a)に示した光電変換MOSFETの構造は、転送トランジスタ103(104)、増幅トランジスタ107(108)、リセットトランジスタ109(110)およびスイッチトランジスタ111(112)のいずれにも適用することができる。とりわけ、転送トランジスタ103(104)と増幅トランジスタ107(108)に適用することが好ましい。本例では、光電変換ユニット11の4つ×2のトランジスタの全てが、図4(a)に示した構造で説明される光電変換MOSFETである。
本例の光電変換MOSFETは、ゲート絶縁膜として機能する酸化シリコン膜204を有している。詳細には、酸化シリコン膜204は、光電変換MOSFETのゲート電極130とチャネル領域2030との間に位置する主部2040を少なくとも有している。ゲート電極130と主部2040とチャネル領域2030を含むMOS構造が、光電変換MOSFETのゲートを成す。チャネル領域2030は半導体領域の一部であって、ここではウェル領域203として示している半導体領域の内、ソース201とドレイン202の間に位置する部分である。半導体領域がウェル領域であることに限定されるものではない。本例の酸化シリコン膜204は主部2040から、光電変換MOSFETのソース201およびドレイン202の上に延在した延在部2041を有している。延在部2041については後で説明する。
主部2040のゲート電極130側の面を主部2040の上面と呼ぶ。主部2040の上面はゲート電極130の下面に接して、ゲート電極130と界面を成している。主部2040のチャネル領域2030側の面を主部2040の下面と呼ぶ。主部2040の下面はチャネル領域2030に接して、チャネル領域2030と界面を成している。なお、チャネル領域2030に形成されるチャネルは、主部2040の下面に接する場合もあるし、主部2040の下面から離れて形成される場合もある。後者は、チャネル領域2030を埋め込みチャネル構造とすることで実現可能である。
主部2040の厚みTは、主部2040の上面から下面までの距離であり、ゲート電極130からチャネル領域2030までの距離に等しい。主部2040の実用的な厚みTは1.0nm以上15nm以下である。主部2040の厚みTは5.0nm以上であることが好ましく、10nm以下であることも好ましい。本例の主部2040の厚みTは7.5nmである。
酸化シリコン膜204は、少なくとも主部2040において、窒素を含有する。本実施形態の酸化シリコン膜204に含有される窒素濃度は、主部2040の上面から下面にかけて均一ではなく、積層方向において分布を有する。この窒素濃度分布は、主部2040の最高窒素濃度が、主部2040の下面における窒素濃度すなわち界面窒素濃度よりも高い窒素濃度分布である。酸化シリコン膜204の窒素濃度分布は、X線光電子分光法(XPS)、二次イオン質量分析法(SIMS)、誘導結合プラズマ質量分析法(ICP−MS)、ラザフォード後方散乱分析法(RBS)などを用いて測定することが可能である。本例の窒素を含有する酸化シリコン膜204はプラズマ窒化法を用いて形成することができる。図5(a)の線Aに本例の光電変換MOSFETの主部2040における窒素濃度の分布を示す。図5(a)に示した窒素濃度分布は、SIMSで測定したものであり、SIMS装置としては、カメカインスツルメンツ社製のIMS−4F(型式)やULVAC−PHI社製のSIMS6650(型式)を用いることができる。なお、ReVera社製のRVX1000(型式)でXPS測定も行ったが、SIM測定による窒素濃度分布とXPS測定による窒素濃度分布はよい一致を示した。なお、参考例として図5(a)の線Bに光電変換MOSFETの主部2040を一般的な熱酸窒化法を用いて形成した場合における窒素濃度の分布を示す。熱酸窒化はN2Oガスを熱エネルギーにより分解し、酸素による酸化と、窒素による窒化が同時に起こるため、界面付近にピーク窒素濃度を有する濃度分布となる。ただし、熱酸化法を行った後に、ガス種を変えて熱酸窒化法を行うことによって類似の窒素濃度分布を得ることは可能である。本例の窒素濃度分布における最高窒素濃度は、明確なピーク(ピーク窒素濃度)を有している。そのため、以下の説明では、最高窒素濃度をピーク窒素濃度として説明する。ただし、主部2040は明確なピークがない窒素濃度分布を有していてもよく、例えば、最高窒素濃度となる領域が一定の幅をもって深さ方向に延在していてもよい。
主部2040における実用的なピーク窒素濃度Cpは、0.50原子%以上である。ピーク窒素濃度Cpは10.00原子%以下であることが好ましく、5.00原子%以下であることがより好ましい。本例では主部の2040のピーク窒素濃度Cpは2.55原子%である。なお、参考例では主部の2040のピーク窒素濃度は0.48原子%である。
このように、ゲート絶縁膜としての酸化シリコン膜204の主部2040が窒素を含有することによって、主部2040の誘電率が窒素を含有しない酸化シリコン膜を用いた場合に比べて高くなる。その結果、主部2040の厚みTを比較的厚くしても、MOS構造の容量を大きくすることができる。主部2040の厚みTを比較的厚くすることでリーク電流を低減できる。
とりわけ転送トランジスタ103(104)においては、ゲートの容量を大きくすることにより、転送トランジスタ103(104)をONにした際に、ドレイン1032(1042)の電位を高くすることが可能となる。その結果、転送効率が向上する。
また、増幅トランジスタ107(108)においては、ゲートの容量を大きくすることにより、増幅トランジスタ107(108)のドライバビリティが大きくなり、大電流を流すことが可能となる。その結果、光電変換ユニット11の動作速度が向上する。
そして、主部2040の下面における窒素濃度Ci、すなわち界面窒素濃度は、0.10原子%以下であり、0.05原子%以下であることがより好ましい。0.01原子%未満の場合、0原子%とみなすことができる。本例の界面窒素濃度は0.01原子%未満である。なお、参考例では主部の2040の界面窒素濃度は0.45原子%である。
このように、ゲート絶縁膜としての酸化シリコン膜204の主部2040の界面窒素濃度を低くすることによって、主部2040とチャネル領域2030との界面の準位すなわち界面準位が下がる。高い界面準位は、信号電荷を扱う転送トランジスタ103(104)においては暗電流の原因となり得る。本実施形態のように界面窒素濃度を0.10原子%以下とすることにより、転送トランジスタ103(104)での暗電流を低減することができる。また、高い界面準位は、増幅トランジスタ107(108)においては1/fノイズの原因となり得る。図6(a)には、参考例として、主部2040の窒素を熱酸窒化法で形成した、界面窒素濃度が0.45原子%の場合における1/fノイズを示している。界面窒素濃度を0.10原子%以下とすることで、1/fノイズのレベルを熱酸化法を用いて形成された酸化シリコン膜と同等にすることが可能となる。図6(a)には、主部2040の窒素をプラズマ窒化法で形成した、界面窒素濃度が0.02原子%とした実施例と、0.07原子%とした実施例における1/fノイズを示している。図6(a)には示さないが、界面窒素濃度と0.10原子%の場合にも、0.07原子%とした実施例と同等の1/fノイズレベルが得られた。0.10図6(a)から、界面窒素濃度と1/fノイズは線形的な関係よりもむしろ、指数関数的な関係にあると考察される。すなわち、界面窒素濃度が0.10原子%以下であると、熱酸化法を用いて形成された、実質的に窒素を含有しない酸化シリコン膜と同等と云うべき1/fノイズレべルを実現できるのである。
主部2040でピーク窒素濃度Cpとなる位置は、主部2040の上面および下面から等距離に位置する仮想的な面(中間面)よりも、ゲート電極130側に位置することが、ノイズの低減を図る上で好ましい。すなわち、ピーク窒素濃度Cpとなる位置の上面からの距離をDpとして、Dp<T/2を満たすことが好ましい。ピーク窒素濃度Cpとなる位置は、0≦Dp≦T/4を満たすことがより好ましい。本例では距離Dpは1.0nm未満である。
窒素濃度がピーク窒素濃度Cpの1/2となる位置は、中間面よりもゲート電極側に位置することが好ましい。すなわち、ピーク窒素濃度の1/2となる位置の上面からの距離をDhとして、Dp<Dh<T/2を満たすことが好ましい。本例ではDhは1.5nmであり、Dh<T/4をも満たしている。
また、主部2040の上面からの距離がT/2となる位置、すなわち上述の中間面における窒素濃度はピーク窒素濃度の1/2未満であることが好ましい。さらに、中間面よりもチャネル領域2030側の窒素濃度が中間面での窒素濃度を超えないことが好ましい。また、中間面における窒素濃度は0.50原子%未満であることが好ましく、0.10原子%以下であることが好ましい。中間面よりもチャネル領域2030側の窒素濃度が0.50原子%を超えないことが好ましい。だだし、中間面において窒素濃度が0.01原子%以下であると、窒素を含有する領域の深さ方向の幅(厚み)が小さいことになる。窒素は中間面においてもある程度存在している方がよい。中間面における窒素濃度は0.01原子%以上であることが好ましく、0.05原子%以上であることがより好ましい。本例では中間面における窒素濃度は0.07原子%であり、中間面よりもチャネル領域2030側の窒素濃度は0.10原子%を超えない。
このように、主部2040のピーク窒素濃度となる位置から中間面へ向かうにしたがって窒素濃度が急峻に低下し、中間面から下面までの窒素濃度が極めて低いような濃度分布を有することが好ましい。
延在部2041について説明する。延在部2041もまた上面と下面を有する。延在部2041の下面は延在部2041のソース201側、ドレイン202側の面である。延在部2041は、ソース201の上とドレイン202の上の一方のみに設けられていてもよいし、ソース201の上にもドレイン202の上にも設けられない場合もある。延在部2041の下面は主部2040の下面と実質的に同一平面内に位置する。
延在部2041は主部2040と同じ厚みおよび窒素濃度分布を有していてもよいが、延在部2041は主部2040とは異なる厚みおよび窒素濃度分布を有していることが好ましい。本実施形態では、延在部2041の厚みT’は主部2040の厚みTよりも小さい。本例では、延在部2041の厚みT’は4.5nmである。延在部2041の下面における窒素濃度すなわち界面窒素濃度は、0.10原子%以下であり、0.05原子%以下であることが好ましい。本例の延在部2041の界面窒素濃度は0.01原子%未満である。
延在部2041の典型的なピーク窒素濃度は主部2040と同様に、10.00原子%以下であるが、1.00原子%以下であることが好ましく、0.50原子%以下であることがより好ましい。また、延在部2041のピーク窒素濃度は主部2040のピーク窒素濃度の1/2以下であることも好ましい。本例では延在部2041のピーク窒素濃度は0.20原子%未満である。延在部2041でピーク窒素濃度となる位置は、延在部2041の中間面より上面側であることが好ましい。
転送トランジスタ103(104)において、延在部2041における界面窒素濃度を0.10原子%以下とすることにより、主部2040と同様の理由(界面準位の低下)から暗電流を低減することができる。また、光電変換部101(102)上の延在部2041のピーク窒素濃度および界面窒素濃度を十分に低くすることにより、延在部2041の屈折率を、熱酸化法を用いて形成された、実質的に窒素を含有しない酸化シリコン膜と同等にすることができる。その結果、延在部2041での光の不要な反射を低減することができ、感度を向上することができる。また、異なる色のカラーフィルタが配された光電変換ユニット11ごとの分光特性のばらつきを低減することができる。図6(b)には、界面窒素濃度を0.01原子%、0.02原子%、0.05原子%とした場合の屈折率を示している。界面窒素濃度が0.05%以下である場合、熱酸化によって形成された、実質的に窒素を含有しない酸化シリコン膜と同等の屈折率が得られる。図6(b)に挙げた酸窒化シリコン膜の屈折率は、熱酸化によって形成された、実質的に窒素を含有しない酸化シリコン膜よりも低いという結果となっている。窒素濃度転送トランジスタ103(104)のソースである光電変換部101(102)は、転送トランジスタ103(104)のドレイン1032(1042)よりも延在部2041で覆われる面積が大きい。そのため、延在部2041における窒素の存在の影響は、ドレイン1032(1042)よりも光電変換部101(102)で大きくなる。したがって、とりわけ、光電変換部101(102)上の延在部2041のピーク窒素濃度を、本実施形態のように、主部2040のピーク窒素濃度よりも低くすることが好ましい。
本例の光電変換MOSFETはnMOSFETであるが、pMOSFETであってもよく、nMOSFETとpMOSFETが混在していてもよい。本例では、信号電荷を電子としているが、信号電荷を正孔としてもよい。nMOSFETである光電変換MOSFETのゲート電極130がポリシリコンからなる場合、ゲート電極130はノンドープまたはn型であることが好ましい。ゲート電極130がp型である場合、典型的にはホウ素(B)が不純物であるが、ホウ素は拡散が生じやすくノイズの原因となる。そのため、ゲート電極130をノンドープまたはn型とすることでノイズを抑制することができ。しかし、ノンドープとすると、ゲート電極130が空乏化しやすいため、n型とすることがより好ましい。光電変換MOSFETのゲート電極130をn型とする場合、ゲート電極130の不純物濃度の好適な範囲は、リン(P)を不純物とする場合、1×1021〜1×1022(atoms/cm3)である。また、ゲート電極130のシート抵抗の好適な範囲は10〜1000Ω/□であり、窒素(N)やヒ素(As)を不純物とする場合にも、この範囲のシート抵抗となるように不純物濃度を設定するとよい。
図4(a)に示した、光電変換MOSFETを覆う積層膜を説明する。本例の積層膜は第1の酸化シリコン層2051と、無機絶縁部材133と、窒化シリコン層2052と、第2の酸化シリコン層250を含んでいる。
ソース201とゲート電極130とドレイン202を覆う、比較的薄い第1の酸化シリコン層2051が設けられている。延在部2041はこの第1の酸化シリコン層2051と、ソース201ならびにドレイン202との間に位置しており、第1の酸化シリコン層2051と界面を成している。第1の酸化シリコン層2051は、主部2040および/または延在部2041よりも厚いことが好ましい。第1の酸化シリコン層2051の厚みは、本例では10nmである。第1の酸化シリコン層2051とゲート電極130の上面の間には第1の酸化シリコン層2051より厚い無機絶縁部材133が設けられている。無機絶縁部材133の材料としては窒化シリコン、酸化シリコンまたは炭化シリコンを用いることができるが、酸化シリコンを用いることが好ましい。無機絶縁部材133の厚みは10〜100nmが好適であり、本例では30nmである。第1の酸化シリコン層2051を覆う、比較的厚い窒化シリコン層2052が設けられている。窒化シリコン層2052は第1の酸化シリコン層2051よりも厚いことが好ましい。窒化シリコン層の厚みは10〜100nmが好適であり、本例では50nmである。そして、酸化シリコン層2051を覆う比較的厚い第2の酸化シリコン層250が設けられている。第2の酸化シリコン層250の厚みは第1の酸化シリコン層2051よりも厚く、10〜100nmが好適であり、本例では50nmである。
このような光電変換MOSFET上の積層膜構造において、窒化シリコン層2052はパッシベーション層として機能し得る。第1の酸化シリコン層2051は窒化シリコン層2052が延在部2041に接することを抑制する緩衝層として機能し得る。このような窒化シリコン層2052や第1の酸化シリコン層205により、一層、ノイズが低減される。
この積層膜構造は、転送トランジスタ103(104)に適用することが特に好ましい。転送トランジスタ103(104)のソースである光電変換部101(102)上に位置する窒化シリコン層2052は、光電変換部101へ向かう光の反射を低減する機能を有し得る。また転送トランジスタ103(014)のゲート電極1340上に位置する無機絶縁部材133は、ゲート電極1340へ向かう光の透過を低減する機能を有し得る。
図1を用いて光電変換装置1の信号処理手段20と駆動手段30の一例を説明する。本例の信号処理手段20はアンプ21、コンパレータ22、カウンタ23およびメモリ24を含んでいる。本例の駆動手段30は、垂直走査回路31、水平走査回路32、タイミング発生器33、ランプ発生器34およびクロック発生器35を含んでいる。信号処理手段20は光電変換手段10から垂直出力線12を介して出力された電気信号に対して、ノイズ低減処理やAD変換処理などを行う。駆動手段30は水平走査線13を介して光電変換手段10を駆動したり、信号処理手段20を駆動したりする。
光電変換ユニット11から垂直出力線12に出力された信号は、アンプ21に入力され、アンプ21はタイミング発生器33からの基準信号refに基づき、垂直出力線12からの信号にCDS処理を行う。コンパレータ22はアンプ21の出力信号とランプ発生器34からのランプ信号とを比較し、両者が同電位になった瞬間にコンパレータ22の出力が反転する。カウンタ23はクロック発生器35からのクロックを元にカウントアップ動作を行い、コンパレータ22の出力が反転した時点でカウントアップを停止する。これにより、各列のカウント値は、コンパレータの出力が反転するまでの時間に比例した値が保持される。それは即ち光電変換ユニット11の出力に比例した値となる。メモリ24はタイミング発生器33からmem_tfrパルスが入力されると、カウンタ23に保持されているカウント値を取り込む。水平走査回路32は、タイミング発生器33からhstパルスが入力されると、各メモリ24に取り込まれた値を順次走査して出力する。このようにして、アンプ21の出力信号はランプ発生器34のランプ信号を基準にAD変換される。カウンタ23はタイミング発生器33からcnt_rstパルスが入力されると初期値にリセットされ、次の行のAD変換動作へと移る。列ごとにN段のメモリ24が設けられており、光電変換装置1の出力OUTからNbitの信号が出力される。
撮像装置としての光電変換装置1を用いて、スチルカメラやビデオカメラ等の撮像システム1000を構築することが出来る。撮像システム1000は光電変換装置1と、光電変換装置1からの出力信号に基づいて画像を生成する画像生成装置2とを備える。本例では、光電変換装置1からの出力信号はデジタル信号であるが、アナログ信号であってもよい。撮像システム1000は、画像生成装置2で生成された画像を表示する画像表示装置3を含むことができる。撮像システム1000は、画像生成装置2で生成された画像を記録する画像記録装置を含むこともできる。
信号処理手段20および駆動手段30は、多数のMOSFETで構成されている。信号処理手段20および駆動手段30のMOSFETを「周辺MOSFET」と称する。周辺MOSFETには、nMOSFETとpMOSFETが含まれる。周辺NOSFETのnMOSFETとpMOSFETをそれぞれ「周辺nMOSFET」と「周辺pMOSFET」と称する。さらに、周辺nMOSFETは第1周辺nMOSFETと第2周辺nMOSFETを含むことができる。周辺pMOSFETは第1周辺pMOSFETと第2周辺pMOSFETを含むことができる。第1周辺nMOSFETと第1周辺pMOSFETを併せて第1周辺MOSFETと称し、第2周辺nMOSFETと第2周辺pMOSFETを併せて第2周辺MOSFETと称する。
第1周辺MOSFETはゲートに比較的低い電圧を印加することで駆動される。本例では、第1周辺MOSFETは1.8Vで駆動される。第2周辺MOSFETはゲートに、第1周辺MOSFETよりも高い電圧を印加することで駆動される。本例では、第2MOSFETは3.3Vで駆動される。
第1周辺nMOSFETと第2周辺nMOSFET、第1周辺pMOSFETと第2周辺pMOSFETは、回路の構成および動作方法に応じて使い分けられる。本例では、信号処理手段20のコンパレータ22、カウンタ23およびメモリ24は、第1周辺nMOSFETと第1周辺pMOSFETの少なくとも一方を含む。また、駆動手段30の水平走査回路32、タイミング発生器33、ランプ発生器34およびクロック発生器35は、第1周辺nMOSFETと第1周辺pMOSFETの少なくとも一方を含む。本例では、信号処理手段20のアンプ21と駆動手段30の垂直走査回路31は、第2周辺nMOSFETと第2周辺pMOSFETの少なくとも一方を含む。コンパレータ22の前段回路(アンプ21側の回路)は第2周辺nMOSFETと第2周辺pMOSFETの少なくとも一方で構成されている。コンパレータ22の後段回路(カウンタ23側の回路)は第1周辺nMOSFETと第1周辺pMOSFETの少なくとも一方で構成されている。
信号処理手段20と駆動手段30において、周辺nMOSFETと周辺pMOSFETを、相補型に配置してCMOS(Complementary MOS)回路として用いることができる。勿論、信号処理手段20と駆動手段30において、周辺nMOSFETと周辺pMOSFETを独立して用いることもできる。
図3(b)は、周辺nMOSFET210と周辺pMOSFET220を含むCMOS回路の平面模式図である。本例では、周辺nMOSFET210は第1周辺nMOSFETであり、周辺pMOSFET220は第1周辺pMOSFETであるが、第2周辺nMOSFETと第2周辺pMOSFETを用いたCMOS回路を用いることもできる。周辺nMOSFET210はn型のソース211およびドレイン212を、周辺pMOSFET220はp型のソース221およびドレイン222を有している。本例では、周辺nMOSFET210と周辺pMOSFET220とで、それらのゲート電極230が一体となっている。代わりに、周辺nMOSFET210と周辺pMOSFET220のゲート電極を別体として設けて、各ゲート電極を配線で接続することもできる。
図4(b)は図3(b)に示したC−D線における断面模式図であり、図4(c)は図3(b)に示したE−F線における断面模式図である。図4(b)では、周辺nMOSFET210を示しているが、周辺pMOSFET220では、導電型がp型である点以外は、同じ構造を採用することができるため周辺MOSFETとして図4(b)を説明する。
本例の周辺MOSFETは、ゲート絶縁膜として機能する酸化シリコン膜214を有している。詳細には、酸化シリコン膜214は、周辺MOSFETのゲート電極230とチャネル領域2130との間に位置する主部2140を少なくとも有している。ゲート電極230と主部2140とチャネル領域2130を含むMOS構造が、周辺MOSFETのゲートを成す。チャネル領域2130はウェル領域213の一部であって、ウェル領域213の内、ソース211とドレイン212の間に位置する部分である。ソース211は高濃度領域2110と低濃度領域2111を有している。ドレイン212は高濃度領域2120と低濃度領域2121を有している。低濃度領域2111と低濃度領域2121はそれぞれエクステンション領域として機能する。低濃度領域2111と低濃度領域2121の上には、サイドウォールスペーサ215が設けられている。
本例の酸化シリコン膜214は主部2140から、周辺MOSFETのソース211の低濃度領域2111およびドレイン212の低濃度領域2121の上に延在した延在部2141を有している。なお、酸化シリコン膜214は周辺MOSFETのソース211の高濃度領域2110およびドレイン212の高濃度領域2120の上には延在していない。延在部2141については後で説明する。
主部2140のゲート電極230側の面を主部2140の上面と呼ぶ。主部2140の上面はゲート電極230の下面に接して、ゲート電極230と界面を成している。主部2140のチャネル領域2130側の面を主部2140の下面と呼ぶ。主部2140の下面はチャネル領域2130に接して、チャネル領域2130と界面を成している。なお、チャネル領域2130に形成されるチャネルは、主部2140の下面に接する場合もあるし、主部2140の下面から離れて形成される場合もある。後者は、チャネル領域2130を埋め込みチャネル構造とすることで実現可能である。周辺pMOSFETにおいては、チャネル領域2130を埋め込みチャネル構造とすることが好ましい。
主部2140の厚みは、主部2140の上面から下面までの距離であり、ゲート電極230からチャネル領域2130までの距離に等しい。主部2140の実用的な厚みtは1.0nm以上15nm以下である。主部2140の厚みについて説明する。第1周辺MOSFETの主部2140の厚みT1は、第2周辺MOSFETの主部2140の厚みT2よりも小さい。典型的には、第1周辺MOSFETの厚みT1は、光電変換MOSFETの厚みTよりも小さい。また、典型的には、第2周辺MOSFETの厚みT2は、光電変換MOSFETの厚みTと同じである。T1は5.0nm未満であることが好ましく、1.0nm以上であることも好ましい。本例ではT1が3.8nmであり、T2が7.5nmである。
酸化シリコン膜214は、少なくとも主部2140において、窒素を含有する。本実施形態の酸化シリコン膜214に含有される窒素濃度は、主部2140の上面から下面にかけて均一ではなく、積層方向において分布を有する。
図5(b)の線Aに本実施形態の第1周辺MOSFETの主部2140における窒素濃度の分布の一例を示す。なお、参考例として図5(b)の線Bに第1周辺MOSFETの主部2140を一般的な熱酸窒化法を用いて形成した場合における窒素濃度の分布を示す。また、図5(a)の線Aに本例の第2周辺MOSFETの主部2140における窒素濃度の分布を示す。本例では、第2周辺MOSFETの主部2140においては、光電変換MOSFETと同様の窒素濃度分布を有する。なお、参考例として図5(a)の線Bに第2周辺MOSFETの主部2140を一般的な熱酸窒化法を用いて形成した場合における窒素濃度の分布の一例を示す。
第1周辺MOSFETの主部2140における実用的なピーク窒素濃度C1pは、0.50原子%以上である。ピーク窒素濃度C1pは10.00原子%以下であることが好ましく、5.00原子%以下であることがより好ましい。本例では第1周辺MOSFETの主部の2140のピーク窒素濃度C1pは2.55原子%である。
第2周辺MOSFETの主部2140における実用的なピーク窒素濃度C2pは、0.50原子%以上である。ピーク窒素濃度C2pは10.00原子%以下であることが好ましく、5.00原子%以下であることがより好ましい。本例では第2周辺MOSFETの主部の2140のピーク窒素濃度C2pは2.55原子%である。
このように、ゲート絶縁膜としての酸化シリコン膜214の主部2140が窒素を含有することによって、主部2140の誘電率が、熱酸化法を用いて形成された、実質的に窒素を含有しない酸化シリコン膜を用いた場合に比べて高くなる。その結果、主部2140の厚みT1、T2によらず、MOS構造の容量を大きくすることができる。したがって、周辺MOSFETの駆動能力および動作速度を向上できる。
第1周辺MOSFETの主部2140の下面における窒素濃度C1i、すなわち界面窒素濃度は、0.50原子%未満であることが好ましく、0.10原子%以下であることがより好ましい。本例の界面窒素濃度C1iは0.20原子%未満である。
そして、第2周辺nMOSFETおよび第2周辺pMOSFETの主部2140の下面における窒素濃度C2i、すなわち界面窒素濃度は、0.10原子%以下であり、0.05原子%以下であることがより好ましい。本例の界面窒素濃度C2iは0.05原子%未満である。
このように、ゲート絶縁膜としての酸化シリコン膜214の主部2140の界面窒素濃度を低くすることによって主部2140とチャネル領域2130との界面の準位すなわち界面準位が下がる。高い界面準位は、高速動作が求められる周辺MOSFETにおいては1/fノイズの顕著な原因となり得る。本形態では、界面準位を低くすることにより、1/fノイズを低減することができる。
主部2140でピーク窒素濃度C1p、C2pとなる位置は、主部2140の上面および下面からの等距離に位置する仮想的な面(中間面)よりも、ゲート電極230側に位置することが好ましい。すなわち、ピーク窒素濃度C1p、C2pとなる位置の上面からの距離をD1p、D2pとして、D1p<T1/2、D2p<T2/2を満たすことが好ましい。ピーク窒素濃度Cpとなる位置は、0≦D1p≦T1/4、0≦D2p≦T2/4を満たすことがより好ましい。本例では距離D1p、D2pは1.0nm未満である。
窒素濃度がピーク窒素濃度C1p、C2pの1/2となる位置は、中間面よりもゲート電極230側に位置することが好ましい。すなわち、ピーク窒素濃度C1p、C2pの1/2となる位置の上面からの距離をD1h、D2hとして、D1p<D1h<T1/2、D2p<D2h<T2/2を満たすことが望ましい。本例ではD1h、D2hは1.5nmである。D2h<T2/4をも満たしている。
また、主部2140の上面からの距離がT1/2、T2/2となる位置、すなわち上述の中間面における窒素濃度はピーク窒素濃度C1p、C2pの1/2未満であることが好ましい。さらに、中間面よりもチャネル領域2130側の窒素濃度が中間面での窒素濃度を超えないことが好ましい。また、中間面における窒素濃度は1.00原子%以下であることが好ましく、0.50原子%以下であることがより好ましい。中間面よりもチャネル領域2130側の窒素濃度が1.00原子%を超えないことが好ましい。だだし、中間面において窒素濃度が0.01原子%以下であると、窒素を含有する領域の深さ方向の幅(厚み)が小さいことになる。窒素は中間面においてもある程度存在している方がよい。中間面における窒素濃度は0.01原子%以上であることが好ましく、0.05原子%以上であることがより好ましい。本例では第1周辺MOSFETについて、中間面における窒素濃度は0.63原子%であり、中間面よりもチャネル領域2130側の窒素濃度は1.00原子%を超えない。また、本例では第2周辺MOSFETについて、中間面における窒素濃度は0.07原子%であり、中間面よりもチャネル領域2130側の窒素濃度は0.10原子%を超えない。
このように、主部2140のピーク窒素濃度となる位置から中間面へ向かうにしたがって窒素濃度が急峻に低下し、中間面から下面までの窒素濃度が極めて低いような濃度分布を有することが好ましい。
延在部2141について説明する。延在部2141もまた上面と下面を有する。延在部2141の下面は延在部2141のソース211側、ドレイン212側の面である。延在部2141は、ソース211の低濃度領域2111の上とドレイン212の低濃度領域2121の上の一方のみに設けられていてもよいし、どちらにも設けられない場合もある。延在部2041の下面は主部2140の下面と実質的に同一平面内に位置する。
延在部2141は主部2140と同じ厚みおよび窒素濃度分布を有していてもよいが、延在部2141は主部2140とは異なる厚みおよび窒素濃度を有していることが好ましい。本実施形態では、第1周辺MOSFETの延在部2141の厚みT1’は、その主部2140の厚みT1よりも小さい。第2周辺MOSFETの延在部2141の厚みT2’は、その主部2140の厚みT2よりも小さい。本例では、延在部2141の厚みT1’は0.8nm、T2’は4.5nmである。第1周辺MOSFETの延在部2141の下面における窒素濃度すなわち界面窒素濃度は、0.50原子%以下であり、0.10原子%以下であることが好ましい。本例の界面窒素濃度は0.20原子%未満である。第2周辺MOSFETの延在部2141の下面における窒素濃度すなわち界面窒素濃度は、0.10原子%以下であり、0.50原子%以下であることが好ましい。本例の延在部2041の界面窒素濃度は0.05原子%未満であり、0原子%とみなすことができる。
延在部2141のピーク窒素濃度は主部2140と同様に、10.00原子%以下であるが、1.00原子%以下であることが好ましく、0.50原子%以下であることがより好ましい。また、延在部2141のピーク窒素濃度は主部2140のピーク窒素濃度の1/2以下であることも好ましい。本例では第1周辺MOSFETの延在部2141のピーク窒素濃度は0.30原子%未満である。本例では第2周辺MOSFETの延在部2141のピーク窒素濃度は0.20原子%未満である。延在部2141でピーク窒素濃度となる位置は、延在部2141の上面であることが好ましい。
図4(b)、(c)を用いて周辺MOSFETのゲート電極230を説明する。第1周辺nMOSFET210と第1周辺pMOSFET220のゲート電極230は、n型部分231とp型部分232とを有する。n型部分231はn型のポリシリコンからなり、第1周辺nMOSFET210に対応する。すなわち、第1周辺nMOSFET210のチャネル領域2130とn型部分231との間に第1周辺nMOSFET210のゲート絶縁膜の主部2140が位置する。p型部分232はp型のポリシリコンからなり、第1周辺pMOSFET220に対応する。すなわち、第1周辺pMOSFET220のチャネル領域2230とp型部分232との間に第1周辺pMOSFET220のゲート絶縁膜の主部2240が位置する。p型部分232はn型部分231に連続している。したがって、ゲート電極230内でn型部分231とp型部分232がpn接合を成しうる。pn接合は絶縁分離部310上に形成されうる。
n型部分231の上からp型部分232の上に渡って、第1シリサイド層233が設けられている。これにより、第1シリサイド層233によりn型部分231とp型部分232とを短絡し、pn接合によってゲート電極230がダイオードとして機能することを防いでいる。
n型部分231の不純物は、典型的にはリン(P)である。周辺nMOSFETのゲート電極230のn型部分231の不純物濃度の好適な範囲は、リン(P)を不純物とする場合、1×1021〜1×1022(atoms/cm3)である。また、n型部分231のシート抵抗の好適な範囲は10〜1000Ω/□である。n型部分231の不純物が窒素(N)やヒ素(As)である場合にも、この範囲のシート抵抗となるように不純物濃度を設定するとよい。光電変換MOSFETがnMOSFETである場合、周辺nMOSFETのn型部分231の不純物濃度は、光電変換MOSFETのゲート電極130の不純物濃度よりも高いことが好ましい。周辺nMOSFETのn型部分231の不純物濃度は、光電変換MOSFETのゲート電極130の不純物濃度の3/2倍以上であることがより好ましい。また、周辺nMOSFETのn型部分231のシート抵抗は、光電変換MOSFETのシート抵抗よりも低いことが好ましい。
p型部分232の不純物は、典型的にはホウ素(B)であるが、ホウ素は拡散が生じやすく、ホウ素が主部2241を介してチャネル領域2230に染み出して、ノイズの原因となる場合がある。しかしながら、ゲート絶縁膜の主部2241が0.50原子%以上の窒素を含有することで、染み出しを抑制することができる。周辺pMOSFETのゲート電極230のp型部分232の不純物濃度の好適な範囲は、ホウ素(B)を不純物とする場合、1×1021〜1×1022(atoms/cm3)である。また、p型部分232のシート抵抗の好適な範囲は10〜1000Ω/□である。p型部分232の不純物が窒素(N)やヒ素(As)である場合にも、この範囲のシート抵抗となるように不純物濃度を設定するとよい。
本例の光電変換MOSFETはnMOSFETであるが、pMOSFETであってもよい。nMOSFETである光電変換MOSFETのゲート電極130がポリシリコンからなる場合、ゲート電極130はノンドープまたはn型であることが好ましい。ゲート電極130がp型である場合、典型的にはホウ素(B)が不純物であるが、ホウ素は拡散が生じやすくノイズの原因となる。そのため、ゲート電極130をノンドープまたはn型とすることでノイズを抑制することができるが、ノンドープとすると、ゲート電極130が空乏化しやすいため、n型とすることがより好ましい。光電変換MOSFETのゲート電極130をn型とする場合、ゲート電極130の不純物濃度の好適な範囲は、リン(P)を不純物とする場合、1×1021〜1×1022(atoms/cm3)である。また、ゲート電極130のシート抵抗の好適な範囲は10〜1000Ω/□であり、窒素(N)やヒ素(As)を不純物とする場合にも、この範囲のシート抵抗となるように不純物濃度を設定するとよい。
図4(b)、(c)に示した、周辺MOSFET用のサイドウォールスペーサ215および周辺MOSFETを覆う積層膜を説明する。
サイドウォールスペーサ215は第1の酸化シリコン層2151と第1の窒化シリコン層2152を含んでいる。第1の酸化シリコン層2151が第1の窒化シリコン層2152とゲート電極230との間に位置する。延在部2141はサイドウォールスペーサ215と低濃度領域2111(2121)との間に位置している。第1の酸化シリコン層2151は、主部2140および/または延在部2141よりも厚いことが好ましい。第1の酸化シリコン層2151の厚みは、本例では10nmである。
ソース211の上には第2シリサイド層241が設けられている。ドレイン212の上には第2シリサイド層242が設けられている。第2シリサイド層241(242)はソース211およびドレイン212とコンタクトプラグ(不図示)との接続抵抗を低下する機能を有する。
積層膜は、第2の酸化シリコン層251と、第2の窒化シリコン層260を含んでいる。ソース211、ゲート電極230およびドレイン212を覆う比較的厚い第2の酸化シリコン層251が設けられている。第2シリサイド層242はソース211およびドレイン212と第2の酸化シリコン層251との間に位置している。
第2の酸化シリコン層251の厚みは第1の酸化シリコン層2151よりも厚く、10〜100nmが好適であり、本例では50nmである。第2の酸化シリコン層251を覆う、比較的厚い第2の窒化シリコン層260が設けられている。窒化シリコン層260は第1の酸化シリコン層2151よりも厚いことが好ましい。窒化シリコン層の厚みは10〜100nmが好適であり、本例では50nmである。
以上、説明したように、光電変換手段10は、導電体(ゲート電極130)、半導体(チャネル領域2030)、および導電体と半導体との間に設けられた絶縁体(ゲート絶縁膜)からなる積層構造(MOS構造)を有する半導体素子(光電変換MOSFET)を含む。絶縁体は、導電体と半導体との間に位置する主部2040において窒素を含有する酸化シリコン膜204である。主部2040の最高窒素濃度が0.10原子%より高く、主部2040の下面における界面窒素濃度が0.10原子%以下である。主部2040の最大窒素濃度を0.10原子%以上とすることにより、導電体と半導体間のリーク電流を低減することができる。また、主部2040の界面窒素濃度を0.10原子%以下とすることで、絶縁体と半導体との界面準位を小さくし、絶縁体と半導体との界面で生じるノイズを低減することができる。かかる積層構造を光電変換手段に採用することにより、光電変換手段の性能を向上することができる。
ここまで主に表面照射型のCMOSイメージセンサを例に説明したが、本発明は、裏面照射型のCMOSイメージセンサにも採用することもできる。
上記した積層構造を有する半導体素子は、MOSFETに限定されることはない。例えば、光電変換手段で信号電荷を転送する電荷結合素子(CCD:Charge Coupled Device)であってもよく、光電変換装置をCCDイメージセンサとして用いてもよい。また、光電変換手段で信号電荷を生成する光電変換部101(102)をフォトゲートとし、このフォトゲートが上記した積層構造を有する半導体素子であってもよい。また、光電変換ユニット11の各トランジスタを、絶縁ゲート型バイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)とし、このIGBTが上記した積層構造を有する半導体素子であってもよい。また、光電変換手段10がグローバル電子シャッタ機能を有するように、光電変換ユニット11に光電変換部101(102)の信号電荷を蓄積する蓄積部を設けて、この蓄積部が上記した積層構造を有する半導体素子であってもよい。
光電変換装置をイメージセンサ(撮像装置)として用いると好適であるが、専ら測距装置(焦点検出装置)または測光装置として機能する光電変換装置として用いることもできる。さらに、撮像装置と測距装置とを兼ねる光電変換装置として用いることもできる。
次に、光電変換装置の製造方法の一例を、図7〜図10を用いて説明する。図7〜図10には、光電変換手段10を示した図3(a)にのA−B線における断面に相当する部分の製造方法を、光電変換領域CRを複数の部分に分けて示している。詳細には、光電変換領域CRにおいて、転送トランジスタ103(104)が形成される転送TXと、増幅トランジスタ107(108)が形成される増幅部SFを示している。
また、図7〜図10には、信号処理手段20あるいは駆動手段30における断面に相当する部分の製造方法を、周辺領域PRを複数の部分に分けて示している。詳細には、周辺領域PRにおいて、第1周辺nMOSFETが形成される低電圧部LNと、第1周辺pMOSFETが形成される低電圧部LPと、第2周辺nMOSFETが形成される高電圧部HNと、第2周辺pMOSFETが形成される高電圧部HPとを示している。なお、周辺領域PRには、これらの部分以外に、入出力パッドが形成されるパッド部や、アライメントマークが形成されるアクセサリー部がさらに設けられ得る。
以下、製造方法を典型的な順序として、工程A〜Mの順に説明する。ただし、工程A〜Mの順に行うことに限定されることはなく、必要に応じて工程を入れ替えてもよいし、工程を複数段階に分割して、前段階と後段階との間に別の工程を行ってもよい。また、複数の工程の一部あるいは全部を並行して行ってもよい。
(工程A)
図7(a)を用いて工程A(第1のイオン注入工程)を説明する。まず、シリコンウエハ300を用意する。本例のシリコンウエハ300は、シリコン基体の上にn型のエピタキシャル層を形成したものであり、シリコンウエハ300としてはエピタキシャル層の部分のみを図示している。シリコンウエハ300には光電変換領域CR、周辺領域PRに絶縁分離部310が形成されている。ここでは絶縁分離部310は、STI(Shallow trench isolation)構造を有する。絶縁分離部310の形成時に、光電変換領域CRにのみ、分離絶縁体の界面における格子欠陥からのノイズを低減するためのp型半導体領域311を形成する。その後、周辺領域PRの低電圧部LN,LP,高電圧部HN,HPにそれぞれp型ウエル303と、n型ウエル304と、p型ウエル305と、n型ウエル306を形成する。後に、p型ウエル303には低電圧用のn型トランジスタである第1周辺nMOSFETが形成され、n型ウエル304には低電圧用のp型トランジスタである第1周辺pMOSFETが形成される。p型ウエル305には高電圧用のn型トランジスタである第2周辺nMOSFETが形成され、n型ウエル306に高低電圧用のp型トランジスタである第2周辺pMOSFETが形成される。
次に、光電変換領域CRにp型半導体領域301、302を形成する。また、光電変換領域CRに光電変換部101(102)の蓄積領域として機能するn型半導体領域331を形成する。光電変換部101(102)の蓄積領域は、転送トランジスタ103(104)のソースである。p型半導体領域301の一部は転送部TXに位置して光電変換部101(102)のp型領域として機能する。
(工程B−1)
図7(b)を用いて工程B(酸化膜形成工程)を説明する。シリコンウエハ300の主面に、熱酸化法、プラズマ酸化法またはラジカル酸化法を用いて酸化シリコン膜を形成する。この酸化シリコン膜の上にを、フォトレジストパターン(不図示)を形成する。そして、フォトレジストパターンを用いて転送部TX,増幅部SF,高電圧部HN,高電圧部HPに酸化シリコン膜を残すように、低電圧部LNと低電圧部LPから酸化シリコン膜を除去する。酸化シリコン膜の除去には例えば、フッ酸(HF)、バッファードフッ酸(HF,NH4F,H2O2)、フッ化アンモニウム(NH4F)などによるウエットエッチングで行う。そして、フォトレジストパターンの除去を行う。これにより、転送部TX,増幅部SFに第1酸化シリコン膜4410が、高電圧部HN,高電圧部HPに第3酸化シリコン膜4430が、同時に形成される。
(工程B−2)
図7(c)を用いて工程B(酸化シリコン膜形成工程)を引き続き説明する。シリコンウエハ300の主面に、熱酸化法、プラズマ酸化法またはラジカル酸化法を用いて第2酸化シリコン膜4420を形成する。この第2酸化シリコン膜4420は、低電圧部LNと低電圧部LPに形成される。第2酸化シリコン膜4420は第3酸化シリコン膜4430よりも薄く形成する。第2酸化シリコン膜4420の厚みは、酸化処理の時間を調整することで設定すればよい。なお、第1〜第3酸化シリコン膜の形成を、スパッタ法やCVD法を用いても行うことが出来るが、酸化法を用いた酸化シリコン膜形成工程(酸化工程)を採用することでノイズを低減できる。
(工程C)
図8(a)を用いて工程C(窒化工程)を説明する。第1酸化シリコン膜4410、第2酸化シリコン膜4420、第3酸化シリコン膜4430を形成した後に第1酸化シリコン膜4410、第2酸化シリコン膜4420、第3酸化シリコン膜4430を窒化する。窒化処理にはプラズマ窒化法を用いることが好ましい。窒化処理ではシリコンウエハ300の全面がプラズマに晒される。
プラズマ窒化の処理条件は、例えば、図5(a)、(b)に示した窒素濃度分布を得る場合には、以下のような処理条件を採用することができる。
高周波電力 : 2.45GHz 500W
ガス : N2、Ar
圧力 : 0.05〜5Torr
処理時間 : 10〜150秒
ステージ温度 : 100〜400℃
窒化処理を行った第1酸化シリコン膜4410、第2酸化シリコン膜4420および第3酸化シリコン膜4430は、それぞれ窒素を含有する酸化シリコン膜すなわち、酸窒化シリコン膜呼ぶが、窒素を含有する酸化シリコン膜。詳細には、第1酸化シリコン膜4410は第1酸窒化シリコン膜4411に、第2酸化シリコン膜4420は第2酸窒化シリコン膜4421に、第3酸化シリコン膜4430は第3酸窒化シリコン膜4431に変化する。プラズマ窒化の処理条件を調整することにより、酸窒化シリコン膜のシリコンウエハ300側の面における界面窒素濃度を0.10原子%以下とする。なお、上記条件では、酸窒化シリコン膜のピーク窒素濃度は0.50原子%以上となる。窒素濃度の好適な範囲および分布は先に説明したから、ここでは説明を省略する。界面窒素濃度は、上記した5つの条件のうち、とりわけガスの圧力と処理時間に大きく左右される。また、界面窒素濃度は、窒化される酸化シリコン膜の膜厚にも依存する。得てして、ガスの圧力を低くし、処理時間を短くすることで界面窒素濃度を低くすることができる。先に説明した窒素濃度分布を得るためには、酸化シリコン膜の厚みと窒化処理条件を酸化シリコン膜が窒素を含むことで、後で形成されるゲート電極などから不純物がシリコンウエハ300に混入することを抑制することができる。
(工程D)
工程D(アニール工程)を説明する。窒化処理を行った後にシリコンウエハ300のアニール処理を行う。アニール処理の条件は、例えば、以下の通りである。
温度 : 950〜1150℃
ガス : O2
圧力 : 0.5〜5Torr
処理時間 : 5〜30秒
(工程E−1)
図8(b)を用いて工程E(パターニング工程)を説明する。シリコンウエハ300上に、MOSFETのゲート電極となる導電体膜を形成する。ここで、導電体膜はポリシリコン膜である他の材料でもよい。本例では、ノンドープのポリシリコン膜を形成する。
適当なフォトレジストパターンをマスクとしたイオン注入によってノンドープのポリシリコン膜に窒素(N)やリン(P)などのn型の不純物をイオン注入する。これにより、ノンドープのポリシリコン膜の転送部TX、増幅部SF,低電圧部LN,高電圧部HNにn型部分401とn型部分402を形成する。さらに、適当なフォトレジストパターンをマスクとしたイオン注入によってポリシリコン膜にホウ素(B)などのp型の不純物をイオン注入する。これにより、ポリシリコン膜の低電圧部LP,高電圧部HPにp型部分403を形成する。このようにして、n型部分401、402とp型部分403を有すポリシリコン膜400が得られる。周辺MOSFETの特性向上のため、表面チャネル型にする場合には、このようなn型及びp型のポリシリコンを使い分けることが好ましい。
そして、ポリシリコン膜400を覆う無機絶縁膜410を形成する。無機絶縁膜410の材料には、酸化シリコンを用いることが好ましいが、窒化シリコンや炭化シリコン等の無機絶縁材料を用いることもできる。
(工程E−2)
図8(c)を用いて工程E(パターニング工程)を引き続き説明する。
無機絶縁膜上にフォトレジストパターンを形成して、無機絶縁膜をパターニングする。光電変換領域CRには無機絶縁材料からなる第1無機絶縁部材411が形成され、周辺領域PRには無機絶縁材料からなる第2無機絶縁部材412と第3無機絶縁部材413が形成される。その後フォトレジストパターンを除去する。
第1無機絶縁部材411と第2無機絶縁部材412と第3無機絶縁部材413をそれぞれマスク(いわゆるハードマスク)として、n型部分401、402とp型部分403とをそれぞれエッチングする。このエッチングは異方性を有するドライエッチングを用いることが望ましい。このように、n型部分401をパターニングして光電変換MOSFETのゲート電極1340、1080を形成する。また、n型部分402をパターニングして周辺nMOSFETのゲート電極230のn型部分231を形成する。p型部分403をパターニングして周辺pMOSFETのゲート電極230のp型部分232を形成する。典型的には、各無機絶縁部材の側面は対応するゲート電極の側面と連続面を構成する。
n型部分401、402およびp型部分403のドライエッチングにより、第1酸窒化シリコン膜4411、第2酸窒化シリコン膜4421、第3酸窒化シリコン膜4431の延在部が露出する。主部はゲート電極で覆われたままである。転送部TXについて説明する。例えば、n型部分401のドライエッチング処理の時間を、第1酸窒化シリコン膜4411が露出した後も続けることにより、延在部2041を主部2040よりも薄くする。すなわち、ドライエッチングによって第1酸窒化シリコン膜4411の延在部の表面を除去するのである。第1酸窒化シリコン膜4411はプラズマ窒化によって表面近傍(中間面よりもポリシリコン膜400側)にピーク窒素濃度を有する。そこで、延在部2041の表面近傍を除去することにより、延在部2041のピーク窒素濃度を主部2040よりも低くすることができるのである。このためには、ドライエッチングを、シリコンウエハ300が露出しないように、すなわち、延在部2041が主部2040よりも薄く残った状態で終了すればよい。周辺領域PRにおいても同様に、第3酸窒化シリコン膜4431の延在部も薄くなる。なお、第2酸窒化シリコン膜4421の延在部が薄く残る場合もあるが、第2酸窒化シリコン膜4421は第1酸窒化シリコン膜4411よりも薄いため、第2酸窒化シリコン膜4421の延在部は残らない可能性が高い。そのため、図8(c)では、低電圧部LN,LPにおける延在部を記載していない。
(工程F)
図9(a)を用いて工程F(第2のイオン注入工程)を説明する。本工程では各トランジスタのソース及び/又はドレインを構成するための半導体領域を形成する。
転送部TXのドレイン側には、ゲート電極のドレイン側の下に入り込むように斜めイオン注入を用いてp型半導体領域341を形成する。p型半導体領域341は、転送トランジスタ103(104)においてパンチスルーを抑制するためのポテンシャルバリア領域と機能する。また、転送トランジスタ103(104)のフローティングフュージョンとして機能するn型のドレイン1032を形成する。転送部TXのソース側には、n型半導体領域331の上にp型半導体領域332を形成する。p型半導体領域332は、光電変換部101(102)において、半導体表面にて生じる暗電流が、蓄積領域として機能するn型半導体領域331に移動することを抑制する表面障壁領域として機能する。これにより、光電変換部101(102)は埋め込み型のフォトダイオードとなる。増幅部SFには、ドレイン1782とソース1071(1081)を形成する。
この時、少なくとも光電変換領域CRにおいて、ゲート電極の上に第1無機絶縁部材411が位置していることにより、第1無機絶縁部材411がゲート電極に対するマスクとして機能してゲート電極へのイオン注入が抑制される。その結果、光電変換MOSFETの特性のばらつきを低減することができる。
低電圧部LNには第1周辺nMOSFETのハロー領域として機能するp型半導体領域2112、2122を形成し、低電圧部LPには第1周辺pMOSFETハロー領域として機能するn型半導体領域2212、2222を形成する。低電圧部LN、高電圧部HNに第2周辺nMOSFETのソース・ドレインの低濃度領域2111、2121を、低電圧部LP、HPに第2周辺pMOSFETのソース・ドレインの低濃度領域2211、2221をそれぞれ形成する。なお、本例では、低濃度領域2111および低濃度領域2121と、ドレイン1782とソース1071(1081)とを、同時にイオン注入法で形成している。
(工程G)
図9(b)を用いて工程G(サイドウォールスペーサ形成工程)を説明する。シリコンウエハ300の全面に、図4(a)で説明した第1の酸化シリコン層2051となり、また、図4(b)で説明した第1の酸化シリコン層2151となる薄い酸化シリコン層(不図示)を形成する。本例での酸化シリコン層の厚みは10nmである。この酸化シリコン層をゲート電極の熱酸化によって形成すると、熱酸化に伴って、ゲート絶縁膜の主部が変形して、各MOSFETの特性が低下する可能性がある。そのため、この酸化シリコン層をCVD法により形成することが好ましい。次いで、酸化シリコン層の上に、シリコンウエハ300の全面に、図4(a)で説明した第1の窒化シリコン層2052となり、また、図4(b)で説明した第1の窒化シリコン層2152となる窒化シリコン層を形成する。この窒化シリコン層はCVD法により形成することができる。適切なフォトレジストパターンをマスクとして光電変換領域CRに形成し、周辺領域RPの窒化シリコン層および酸化シリコン層をエッチングする。これにより、周辺領域PRにサイドウォールスペーサ215が形成される。この時のエッチングは異方性のドライエッチングを用いることができる。なお、周辺領域PRにおいて、ゲート電極の上面の上に設けられた第2無機絶縁部材412および第3無機絶縁部材413はサイドウォールスペーサ215を形成するためのエッチングで薄くなる。第2無機絶縁部材412および第3無機絶縁部材413が完全に除去されてもよい。一方第1無機絶縁部材411は少なくとも第1の窒化シリコン層2052で覆われており、残ったまままとなる。また、ゲート絶縁膜2340、2440の延在部は、サイドウォールスペーサ215を形成するためのエッチングで、サイドウォール215の下に位置する部分を除いて、薄くなる。ゲート絶縁膜2340、2440の延在部が完全に除去されてもよい。
(工程H)
図9(c)を用いて工程H(第3のイオン注入工程)を説明する。
低電圧部LN、高電圧部HNにソース・ドレインの高濃度領域2110、2120を、低電圧部LP、HPにソース・ドレインの高濃度領域2210、2220をそれぞれ形成する。このようにして、LDD(Lightly Doped Drain)構造を有する周辺MOSFETが形成される。なお、先の工程で第2無機絶縁部材412、第3無機絶縁部材413が薄くなっているか完全に除去されているため、本工程のイオン注入により周辺MOSFETのゲート電極にはソース・ドレインへイオン注入とほぼ同量の不純物が注入される。これによって、周辺MOSFETのゲート電極の不純物濃度は、光電変換MOSFETのゲート電極の不純物濃度よりも高くなる。また、周辺MOSFETのゲート電極のシート抵抗は、光電変換MOSFETのゲート電極のシート抵抗よりも低くなる。これにより、周辺MOSFETの性能を向上することができる。なお、工程Fで形成された光電変換MOSFETのソース・ドレインの不純物濃度は、周辺MOSFETのソース・ドレインの不純物濃度よりも低い。このように、光電変換MOSFETのソース・ドレインと周辺MOSFETのソース・ドレインを別々に形成することにより、例えば増幅トランジスタのダイナミックレンジを向上することが可能となる。
(工程I)
図10(a)を用いて工程I(シリサイド化工程)を説明する。光電変換領域CRを覆う第2の酸化シリコン層250を形成する。この第2の酸化シリコン層250は周辺領域PRには設けられず、周辺MOSFETのソース211、212と、ドレイン212、222と、ゲート電極230を露出している。なお、工程Gで、第2無機絶縁部材412および第3無機絶縁部材413が薄く残っている場合には、本工程で完全に除去して、ゲート電極230を露出させる。
そして、周辺領域PRにこれらソース211、212と、ドレイン212、222と、ゲート電極230を覆う金属膜(不図示)を形成する。金属膜は、シリコンと反応してシリサイド化する材料からなり、例えばコバルトやチタン、タングステンなどが挙げられる。金属膜は例えばスパッタ法などでシリコンウエハ300の全面に形成されるため、金属膜は光電変換領域CRにも形成される。その後、シリコンウエハ300を加熱することにより、周辺領域PRのポリシリコンからなるゲート電極230のn型部分231およびp型部分232と、金属膜を反応させて、ゲート電極230の上面をシリサイド化して、第1シリサイド層233を形成する。また、周辺領域PRのソース211、212、およびドレイン212、222と金属膜を反応させて、ソース211、212、およびドレイン212、222の上面をシリサイド化する。周辺MOSFETにサイドウォールスペーサ215を設け、また、周辺MOSFETのゲート絶縁膜が高濃度領域2110、2120、2210、2220上に延在しないことにより、サリサイド法を好適に適用することができる。この時、光電変換領域CRに形成された金属膜の下には第2の酸化シリコン層250が設けられており、光電変換領域CRではシリサイド化が生じない。光電変換領域CRにおいてシリサイド化しなかった金属膜を除去する。なお、光電変換MOSFETの少なくもいずれかに対してシリサイド化を行ってもよく、その場合には、シリサイド化を行う光電変換MOSFETの上の所望の部分を除去すればよい。
(工程J)
図10(b)を用いて工程Jを説明する。
次に、図6(b)に示すような積層膜270を形成する。積層膜270は、図4(b)、(c)に示したように、第2の酸化シリコン層251と第2の窒化シリコン層260とを含むことができる。積層膜270は、周辺PRにおいて、周辺MOSFETの第1シリサイド層233および第2シリサイド層241、242を覆うように形成される。積層膜270の第2の窒化シリコン層260は、後述の工程Kでコンタクトホールを形成する際のエッチングストッパとして機能することが可能である。
(工程K)
図10(c)を用いて工程F(配線工程)を説明する。図6(c)に示すような層間絶縁層500を形成する。この層間絶縁層500は、本例ではHDP(High Density Plasma)酸化シリコン膜であるが、PSG,BSGやBPSGなどのケイ酸塩ガラス膜あってもよい。層間絶縁層500はCMP法やリフロー法、エッチバック法などの公知の方法により平坦化されている。
そして、層間絶縁層500に、光電変換MOSFETのソース、ドレイン、ゲート電極を露出する第1コンタクトホール(不図示)を形成する。そして、第1コンタクトホールに金属を埋め込んで第1コンタクトプラグ(不図示)を形成する。次いで、周辺領域PRの第1シリサイド層233、第2シリサイド層241、242を露出するコンタクトホール(不図示)を形成する。そして、第2コンタクトホールに金属を埋め込んで第2コンタクトプラグ(不図示)を形成する。勿論、第1コンタクトホールと第2コンタクトホールとを同時に形成し、第1コンタクトプラグと第2コンタクトプラグとを同時に形成することもできる。しかし、第1シリサイド層、第2シリサイド層の金属成分が光電変換領域CRを汚染しないよう、これらを別々に形成することが好ましい。その後、公知方法を用いて、アルミニウム配線層あるいは銅配線層を含む配線構造を形成することができる。垂直出力線12と水平走査線13はこの配線構造に含まれる。
(工程L)
シリコンウエハ300の上に、カラーフィルタアレイやマイクロレンズアレイなどを含む光学ユニットを形成する。光電変換部101(102)上に導波路構造を形成することもできる。
(工程M)
以上のようにして光電変換手段10や信号処理手段20、駆動手段30が形成されたシリコンウエハ300をダイシングして、複数のチップに分割する。各チップをパッケージングして光電変換装置1を作製する。
以上説明したように、光電変換装置の製造方法は、酸化シリコン膜形成工程と、窒化工程と、パターニング工程とを有する。酸化シリコン形成工程ではシリコンウエハ300の光電変換領域CRに第1酸化シリコン膜4410を形成し、シリコンウエハ300の周辺領域CRの低電圧部LN,LPに第2酸化シリコン膜4420を形成する。窒化工程では、プラズマ窒化法を用いて、第1酸化シリコン膜4410と第2酸化シリコン膜4420へ窒素を同時に導入する。パターニング工程では、第1酸窒化シリコン膜4411の上に、光電変換MOSFETのゲート電極1340をパターニングし、第2酸窒化シリコン膜4421の上に、第1周辺nMOSFETおよび第1周辺pMOSFETのゲート電極230をパターニングする。そして、窒化工程を、第1酸化シリコン膜4411の最高窒素濃度が0.50原子%以上となり、第1酸化シリコン膜4441のシリコンウエハ300側の面における界面窒素濃度が0.10原子%以下となるように行う。これにより、光電変換手段の性能が向上した光電変換装置が提供できる。
ここまで主に表面照射型のCMOSイメージセンサを例に説明したが、本発明は、裏面照射型のCMOSイメージセンサにも採用することもできる。なお、裏面照射型の光電変換装置を製造する場合には、工程Kの後に、シリコンウエハ300をゲート電極が設けられた主面とは反対側の主面(裏面)から、1〜100μm程度に薄くする。その後、シリコンウエハ300の裏面側にマイクロレンズやカラーフィルタを含む光学ユニットを形成する。また、光電変換装置をイメージセンサ(撮像装置)として用いる例を挙げたが、専ら測距装置(焦点検出装置)または測光装置として機能する光電変換装置として用いることもできる。さらに、撮像装置と測距装置とを兼ねる光電変換装置として用いることもできる。