JP4279638B2 - 磁気メモリ装置 - Google Patents

Description

本発明は、磁気ランダムアクセスメモリに関するものであり、特に、ビットラインクランピング電圧に関係なしに、基準セルに（Ｉ（Ｈ）＋Ｉ（Ｌ））／２の大きさの電流が流れる磁気ランダムアクセスメモリに関するものである。

磁気ランダムアクセスメモリ（ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：以下“ＭＲＡＭ”という）は、一種の不揮発性メモリ装置であり、複数個の磁気メモリセルを含む。ＭＲＡＭは磁性層と非磁性層が交互に積層されたマルチ層フィルムの間に起こる磁気抵抗(ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ)現象を利用する。磁気メモリセルの磁気抵抗は、磁性層内の磁化方向が同一であれば最小値となり、反対であれば最大値となる。磁化方向が同一である状態を“並列”状態といい、このとき論理的に“Ｌ”の状態を示す。磁化方向が反対である状態を“非並列”状態といい、このとき論理的に“Ｈ”の状態と示す。

ＭＲＡＭは、磁気メモリセルに保存された論理状態を読み出すために、センス電流と基準電流をターゲットセルと基準セルに各々印加する。ターゲットセルと基準セルの磁気抵抗値に従ってセルの両端に電圧降下が発生する。この電圧を互いに比較してターゲットセルの状態を判断する。ターゲットセルを基準セルと正確に比較するために、磁気抵抗の変化がない磁気メモリセルが求められる。そして、基準セルでは（Ｉ（Ｈ）＋Ｉ（Ｌ））／２の電流が流れるように設定されることが一般的である。

図１はＭＲＡＭに関する論文(ＶＬＳＩ シンポジウム、２００２)の図７を示す図面であって、中間点基準発生部(Ｍｉｄ−ｐｏｉｎｔ Ｒｅｆｅｒｅｎｃｅ Ｇｅｎｅｒａｔｏｒ)を内蔵した３２Ｋｂ ＭＲＡＭメモリブロックを示す。中間点基準発生部は四つの磁気抵抗が直列−並列連結されている。直列連結された磁気抵抗は他の直列連結された磁気抵抗と並列に連結されて、結果的に、１／２・（Ｒｍａｘ＋Ｒｍｉｎ）の値を有する抵抗になる。ところで、中間点基準発生部の磁気抵抗値はビットラインクランピング電圧Ｖｒｅｆのレベルに従って多少変わりうる。これを図２のグラフを参照して説明する。図２を参照すると、ビットラインクランピング電圧Ｖｒｅｆが設定された値である時の最大抵抗Ｒｍａｘ値と最小抵抗Ｒｍｉｎ値との差は、基準電圧Ｖｒｅｆが設定された値より小さい時の最大抵抗Ｒｍａｘ値と最小抵抗Ｒｍｉｎ値との差より小さい。すなわち、ビットラインクランピング電圧Ｖｒｅｆレベルが高ければ、１／２・（Ｒｍａｘ＋Ｒｍｉｎ）の抵抗値は小さくなり、ビットラインクランピング電圧Ｖｒｅｆが低ければ、１／２・（Ｒｍａｘ＋Ｒｍｉｎ）の抵抗値は大きくなる。したがって、中間点基準発生部は、１／２・（Ｒｍａｘ＋Ｒｍｉｎ）の抵抗値を設定するために、基準電圧Ｖｒｅｆを調節しなければならない。しかし、基準電圧Ｖｒｅｆは、実験結果に従ってのみ調節されるものであり、また、これに伴って基準セルのビットラインクランピング(ｃｌａｍｐｉｎｇ)電圧を再構成しなければならない煩わしさがある。これによって、磁気メモリセルの読み出し動作が不安定になる問題点が発生する。

したがって、ビットラインクランピング電圧レベル変動に対して安定な読み出し動作が可能なＭＲＡＭが求められる。
ＭＲＡＭに関する論文−ＶＬＳＩシンポジウム、２００２年

本発明の目的は、ビットラインクランピング電圧Ｖｒｅｆレベルの変動に対して安定な読み出し動作が可能なＭＲＡＭを提供することにある。

上述の目的を達成するために、本発明の第１実施形態によるＭＲＡＭは、メモリセルアレイブロック、基準メモリセルアレイブロック、第１乃至第３ビットラインクランピング回路、及びセンスアンプを含む。メモリセルアレイブロックは、ワードライン、デジットライン、及びビットラインの交差点に磁気メモリセルが配列されて構成される。基準メモリセルアレイブロックは、基準ワードライン、デジットライン、及び基準ビットラインの交差点に配列された複数個のマグネチックメモリセルを有する。第１ビットラインクランピング回路は、ビットラインと連結され、メモリセルアレイブロック内の選択された磁気メモリセルデータに従って所定の電流をビットラインを通じて選択された磁気メモリセルに流す。第１及び第３ビットラインクランピング回路は、基準ビットラインの上端部及び下端部に各々連結され、基準メモリセルアレイブロック内の選択されたマグネチックメモリセルに所定の電流を基準ビットラインを通じて流す。センスアンプは、ビットラインと連結されるデータライン上の電流と基準ビットラインと連結される基準データライン上の電流との差を感知増幅してメモリセルアレイブロックの選択された磁気メモリセルのデータを判別する。

望ましくは、第１ビットラインクランピング回路は、第２及び第３ビットラインクランピング回路と同一の構成を有する。第１乃至第３ビットラインクランピング回路の各々は、ビットラインまたは基準ビットラインの電圧とビットラインクランピング電圧を比較してビットラインまたは基準ビットラインの電圧レベルをビットラインクランピング電圧レベルに引き上げる。基準メモリセルアレイブロックでは、各々の基準ワードラインには、同一の基準ビットラインに連結され、二つの磁気メモリセルに各々データ“Ｈ”とデータ“Ｌ”が保存される。磁気メモリ装置は、基準ビットライン、データライン及び基準データライン各々に一定の電流を流す第１、第２及び第３電流提供部をさらに含む。

上述の目的を達成するために、本発明の第２実施形態によるＭＲＡＭの基準メモリセルアレイブロックは、ワードライン、デジットライン、及び基準ビットラインの交差点に配列された磁気メモリセルを有し、二つの前記磁気メモリセルが同一のワードラインと、同一の基準ビットラインに接続され、各々データ“Ｈ”及びデータ“Ｌ”を保存する。

本発明のＭＲＡＭによると、同一のビットラインクランピング回路をビットラインと基準ビットラインに連結させて使用することによって、ビットラインクランピング電圧Ｖｒｅｆレベルの変動に従って磁気の抵抗値が変動する現象を防止して安定した読み出し動作が可能になる。また、ビットラインクランピング電圧が変化したとしても、ビットラインと基準ビットラインに同一のビットラインクランピング回路が適用されてているので、これらのビットラインクランピング回路内の比較器の動作時点が同一になることを利用して、ビットラインクランプ電圧調節を通じてセンスアンプの動作時点を自由に調整することができる。

図３は、本発明の第１実施形態によるＭＲＡＭを示す図面である。これを参照すると、ＭＲＡＭ３００は、メモリアレイブロック３１０、基準メモリアレイブロック３２０、ワードライン及びデジットライン選択部３３０、基準ワードライン及びデジットライン選択部３４０、ビットライン及び基準ビットライン選択部３５０、基準電流提供部３６１、３６２、３６３、ビットラインクランピング回路３７１、３７２、３７３、及びセンスアンプ３８０を含む。メモリアレイブロック３１０は、ワードライン（ＷＬ０、ＷＬ１、．．．ＷＬｎ−１、ＷＬｎ：これらを“ＷＬ”という)、ビットライン(ＢＬ０、ＢＬ１．．．、ＢＬｎ−１、ＢＬｎ：これらを“ＢＬ”という)及びデジットライン(ＤＬ０、ＤＬ１、．．．、ＤＬｎ−１、ＤＬｎ：これらを“ＤＬ”という)の交差点に行列状に配列された磁気メモリセルのアレイを有する。基準メモリアレイブロック３２０は、基準ワードライン(ＲＷＬ０１、ＲＷＬ２３、．．．、ＲＷＬ（ｎ−１）ｎ：これらを“ＲＷＬ”という)、基準ビットラインＲＢＬ及びデジットラインＤＬの交差点に配列された磁気メモリセルのアレイを有する。第１基準ワードラインＲＷＬ０１に連結される二つの磁気メモリセル３２１、３２２は、各々ロジック“Ｈ”状態、ロジック“Ｌ”状態を保存する。

ワードライン及びデジットライン選択部３３０は、複数のワードラインＷＬのうちの一つと複数のデジットラインＤＬのうちの一つとを選択して、デジット電流ＩＤの方向を決める。ビットライン及び基準ビットライン選択部３５０は、複数のビットラインＢＬのうちの一つと基準ビットラインＲＢＬとを選択して、データラインＳＤＬと基準データラインＲＳＤＬと連結させる。第１乃至第３電流提供部３６１、３６２、３６３は、各々、データラインＳＤＬ、基準データラインＲＳＤＬ、基準ビットラインＲＢＬに一定の電流を供給する。第１乃至第３ビットラインクランピング回路３７１、３７２、３７３は、同一の構造を有し、ワードラインＷＬがイネーブルされる前に接地電圧ＶＳＳにプリチャージされたデータラインと基準データラインをビットラインクランプ電圧(ＶＲＥＦ、図示しない)レベルまで引き上げる。これにより、選択された磁気メモリセルのデータ値に従ってデータラインＳＤＬにｉ（Ｈ）またはｉ(Ｌ)の大きさの電流が流れ、そして基準データラインＲＳＤＬに(ｉ(Ｈ)＋ｉ(Ｌ))／２の大きさの電流が流れる。センスアンプ３８０は、データラインＳＤＬと基準データラインＲＳＤＬに流れる電流を感知増幅して、選択された磁気メモリセルのロジッグ状態を判断する。

図４は、図３のＭＲＡＭ３００において磁気メモリセルデータを読み出す動作を説明するための回路図である。これを参照すると、メモリアレイブロック３１０内の選択された磁気メモリセル３１１のデータが“Ｌ”の場合に、磁気メモリセル３１１にｉ(Ｌ)の大きさの電流ｉＬが流れ、第１ビットラインクランピング回路３７１が磁気メモリセル３１１が連結されたビットラインＢＬにｉ(Ｌ)の大きさの電流ｉＬを供給する。基準メモリアレイブロック３２０内の選択された磁気メモリセル３２１、３２２にｉ(Ｈ)の大きさの電流ｉＨとｉ(Ｌ)の大きさの電流ｉＬが流れる。この時に、基準ビットラインＲＢＬと連結される第２ビットラインクランピング回路３７２と第３クランピング回路３７３の各々が(ｉ（Ｈ)+ｉ(Ｌ))／２の大きさの電流（ｉＨ＋ｉＬ）／２を供給して、基準ビットラインＲＢＬにｉ(Ｈ)＋ｉ(Ｌ)の大きさの電流が流れる。ビットラインＢＬと連結されたデータラインＳＤＬには、第１電流提供部３６１が提供する電流ｉＴからビットラインＢＬを流れるｉ(Ｌ)の大きさの電流ｉＬを引いた電流ｉＴ−ｉＬが流れる。基準ビットラインＲＢＬと連結される基準データラインＲＳＤＬには、第２電流提供部３６２が提供する電流ｉＴから基準ビットラインＲＢＬの下端部を流れる(ｉ(Ｈ)＋ｉ(Ｌ))／２の大きさの電流（ｉＨ＋ｉＬ）／２を引いた電流ｉＴ−(ｉＨ＋ｉＬ)／２)が流れる。センスアンプ３８０は、データラインＳＤＬの電流と基準データラインＲＳＤＬの電流との差、すなわち、(ｉ(Ｈ)−ｉ(Ｌ))／２の大きさの電流差を感知増幅して、選択された磁気メモリセル３１１のデータを判断する。

このようなＭＲＡＭ３００は、同一のビットラインクランピング回路３７１、３７２、３７３がビットラインＢＬと基準ビットラインＲＢＬに連結されて使用されることによって、図２に示したような、ビットラインクランピング電圧Ｖｒｅｆレベルの変動に従って磁気の抵抗値が変動する現象を防止することができる。これによって、安定した読み出し動作が可能になる。また、ビットラインクランピング電圧Ｖｒｅｆが変化したとしても、ビットラインＢＬと基準ビットラインＲＢＬに同一のビットラインクランピング回路が適用されているので、これらのビットラインクランピング回路内の比較器の動作時点が同一になる。これを利用してビットラインクランプ電圧Ｖｒｅｆを調節することにより、センスアンプ３８０の動作時点を自由に調整することができる。

図５は本発明の第２実施形態によるＭＲＡＭを示す図面である。図５のＭＲＡＭ５００は図３のＭＲＡＭ３００とほとんど同一であるが、基準メモリセルアレイブロック５２０が図３の基準メモリセルアレイブロック３２０と異なる。同一の参照の符号は同一の要素を示すので、説明の重複を避けるために、図３と同一の要素についての具体的な説明は省略する。基準メモリセルアレイブロック５２０は、ワードラインＷＬ、デジットラインＤＬ、及び基準ビットラインＲＢＬの交差点に磁気メモリセルが配列されて構成されている。一つのワードラインＷＬ及びデジットラインＤＬと連結される二つの磁気メモリセル５２１、５２２が基準ビットラインＲＢＬに連結される。これらの磁気メモリセル５２１、５２２のうち一つの磁気メモリセル５２１には“Ｌ”データが保存され、他の磁気メモリセル５２２には“Ｈ”データが保存される。

図６は、図５のＭＲＡＭ５００で磁気メモリセルデータを読み出す動作を説明するための回路図である。これを参照すると、メモリアレイブロック３１０内の選択された磁気メモリセル３１１データが“Ｈ”の場合に、磁気メモリセル３２１にｉ(Ｈ)の大きさの電流ｉＨが流れ、第１ビットラインクランピング回路３７１が磁気メモリセル３２１が連結されたビットラインＢＬにｉ(Ｈ)の大きさの電流ｉＨを供給する。基準メモリアレイブロック５２０内の選択された磁気メモリセル５２１、５２２にはｉ(Ｌ)の大きさの電流ｉＬとｉ(Ｈ)の大きさの電流ｉＨが流れる。この時に、基準ビットラインＲＢＬと連結される第２ビットラインクランピング回路３７２と第３クランピング回路３７３は、各々、(ｉ(Ｈ)＋ｉ(Ｌ))／２の大きさの電流（ｉＨ＋ＩＬ）／２を供給して、基準ビットラインＲＢＬにｉ(Ｈ)＋ｉ(Ｌ)の大きさの電流ＩＨ＋ｉＬが流れる。基準ビットラインＲＢＬを流れるｉ(Ｈ)＋ｉ(Ｌ)の大きさの電流は、磁気メモリセル５２１、５２２を流れるｉ(Ｌ)の大きさの電流ｉＬ及びｉ(Ｈ)の大きさの電流ｉＨの和である。ビットラインＢＬと連結されたデータラインＳＤＬには、第１電流提供部３６１が提供する電流ｉＴからビットラインＢＬを流れるｉ(Ｈ)の大きさの電流ｉＨを引いたｉＴ−ｉ(Ｈ)の大きさの電流ｉＴ−ｉＨが流れる。基準ビットラインＲＢＬと連結される基準データラインＲＳＤＬには、第２電流提供部３６２が供給する電流ｉＴから基準ビットラインＲＢＬの下端部を流れる(ｉ(Ｈ)＋ｉ(Ｌ))／２の大きさの電流（ｉＨ＋ｉＬ）／２を引いたｉＴ−((ｉ(Ｈ)＋ｉ(Ｌ))／２の大きさの電流ｉＴ−(ｉ(Ｈ)＋ｉ(Ｌ)／２が流れる。センスアンプ３８０は、データラインＳＤＬと基準データラインＲＳＤＬとの電流の差、すなわち(ｉ(Ｌ)−ｉ(Ｈ))／２を感知増幅して、選択された磁気メモリセル３２１のデータを判断する。

以上、本発明は幾つかの実施の形態を通して説明されたが、これは例示的な説明に過ぎず、本発明の技術的思想及び範囲を制限または限定することを意図するものではない。したがって、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である

従来のＭＲＡＭに関する論文の内容を説明するための図面である。 図１のＭＲＡＭのビットラインクランプ電圧Ｖｒｅｆの変化による磁気抵抗値の変化を示すグラフである。 本発明の第１実施形態によるＭＲＡＭを示す図面である。 図３のＭＲＡＭの読み出し動作を説明するための回路図を示す図面である。 本発明の第２実施形態によるＭＲＡＭを示す図面である。 図５のＭＲＡＭの読み出し動作を説明するための回路図である。

Claims (4)

1. ワードライン、デジットライン、及びビットラインの交差点に配列された磁気メモリセルを有するメモリセルアレイブロックと、
   基準ワードライン、前記デジットライン、及び基準ビットラインの交差点に配列された複数個の磁気メモリセルを有し、各々の前記基準ワードラインには、同一の前記基準ビットラインに連結され、各々データ“Ｈ”とデータ“Ｌ”が保持される２つの前記磁気メモリセルが接続された基準メモリセルアレイブロックと、
   前記ビットラインと連結され、前記メモリセルアレイブロック内の選択された前記磁気メモリセルのデータに従って所定の電流を前記ビットラインを通じて前記選択された磁気メモリセルに流す第１ビットラインクランプ回路と、
   前記基準ビットラインの上端部及び下端部に各々連結され、前記基準メモリセルアレイブロック内の選択された前記磁気メモリセルに所定の電流を前記基準ビットラインを通じて流す第２及び第３ビットラインクランプ回路と、
   前記ビットラインと連結されるデータライン上の電流と前記基準ビットラインと連結される基準データライン上の電流の差を感知増幅して、前記メモリセルアレイブロックの前記選択された磁気メモリセルのデータを判別するセンスアンプと、
   前記基準ビットライン、前記データライン及び前記基準データラインの各々に一定の電流を流す第１、第２及び第３電流提供部を具備し、
   前記第１ビットラインクランピング回路は、前記第２及び第３ビットラインクランピング回路と同一の構成を有することを特徴とする磁気メモリ装置。
2. 前記第１乃至第３ビットラインクランピング回路の各々は、
   前記ビットラインまたは前記基準ビットラインの電圧とビットラインクランピング電圧とを比較して前記ビットラインまたは前記基準ビットラインの電圧レベルを前記ビットラインクランピング電圧レベルに引き上げることを特徴とする請求項１に記載の磁気メモリ装置。
3. ワードライン、デジットライン、及びビットラインの交差点に配列された磁気メモリセルを有するメモリセルアレイブロックと、
   前記ワードライン、前記デジットライン、及び基準ビットラインの交差点に配列された複数個の磁気メモリセルを有し、少なくとも各々データ“Ｈ”とデータ“Ｌ”が保持される２つの前記磁気メモリセルが同一の前記ワードラインと、同一の前記基準ビットラインに接続された基準メモリセルアレイブロックと、
   前記ビットラインと連結され、前記メモリセルアレイブロック内の選択された前記磁気メモリセルのデータに従って所定の電流を前記ビットラインを通じて前記選択された磁気メモリセルに流す第１ビットラインクランプ回路と、
   前記基準ビットラインの上端部及び下端部に各々連結され、前記基準メモリセルアレイブロック内の選択された前記磁気メモリセルに所定の電流を前記基準ビットラインを通じて流す第２及び第３ビットラインクランプ回路と、
   前記ビットラインと連結されるデータライン上の電流と前記基準ビットラインと連結される基準データライン上の電流の差を感知増幅して前記メモリセルアレイブロックの前記選択された磁気メモリセルデータを判別するセンスアンプと、 前記基準ビットライン、前記データライン及び前記基準データラインの各々に一定の電流を流す第１、第２及び第３電流提供部と、
   を具備し、
   前記第１ビットラインクランピング回路は、前記第２及び第３ビットラインクランピング回路と同一の構成を有することを特徴とする磁気メモリ装置。
4. 前記第１乃至第３ビットラインクランピング回路各々は、
   前記ビットラインまたは前記基準ビットラインの電圧とビットラインクランピング電圧を比較して前記ビットラインまたは前記基準ビットラインの電圧レベルを前記ビットラインクランピング電圧レベルに引き上げることを特徴とする請求項３に記載の磁気メモリ装置。

Images