JP4277102B2 - Ｐｃｒａｍの再書込み防止 - Google Patents

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Description

本発明は、集積メモリー回路に関するものである。より詳細には、本発明は、プログラマぶる導体ランダムアクセスメモリー（ＰＣＲＡＭ：programmable conductor random access memory）セルに関するものである。
ダイナミック・ランダムアクセスメモリー（ＤＲＡＭ）集積回路アレイは30年以上にわたって存在し、それらの記憶容量の劇的な増加は、半導体製造技術及び回路設計技術の進歩によって達成されてきた。これら２つの技術の多大な進歩は、メモリーアレイのサイズ（大きさ）及びコストを劇的に低減して、同時にプロセス（生産工程）の歩留まりを向上させることを可能にする、より高レベルの集積によっても達成されてきた。
図１に、アクセストランジスタ１０１及びキャパシタ１０２を具えたＤＲＡＭメモリーセル１００を図式的に示す。キャパシタ１０２は、電源Ｖcc／２及びトランジスタ１０１に結合されて、１ビットのデータを電荷の形で記憶する。一般に、一方の極性の電荷（例えば、キャパシタ１０２の両端の電位差＋Ｖcc／２に対応する電荷）がキャパシタ１０２に蓄積されて、２進数（バイナリ）”1”を表わして、反対の極性の電荷（例えば、キャパシタ１０２の両端の電位差−Ｖcc／２に対応する電荷）が２進数”０”を表わす。トランジスタ１０１のゲートはワード線１０３に結合されて、これにより、ワード線１０３が、キャパシタ１０２をトランジスタ１０１経由でビット線１０４に導電結合するか否かを制御することを可能にする。各ワード線１０３のデフォルト状態は接地電位であり、このことはトランジスタ１０１をオフ状態に切り換えて、これによりキャパシタ１０２を電気的に絶縁する。
ＤＲＡＭセル１００に関連する欠点の１つは、キャパシタ１０２を電気的に絶縁されたままにしても、キャパシタ１０２の電荷が時間と共に自然に減衰する、ということである。従って、ＤＲＡＭセル１００は周期的なリフレッシュを必要とする。これに加えて、以下に説明するように、例えば読み出し動作の一部として、メモリーセル１００にアクセスした後にも、リフレッシュが必要になる。
図２に、複数のメモリーアレイ１５０ａ、１５０ｂを具えたメモリーデバイス２００を示す。（図面全般について、同じ参照番号を有する要素は同じ種類のものである。例えば、図２のセンスアンプ（センス増幅器、読み出し増幅器）３００ａ及び３００ｂは、図３のセンスアンプ３００と同一である。英小文字の添字は全般に、同じ種類の異なるユニットを区別するために用いる。しかし、”Ｎ”及び”Ｐ”のような英大文字の添字は、それぞれ負型の変形、正型の変形に関連する、異なる回路を表わす。各メモリーアレイ１５０ａ、１５０ｂは、複数のメモリーセル１００をまとめて敷き詰めることによって配置した複数のメモリーセル１００ａ〜１００ｄ、１００ｅ〜１００ｈを含み、このため、所定のビット線１０４ａ、１０４ａ’、１０４ｂ、１０４ｂ’のいずれに沿ったメモリーセル１００も、共通のワード線１０３ａ〜１０３ｄを共用しない。逆に、いずれのワード線１０３に沿ったメモリーセル１００も、共通のビット線１０４ａ、１０４ａ’、１０４ｂ、１０４ｂ’を共用しない。各メモリーアレイが、自分のビット線の組を有する。例えば、メモリーアレイ１５０ａはビット線１０４ａ、１０４ｂを具え、メモリーアレイ１５０ｂはビット線１０４ａ’、１０４ｂ’を具えている。メモリーアレイ１５０ａ、１５０ｂの隣接対の各々からのビット線が、共通のセンスアンプ３００ａ、３００ｂに結合されている。例えば、ビット線１０４ａ、１０４ａ’はセンスアンプ３００ａに結合され、ビット線１０４ｂ、１０４ｂ’はセンスアンプ３００ｂに結合されている。以下に説明するように、センスアンプ３００ａ、３００ｂは、メモリーセル１００ａ〜１００ｈを読み出す際に、センス／リフレッシュ部分を実行するために用いられる。
ＤＲＡＭセルの読み出しは、アクセス及びセンス／リフレッシュから成る。
アクセス動作の目的は、キャパシタ１０２に蓄積されている電荷を、メモリーセル１００に関連するビット線１０４に転送することにある。アクセス動作は、各ビット線１０４ａ、１０４ａ’、１０４ｂ、１０４ｂ’を所定電位（例えばＶcc／２）にプリチャージ（事前充電）することによって始まり、このプリチャージは、各ビット線１０４ａ、１０４ｂを電源（図示せず）に結合することによって行う。次に各ビット線１０４ａ、１０４ｂを切り離す。ビット線１０４ａ、１０４ａ’、１０４ｂ、１０４ｂ’の固有の容量により、ビット線１０４ａ、１０４ａ’、１０４ｂ、１０４ｂ’は所定電位で浮動（フローティング）状態となる。これに続いて、読み出されるメモリーセル（例えば１００ａ）に関連するワード線（例えば１０３ａ）の電位を、ワード線１０３ａに結合された各トランジスタ１０１ａ、１０１ｅが導通するレベルまで上昇させることによって、このワード線を活性化する。なお、ビット線１０４とワード線１０３との間の固有の寄生容量のために、ワード線１０３の活性化によって、関連するビット線１０４の各々の電位が少し上昇する。しかし、一般的なＤＲＡＭシステムでは、この電位変化の大きさは、電荷共有によるビット線の電位変化の大きさに比べればわずかである。従って、ＤＲＡＭシステムのみに関しては、規制容量の影響に関する説明は省略する。
ワード線１０３ａの活性化によって、このワード線１０３ａに結合された各メモリーセル１００ａ、１００ｅのそれぞれのキャパシタ１０２ａ、１０２ｅが、その電荷を、このワード線に関連するビット線１０４ａ、１０４ｂと共有する。他のアレイ１５０ｂ内のビット線１０４ａ’、１０４ｂ’は、プリチャージ電位のままである。電荷の共有は、キャパシタ１０２ａ、１０２ｅに蓄積された電荷次第で、それぞれビット線１０４ａ、１０４ｂの電位を上昇も下降もさせる。１つのメモリーアレイのビット線１０４ａ、１０４ｂのみがその電位を変化させているので、各センスアンプ３００ａ、３００ｂでは、活性化されたワード線１０３ａに関連するビット線１０４ａ、１０４ｂと、同じセンスアンプ３００ａ、３００ｂに関連する他のビット線１０４ａ’、１０４ｂ’との間に差分電位が生じる。従って、アクセス動作によって、読み出されるセル１００ａに関連するビット線１０４ａ、１０４ｂは、プリチャージ電圧より高い電位も低い電位も有する。しかし、電位の変化は小さく、この電位は増幅をしてはじめて利用可能となる。
センス／リフレッシュの動作は２つの目的を果たす。第１に、センス／リフレッシュ動作は、アクセスされたセルに結合されたビット線の電位の変化を増幅する。ビット線がプリチャージ電位よりも低い電位を有する場合には、このビット線はセンス中に接地に駆動される。代わりに、ビット線がプリチャージ電位よりも高い電位を有する場合には、このビット線はセンス中にＶccに駆動される。センス／リフレッシュ動作の第２の目的は、関連するセルのキャパシタ内の電荷を、アクセス動作の前の状態に回復することにある。アクセス動作が、キャパシタに蓄積された電荷を、ビット線と共有させることによって弱めたので、このステップが必要になる。
図３に、センスアンプ３００を詳細に示し、センスアンプ３００は、Ｎ−センスアンプ部３１０Ｎ及びＰ−センスアンプ部３１０Ｐを具えている。Ｎ−センスアンプ３１０Ｎ及びＰ−センスアンプ３１０Ｐはそれぞれ、ノード（節点）ＮＬＡＴ*及びＡＣＴを具えている。これらのノードは制御可能な電源（図示せず）に結合されている。ノードＮＬＡＴ*は最初は、ビット線１０４のプリチャージ電位（例えばＶcc／２）のバイアスをかけて、ノードＡＣＴは最初は、バイアスを接地にする。この初期状態では、Ｎ−センスアンプ３１０Ｎ及びＰ−センスアンプ３１０Ｐのトランジスタ３０１〜３０４がオフ状態に切り換えられる。センス／リフレッシュ動作は２段階の動作であり、Ｎ−センスアンプ３１０ＮがＰ−センスアンプ３１０Ｐより前にトリガされる。
Ｎ−センスアンプ３１０Ｎは、ノードＮＬＡＴ*の電位をプリチャージ電位（例えばＶcc／２）から接地電位にもっていくことによってトリガされる。ノードＮＬＡＴ*とビット線１０４ａ、１０４ａ’、１０４ｂ、１０４ｂ’との電位差が、ＮＭＯＳトランジスタ３０１、３０２のしきい値（スレッショルド）電位に達すると、より高電圧のビット線にゲートが結合されているトランジスタが導通し始める。このことは、より低電圧のビット線を、ＮＬＡＴ*ノードの電圧に向けて放電させる。従って、ノードＮＬＡＴ*が接地電位に達すると、より低い電圧のビット線も接地電位に達する。他のＮＭＯＳトランジスタは、そのゲートが、接地に向けて放電したより低電圧のディジット線に結合されているので、全く導通しない。
Ｐ−センスアンプ３１０Ｐは、（Ｎ−センスアンプ３１０Ｎがトリガされた後に、）ノードＡＣＴの電位を接地からＶccにもっていくことによってトリガされる。（前にＮ−センスアンプ３１０Ｎがトリガされたことによって、）より低電圧のビット線の電位が接地に達すると、より低電圧のビット線にゲートを結合されたＰＭＯＳトランジスタが導通し始める。このことは、最初により高い電位であったビット線を、Ｖccの電位に充電させる。Ｎ−センスアンプ３１０Ｎ及びＰ−センスアンプ３１０Ｐが共にトリガされた後に、より高電圧のビット線の電位がＶccまで上昇して、より低電圧のビット線の電位が接地まで低下する。従って、センスアンプ３１０Ｎ及び３１０Ｐを共にトリガするプロセス（過程）は、アクセス動作によって生じた電位差を、ディジタル回路での使用に適したレベルまで増幅する。特に、メモリーセル１００ａが２進数０に対応する電荷を蓄積している場合には、読み出されるメモリーセル１００ａに関連するビット線１０４ａが、Ｖcc／２のプリチャージ電位から接地にもっていかれ、メモリーセル１００ａが２進数１に対応する電荷を蓄積している場合には、ビット線１０４ａがＶccにもっていかれ、これにより、ビット線１０４ａ、１０４ａ’に結合された比較器（コンパレータ）（または差動増幅器）３５０ａが、セル１００ａに記憶されたデータと整合する２進数０または１を信号線３５１上に出力することを可能にする。これに加えて、アクセスされたセルのキャパシタ１０２ａに最初に蓄積されていた電荷が、アクセス前の状態に回復される。
メモリーセル用の他の形式のメモリー素子を見つける努力が続けられている。近年の検討は、高安定抵抗状態または低安定抵抗状態のいずれかを示すようにプログラム可能な抵抗材料に焦点を合わせている。こうした材料のプログラム可能な抵抗素子は、例えば、２進数”１”のデータビットを記憶する高抵抗状態、または２進数”０”を記憶する低抵抗状態にプログラム（設定）することができる。そして、記憶しているデータビットは、アクセス装置によって抵抗メモリー素子を通るように切り換えられた読み出し電流の大きさを検出して、これにより、事前にプログラムされた安定な抵抗状態を表わすことによって再生することができる。
米国特許5,761,115 米国特許5,896,312 米国特許5,914,893 米国特許6,084,796
近年、金属ドーピングしたカルコゲナイドのような固体電解質で製造したカルコゲナイド・ガラスが、ＤＲＡＭメモリーデバイスのようなメモリーデバイス用のデータ記憶メモリーセルとして検討されてきた。米国特許5,761,115、5,896,312、5,914,893、及び6,084,796のすべてに、この技術が記載され、これらは参考文献として本明細書に含める。これらの記憶セルは、プログラマブル導体セルと称される（あるいはまた、プログラマブル・メタライゼーション（金属化）セルとしても知られている）。こうしたセルの１つの特徴は、このセルは一般に、金属ドーピングしたカルコゲナイドのような固体金属電解質、及び高速イオン導体の表面上に離間した陰極（カソード）と陽極（アノード）を具えている、ということである。これらの陰極と陽極に電圧を印加することによって、金属デンドライト（樹脂状結晶）の成長が生じて、これによりセルの抵抗及び容量が変化して、このことはデータの記憶に利用することができる。
特に有望なプログラマブルで双安定の抵抗材料の１つは、Ｇe：Ｓe：Ａgを含む合金系である。カルコゲナイド材料から成るメモリー素子は、自然安定の高抵抗状態を有するが、適切な極性の電圧による電流パルスを前記セルに通すことによって、低抵抗状態にプログラムすることができる。これにより、デンドライトとしても知られているプログラマブルな導体が、前記陽極と前記陰極との間に成長して、セルの抵抗を低下させる。カルコゲナイド・メモリー素子は、これをプログラムするための適切な電流パルス及び電圧極性によって、簡単に上書きされ、このため消去する必要がない。さらに、カルコゲナイド材料のメモリー素子は、プログラムされた低抵抗状態を保つために、電源への接続あるいはリフレッシュを、たまに（例えば週１回）しか行う必要がないという点で、不揮発性に近い。こうしたメモリーセルは、ＤＲＡＭセルとは異なり、リフレッシュの必要なしにアクセスすることができる。
ＤＲＡＭセルに関連するもののような従来のセンスアンプ回路は、プログラマブル導体のランダムアクセスメモリー（ＰＣＲＡＭ）セルをセンスすることができるが、これらのセンスアンプに関連する自然リフレッシュ動作は、ＰＣＲＡＭの関係では不必要である。実際に、ＰＣＲＡＭセルの頻繁な再書込みは、ＰＣＲＡＭセルが再書込みしにくくなるので、望ましくない。従って、ＰＣＲＡＭセルをリフレッシュすることなしに読み出す回路及び方法が、必要とされ、そして望まれる。
（発明の概要）
本発明は、ＰＣＲＡＭメモリーセルをリフレッシュすることなく読み出す方法及び装置に指向したものである。ＰＣＲＡＭセルのプログラマブル導体をそのビット線に結合した所定時間後に、このプログラム導体をこのビット線から切り離す。この所定時間は、Ｎ−センスアンプ及びＰ−センスアンプが作動（活性化）する前の時点に選定する。このようにして、Ｎ−センスアンプ及びＰ−センスアンプが、ビット線上の電位を変化させることができ、変化した電位によってＰＣＲＡＭセルを再書込みすることがない。ワード線に結合されたゲートを有するアクセス・トランジスタを用いるＰＣＲＡＭアレイでは、ワード線を活性化した所定時間後にこのワード線を不活性化することによって、本発明を実施することができる。アクセス・トランジスタを具えていないＰＣＲＡＭアレイでは、ＰＣＲＡＭセルとセンスアンプとの間の各ビット線に絶縁トランジスタを付加して、ＰＣＲＡＭセルを関連するビット線から切り離すことができる。
本発明の以上及び他の利点及び特徴は、以下の、図面を参照した本発明の好適な実施例の詳細な説明より、一層明らかになる。
（実施例の詳細な説明）
以下、本発明の実施例について図面を参照しながら説明する。各図面中では、同一参照番号は同一要素を示す。図４にはＰＣＲＡＭセル４００を示し、図５には複数のＰＣＲＡＭセル４００ａ〜４００ｈから成るメモリーデバイス５００を示す。図４に示すように、ＰＣＲＡＭセル４００は、アクセス・トランジスタ４０１、プログラマブル導体メモリー素子４０２、及びセル・プレート４０３を具えている。アクセス・トランジスタ４０１は、そのゲートがワード線４０５に結合され、１つの端子がビット線４０６に結合されている。こうしたセルのアレイのごく一部分を図５に示し、この部分はビット線４０６ａ、４０６ａ’、４０６ｂ、４０６ｂ’、及びワード線４０５ａ、４０５ｂ、４０５ｃ、及び４０５ｄを含む。図５に示すように、ビット線４０６ａ、４０６ｂはそれぞれ、プリチャージ回路５０１ａ、５０１ｂに結合され、これらのプリチャージ回路は、プリチャージ電位を、スイッチ可能な形で、ビット線４０６ａ、４０６ａ’、４０６ｂ、４０６ｂ’に供給することができる。アクセス・トランジスタ４０１の他の端子は、プログラマブル導体メモリー素子４０２の一方の端に結合され、プログラマブル導体メモリー素子の他方の端はセル・プレート４０３に結合されている。セル・プレート４０３は、他のいくつかのＰＣＲＡＭセルに及んで、これらに結合することができる。セル・プレート４０３は、電源にも結合されている。好適な実施例では、電源が1.25V（Ｖdd／２）である。
図５に、複数のメモリーアレイ５５０ａ、５５０ｂを具えたメモリーデバイス５００を示す。各メモリーアレイ５５０ａ、５５０ｂは、複数のメモリーセル４００ａ〜４００ｄ、４００ｅ〜４００ｈを含み、これらのメモリーセルは、所定のビット線４０６ａ、４０６ａ’、４０６ｂ、４０６ｂ’に沿ったメモリーセル４００が共通ワード線４０５ａ〜４０５ｄを共用しないように、複数のメモリーセル４００をまとめて敷き詰めることによって配置する。逆に、いずれのワード線４０５ａ〜４０５ｄに沿ったメモリーセル４００も、共通ビット線４０６ａ、４０６ａ’、４０６ｂ、４０６ｂ’を共用しない。各ワード線は、トランジスタ５１０ａ〜５１０ｄを経由するスイッチ（導通遮断）可能な形で、ワード線ドライバ（駆動回路）５１２ａ〜５１２ｄに結合されている。これに加えて、各ワード線も、トランジスタ５２０ａ〜５２０ｄを経由するスイッチ可能な形で、接地に結合することができる。トランジスタ５１０ａ〜５１０ｄ、５２０ａ〜５２０ｄのゲートは、ワード線４０５ａ〜４０５ｄの、ワード線ドライバ５１２ａ〜５１２ｂ／接地への結合、及びこれらからの切り離しを行うために用いる信号線５１１ａ〜５１１ｄに結合されている。各メモリーアレイ５５０ａ、５５０ｂは、各自のビット線の組を有する。例えば、メモリーアレイ５５０ａはビット線４０６ａ、４０６ｂを含み、メモリーアレイ５５０ｂはビット線４０６ａ’、４０６ｂ’を含む。メモリーアレイ５５０ａ、５５０ｂの隣接対の各々からのビット線は、共通のセンスアンプ３００ａ、３００ｂに結合されている。例えば、ビット線４０６ａ、４０６ａ’はセンスアンプ３００ａに結合され、ビット線４０６ｂ、４０６ｂ’はセンスアンプ３００ｂに結合されている。簡単のため、図５には、２つのアレイ５５０ａ、５５０ｂ及び８つのセル４００ａ〜４００ｈのみを有するメモリーデバイスを示す。しかし、現実のメモリーデバイスはずっと多くのセル及びアレイを有することはよく知られている。例えば、現実のメモリーデバイスは数百万個のセル４００を含む。
図５に、複数のメモリーアレイ５５０ａ、５５０ｂを具えたメモリーデバイス５００を示す。各メモリーアレイ５５０ａ、５５０ｂは、複数のメモリーセル４００ａ〜４００ｄ、４００ｅ〜４００ｈを含み、これらのメモリーセルは、所定のビット線４０６ａ、４０６ａ’、４０６ｂ、４０６ｂ’に沿ったメモリーセル４００が共通ワード線４０５ａ〜４０５ｄを共用しないように、複数のメモリーセル４００をまとめて敷き詰めることによって配置する。逆に、いずれのワード線４０５ａ〜４０５ｄに沿ったメモリーセル４００も、共通ビット線４０６ａ、４０６ａ’、４０６ｂ、４０６ｂ’を共用しない。各ワード線は、トランジスタ５１０ａ〜５１０ｄを経由するスイッチ可能な形で、ワード線ドライバ（駆動回路）５１２ａ〜５１２ｄに至る。これに加えて、各ワード線も、トランジスタ５２０ａ〜５２０ｄを経由するスイッチ可能な形で、接地に結合することができる。トランジスタ５１０ａ〜５１０ｄ、５２０ａ〜５２０ｄのゲートは、ワード線４０５ａ〜４０５ｄの、ワード線ドライバ５１２ａ〜５１２ｂ／接地への結合、及びこれらからの切り離しを行うために用いる信号線５１１ａ〜５１１ｄに結合されている。各メモリーアレイ５５０ａ、５５０ｂは、各自のビット線の組を有する。例えば、メモリーアレイ５５０ａはビット線４０６ａ、４０６ｂを含み、メモリーアレイ５５０ｂはビット線４０６ａ’、４０６ｂ’を含む。メモリーアレイ５５０ａ、５５０ｂの隣接対の各々からのビット線は、共通のセンスアンプ６００ａ、６００ｂに結合されている。例えば、ビット線４０６ａ、４０６ａ’はセンス増幅器６００ａに結合され、ビット線４０６ｂ、４０６ｂ’はセンスアンプ６００ｂに結合されている。簡単のため、図５には、２つのアレイ５５０ａ、５５０ｂ及び８つのセル４００ａ〜４００ｈのみを有するメモリーデバイスを示す。しかし、現実のメモリーデバイスはずっと多くのセル及びアレイを有することはよく知られている。例えば、現実のメモリーデバイスは数百万個のセル４００を含む。
メモリーデバイス５００は、複数のプリチャージ回路５０１ａ〜５０１ｂも具えている。センスアンプ（例えば４０６ａ、４０６ａ’）に結合されたビット線の対毎に、１つのプリチャージ回路（例えば５０１ａ）を設ける。各プリチャージ回路（例えば５０１ａ）は、２つのトランジスタ（例えば５０１ａ、５０１ｂ）を具えている。各トランジスタの１つの端子は、電源に結合されている。好適な実施例では、この電源が2.5V（Ｖdd）である。各トランジスタ（例えば５０２ａ、５０２ｂ）の他の端子は、このトランジスタに対応するビット線（例えば、それぞれ４０６ａ、４０６ａ’）に結合されている。各トランジスタ（例えば５０２ａ、５０２ｂ）のゲートは、プリチャージ制御信号に結合されている。図に示すように、トランジスタ（例えば５０２ａ、５０２ｂ）はＰ−ＭＯＳ型トランジスタである。従って、プリチャージ信号がローである際には、トランジスタ（例えば５０２ａ、５０２ｂ）が導通して、これにより、ビット線（４０６ａ、４０６ａ’）がプリチャージされる。プリチャージ信号がハイである際には、トランジスタ（例えば５０２ａ、５０２ｂ）が遮断（スイッチオフ）される。ビット線（例えば４０６ａ、４０６ａ’）に固有の容量によって、これらのビット線は、所定期間中は、およそ2.5Vのプリチャージ電圧レベルのままである。
ＰＣＲＡＭデバイス５００内ＰＣＲＡＭセル、例えばセル４００ａを読み出すことは、アクセス動作及びセンス動作から成る。
アクセス動作の目的は、読み出されるメモリーセル４００ａの同じセンスアンプ（例えば３００ａ）に結合されたビット線（例えば４０６ａ、４０６ａ’）どうしの間に、小さな電位差を作ることである。この小さな電位差を、その後にセンスアンプ３００によって、これらのビット線に結合された比較器を駆動するために必要なしきい値まで増幅して、メモリーセル４００ａの内容に相当する値を出力することができる。ここで図７も参照しながら説明する。アクセス動作は、メモリーデバイス５００のビット線４０６ａ、４０６ａ’、４０６ｂ、４０６ｂ’を、プリチャージ回路５０１ａ〜５０１ｂによってプリチャージすることから始まる（ステップＳ１）。これらのビット線は、プリチャージ信号を一時的にローにもっていき、トランジスタ５０２ａ〜５０２ｄが前記プリチャージ電圧（Ｖdd）をビット線４０６ａ、４０６ａ’、４０６ｂ、４０６ｂ’に導くことによってプリチャージすることができる。一旦、プリチャージ信号がハイ状態に戻ると、トランジスタ５０２ａ〜５０２ｄは導通を停止するが、ビット線４０６ａ、４０６ａ’、４０６ｂ、４０６ｂ’は、これらのビット線に固有の容量によって、所定期間中はプリチャージ電位のままである。
好適な実施例では、ビット線４０６ａ、４０６ａ’、４０６ｂ、４０６ｂ’を2.5Vにプリチャージして、セル・プレート４０３ａ、４０３ｂを1.25Vに結合する。ビット線とセル・プレートとの間の1.25Vの電位差は、ビット線からアクセス・トランジスタ４０１（導通状態である際の）を通って、セル・プレート及びプログラマブル導体メモリー素子４０２に至る放電を生じさせる。この放電速度は、プログラマブル導体メモリー素子４０２の抵抗状態に依存する。即ち、低抵抗状態は高抵抗状態よりも、ビット線をより高速に放電させる。ビット線が放電する間には、その電圧が前記プリチャージ電圧からセル・プレート電圧に向かって降下する。
メモリーデバイス５００では、ワード線４０５ａ〜４０５ｄは通常、接地電位である。従って、アクセス・トランジスタ４０１ａ〜４０１ｅは通常はオフ状態に切り換えられている。ここで、図６Ａ及び図６Ｂも参照して説明する。時刻Ｔ1では、読み出すべきセル４００ａに関連するワード線４０５ａを、その電位を接地から所定レベルにもっていくことによって活性化する（ステップＳ２）。この所定レベルは、プログラマブル導体４０２ａに読み出し電圧が生じるように設計し、この読み出し電圧は、前に説明したように、書込み電圧の大きさ未満の大きさを有さなければならない。好適な実施例では、ワード線４０１ａを2.25Vにもっていく。トランジスタ４０１ａのしきい値電圧が0.8Vであるので、トランジスタ４０１ａとプログラマブル導体４０２ａとの境界面の電位は1.45Vになる。このことは、0.2Vの読み出し電圧を生じさせる、というのは、プログラマブル導体４０２ａとセル・プレート４０３ａとの間の境界面が1.25Vに維持されるからである。
ワード線４０５ａとこれに関連するビット線４０６ａとの間に固有の寄生容量によって、ワード線４０５ａが活性化されると、関連するビット線４０６ａの電位が増加する。好適な実施例では、ビット線４０６ａの電位が0.1Vだけ増加して2.6Vになる。なお、相補的な（コンプリメンタリ）ビット線４０６ａ’、４０６ｂ’に結合されたワード線４０５ｃ、４０５ｄは接地電位のままである。従って、ビット線４０６ａ’、４０６ｂ’は、プリチャージ電位に留まり、このプリチャージ電位は、好適な実施例では2.5Vである。
ビット線４０６ａの増加した電位を、プログラマブル導体４０２ａの２つの双安定抵抗状態と組み合わせて用いて、センスアンプ（例えば３００ａ）に結合された一方のビット線（例えば４０６ａ）に、同じセンスアンプ３００ａに結合された他方のビット線（例えば４０６ａ’）よりも高い電圧または低い電圧のいずれかを持たせる。本質的に、ワード線とこれに関連するビット線との間の寄生容量を用いて、初期状態を活性化させて（有効にして）、初期状態では、セル４００ａに関連するビット線（例えば４０６ａ）を、同じセンスアンプ３００ａに結合された他のビット線４０６ａ’よりも高い電位で読み出す。プログラマブル導体４０２ａが高抵抗状態を有する場合には、ビット線４０６ａが低速で放電して、これにより、ビット線４０６ａがその相対的に高い電位を維持するように、前記メモリーを設計して動作させる。しかし、プログラマブル導体４０２ａが低抵抗状態を有する場合には、ビット線４０６ａがより速い速度で放電して、これにより、ビット線４０６がビット線４０６ａ’よりも低い電位状態に移行する。これら２つの効果は、図６Ａ（より高い抵抗状態におけるプログラマブル導体の効果を示す）と図６Ｂ（より低い抵抗状態におけるプログラマブル導体の効果を示す）とを比較することによって見ることができる。
時刻Ｔ1の所定時間後の時刻Ｔ2では（ステップＳ３）、読み出されるセル４００ａに関連するワード線４０５ａが、その電位を接地に戻すことによって不活性化される（ステップＳ４）。ワード線の不活性化は、例えば端子５１１ａを接地することによって達成することができ、このことは、ワード線ドライバ５１２ａをワード線４０５ａに直列結合しているトランジスタ５１０ａの導通を停止させる。このことは、アクセス・トランジスタ４０１ａ、４０１ｂを遮断して、これにより、ビット線がさらに、プログラマブル導体４０２ａ、４０２ｃを通して放電することを防止する。このことは、増幅された電位差が、プログラマブル導体４０２ａ、４０２ｅをリフレッシュ（書込み）することも防止する。まれな場合であるが、プログラマブル導体４０２ａ、４０２ｅの内容をリフレッシュ（刷新）することが望まれる際には、ワード線をより長い期間ハイ状態に保持する。この動作のモードは、図６Ａ及び図６Ｂに破線で示す。好適な実施例では、図の所定時間ｔは約15nS（即ち、Ｔ2＝Ｔ1＋15nS）である。
なお、本発明の範囲を逸脱することなしに、ｔ及びＴ2の値を変えることができる。特に本発明の目的は、ビット線の電圧がセンスアンプ３０１Ｎ、３１０Ｐによって所定レベルに増幅される前の任意の時点で、プログラマブル導体をビット線から電気的に切り離すことによって実現され、この所定レベルは、プログラマブル導体の両端に、プログラマブル導体の書込みに必要なしきい値に達する電位差が生じるようなレベルである。従って、図６Ａ及び図６Ｂには、メモリーデバイス５００の電気特性に応じて、センスアンプ３１０Ｎ、３１０Ｐのいずれかが作動（活性化）する前にＴ2が生じるように示してあるが、Ｔ2は例えば、Ｎ−センスアンプ３１０Ｎの作動とＰ−センスアンプ３１０Ｐの作動との間に生じ得る。これとは無関係に、所定時間ｔは、プログラマブル導体４０２ａの論理状態がビット線４０６ａ上に反映され得る程度に十分長くなければならず、即ち、ビット線４０６ａの電圧が、プログラマブル導体４０２ａを通る放電によって前記プリチャージ電圧から十分に変化して、これにより、プログラマブル導体４０２ａの２つの抵抗状態を区別して、センスアンプ３００ａによって増幅することができなければならない。
時刻Ｔ3では、Ｎ−センスアンプ３１０Ｎが作動する（ステップＳ５の開始）。ＤＲＡＭシステムに関して前述したように、Ｎ−センスアンプの作動によって、より低い電位を有するビット線（例えば４０６ａ’）が、ＮＬＡＴ信号と共に接地電位の方に引っ張られる。好適な実施例では、Ｔ3はＴ1の約30nS後である。しかし、値Ｔ3は、本発明の範囲を逸脱することなしに変更することができる。
時刻Ｔ4では、Ｐ−センスアンプ３１０Ｐが作動する。ＤＲＡＭシステムに関して上述したように、Ｐ−センスアンプを作動させることによって、より高い電位を有するビット線（例えば４０６ａ）がＶccの方に引っ張られる。好適な実施例では、Ｔ4はＴ1の後の約35nSである。しかし、Ｔ4の値は、本発明の範囲を逸脱することなしに変更することができる。
時刻Ｔ5では、読み出されるセル４００ａに関連するセンスアンプ３００ａの、一方のビット線（例えば４０６ａ）がＶccの電位にされて、他方のビット線（例えば４０６ａ’）が接地電位にされる。今度は、センスアンプ３００ａに結合されたビット線の一方が接地電位であり、他方のビット線がＶccの電位であるので、比較器（または差動増幅器）３５０を用いて、セル４００ａの内容に対応する値を、信号線３５１ａ上に出力することができる。
図９に、本発明の代案の実施例によるメモリーデバイス９００を示す。この代案の実施例は、アクセス・トランジスタ４０１を具えていないＰＣＲＡＭを使用するために設計したものである。例えば、図１０に、アクセス・トランジスタの代わりに一対のダイオード１００１ａ、１００１ｂを利用したＰＣＲＡＭセル４００’の一例を示す。図に示すように、ＰＣＲＡＭセル４００’は、ビット線１０４に結合されたプログラマブル導体メモリー素子４０２を特徴とする。プログラマブル導体メモリー素子４０２は、ダイオード回路１００２を介してワード線にも結合されている。ダイオード回路１００２は、図に示すように配置した２つのダイオード１００１ａ、１００１ｂを具えている。
メモリーデバイス９００は、上記のこと以外は、第１実施例のメモリーデバイス５００と非常に類似している。しかし、メモリーデバイス９００は新たな絶縁トランジスタ９０１ａ〜９０１ｄを具えて、これらはセンスアンプ３００ａ、３００ｄをビット線４０６ａ、４０６ａ’、４０６ｂ、４０６ｂ’に直列に接続する。本発明は、メモリーデバイス９００において、メモリーデバイス５００と非常に類似した方法で動作するが、センシング（論理状態検出）の前に、ワード線４０５ａを不活性化してメモリーセル４００ａをビット線４０６ａ’上の増幅電圧から電気的に切り離す代わりに、通常は導通状態である絶縁トランジスタ９０１ａがオフ状態になり、これによりビット線４０６ａを２つに分断する点を除く。従って、ビット線のうち、トランジスタ９０１ａとセンスアンプ３０１ａとの間の部分がセンスされて、トランジスタ９０１ａとプリチャージ回路５０１ａとの間の部分はセンスアンプから絶縁される。
図８に、コンピュータシステムのようなプロセッサベースのシステム８００のブロック図を示し、このシステムは、他の図に関連して説明したＰＣＲＡＭ半導体メモリー８０２を含む。メモリー８０２は、１つ以上のメモリーチップとして、あるいはメモリーモジュール上に実装したメモリー集積回路として構成することができ、このメモリーモジュールは例えば、ＳＩＭＭ（single in-line memory module）、ＤＩＭＭ（dual in-line memory module）のようなプラグイン・メモリーのジュール、あるいは他のプラグイン・メモリーモジュールである。プロセッサベースのシステム８００は、プロセッサ８０１、メモリー８０２、マスストレージ（大容量記憶装置）８０３、及びＩ／Ｏデバイス８０４を具えて、これらの各々がバス８０５に結合されている。図には単一のプロセッサ８０１を示しているが、プロセッサ８０１はあらゆる種類のプロセッサとすることができ、そして複数のプロセッサ及びコプロセッサを含むことができることは明らかである。メモリー８０２は、図９には複数のＰＣＲＡＭチップ５００を有するものとして示している。しかし、メモリー８０２は、単一のＰＣＲＡＭデバイス５００のみ、あるいは図に示すよりも多数のＰＣＲＡＭデバイス５００を具えることができ、かつ／あるいは、不揮発メモリーまたはキャッシュメモリーのような追加的な形式のメモリーを具えることができる。図には１つのマスストレージ・デバイス８０３を示しているが、プロセッサベースのシステム８００は複数のマスストレージ・デバイスを具えることができ、これらはできれば、フロッピー（登録商標）ディスク、ＣＤＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ、ハードディスク、及びディスクアレイのような異なる種類のデバイスであるが、これらに限定されない。同様に、Ｉ／Ｏデバイス８０４は、異なる種類の複数のＩ／Ｏデバイスで構成することができ、キーボード、マウス、グラフィックカード、モニター、及びネットワーク・インタフェースを含むが、これらに限定されない。バス８０５は、図では単一のバスとして示しているが、複数のバス及び／またはブリッジを含むことができ、これらのバス等は、互いに結合することができ、あるいは他の構成要素によってブリッジ結合することができる。デバイス８０１〜８０４の一部を単一のバス８０５のみに結合して、他のデバイスを複数のバス８０５に結合することができる。
本発明は、ＰＣＲＡＭセル４００、及びセンスアンプを用いるがセルの内容を書き変えることなしにセル４００の内容を読み出す方法を提供する。書き変え防止は、セル４００のプログラマブル導体４０２がビット線４０６に結合された所定時間後に、プログラマブル導体４０２をビット線４０６から絶縁することによって達成される。この所定時間は、Ｎ−センスアンプ３１０Ｎ及びＰ−センスアンプ３１０Ｐが共に作動する前の時刻に相当する。好適な実施例では、ＰＣＲＡＭセル４００が、セルをビット線に電気的に結合し、切り離すためのアクセス・トランジスタ４０１を具えている。アクセス・トランジスタ４０１は、ワード線に結合されたゲートを有する。従って、好適な実施例では、ワード線が活性化された所定時間後に、ワード線を不活性化して、これにより、Ｎ−センスアンプ３１０Ｎ及びＰ−センスアンプ３１０Ｐがセル４００を書き変えないことを保証する。他の実施例では、ＰＣＲＡＭセル４００がアクセス・トランジスタを具えていない。例えば、ＰＣＲＡＭセルがダイオードを代わりに利用する。アクセス・トランジスタのないいずれの実施例でも、プログラマブル導体メモリー素子と、このプログラマブル導体メモリー素子に関連するビット線との間に、絶縁トランジスタを挿入することができる。通常は導通していないこれらの絶縁トランジスタを、ワード線が活性化されていた後の、上記の好適な実施例と同じ所定時刻にオフ状態に切り換えて、これにより、プログラマブル導体メモリー素子を、センシング中に発生する上昇電圧から絶縁するという同様の結果を達成することができる。
本発明は好適な実施例に関連させて詳細に説明してきたが、本発明は以上に開示した実施例に限定されないことは明らかである。むしろ本発明は、以上に記述していないが本発明の範囲に入る変形、変更、代替、あるいは等価な構成を任意数含むように改変することができる。従って、本発明は以上の記述及び図面に限定されるものではなく、特許請求の範囲のみによって限定される。
従来のＤＲＡＭセルを図式的に示す図である。 従来のＤＲＡＭアレイを図式的に示す図である。 従来のセンスアンプを図式的に示す図である。 ＰＣＲＡＭセルを図式的に示す図である。 ＰＣＲＡＭアレイを図式的に示す図である。 ＰＣＲＡＭセルを高抵抗状態で読み出す際の、ワード線及びビット線上の電圧を示すタイミング図である。 ＰＣＲＡＭセルを低抵抗状態で読み出す際の、ワード線及びビット線上の電圧を示すタイミング図である。 本発明の方法を示すフローチャートである。 本発明の原理によるＰＣＲＡＭを含むプロセッサベースのシステムのブロック図である。 本発明の第２実施例によるＰＣＲＡＭアレイを図式的に示す図である。 図９のＰＣＲＡＭアレイと共に使用するＰＣＲＡＭセルの具体例の代案を図式的に示す図である。

Claims (36)

  1. プログラマブル導体ランダムアクセスメモリーセルからデータを読み出す装置を具えたメモリーデバイスであって、
    前記装置が、
    読み出し動作中に、前記メモリーセルを、アドレス指定されて活性化されたワード線と、アドレス指定されて活性化されたビット線との間に結合するアクセス回路と；
    前記活性化されたビット線及び基準電圧ビット線を、所定のプリチャージ電圧にプリチャージするプリチャージ回路と；
    前記基準電圧ビット線及び前記活性化されたビット線に結合されて、前記メモリーセルの論理状態を検出するセンスアンプであって、アドレス指定された前記メモリーセルを読み出すことによって前記活性化されたビット線上に供給される電圧を、前記基準電圧ビット線上の前記プリチャージ電圧と比較して、比較の結果に応じた出力電圧を発生すべく動作するセンスアンプと；
    前記メモリーセルが、前記読み出し動作に応答して前記センスアンプによって発生される前記出力電圧によってリフレッシュされることを防止する防止回路と
    を具えていることを特徴とするメモリーデバイス。
  2. 前記アクセス回路がトランジスタ回路であり、前記メモリーセルの論理状態が前記活性化されたビット線に転送された後であって、かつ前記センスアンプが前記メモリーセルの論理状態を検出する前に、前記防止回路が前記活性化されたワード線を不活性化することを特徴とする請求項１に記載のメモリーデバイス。
  3. 前記防止回路がトランジスタを具えて、該トランジスタが前記活性化されたワード線を不活性化することを特徴とする請求項２に記載のメモリーデバイス。
  4. 前記トランジスタが、前記ワード線と前記ワード線用のドライバとの間に直列接続されて、前記読み出し動作中に、前記トランジスタがオン状態になり、そしてオフ状態になって、前記ワード線を不活性化することを特徴とする請求項３に記載のメモリーデバイス。
  5. 前記トランジスタが、前記ワード線と接地との間に接続されて、前記読み出し動作中にオフ状態になり、そしてオン状態になって、前記ワード線を不活性化することを特徴とする請求項３に記載のメモリーデバイス。
  6. 前記防止回路が、活性化されたビット線と、前記活性化されたビット線に関連するセンスアンプとの間に直列接続されたトランジスタを具えて、前記直列接続されたトランジスタを、読み出し動作中にオン状態にして、前記メモリーセルがリフレッシュ可能になる前にオフ状態にすることを特徴とする請求項１に記載のメモリーデバイス。
  7. 前記メモリーセルが、前記活性化されたビット線に論理状態を転送し始めた所定時間後に、前記防止回路が、前記活性化されたワード線を不活性化することを特徴とする請求項１に記載のメモリーデバイス。
  8. さらに、前記センスアンプが、第１センスアンプ部と第２センスアンプ部から成ることを特徴とする請求項７に記載のメモリーデバイス。
  9. 前記所定時間が、前記第１センスアンプ部が作動した後であり、かつ前記第２センスアンプ部が作動する前であることを特徴とする請求項８に記載のメモリーデバイス。
  10. 前記第１センスアンプ部がＮ−センスアンプであり、前記第２センスアンプ部がＰ−センスアンプであることを特徴とする請求項８に記載のメモリーデバイス。
  11. さらに、前記活性化されたビット線及び前記基準電圧ビット線をプリチャージするプリチャージ回路を具えて、前記活性化されたビット線及び前記基準電圧ビット線が前記センスアンプに結合されていることを特徴とする請求項１に記載のメモリーデバイス。
  12. 前記センスアンプが、前記活性化されたビット線を論理状態検出する前に、前記プリチャージ回路が、前記活性化されたビット線及び前記基準電圧ビット線をプリチャージすることを特徴とする請求項１１に記載のメモリーデバイス。
  13. プロセッサと；
    メモリーとを具えたシステムであって、
    前記メモリーが、プログラマブル導体ランダムアクセスメモリーセルからデータを読み出す装置を具えて、
    前記装置が、
    読み出し動作中に、前記メモリーセルを、アドレス指定されて活性化されたワード線とアドレス指定されて活性化されたビット線との間に結合するアクセス回路と；
    前記活性化されたビット線及び基準電圧ビット線を、所定のプリチャージ電圧にプリチャージするプリチャージ回路と；
    前記基準電圧ビット線及び前記活性化されたビット線に結合されて、前記メモリーセルの論理状態を検出するセンスアンプであって、アドレス指定された前記メモリーセルを読み出すことによって前記活性化されたビット線上に供給される電圧を、前記基準電圧ビット線上の前記プリチャージ電圧と比較して、比較の結果に応じた出力電圧を発生すべく動作するセンスアンプと；
    前記メモリーセルが、前記読み出し動作に応答して前記センスアンプによって発生される前記出力電圧によってリフレッシュされることを防止する防止回路と
    を具えていることを特徴とするシステム。
  14. 前記アクセス回路がトランジスタ回路であり、前記メモリーセルの論理状態が前記活性化されたビット線に転送された後であって、かつ前記センスアンプが前記メモリーセルの論理状態を検出する前に、前記防止回路が前記活性化されたワード線を不活性化することを特徴とする請求項１３に記載のシステム。
  15. 前記防止回路がトランジスタを具えて、該トランジスタが、前記活性化されたワード線を不活性化することを特徴とする請求項１４に記載のシステム。
  16. 前記トランジスタが、前記ワード線と前記ワード線用のドライバとの間に直列接続されて、前記読み出し動作中に、前記トランジスタがオン状態になり、そしてオフ状態になって、前記ワード線を不活性化することを特徴とする請求項１５に記載のシステム。
  17. 前記トランジスタが、前記ワード線と接地との間に接続されて、前記読み出し動作中にオフ状態になり、そしてオン状態になって、前記ワード線を不活性化することを特徴とする請求項１５に記載のシステム。
  18. 前記防止回路が、活性化されたビット線と、前記活性化されたビット線に関連するセンスアンプとの間に直列接続されたトランジスタを具えて、前記直列接続されたトランジスタを、読み出し動作中にオン状態にして、前記メモリーセルがリフレッシュ可能になる前にオフ状態にすることを特徴とする請求項１３に記載のシステム。
  19. 前記メモリーセルが、前記活性化されたビット線に論理状態を転送し始めた所定時間後に、前記防止回路が、前記活性化されたワード線を不活性化することを特徴とする請求項１３に記載のシステム。
  20. さらに、前記センスアンプが、第１センスアンプ部と第２センスアンプ部から成ることを特徴とする請求項１９に記載のシステム。
  21. 前記所定時間が、前記第１センスアンプ部が作動した後であり、かつ前記第２センスアンプ部が作動する前であることを特徴とする請求項２０に記載のシステム。
  22. 前記第１センスアンプ部がＮ−センスアンプであり、前記第２センスアンプ部がＰ−センスアンプであることを特徴とする請求項２０に記載のシステム。
  23. さらに、前記活性化されたビット線及び前記基準電圧ビット線をプリチャージするプリチャージ回路を具えて、前記活性化されたビット線及び前記基準電圧ビット線が前記センスアンプに結合されていることを特徴とする請求項１３に記載のシステム。
  24. 前記センスアンプが、前記活性化されたビット線を論理状態検出する前に、前記プリチャージ回路が、前記活性化されたビット線及び前記基準電圧ビット線をプリチャージすることを特徴とする請求項２３に記載のシステム。
  25. プログラマブル導体ランダムアクセスメモリーセルからデータを読み出す方法であって、この方法が、
    アドレス指定されて活性化されたビット線及び基準電圧ビット線を、所定のプリチャージ電圧にプリチャージするステップと；
    前記メモリーセルを含むアドレス指定されたワード線を活性化して、前記メモリーセル内の論理値を、当該メモリーセルに関連する前記アドレス指定されたビット線に転送するステップと；
    前記アドレス指定されたワード線を不活性化するステップと；
    前記アドレス指定されたワード線が不活性化された後に、前記アドレス指定されたビット線に関連するセンスアンプを用いて、当該ビット線上の電圧を前記基準電圧ビット線上の前記プリチャージ電圧と比較することによって、前記アドレス指定されたビット線に転送された前記論理値を検出するステップと；
    読出し動作中に、前記アドレス指定されたビット線を前記センスアンプに電気的に接続し、前記メモリーセルがリフレッシュ可能になる前に、当該ビット線を前記センスアンプから切り離すことによって、前記検出する動作の結果として前記メモリーセルがリフレッシュされることを防止するステップと
    を具えていることを特徴とするデータの読み出し方法。
  26. 前記活性化の所定時間後に、前記不活性化を実行することを特徴とする請求項２５に記載の方法。
  27. 前記検出するステップがさらに、
    第１センスアンプ・ユニットを作動させるステップと；
    前記第１センスアンプ・ユニットを作動させた第１所定時間後に、第２センスアンプ・ユニットを作動させるステップと
    を具えていることを特徴とする請求項２５に記載の方法。
  28. 前記アドレス指定されたワード線を活性化した第２所定時間後に、前記不活性化を実行することを特徴とする請求項２５に記載の方法。
  29. 前記第２所定時間が、前記第１センスアンプ・ユニットを作動させた後であり、かつ前記第２センスアンプ・ユニットを作動させる前であることを特徴とする請求項２８に記載の方法。
  30. 前記第２所定時間が、前記第１センスアンプ・ユニットを作動させる前であり、かつ前記第２センスアンプ・ユニットを作動させる前であることを特徴とする請求項２８に記載の方法。
  31. プログラマブル導体ランダムアクセスメモリーセルからデータを読み出す方法であって、この方法が、
    前記メモリーセルに結合された第１ビット線をプリチャージするステップを具え、前記メモリーセルがプログラマブル導体メモリー素子を含み；
    前記方法がさらに、
    第２ビット線を所定のプリチャージ電圧にプリチャージするステップと；
    前記第１ビット線の電圧を増加させるステップと；
    前記メモリーセルのアクセス・トランジスタをオン状態に切り換えて、前記プログラマブル導体メモリー素子を前記第１ビット線に結合するステップと；
    前記セルの前記アクセス・トランジスタをオフ状態に切り換えて、前記プログラマブル導体メモリー素子を前記第１ビット線から切り離すステップと；
    前記第１ビット線及び前記第２ビット線の電圧をセンスアンプによって検出して、前記プログラマブル導体メモリー素子の論理状態を特定するステップとを具え、
    前記オフ状態への切り換えを前記検出の前に実行し、前記センスアンプが作動するまで、前記第２ビット線が前記プリチャージ電圧を維持することを特徴とするデータの読み出し方法。
  32. 前記アクセス・トランジスタのオン状態への切り換えの所定時間後に、前記アクセス・トランジスタのオフ状態への切り換えを実行することを特徴とする請求項３１に記載の方法。
  33. 前記論理状態を特定するステップがさらに、
    第１センスアンプ・ユニットを作動させるステップと；
    前記第１センスアンプ・ユニットを作動させた第１所定時間後に、第２センスアンプ・ユニットを作動させるステップと
    を具えていることを特徴とする請求項３１に記載の方法。
  34. 前記アクセス・トランジスタのオン状態への切り換えの第２所定時間後に、前記アクセス・トランジスタのオフ状態への切り換えを行うことを特徴とする請求項３３に記載の方法。
  35. 前記第２所定時間後が、前記第１センスアンプ・ユニットを作動させた後であり、かつ前記第２センスアンプ・ユニットを作動させる前であることを特徴とする請求項３４に記載の方法。
  36. 前記第２所定時間後が、前記第１センスアンプ・ユニットを作動させる前であり、かつ前記第２センスアンプ・ユニットを作動させる前であることを特徴とする請求項３４に記載の方法。
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