JP4130295B2 - 集積回路ダイ - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路ダイに関し、特に、フリップチップアセンブリおよびワイヤボンディングアセンブリの両方に適用可能な、集積回路ダイに関する。
【０００２】
【従来の技術】
製造段階に近い集積回路設計において、通常、検査またはデバッギングのために接続される導電性パッドを追加した、プロトタイプが作成される。集積回路ダイ上のパッドへの接続に、従来型のワイヤボンディングを使用する場合、検査またはデバッギングの目的のためにすべての導電性パッドに対してワイヤボンディング接続が行なわれるように、また、最終製品においてはパッドのサブセットに対してもワイヤボンディング接続が行なわれるように、複数の導電性パッドを提供することが、一般的な課題となっている。
【０００３】
しかし、いわゆるフリップチップとして組み立てられる集積回路ダイの場合、接続パッド間に必要な中心ー中心間のピッチ、または間隔は、ワイヤボンディングによる接続において必要なそれより、非常に大きい。この大きいピッチゆえに、検査やデバッギングのためにパッドを追加するワイヤボンディングと同様の目的に適用するためには集積回路ダイが過度に大きくなり、不経済であるため、フリップチップアセンブリは非実用的となる。
【０００４】
【発明が解決しようとする課題】
本発明は、フリップチップアセンブリおよびワイヤボンディングアセンブリの両方に適用可能な集積回路ダイを、ダイの大きさを増大させることなく提供することを、目的とする。
【０００５】
【課題を解決するための手段】
本発明による集積回路ダイは、集積回路への外部との接続が可能となるような、第一および第二の導電性パッドのセットを含み、第一のセット内の隣接する各パッド間の第一の所定の中心間の間隔と、第二のセット内の隣接する各パッド間の、第一の間隔より小さい第二の所定の中心間の間隔と、第一のセットのみ、または第一及び第二のセットのパッドを露出する不活性化層を含む。
【０００６】
第一のセットのパッドの面積は、第二のセットのパッドの面積より大きい。第一のセットの各パッドの面積、およびその中心間の所定の間隔は、ダイのフリップチップアセンブリに適し、第二のセットの各パッドの面積、およびその中心間の所定の間隔は、ダイのワイヤボンディングアセンブリに適している。
【０００７】
第一および第二のパッドセットは、ダイの一つ以上のエッジに近接して、一列に配列可能である。
第一のセットのパッドはダイの一つ以上のエッジに近接して二列に配置され、二列のうち一列のパッド列は、もう一列のパッド列に対して互い違いに配置されることも可能である。第二のセットのパッドは、二列のうちの一列内に配置可能である。
パッドの第一のセットは、集積回路内の接続ポイントのセットの一つに接続可能であり、パッドの第二のセットは、集積回路内の接続ポイントのもう一つのセットに接続可能である。
【０００８】
【発明の実施の形態】
図１において、集積回路ダイ１は、ポリシリコンと金属層からなり、集積回路内に回路部品（図示されていない）を形成する。ダイ１の表面上に、導電性パッド２の第一のセットとパッド３の第二のセットが付着される。導電性パッド２および３のセットは、集積回路内に埋め込まれた回路部品と外部端子（図示されていない）との間の接続を可能にする目的で、設置される。
【０００９】
第一のセットのパッド２は、第二のセットのパッド３よりかなり大きく、後述するようにフリップチップアセンブリ用に設置され、回路部品内の接続点のセットの一つに接続される。（手段は図示されていない。）第二セットのパッド３は集積回路へのワイヤボンディングによる接続を可能とするために、すなわち検査やデバッギングの目的で設置され、回路部品の接続点のもう一つのセットに接続される。（手段は図示されていない。）
【００１０】
図１において、すべてのパッド２およびパッド３がワイヤボンディング接続４を備えているように、ワイヤボンディング接続は第一のセットのパッド２に対しても可能である。一般的な不活性化金属の不活性化層５が、パッド２およびパッド３上に、ワイヤボンディング接続４のための被覆されない領域を残して、集積回路ダイ表面上に付着される。
【００１１】
第一のセットの各パッドと、第一のセット内の隣接する一つまたは複数のパッドとの間のピッチまたは間隔は、少なくともフリップチップアセンブリに必要な所定の長さを要する。一般にこのピッチは、製造者により、２００ミクロンまたは２５０ミクロンである。必要長よりピッチが短い場合、製造上の問題を引き起こし、不良率の深刻化につながる。
【００１２】
ワイヤボンディングによる接続における最小ピッチはより小さく、一般に９０ミクロンであり、本ワイヤボンディング技術においては、ピッチは５０ミクロン程度まで小さくできる。従って、第二のパッドセット内の各パッド３と隣接するパッド（第一のセットのパッド２と第二のセットのパッド３のどちらであっても）との間のピッチ、または中心間の間隔は、少なくとも、ワイヤボンディングに必要とされる短い方の間隔に等しい。
【００１３】
図１の、ワイヤボンディング接続のために導電性パッドを一部露出させている不活性化層５を有する集積回路ダイに代わり、図２は、フリップチップアセンブリのための同様の集積回路ダイの実施例を示す。この場合、前述のようなフリップチップアセンブリのために適当な大きさの第一のセットのパッド２のみを露出させるように、ダイ表面上に不活性化層６が付着される。
【００１４】
不活性化層６が露出させるパッド２の領域は、図１のワイヤボンディングアセンブリの場合のそれより広い。各パッド２の上部には、導電性材料、例えば金やはんだの”こぶ”が付着され、これは加熱によって再度流出し、各パッドと外部端子（図示されていない）との間の接続をもたらす。
【００１５】
フリップチップアセンブリの機構については、周知である。不活性化層６が第二のセットのパッド３を覆うため、フリップチップアセンブリにおいて必要な、各導電性パッド２とそれに隣接するパッドとの間の、最小ピッチが確保される。第二のセットのパッド３が不活性化層６によって覆われていない場合、フリップチップアセンブリに必要な最小ピッチが満たされず、組み立て過程におけるこのような問題は、組み立て後のダイの不良率を深刻化させる。
【００１６】
本発明の実施例である集積回路ダイは、フリップチップアセンブリとワイヤボンディングの両方に必要とされる最小ピッチに、ダイの大きさをほとんど増大することなく対応可能である。従って、同一のダイが、不活性化層を変化させることのみによって、フリップチップアセンブリと従来のワイヤボンディングアセンブリの両方に使用できる。
【００１７】
本発明は一列に配置したパッド以外にも適用できる。例えば、フリップチップアセンブリとワイヤボンディングに必要とされる最小ピッチが満たされていれば、２列のパッドが設置可能である。図３において、図１および図２と同様に、第一のセットのパッド２’および２”、第二のセットのパッド３’の、２つのセットが示される。
【００１８】
パッド２’および３’は図３におけるダイのエッジに近接して一列に配列される。パッド２”は、ダイのエッジに平行であるが、より離れた異なる列に配列される。パッド２”は、図示されるように、第一のセットの他のパッド２’と互い違いに配列される。第一のセットのパッド２’および２”は、第二のセットのパッド３’より大きく、図１および図２に示されるように、大きいパッドはフリップチップアセンブリまたはワイヤボンディングアセンブリに使用され、小さいパッド３’はワイヤボンディングアセンブリに使用される。
【００１９】
前述のように、パッド２’および２”は、少なくとも、フリップチップアセンブリに必要とされる最短距離、図の二つのパッド間の破線Pで示される距離において隔離されている。第二のパッドセットの各パッド３’は隣接するパッドから、それが第一および第二セットのパッドいずれであるかに関わらず、ワイヤボンディングに必要とされる最小間隔において隔離されている。
【００２０】
パッド２’と２”が互い違いになることによって、ダイの表面積が減少するという効果があり、ワイヤボンディングアセンブリに使用される場合には、有効ピッチ、すなわちダイエッジに沿って測定されるピッチが、目的とするパッケージのリードフレームのピッチに、より近く適合するという効果がある。
【００２１】
図１，２および３において、パッド間の間隔には、均一性や対称性が要求されず、フリップチップアセンブリまたはワイヤボンディングアセンブリのために必要な最小間隔を、その場合に応じて満たすことのみが要求される。
【００２２】
本発明によれば、同一の基本的な集積回路ダイを、フリップチップ組み立てに使用可能であり、また、ワイヤボンディングのために作られる、より高いｐiｎカウントバージョンのために使用可能である。このような”二目的”ダイが大きさを増大させずに製造可能である。結果的に本発明によって、二つの異なる集積回路ダイが、最低のコストで製造可能となる。
【００２３】
さらに、入力／出力パスの遅延特性やダイの内部寄生特性は、フリップチップアセンブリとワイヤボンディングアセンブリの両方の特性と実質的に同じである。本発明によれば、製造サイクルの遅い段階での、フリップチップとワイヤボンディングのどちらを使用するかの決定が可能である。
【図面の簡単な説明】
【図１】本発明の実施例である集積回路ダイの、部分断面図。
【図２】本発明の実施例である集積回路ダイの、部分断面図。
【図３】本発明の実施例の、二列の導電性パッドを含む集積回路ダイの部分平面図。
【符号の説明】
１ 集積回路ダイ
２ 第一のセットの導電性パッド
３ 第二のセットの導電性パッド
４ ワイヤボンディング
５ 不活性化層
６ 不活性化層
７ 導電性材料の”こぶ”

Claims (2)

  1. 集積回路との間の外部接続を可能とするための、第一および第二の、導電性パッドのセットを含み、
    前記第１のセット内の各パッドは、前記第二のセット内の各パッドよりも大きいサイズを有し、
    前記第一のセット内の各パッドと、前記第一のセット内の隣接するパッドとの間に、中心間の間隔を有し、各中心間の間隔は、少なくとも第一の所定の長さを有し、
    前記第二のセット内の各パッドと、前記第一および第二のセット内の隣接するパッドとの間に、中心間の間隔を有し、各中心間の間隔は、前記第一の所定の長さより短い少なくとも第二の所定の長さを有し、
    前記第一のセットのパッドが、ダイの一つ以上のエッジに近接して二列に配列され、二列のうち一方の列に配置される前記第一のセットのパッドと、二列のうち他方の一列に配置される前記第一のセットのパッドが、互い違いに配置され、
    前記第二のセットのパッドが、前記二列のうちの一列内に配置され
    前記第一のセットのパッドのみ、又は、第一および第二のセット双方のパッドを露出させるような、単一の不活性化層を含む
    ことを特徴とする、集積回路ダイ。
  2. 前記第一のセットの各パッドの面積と、前記第一の所定の中心間間隔が、ダイのフリップチップアセンブリに適当であり、前記第二のセットの各パッドの面積と、前記第二の所定の中心間間隔が、ダイのワイヤボンディングアセンブリに適当であることを特徴とする、請求項１記載の集積回路ダイ。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1077490A1 (en) * 1999-08-17 2001-02-21 Lucent Technologies Inc. Improvements in or relating to integrated circuit dies
JP3780996B2 (ja) * 2002-10-11 2006-05-31 セイコーエプソン株式会社 回路基板、バンプ付き半導体素子の実装構造、バンプ付き半導体素子の実装方法、電気光学装置、並びに電子機器
US7615857B1 (en) * 2007-02-14 2009-11-10 Hewlett-Packard Development Company, L.P. Modular three-dimensional chip multiprocessor
JP5350604B2 (ja) * 2007-05-16 2013-11-27 スパンション エルエルシー 半導体装置及びその製造方法
US8178970B2 (en) * 2009-09-18 2012-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strong interconnection post geometry
TW201409012A (zh) * 2012-08-20 2014-03-01 Fittech Co Ltd 檢測方法
CN103681394A (zh) * 2012-09-20 2014-03-26 惠特科技股份有限公司 检测方法
US10862232B2 (en) * 2018-08-02 2020-12-08 Dell Products L.P. Circuit board pad connector system

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2668300B1 (fr) * 1990-10-18 1993-01-29 Sagem Procede de realisation de circuits integres a double connectique.
US5155065A (en) * 1992-03-16 1992-10-13 Motorola, Inc. Universal pad pitch layout
WO1994000969A1 (en) * 1992-06-19 1994-01-06 Motorola, Inc. Self-aligning electrical contact array
EP0588481A1 (en) * 1992-08-17 1994-03-23 American Microsystems, Incorporated Bond pad layouts for integrated circuit semiconductor dies and forming methods
KR100192766B1 (ko) * 1995-07-05 1999-06-15 황인길 솔더볼을 입출력 단자로 사용하는 볼그리드 어레이 반도체 패키지의 솔더볼 평탄화 방법 및 그 기판구조
JPH0945723A (ja) * 1995-07-31 1997-02-14 Rohm Co Ltd 半導体チップおよびこの半導体チップを組み込んだ半導体装置ならびにその製造方法
KR100438256B1 (ko) * 1995-12-18 2004-08-25 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
US5801450A (en) * 1996-10-18 1998-09-01 Intel Corporation Variable pitch stagger die for optimal density
JP3349058B2 (ja) * 1997-03-21 2002-11-20 ローム株式会社 複数のｉｃチップを備えた半導体装置の構造
JP2000100851A (ja) * 1998-09-25 2000-04-07 Sony Corp 半導体部品及びその製造方法、半導体部品の実装構造及びその実装方法
JP3437107B2 (ja) * 1999-01-27 2003-08-18 シャープ株式会社 樹脂封止型半導体装置
TW460991B (en) * 1999-02-04 2001-10-21 United Microelectronics Corp Structure of plug that connects the bonding pad
US6444563B1 (en) * 1999-02-22 2002-09-03 Motorlla, Inc. Method and apparatus for extending fatigue life of solder joints in a semiconductor device
EP1077490A1 (en) * 1999-08-17 2001-02-21 Lucent Technologies Inc. Improvements in or relating to integrated circuit dies

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