JP2001077149A - 集積回路ダイ - Google Patents

集積回路ダイ

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Abstract

(57)【要約】 【課題】 フリップチップアセンブリおよびワイヤボン
ディングアセンブリに適用可能な、集積回路ダイを提供
する。 【解決手段】 本発明による集積回路ダイは、フリップ
チップアセンブリに適当な大きい導電性パッドと、ワイ
ヤボンディングアセンブリに適当な小さい導電性パッド
を含み、それぞれ少なくとも、フリップチップおよびワ
イヤボンディングに必要とされる最小のピッチにおいて
配列される。各アセンブリへの適用は、不活性化層の付
着範囲を変化させることによって達成される。フリップ
チップおよびワイヤボンディングアセンブリに必要な最
小ピッチを共に満たすパッドセットの提供によって、通
常の用途と検査目的の”二目的”のダイが、大きさを増
大させることなく提供可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路ダイに関
し、特に、フリップチップアセンブリおよびワイヤボン
ディングアセンブリの両方に適用可能な、集積回路ダイ
に関する。
【０００２】
【従来の技術】製造段階に近い集積回路設計において、
通常、検査またはデバッギングのために接続される導電
性パッドを追加した、プロトタイプが作成される。集積
回路ダイ上のパッドへの接続に、従来型のワイヤボンデ
ィングを使用する場合、検査またはデバッギングの目的
のためにすべての導電性パッドに対してワイヤボンディ
ング接続が行なわれるように、また、最終製品において
はパッドのサブセットに対してもワイヤボンディング接
続が行なわれるように、複数の導電性パッドを提供する
ことが、一般的な課題となっている。
【０００３】しかし、いわゆるフリップチップとして組
み立てられる集積回路ダイの場合、接続パッド間に必要
な中心ー中心間のピッチ、または間隔は、ワイヤボンデ
ィングによる接続において必要なそれより、非常に大き
い。この大きいピッチゆえに、検査やデバッギングのた
めにパッドを追加するワイヤボンディングと同様の目的
に適用するためには集積回路ダイが過度に大きくなり、
不経済であるため、フリップチップアセンブリは非実用
的となる。
【０００４】
【発明が解決しようとする課題】本発明は、フリップチ
ップアセンブリおよびワイヤボンディングアセンブリの
両方に適用可能な集積回路ダイを、ダイの大きさを増大
させることなく提供することを、目的とする。
【０００５】
【課題を解決するための手段】本発明による集積回路ダ
イは、集積回路への外部との接続が可能となるような、
第一および第二の導電性パッドのセットを含み、第一の
セット内の隣接する各パッド間の第一の所定の中心間の
間隔と、第二のセット内の隣接する各パッド間の、第一
の間隔より小さい第二の所定の中心間の間隔と、第一の
セットのみ、または第一及び第二のセットのパッドを露
出する不活性化層を含む。
【０００６】第一のセットのパッドの面積は、第二のセ
ットのパッドの面積より大きい。第一のセットの各パッ
ドの面積、およびその中心間の所定の間隔は、ダイのフ
リップチップアセンブリに適し、第二のセットの各パッ
ドの面積、およびその中心間の所定の間隔は、ダイのワ
イヤボンディングアセンブリに適している。
【０００７】第一および第二のパッドセットは、ダイの
一つ以上のエッジに近接して、一列に配列可能である。
第一のセットのパッドはダイの一つ以上のエッジに近接
して二列に配置され、二列のうち一列のパッド列は、も
う一列のパッド列に対して互い違いに配置されることも
可能である。第二のセットのパッドは、二列のうちの一
列内に配置可能である。パッドの第一のセットは、集積
回路内の接続ポイントのセットの一つに接続可能であ
り、パッドの第二のセットは、集積回路内の接続ポイン
トのもう一つのセットに接続可能である。
【０００８】
【発明の実施の形態】図１において、集積回路ダイ１
は、ポリシリコンと金属層からなり、集積回路内に回路
部品（図示されていない）を形成する。ダイ１の表面上
に、導電性パッド２の第一のセットとパッド３の第二の
セットが付着される。導電性パッド２および３のセット
は、集積回路内に埋め込まれた回路部品と外部端子（図
示されていない）との間の接続を可能にする目的で、設
置される。
【０００９】第一のセットのパッド２は、第二のセット
のパッド３よりかなり大きく、後述するようにフリップ
チップアセンブリ用に設置され、回路部品内の接続点の
セットの一つに接続される。（手段は図示されていな
い。）第二セットのパッド３は集積回路へのワイヤボン
ディングによる接続を可能とするために、すなわち検査
やデバッギングの目的で設置され、回路部品の接続点の
もう一つのセットに接続される。（手段は図示されてい
ない。）
【００１０】図１において、すべてのパッド２およびパ
ッド３がワイヤボンディング接続４を備えているよう
に、ワイヤボンディング接続は第一のセットのパッド２
に対しても可能である。一般的な不活性化金属の不活性
化層５が、パッド２およびパッド３上に、ワイヤボンデ
ィング接続４のための被覆されない領域を残して、集積
回路ダイ表面上に付着される。
【００１１】第一のセットの各パッドと、第一のセット
内の隣接する一つまたは複数のパッドとの間のピッチま
たは間隔は、少なくともフリップチップアセンブリに必
要な所定の長さを要する。一般にこのピッチは、製造者
により、２００ミクロンまたは２５０ミクロンである。
必要長よりピッチが短い場合、製造上の問題を引き起こ
し、不良率の深刻化につながる。
【００１２】ワイヤボンディングによる接続における最
小ピッチはより小さく、一般に９０ミクロンであり、本
ワイヤボンディング技術においては、ピッチは５０ミク
ロン程度まで小さくできる。従って、第二のパッドセッ
ト内の各パッド３と隣接するパッド（第一のセットのパ
ッド２と第二のセットのパッド３のどちらであっても）
との間のピッチ、または中心間の間隔は、少なくとも、
ワイヤボンディングに必要とされる短い方の間隔に等し
い。
【００１３】図１の、ワイヤボンディング接続のために
導電性パッドを一部露出させている不活性化層５を有す
る集積回路ダイに代わり、図２は、フリップチップアセ
ンブリのための同様の集積回路ダイの実施例を示す。こ
の場合、前述のようなフリップチップアセンブリのため
に適当な大きさの第一のセットのパッド２のみを露出さ
せるように、ダイ表面上に不活性化層６が付着される。
【００１４】不活性化層６が露出させるパッド２の領域
は、図１のワイヤボンディングアセンブリの場合のそれ
より広い。各パッド２の上部には、導電性材料、例えば
金やはんだの”こぶ”が付着され、これは加熱によって
再度流出し、各パッドと外部端子（図示されていない）
との間の接続をもたらす。
【００１５】フリップチップアセンブリの機構について
は、周知である。不活性化層６が第二のセットのパッド
３を覆うため、フリップチップアセンブリにおいて必要
な、各導電性パッド２とそれに隣接するパッドとの間
の、最小ピッチが確保される。第二のセットのパッド３
が不活性化層６によって覆われていない場合、フリップ
チップアセンブリに必要な最小ピッチが満たされず、組
み立て過程におけるこのような問題は、組み立て後のダ
イの不良率を深刻化させる。
【００１６】本発明の実施例である集積回路ダイは、フ
リップチップアセンブリとワイヤボンディングの両方に
必要とされる最小ピッチに、ダイの大きさをほとんど増
大することなく対応可能である。従って、同一のダイ
が、不活性化層を変化させることのみによって、フリッ
プチップアセンブリと従来のワイヤボンディングアセン
ブリの両方に使用できる。
【００１７】本発明は一列に配置したパッド以外にも適
用できる。例えば、フリップチップアセンブリとワイヤ
ボンディングに必要とされる最小ピッチが満たされてい
れば、２列のパッドが設置可能である。図３において、
図１および図２と同様に、第一のセットのパッド２’お
よび２”、第二のセットのパッド３’の、２つのセット
が示される。
【００１８】パッド２’および３’は図３におけるダイ
のエッジに近接して一列に配列される。パッド２”は、
ダイのエッジに平行であるが、より離れた異なる列に配
列される。パッド２”は、図示されるように、第一のセ
ットの他のパッド２’と互い違いに配列される。第一の
セットのパッド２’および２”は、第二のセットのパッ
ド３’より大きく、図１および図２に示されるように、
大きいパッドはフリップチップアセンブリまたはワイヤ
ボンディングアセンブリに使用され、小さいパッド３’
はワイヤボンディングアセンブリに使用される。
【００１９】前述のように、パッド２’および２”は、
少なくとも、フリップチップアセンブリに必要とされる
最短距離、図の二つのパッド間の破線Pで示される距離
において隔離されている。第二のパッドセットの各パッ
ド３’は隣接するパッドから、それが第一および第二セ
ットのパッドいずれであるかに関わらず、ワイヤボンデ
ィングに必要とされる最小間隔において隔離されてい
る。
【００２０】パッド２’と２”が互い違いになることに
よって、ダイの表面積が減少するという効果があり、ワ
イヤボンディングアセンブリに使用される場合には、有
効ピッチ、すなわちダイエッジに沿って測定されるピッ
チが、目的とするパッケージのリードフレームのピッチ
に、より近く適合するという効果がある。
【００２１】図１，２および３において、パッド間の間
隔には、均一性や対称性が要求されず、フリップチップ
アセンブリまたはワイヤボンディングアセンブリのため
に必要な最小間隔を、その場合に応じて満たすことのみ
が要求される。
【００２２】本発明によれば、同一の基本的な集積回路
ダイを、フリップチップ組み立てに使用可能であり、ま
た、ワイヤボンディングのために作られる、より高いｐ
iｎカウントバージョンのために使用可能である。この
ような”二目的”ダイが大きさを増大させずに製造可能
である。結果的に本発明によって、二つの異なる集積回
路ダイが、最低のコストで製造可能となる。
【００２３】さらに、入力／出力パスの遅延特性やダイ
の内部寄生特性は、フリップチップアセンブリとワイヤ
ボンディングアセンブリの両方の特性と実質的に同じで
ある。本発明によれば、製造サイクルの遅い段階での、
フリップチップとワイヤボンディングのどちらを使用す
るかの決定が可能である。
【図面の簡単な説明】
【図１】本発明の実施例である集積回路ダイの、部分断
面図。
【図２】本発明の実施例である集積回路ダイの、部分断
面図。
【図３】本発明の実施例の、二列の導電性パッドを含む
集積回路ダイの部分平面図。
【符号の説明】
１ 集積回路ダイ ２ 第一のセットの導電性パッド ３ 第二のセットの導電性パッド ４ ワイヤボンディング ５ 不活性化層 ６ 不活性化層 ７ 導電性材料の”こぶ”
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ガレス リス デイビス イギリス、イースト ガーストン、スクー ル レーン、ザ シャイリング

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】集積回路との間の外部接続を可能とするた
    めの、第一および第二の、導電性パッドのセットを含
    み、 第一のセット内の各パッドと、第一のセット内の隣接す
    るパッドとの間に、少なくとも第一の所定の長さの、中
    心間の間隔を有し、 第二のセット内の各パッドと、第一および第二のセット
    内の隣接するパッドとの間に、少なくとも、前記第一の
    所定の長さより短い第二の所定の長さの、中心間の間隔
    を有し、 第一のセットのパッドのみ、または第一および第二のセ
    ットのパッドを露出させるような、不活性化層を含むこ
    とを特徴とする、集積回路ダイ。
  2. 【請求項２】第一のセットのパッドの面積が、第二のセ
    ットのパッドの面積より大きいことを特徴とする、請求
    項１記載の集積回路ダイ。
  3. 【請求項３】第一のセットの各パッドの面積と、第一の
    所定の中心間間隔が、ダイのフリップチップアセンブリ
    に適当であり、第二のセットの各パッドの面積と、第二
    の所定の中心間間隔が、ダイのワイヤボンディングアセ
    ンブリに適当であることを特徴とする、請求項２記載の
    集積回路ダイ。
  4. 【請求項４】第一および第二のセットのパッドが、ダイ
    の一つ以上のエッジに近接して、一列に配列されること
    を特徴とする、請求項１、２、または３記載の集積回路
    ダイ。
  5. 【請求項５】第一のセットのパッドが、ダイの一つ以上
    のエッジに近接して二列に配列され、二列のうち一方の
    列に配置される第一のセットのパッドと、二列のうち他
    方の一列に配置される第一のセットのパッドが、互い違
    いに配置されることを特徴とする、請求項１、２または
    ３記載の集積回路ダイ。
  6. 【請求項６】第二のセットのパッドが、前記二列のうち
    の一列内に配置されることを特徴とする、請求項５記載
    の集積回路ダイ。 【請求個７】第一のセットのパッドが、集積回路内の接
    続点の一つのセットに接続され、第二のセットのパッド
    が、集積回路内の接続点のもう一つのセットに接続され
    ることを特徴とする、請求項１から６に記載の集積回路
    ダイ。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1077490A1 (en) * 1999-08-17 2001-02-21 Lucent Technologies Inc. Improvements in or relating to integrated circuit dies
JP3780996B2 (ja) * 2002-10-11 2006-05-31 セイコーエプソン株式会社 回路基板、バンプ付き半導体素子の実装構造、バンプ付き半導体素子の実装方法、電気光学装置、並びに電子機器
US7615857B1 (en) * 2007-02-14 2009-11-10 Hewlett-Packard Development Company, L.P. Modular three-dimensional chip multiprocessor
JP5350604B2 (ja) * 2007-05-16 2013-11-27 スパンション エルエルシー 半導体装置及びその製造方法
US8178970B2 (en) * 2009-09-18 2012-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strong interconnection post geometry
TW201409012A (zh) * 2012-08-20 2014-03-01 Fittech Co Ltd 檢測方法
CN103681394A (zh) * 2012-09-20 2014-03-26 惠特科技股份有限公司 检测方法
US10862232B2 (en) * 2018-08-02 2020-12-08 Dell Products L.P. Circuit board pad connector system

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8522429D0 (en) * 1985-09-10 1985-10-16 Plessey Co Plc Alignment for hybrid device
FR2668300B1 (fr) * 1990-10-18 1993-01-29 Sagem Procede de realisation de circuits integres a double connectique.
US5155065A (en) * 1992-03-16 1992-10-13 Motorola, Inc. Universal pad pitch layout
CA2138032A1 (en) * 1992-06-19 1994-01-06 Allen D. Hertz Self-aligning electrical contact array
EP0588481A1 (en) * 1992-08-17 1994-03-23 American Microsystems, Incorporated Bond pad layouts for integrated circuit semiconductor dies and forming methods
KR100192766B1 (ko) * 1995-07-05 1999-06-15 황인길 솔더볼을 입출력 단자로 사용하는 볼그리드 어레이 반도체 패키지의 솔더볼 평탄화 방법 및 그 기판구조
JPH0945723A (ja) * 1995-07-31 1997-02-14 Rohm Co Ltd 半導体チップおよびこの半導体チップを組み込んだ半導体装置ならびにその製造方法
KR100438256B1 (ko) * 1995-12-18 2004-08-25 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
JPH10173000A (ja) * 1996-12-11 1998-06-26 Nec Corp 高密度実装用半導体パッケージ及びその実装方法
US5801450A (en) * 1996-10-18 1998-09-01 Intel Corporation Variable pitch stagger die for optimal density
JP3349058B2 (ja) * 1997-03-21 2002-11-20 ローム株式会社 複数のｉｃチップを備えた半導体装置の構造
JP2000100851A (ja) * 1998-09-25 2000-04-07 Sony Corp 半導体部品及びその製造方法、半導体部品の実装構造及びその実装方法
JP3437107B2 (ja) * 1999-01-27 2003-08-18 シャープ株式会社 樹脂封止型半導体装置
TW460991B (en) * 1999-02-04 2001-10-21 United Microelectronics Corp Structure of plug that connects the bonding pad
US6444563B1 (en) * 1999-02-22 2002-09-03 Motorlla, Inc. Method and apparatus for extending fatigue life of solder joints in a semiconductor device
EP1077490A1 (en) * 1999-08-17 2001-02-21 Lucent Technologies Inc. Improvements in or relating to integrated circuit dies

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