KR20010050075A - 집적회로 다이 - Google Patents

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애디날로스
데이비스가레쓰리스
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루센트 테크놀러지스 인크
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Abstract

집적회로 다이(1)는 그 위에 도전성 패드들(2와 3)을 가지고 있고, 상기 더 큰 패드들(2)은 플립-칩 어셈블리에 적합하고, 상기 더 작은 패드들(3)은 와이어 본드 어셈블리에 적합하다. 패드들(2)사이의 피치는 적어도 플립-칩 어셈블리에 필요한 최소량이고, 반면에 각각의 패드들(3)과 인접하는 패드나 패드들사이의 피치는 적어도 와이어 본드 어셈블리에 필요한 최소량이다. 와이어 본드 어셈블리에 대해, 모든 패드들(2와 3)을 노출시키는 패시베이션층이 제공되고, 반면에 플립-칩 어셈블리에 대해서는 패시베이션층(6)은 패드들(2)만을 노출시켜서 도전성 범프 들(7)이 제공된다. 플립-칩과 와이어 본드 어셈블리 양쪽 모두에 대한 최소 간격 요구들을 따르는 패드들(2와 3)의 공급은 "2중 목적"(예를 들어, 패드들의 하나의 세트는 정규 생산을 위한 것이고, 다른 세트는 테스트 목적들을 위한 것임) 다이가 다이 크기의 증가없이 생산되게 한다.

Description

집적회로 다이{Improvements in or relating to integrated circuit dies}
본 발명은 집적회로 다이(dies)에 관한 것이다.
집적회로 설계가 생산 단계에 가까워질 때 테스트와 디버그(de-bug)할 목적으로 접속이 이루어지는 부가적인 도전성 패드(pad)를 가진 시제품 버전을 만드는 것이 일반적이다. 종래의 와이어(wire) 본딩이 상기 집적회로 다이위의 패드에 접속을 이루는데 사용되는 곳에서, 복수의 도전성 패드들을 테스트와 디버그의 목적으로 와이어 본드가 접속되는 모든것과 최종 생산에서 와이어 본드 접속이 이루어 지는 일부에 제공하는 것은 흔한 일이다. 그러나, 소위 플립-칩(flip-chip)으로 조립될 집적회로 다이의 경우 상기 도전성 패드 사이에서 중심들 간의 피치(pitch) 또는 간격은, 와이어 본딩이 상기 접속을 이루기 위해 사용되는데 필요한 간격보다 커야할 필요가 있다. 상기 더 큰 피치는 상기 와이어 본딩의 경우와 같은 아이디 어, 즉, 테스트와 디버그를 위해 부가적인 패드를 갖는 것을 채택하는 것을 비실용적이게 하는데, 상기 집적회로 다이가 너무 커서 비경제적이 될 것이기 때문이다.
본 발명에 따라 집적회로 다이는 외부접속이 상기 집적회로에서 이루어지게 하기 위해 도전성 패드의 제 1 및 제 2 세트를 포함하는데, 상기 제 1 세트의 각 패드와 상기 인접 패드 또는 상기 제 1 세트의 패드들 사이에 적어도 제 1 소정 중심에서 중심까지 간격이 있고, 상기 제 2 세트의 각 패드와 상기 인접 패드 또는 상기 제 1 및 제 2 세트들의 패드들 사이에 상기 제 1 간격보다 작은 적어도 제 2 소정 중심에서 중심까지 간격이 있으며, 상기 제 1 세트의 패드들만 노출시키거나, 상기 제 1 및 제 2 세트들의 패드들을 노출시키는 패시베이션(passivation)층이 있다.
상기 제 1 세트의 패드들은 상기 제 2 세트의 패드들보다 면적이 넓다. 상기 제 1 세트의 각 패드의 면적과 상기 제 1 소정 중심에서 중심까지 간격은 상기 다이의 플립-칩 어셈블리에 적합하고, 상기 제 2 세트의 각 패드의 면적과 상기 제 2 소정 중심에서 중심까지 간격은 상기 다이의 와이어 본드 어셈블리에 적합하다.
상기 제 1 및 제 2 세트들의 패드들은 상기 다이의 인접하는 하나 이상의 엣지(edge)들에 라인형으로 배치될 수 있다.
상기 제 1 세트의 패드들은 상기 다이의 인접하는 하나 이상의 엣지들에 2개의 라인들로 배치되며, 상기 2개의 라인들 중 한 라인의 제 1 세트의 패드들은 상기 2개의 라인들 중 다른 한 라인의 제 1 세트의 패드들에 대해 엇갈리는 관계로 배치될 수 있다. 상기 제 2 세트의 패드들은 상기 2개의 라인들 중 한 라인에 배치될 수 있다.
패드들의 제 1 세트는 상기 집적회로에서 한 세트의 접속 지점들에 접속되 고, 패드들의 제 2 세트는 상기 집적회로에서 다른 세트의 접속 지점들에 접속된 다.
본 발명은 첨부된 도면들을 참조하여 예에 의해 기술될 것이다.
스케일되지 않은 다양한 상기 도면들에서 같은 참조번호는 같은 부분을 표시한다.
도 1은 본 발명을 구체화하는 집적회로 다이 부분의 약단면도.
도 2는 본 발명을 구체화하는 집적회로 다이 부분의 약단면도.
도 3은 본 발명을 구체화하는 집적회로 다이 부분의 약평면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 집적회로 다이 2, 3 : 패드
6 : 패시베이션층 7 : 범프
이제 도 1을 참조하면 집적회로 다이는 (1)에서 개략적으로 도시되고 상기 집적회로에 구체화된 회로소자(도시되지 않음)를 만드는 폴리실리콘과 금속층들을 포함한다. 제 1 세트의 도전성 패드들(2)과 제 2 세트의 도전성 패드(3)들이 (1)의표면에 증착된다. 도전성 패드들(2와 3)의 세트들이 집적회로내에 있는 회로소자와 외부단자(도시되지 않음) 사이에서 이루어진 접속을 인에이블하기 위한 목적으로 제공된다. 상기 제 2 세트의 패드들(3)보다 상당히 큰 상기 제 1 세트의 패드들(2)이 후에 기술되는 바와 같이 플립-칩 어셈블리에 제공되고 상기 회로소자에서 한 세트의 접속 지점에(도시되지 않은 수단에 의해) 접속된다. 상기 제 2 세트의 패드들(3)은 와이어 본드 접속이 상기 집적회로에서 이루어지게 하기 위해, 예를 들면 테스트와 디버그할 목적으로, 제공되고, 상기 회로소자의 다른 세트의 접속 지점들에(도시되지 않은 수단에 의해) 접속된다. 와이어 본드 접속들은 상기 제 1 세트의 패드들(2)에서 만들어지고, 도시된 바와 같이 모든 패드들(2와 3)은 거기에 와이어 본드 접속(4)을 가진다. 종래의 패시베이션 재료로 된 패시베이션 층(5)이 거기에 상기 와이어 본드 접속(4)을 위한 패드들(2와 3) 각각에 노출된 지역을 남기면서, 상기 집적회로 다이의 표면에 대해 제공된다. 상기 제 1 세트의 각각의 패드(2)와 상기 인접하는 패드사이 또는 상기 제 1 세트의 패드들(2)사이의 피치 또는 중심들 간의 거리는 플립-칩 어셈블리에 요구되는 적어도 소정의 양이다. 현재 상기 피치는 제작자에 의존하여 200 또는 250 마이크론이다. 요구되는 것보다 작은 피치는 제작상의 문제와 상당한 거부율을 발생시킬 것이다. 현재의 와이어 본딩 기술로 피치는 50 마이크론 정도로 낮게 될 수 있지만, 와이어 본딩에 의한 접속을 위한 최소 피치는 더욱 작고 현재 90 마이크론이다. 그래서, 상기 제 2 세트의 패드들의 각각의 패드(3)와 상기 인접 패드 또는 패드들사이의 중심들 간의 간격 또는 피치는, 그것이 상기 제 1 세트의 패드들의 패드(2) 또는 상기 제 2 세트의 패드들의 패드(3)이던지 간에, 와이어 본딩에 의해 부여되는 상기 더 낮은 간격 요구들과 적어도 같아야 한다.
도 2는 도 1에 도시된 같은 기본 집적회로 다이를 도시하지만, 거기에 와이어 본드 접속들을 위한 도전성 패드들을 노출시키는 도 1의 패시베이팅(passivatin -g)층(5) 대신에 도 2는 플립-칩 어셈블리에 대해 준비된 상기 집적회로 다이를 도시한다. 상기 목적으로 패시베이팅 층(6)이 도 1의 참조문헌과 함께 이미 언급된 바와 같이 플립-칩 어셈블리에 적합한 크기인 상기 제 1 세트의 패드들의 패드들 (2)만을 노출시키는 상기 다이의 표면에 대해 제공된다. 패시베이팅 층(6)은 도 1에 도시된 상기 와이어 본드 어셈블리 경우에 대해서보다 더 큰 패드들(2)의 면적을 노출시킨다는 것이 주목될 것이다. 상기 패드들(2)의 각각은 거기에 금이나 땜납같은 도전성 물질의 "범프"를 증착시키는데, 이것은 열을 가함에 의해 리플로 (re-flow)하거나 그 각각의 패드(2)와 외부 단자(도시되지 않음)사이의 접속에 영향을 준다. 플립-칩 어셈블리의 역학은 잘 공지되어 있고 더 기술되지 않을 것이 다. 패시베이팅 물질(6)이 상기 제 2 세트의 도전성 패드들(3)을 덮기때문에, 각각의 도전성 패드(2)와 상기 패드 또는 거기에 인접한 패드들 사이의 플립-칩 어셈블리에 의해 부여된 상기 필요한 최소 피치가 보장된다. 상기 제 2 세트의 패드들의 패드들(3)이 패시베이팅 층(6)에 의해 덮여지지 않는다면 플립-칩 어셈블리를 위한 최소 피치 요구들이 얻어지지 않을 것이고 그와 같은 어셈블리 동안의 문제들은 어셈블리 다이들의 상당한 거부율과 함께 있게 될것이다.
본 발명을 구체화하는 집적회로 다이는 상기 다이의 크기의 어떤 또는 어떤 상당한 증가 없이 플립-칩 어셈블리와 와이어 본딩 양쪽 모두에 대한 상기 최소 피치 요구들을 동시에 따른다. 그래서 상기 같은 다이가 단지 단일 마스크층 즉, 상기 패시베이션 층을 변화시켜서 플립-칩 어셈블리 프로세스나 종래의 와이어 본딩 어셈블리 프로세스에 사용된다.
본 발명은 라인형(in-line) 패드들에 대한 응용으로 제한되지 않는다. 예를 들 어, 패드들의 2개의 행(row)들은, 플립-칩 어셈블리와 와이어 본딩에 대한 상기 최소 피치 요구들이 만족되는한, 제공된다. 도 3은 약평면도로 패드들의 2개의 행을 가진 집적회로 다이의 부분을 도시한 것이다. 도 1과 2에서와 같이 2개의 세트들의 패드들이 도시되어 있는데, 상기 제 1 세트는 패드들(2'와 2")을 포함하고 상기제 2 세트는 패드들(3')을 포함한다. 상기 패드들(2'와 3')은 도 3에 도시된 상기 다이 엣지에 인접한 행이나 라인으로 배열된다. 상기 패드들(2")은 상기 다이 엣지와, 그로부터 더하는 것은 제외하고, 평행한 다른 행이나 라인으로 배열된다. 상기 패드들(2")은 도시된 바와 같이 상기 제 1 세트의 패드들의 다른 패드들(2')과 관련하여 엇갈리게 된다. 상기 제 1 세트의 패드들과 패드들(2')과 패드들(2")은 도 1과 2와 같이 상기 제 2 세트의 패드들의 패드들(3')보다 크며, 상기 더 큰 패드들은 플립-칩이나 와이어 본딩 어셈블리에 사용되지만, 반면에 상기 더 작은 패드들(3')은 와이어 본딩 어셈블리를 위한 것이다. 전과 같이 패드들(2'와 2")의 각각은 플립-칩 어셈블리에 대한 적어도 상기 최소 요구 거리만큼 떨어져 피치되 고, 상기 거리는 점선의 화살표 라인 P에 의해 상기 엇갈린 패드들의 2개에 대해 개략적으로 표시된다. 상기 제 2 세트의 패드들의 각각의 패드들(3')은 상기 제 1 이거나 제 2 세트들의 패드들의 인접 패드나 패드들로부터, 와이어 본딩 어셈블리에 필요한 적어도 상기 최소 간격만큼, 떨어져 있다. 상기 패드들(2'와 2")의 엇갈림은 상기 다이의 주위가 감소되는 장점을 갖고 있고, 여기서 상기 패드들은 와이어 본드 어셈블리에 사용되며, 그것들의 유효피치 즉, 상기 다이 엣지를 따라 측정된 것과 같은 피치가 의도하는 패키지의 리드 프레임의 피치에 더 가까이 일치하는 장점도 가지고 있다.
도 1과 2와 3의 패드들 사이의 간격이 균일하거나 대칭적일 필요가 없다는 것이 판단될 것이다.; 필요한 것은 각각의 패드와 상기 인접하는 패드나 패드들 사이의 간격이 상기 경우와 같이 플립-칩이나 와이어 본드 어셈블리에 대한 적어도 상기 요구되는 최소의 간격이어야 한다는 것이다.
본 발명은 같은 기본 집적회로 다이가 플립칩 생산에 사용되고, 더 높은 핀 (pin)카운트 버젼이 와이어 본딩을 위해 생산되는 것을 허용한다. 그와 같은 "이중목적"다이는 다이 크기의 증가없이 생산된다. 사실상 본 발명은 2개의 분리된 집적회로 다이들이 최소 추가 비용으로 생산되게 한다. 더욱이, 상기 입/출력 경로들의 지연 특성들과 상기 다이의 내부 기생 특성들은 플립-칩과 와이어 본딩 어셈블리 옵션들 양쪽 모두에 대해 실질상 같다. 판단되어질 바와 같이, 본 발명은 플립-칩이나 와이어 본딩 어셈블리를 사용할 것인지에 관한 결정이 상기 생산 사이클의 마지막 단계에서 이루어지게 한다.

Claims (7)

  1. 집적회로에 외부 접속들을 가능하게 하는 제 1 및 제 2 세트들의 도전성 패드들을 포함하는 집적회로 다이에 있어서, 적어도 하나의 제 1 소정의 중심들 간의 간격이 상기 제 1 세트의 각각의 패드와 상기 제 1 세트의 인접하는 패드나 패드들 사이에 존재하고, 상기 제 1 간격보다 적은 적어도 하나의 제 2 소정의 중심들 간의 간격이 상기 제 2 세트의 각각의 패드와 상기 제 1 및 제 2 세트들의 인접하는 패드나 패드들 사이에 존재하며, 상기 제 1 세트의 패드들만을 노출시키거나 또는 상기 제 1 및 제 2 세트들의 패드들을 노출시키는 패시베이션 층이 있는, 집적회로 다이.
  2. 제 1 항에 있어서,
    상기 제 1 세트의 패드들은 상기 제 2 세트의 패드들보다 면적이 더 큰, 집적회로 다이.
  3. 제 2 항에 있어서,
    상기 제 1 세트의 각각의 패드의 면적과 상기 제 1 소정의 중심들 간의 간격은 상기 다이의 플립-칩 어셈블리에 적합하고, 상기 제 2 세트의 각각의 패드의 면적과 상기 제 2 소정의 중심들 간의 간격은 상기 다이의 와이어 본드 어셈블리에 적합한, 집적회로 다이.
  4. 제 1 항 내지 3 항중 어느 한 항에 있어서,
    상기 제 1 및 제 2 세트들의 패드들은 상기 다이의 인접하는 하나 이상의 엣지들에 라인형으로 배치되는, 집적회로 다이.
  5. 제 1 항 내지 3 항중 어느 한 항에 있어서,
    상기 제 1 세트의 패드들은 상기 다이의 인접하는 하나 이상의 엣지들에 2개의 라인들로 배치되고, 상기 2개의 라인들중 한 라인의 상기 제 1 세트의 패드들은 상기 2개의 라인들중 다른 한 라인의 상기 제 1 세트의 패드들에 대해 엇갈리는 관계로 배치되는, 집적회로 다이.
  6. 제 5 항에 있어서,
    상기 제 2 세트의 패드들은 상기 2개의 라인들중 한 라인에 배치되는, 집적 회로 다이.
  7. 제 1 항 내지 6 항 중 어느 한 항에 있어서,
    상기 제 1 세트의 패드들은 상기 집적회로내의 한 세트의 접속 지점들에 접속되고, 상기 제 2 세트의 패드들은 이 상기 집적회로내의 다른 세트의 접속 지점들 에 접속되는, 집적회로 다이.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1077490A1 (en) * 1999-08-17 2001-02-21 Lucent Technologies Inc. Improvements in or relating to integrated circuit dies
JP3780996B2 (ja) * 2002-10-11 2006-05-31 セイコーエプソン株式会社 回路基板、バンプ付き半導体素子の実装構造、バンプ付き半導体素子の実装方法、電気光学装置、並びに電子機器
US7615857B1 (en) * 2007-02-14 2009-11-10 Hewlett-Packard Development Company, L.P. Modular three-dimensional chip multiprocessor
JP5350604B2 (ja) * 2007-05-16 2013-11-27 スパンション エルエルシー 半導体装置及びその製造方法
US8178970B2 (en) * 2009-09-18 2012-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strong interconnection post geometry
TW201409012A (zh) * 2012-08-20 2014-03-01 Fittech Co Ltd 檢測方法
CN103681394A (zh) * 2012-09-20 2014-03-26 惠特科技股份有限公司 检测方法
US10862232B2 (en) * 2018-08-02 2020-12-08 Dell Products L.P. Circuit board pad connector system

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2668300B1 (fr) * 1990-10-18 1993-01-29 Sagem Procede de realisation de circuits integres a double connectique.
US5155065A (en) * 1992-03-16 1992-10-13 Motorola, Inc. Universal pad pitch layout
WO1994000969A1 (en) * 1992-06-19 1994-01-06 Motorola, Inc. Self-aligning electrical contact array
EP0588481A1 (en) * 1992-08-17 1994-03-23 American Microsystems, Incorporated Bond pad layouts for integrated circuit semiconductor dies and forming methods
KR100192766B1 (ko) * 1995-07-05 1999-06-15 황인길 솔더볼을 입출력 단자로 사용하는 볼그리드 어레이 반도체 패키지의 솔더볼 평탄화 방법 및 그 기판구조
JPH0945723A (ja) * 1995-07-31 1997-02-14 Rohm Co Ltd 半導体チップおよびこの半導体チップを組み込んだ半導体装置ならびにその製造方法
KR100438256B1 (ko) * 1995-12-18 2004-08-25 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
US5801450A (en) * 1996-10-18 1998-09-01 Intel Corporation Variable pitch stagger die for optimal density
JP3349058B2 (ja) * 1997-03-21 2002-11-20 ローム株式会社 複数のｉｃチップを備えた半導体装置の構造
JP2000100851A (ja) * 1998-09-25 2000-04-07 Sony Corp 半導体部品及びその製造方法、半導体部品の実装構造及びその実装方法
JP3437107B2 (ja) * 1999-01-27 2003-08-18 シャープ株式会社 樹脂封止型半導体装置
TW460991B (en) * 1999-02-04 2001-10-21 United Microelectronics Corp Structure of plug that connects the bonding pad
US6444563B1 (en) * 1999-02-22 2002-09-03 Motorlla, Inc. Method and apparatus for extending fatigue life of solder joints in a semiconductor device
EP1077490A1 (en) * 1999-08-17 2001-02-21 Lucent Technologies Inc. Improvements in or relating to integrated circuit dies

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