KR100390229B1 - 집적 회로 다이 - Google Patents
집적 회로 다이 Download PDFInfo
- Publication number
- KR100390229B1 KR100390229B1 KR10-2000-0046915A KR20000046915A KR100390229B1 KR 100390229 B1 KR100390229 B1 KR 100390229B1 KR 20000046915 A KR20000046915 A KR 20000046915A KR 100390229 B1 KR100390229 B1 KR 100390229B1
- Authority
- KR
- South Korea
- Prior art keywords
- pads
- integrated circuit
- die
- pad
- flip
- Prior art date
Links
- 238000002161 passivation Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000012360 testing method Methods 0.000 abstract description 5
- 230000009977 dual effect Effects 0.000 abstract description 2
- 230000000712 assembly Effects 0.000 abstract 2
- 238000000429 assembly Methods 0.000 abstract 2
- 239000011295 pitch Substances 0.000 description 15
- 239000000463 material Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04073—Bonding areas specifically adapted for connectors of different types
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0605—Shape
- H01L2224/06051—Bonding areas having different shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
- H01L2224/06153—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry with a staggered arrangement, e.g. depopulated array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0616—Random array, i.e. array with no symmetry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
집적 회로 다이(1)는 그 위에 도전성 패드들(2와 3)을 가지고 있고, 상기 더 큰 패드들(2)은 플립-칩 어셈블리에 적합하고, 상기 더 작은 패드들(3)은 와이어 본드 어셈블리에 적합하다. 패드들(2)사이의 피치는 적어도 플립-칩 어셈블리에 필요한 최소량이고, 반면에 각각의 패드들(3)과 인접하는 패드나 패드들사이의 피치는 적어도 와이어 본드 어셈블리에 필요한 최소량이다. 와이어 본드 어셈블리에 대해, 모든 패드들(2와 3)을 노출시키는 패시베이션 층이 제공되고, 반면에 플립-칩 어셈블리에 대해서는 패시베이션 층(6)은 패드들(2)만을 노출시켜서 도전성 범프 들(7)이 제공된다. 플립-칩과 와이어 본드 어셈블리 양쪽 모두에 대한 최소 간격 요구들을 따르는 패드들(2와 3)의 공급은 "2중 목적"(예를 들어, 패드들의 하나의 세트는 정규 생산을 위한 것이고, 다른 세트는 테스트 목적들을 위한 것임) 다이가 다이 크기의 증가없이 생산되게 한다.
Description
본 발명은 집적 회로 다이(dies)에 관한 것이다.
집적 회로 설계가 생산 단계에 가까워질 때 테스트와 디버그(de-bug)할 목적으로 접속이 이루어지는 부가적인 도전성 패드(pad)를 가진 시제품 버전을 만드는 것이 일반적이다. 종래의 와이어(wire) 본딩이 상기 집적 회로 다이위의 패드들에 접속을 이루는데 사용되는 곳에서, 테스트와 디버그의 목적으로 와이어 본드 접속들이 이루어질 수 있는 모든 곳과 최종 생산에서 와이어 본드 접속들이 이루어질 수 있는 서브 세트에, 복수의 도전성 패드들을 제공하는 것은 흔한 일이다. 그러나, 소위 플립-칩(flip-chip)으로 조립될 집적 회로 다이의 경우 상기 도전성 패드 사이에서 중심 대 중심 피치(centre-to-centre pitch) 또는 간격은, 와이어 본딩이 상기 접속을 이루기 위해 사용되는데 필요한 간격보다 커야 할 필요가 있다. 상기 더 큰 피치는 상기 와이어 본딩의 경우와 같은 아이디어, 즉, 테스트와 디버그를 위해 부가적인 패드를 갖는 것을 채택하는 것을 비실용적이게 하는데, 상기 집적 회로 다이가 너무 커서 비경제적이 될 것이기 때문이다.
본 발명에 따라 집적 회로 다이는 상기 집적 회로로 외부접속이 이루어지게 하기 위해 도전성 패드의 제 1 및 제 2 세트를 포함하는데, 상기 제 1 세트의 각 패드와 인접 패드 사이 또는 상기 제 1 세트의 패드들 사이에 적어도 제 1 의 소정 중심 대 중심 간격(centre-to-centre spacing)이 있고, 상기 제 2 세트의 각 패드와 인접 패드 사이 또는 상기 제 1 및 제 2 세트들의 패드들 사이에 상기 제 1 간격보다 작은 적어도 제 2 의 소정 중심 대 중심 간격이 있으며, 상기 제 1 세트의 패드들만 노출시키거나, 상기 제 1 및 제 2 세트들의 패드들을 노출시키는 패시베이션(passivation)층이 있다.
상기 제 1 세트의 패드들은 상기 제 2 세트의 패드들보다 면적이 넓다. 상기 제 1 세트의 각 패드의 면적과 상기 제 1 의 소정 중심 대 중심 간격은 상기 다이의 플립-칩 어셈블리에 적합하고, 상기 제 2 세트의 각 패드의 면적과 상기 제 2 의 소정 중심 대 중심 간격은 상기 다이의 와이어 본드 어셈블리에 적합하다.
상기 제 1 및 제 2 세트들의 패드들은 상기 다이의 하나 이상의 엣지(edge)들에 인접하여 일렬(in-line)로 배치될 수 있다.
상기 제 1 세트의 패드들은 상기 다이의 하나 이상의 엣지들에 인접하여 2개의 라인들로 배치되며, 상기 2개의 라인들 중 한 라인의 제 1 세트의 패드들은 상기 2개의 라인들 중 다른 한 라인의 제 1 세트의 패드들에 대해 엇갈리는 관계로 배치될 수 있다. 상기 제 2 세트의 패드들은 상기 2개의 라인들 중 한 라인에 배치될 수 있다.
패드들의 제 1 세트는 상기 집적 회로에서 한 세트의 접속 지점들에 접속되 고, 패드들의 제 2 세트는 상기 집적 회로에서 다른 세트의 접속 지점들에 접속된 다.
본 발명은 첨부된 도면들을 참조하여 예에 의해 기술될 것이다.
스케일링되지 않은 다양한 상기 도면들에서 같은 참조번호는 같은 부분을 표시한다.
도 1은 본 발명을 구체화하는 집적 회로 다이 부분의 약단면도.
도 2는 본 발명을 구체화하는 집적 회로 다이 부분의 약단면도.
도 3은 본 발명을 구체화하는 집적 회로 다이 부분의 약평면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 집적 회로 다이 2, 3 : 패드
6 : 패시베이션 층 7 : 범프
이제 도 1을 참조하면, 집적 회로 다이는 참조번호(1)로 개략적으로 도시되고, 상기 집적 회로에 구체화된 회로소자(도시되지 않음)를 만드는 폴리실리콘과 금속층들을 포함한다. 제 1 세트의 도전성 패드들(2)과 제 2 세트의 도전성 패드 (3)들이 (1)의표면에 증착된다. 도전성 패드들(2와 3)의 세트들이 집적 회로내에 있는 회로소자와 외부단자(도시되지 않음) 사이에서 이루어진 접속을 인에이블하기 위한 목적으로 제공된다. 상기 제 2 세트의 패드들(3)보다 상당히 큰 상기 제 1 세트의 패드들 (2)이 후에 기술되는 바와 같이 플립-칩 어셈블리에 제공되고 상기 회로소자에서 한 세트의 접속 지점에(도시되지 않은 수단에 의해) 접속된다. 상기 제 2 세트의 패드들(3)은 예를 들면 테스트와 디버그할 목적으로, 와이어 본드 접속이 상기 집적 회로로 이루어지게 하기 위해 제공되고, 상기 회로소자의 다른 세트의 접속 지점들에(도시되지 않은 수단에 의해) 접속된다. 와이어 본드 접속들은 상기 제 1 세트의 패드들(2)에서 만들어지고, 도시된 바와 같이, 모든 패드들(2와 3)은 거기에 와이어 본드 접속(4)을 가진다. 종래의 패시베이션 재료로 된 패시베이션 층(5)은 상기 와이어 본드 접속(4)을 위한 패드들(2와 3) 각각 상에 노출된 면적을 남기면서, 상기 집적 회로 다이의 표면에 대해 제공된다. 상기 제 1 세트의 각각의 패드(2)와 상기 인접하는 패드 사이 또는 상기 제 1 세트의 패드들(2) 사이의 피치 또는 중심 대 중심 간격은 플립-칩 어셈블리에 요구되는 적어도 소정의 양이다. 현재 상기 피치는 제작자에 의존하여 200 또는 250 마이크론이다. 요구되는 것보다 작은 피치는 제작상의 문제와 상당한 거부율을 발생시킬 것이다. 와이어 본딩에 의한 접속용 최소 피치는 더욱 작고 현재 90 마이크론이지만, 현재의 와이어 본딩 기술로 피치는 50 마이크론 정도로 낮게 될 수 있다. 그래서, 상기 제 2 세트의 패드들의 각각의 패드(3)와 상기 인접 패드 사이 또는 상기 패드들 사이의 중심 대 중심 간격 또는 피치는, 그것이 상기 제 1 세트의 패드들의 패드(2) 또는 상기 제 2 세트의 패드들의 패드(3)이던지 간에, 와이어 본딩에 의해 부여되는 상기 더 낮은 간격 요구들과 적어도 같아야 한다.
도 2는 도 1에 도시된 같은 기본 집적 회로 다이를 도시하지만, 거기에 와이어 본드 접속들을 위한 도전성 패드들을 노출시키는 도 1의 패시베이팅(passivatin -g)층(5) 대신에 도 2는 플립-칩 어셈블리에 대해 준비된 상기 집적 회로 다이를 도시한다. 상기 목적으로 패시베이팅 층(6)은 도 1을 참조하여 이미 설명한 바와 같이 플립-칩 어셈블리에 적합한 크기인 상기 제 1 세트의 패드들의 패드들 (2)만을 노출시키면서 상기 다이의 표면에 대해 제공된다. 패시베이팅 층(6)은 도 1에 도시된 상기 와이어 본드 어셈블리 경우에 대해서보다 더 큰 패드들(2)의 면적을 노출시킨다는 것이 주목될 것이다. 상기 패드들(2) 각각은 거기에 금이나 땜납같은 도전성 물질의 "범프"를 증착시키는데, 이것은 열을 가함에 의해 리플로 (re-flow)하거나 그 각각의 패드(2)와 외부 단자(도시되지 않음)사이의 접속에 영향을 준다. 플립-칩 어셈블리의 메커니즘(mechanics)은 공지되어 있고 더 기술되지 않을 것이다. 패시베이팅 물질(6)이 상기 제 2 세트의 도전성 패드들(3)을 덮기때문에, 각각의 도전성 패드(2)와 상기 패드 또는 거기에 인접한 패드들 사이의 플립-칩 어셈블리에 의해 부여된 상기 필요한 최소 피치가 보장된다. 상기 제 2 세트의 패드들의 패드들(3)이 패시베이팅 층(6)에 의해 덮여지지 않는다면 플립-칩 어셈블리를 위한 최소 피치 요구들이 충족되지 않을 것이고, 그와 같은 어셈블리 동안의 문제들은 어셈블리 다이들이 상당히 거부된다는 것이다.
본 발명을 구체화하는 집적 회로 다이는 상기 다이의 크기의 어떤 또는 어떤 상당한 증가 없이 플립-칩 어셈블리와 와이어 본딩 양쪽 모두에 대한 상기 최소 피치 요구들을 동시에 충족한다. 그래서 상기 같은 다이가 단지 단일 마스크층 즉, 상기 패시베이션 층을 변화시켜서 플립-칩 어셈블리 프로세스나 종래의 와이어 본딩 어셈블리 프로세스에 사용된다.
본 발명은 일렬(in-line) 패드들에 대한 응용으로 제한되지 않는다. 예를 들어, 패드들의 2개의 행(row)들은, 플립-칩 어셈블리와 와이어 본딩에 대한 상기 최소 피치 요구들이 만족되는 한, 제공된다. 도 3은 약식 평면도로 패드들의 2개의 행을 가진 집적 회로 다이의 부분을 도시한 것이다. 도 1과 2에서와 같이 2개의 세트들의 패드들이 도시되어 있는데, 상기 제 1 세트는 패드들(2'와 2")을 포함하고 상기 제 2 세트는 패드들(3')을 포함한다. 상기 패드들(2'와 3')은 도 3에 도시된 상기 다이 엣지에 인접한 행이나 라인으로 배열된다. 상기 패드들(2")은 상기 다이 엣지와 평행한 다른 행이나 라인으로 배열되나, 다이 엣지로부터 더 멀리 배열된다 . 상기 패드들(2")은 도시된 바와 같이 상기 제 1 세트의 패드들의 다른 패드들(2' )에 대하여 엇갈리게 된다. 상기 제 1 세트의 패드들인 패드들(2')과 패드들(2")은 , 도 1 및 도 2와 같이, 상기 제 2 세트의 패드들의 패드들(3')보다 크며, 상기 더 큰 패드들은 플립-칩이나 와이어 본딩 어셈블리에 사용되지만, 반면에 상기 더 작은 패드들(3')은 와이어 본딩 어셈블리를 위한 것이다. 전과 같이 패드들(2'와 2") 각각은 플립-칩 어셈블리에 대한 적어도 상기 최소 요구 거리만큼 떨어져 피치되고 , 상기 거리는 점선의 화살표 라인 P에 의해 상기 엇갈린 패드들의 2개에 대해 개략적으로 표시된다. 상기 제 2 세트의 패드들(3') 각각은 상기 제 1 또는 제 2 세트들의 패드들인 인접 패드나 패드들로부터, 와이어 본딩 어셈블리에 필요한 적어도 상기 최소 간격만큼 떨어져 있다. 상기 패드들(2'와 2")의 엇갈림은 상기 다이의 주위가 감소되는 장점을 갖고 있고, 상기 패드들이 와이어 본드 어셈블리에 사용되는 경우 그것들의 유효피치 즉, 상기 다이 엣지를 따라 측정된 것과 같은 피치가 의도하는 패키지의 리드 프레임의 피치에 더욱 일치하는 장점도 가지고 있다.
도 1과 도 2와 도 3의 패드들 사이의 간격이 균일하거나 대칭적일 필요가 없다는 것을 알 것이다. 필요한 것은 각각의 패드와 상기 인접하는 패드 또는 패드들 사이의 간격이 상기 경우와 같이 플립-칩이나 와이어 본드 어셈블리에 대한 적어도 상기 요구되는 최소의 간격이어야 한다는 것이다.
본 발명은 같은 기본 집적 회로 다이가 플립칩 생산에 사용되고, 더 높은 핀 (pin)카운트 버젼이 와이어 본딩을 위해 생산되는 것을 허용한다. 그와 같은 "이중목적"다이는 다이 크기의 증가없이 생산된다. 사실상 본 발명은 2개의 분리된 집적 회로 다이들이 최소 추가 비용으로 생산되게 한다. 더욱이, 상기 입/출력 경로들의 지연 특성들과 상기 다이의 내부 기생 특성들은 플립-칩과 와이어 본딩 어셈블리 옵션들 양쪽 모두에 대해 실질적으로 같다. 알 수 있는 바와 같이, 본 발명은 플립-칩이나 와이어 본딩 어셈블리를 사용할 것인지에 관한 결정이 상기 생산 사이클의 마지막 단계에서 이루어지게 한다.
Claims (10)
- 집적 회로에 외부 접속들을 가능하게 하는 제 1 및 제 2 세트들의 도전성 패드들을 포함하는 집적 회로 다이에 있어서, 상기 제 1 세트 각각의 패드와 인접하는 패드 사이에 또는 상기 제 1 세트의 패드들 사이에 적어도 제 1 의 소정 중심 대 중심 간격이 존재하고, 상기 제 2 세트 각각의 패드와 인접하는 패드 사이에 또는 상기 제 1 및 제 2 세트들의 패드들 사이에 상기 제 1 간격보다 적은 적어도 제 2 의 소정 중심 대 중심 간격이 존재하며, 상기 제 1 세트의 패드들만을 노출시키거나 또는 상기 제 1 및 제 2 세트들의 패드들을 노출시키는 패시베이션 층이 있고,상기 제 1 세트의 패드들은 상기 제 2 세트의 패드들보다 면적이 더 큰, 집적 회로 다이.
- 삭제
- 제 1 항에 있어서,상기 제 1 세트의 패드 각각의 면적과 상기 제 1 의 소정 중심 대 중심 간격은 상기 다이의 플립-칩 어셈블리에 적합하고, 상기 제 2 세트의 패드 각각의 면적과 상기 제 2 의 소정 중심 대 중심 간격은 상기 다이의 와이어 본드 어셈블리에 적합한, 집적 회로 다이.
- 제 1 항 또는 제 3 항에 있어서,상기 제 1 및 제 2 세트들의 패드들은 상기 다이의 하나 이상의 엣지들에 인접하여 일렬(in-line)로 배치되는, 집적 회로 다이.
- 제 1 항 또는 제 3 항에 있어서,상기 제 1 세트의 패드들은 상기 다이의 하나 이상의 엣지들에 인접하여 2개의 라인들로 배치되고, 상기 2개의 라인들중 한 라인의 상기 제 1 세트의 패드들은 상기 2개의 라인들중 다른 한 라인의 상기 제 1 세트의 패드들에 대해 엇갈리는 관계로 배치되는, 집적 회로 다이.
- 제 5 항에 있어서,상기 제 2 세트의 패드들은 상기 2개의 라인들중 한 라인에 배치되는, 집적 회로 다이.
- 제 1 항 또는 제 3 항에 있어서,상기 제 1 세트의 패드들은 상기 집적 회로내의 한 세트의 접속 지점들에 접속되고, 상기 제 2 세트의 패드들은 상기 집적 회로내의 다른 세트의 접속 지점들에 접속되는, 집적 회로 다이.
- 제 4 항에 있어서,상기 제 1 세트의 패드들은 상기 집적 회로내의 한 세트의 접속 지점들에 접속되고, 상기 제 2 세트의 패드들은 상기 집적 회로내의 다른 세트의 접속 지점들에 접속되는, 집적 회로 다이.
- 제 5 항에 있어서,상기 제 1 세트의 패드들은 상기 집적 회로내의 한 세트의 접속 지점들에 접속되고, 상기 제 2 세트의 패드들은 상기 집적 회로내의 다른 세트의 접속 지점들에 접속되는, 집적 회로 다이.
- 제 6 항에 있어서,상기 제 1 세트의 패드들은 상기 집적 회로내의 한 세트의 접속 지점들에 접속되고, 상기 제 2 세트의 패드들은 상기 집적 회로내의 다른 세트의 접속 지점들에 접속되는, 집적 회로 다이.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP99306444A EP1077489A1 (en) | 1999-08-17 | 1999-08-17 | Integrated circuit die including conductive pads |
EP99306444.3 | 1999-08-17 | ||
EP99309842.5 | 1999-12-07 | ||
EP99309842A EP1077490A1 (en) | 1999-08-17 | 1999-12-07 | Improvements in or relating to integrated circuit dies |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010050075A KR20010050075A (ko) | 2001-06-15 |
KR100390229B1 true KR100390229B1 (ko) | 2003-07-04 |
Family
ID=26153561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2000-0046915A KR100390229B1 (ko) | 1999-08-17 | 2000-08-14 | 집적 회로 다이 |
Country Status (5)
Country | Link |
---|---|
US (2) | US6972494B1 (ko) |
EP (1) | EP1077490A1 (ko) |
JP (1) | JP4130295B2 (ko) |
KR (1) | KR100390229B1 (ko) |
TW (1) | TW490834B (ko) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1077490A1 (en) * | 1999-08-17 | 2001-02-21 | Lucent Technologies Inc. | Improvements in or relating to integrated circuit dies |
JP3780996B2 (ja) * | 2002-10-11 | 2006-05-31 | セイコーエプソン株式会社 | 回路基板、バンプ付き半導体素子の実装構造、バンプ付き半導体素子の実装方法、電気光学装置、並びに電子機器 |
US7615857B1 (en) * | 2007-02-14 | 2009-11-10 | Hewlett-Packard Development Company, L.P. | Modular three-dimensional chip multiprocessor |
JP5350604B2 (ja) * | 2007-05-16 | 2013-11-27 | スパンション エルエルシー | 半導体装置及びその製造方法 |
US8178970B2 (en) * | 2009-09-18 | 2012-05-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strong interconnection post geometry |
TW201409012A (zh) * | 2012-08-20 | 2014-03-01 | Fittech Co Ltd | 檢測方法 |
CN103681394A (zh) * | 2012-09-20 | 2014-03-26 | 惠特科技股份有限公司 | 检测方法 |
US10862232B2 (en) * | 2018-08-02 | 2020-12-08 | Dell Products L.P. | Circuit board pad connector system |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5228951A (en) * | 1990-10-18 | 1993-07-20 | Societe D'applications Generales D'electricite Et De Mecanique Sagem | Method for embodying twin-connection integrated circuits |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5155065A (en) * | 1992-03-16 | 1992-10-13 | Motorola, Inc. | Universal pad pitch layout |
WO1994000969A1 (en) * | 1992-06-19 | 1994-01-06 | Motorola, Inc. | Self-aligning electrical contact array |
EP0588481A1 (en) * | 1992-08-17 | 1994-03-23 | American Microsystems, Incorporated | Bond pad layouts for integrated circuit semiconductor dies and forming methods |
KR100192766B1 (ko) * | 1995-07-05 | 1999-06-15 | 황인길 | 솔더볼을 입출력 단자로 사용하는 볼그리드 어레이 반도체 패키지의 솔더볼 평탄화 방법 및 그 기판구조 |
JPH0945723A (ja) * | 1995-07-31 | 1997-02-14 | Rohm Co Ltd | 半導体チップおよびこの半導体チップを組み込んだ半導体装置ならびにその製造方法 |
KR100438256B1 (ko) * | 1995-12-18 | 2004-08-25 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치 및 그 제조방법 |
US5801450A (en) * | 1996-10-18 | 1998-09-01 | Intel Corporation | Variable pitch stagger die for optimal density |
JP3349058B2 (ja) * | 1997-03-21 | 2002-11-20 | ローム株式会社 | 複数のicチップを備えた半導体装置の構造 |
JP2000100851A (ja) * | 1998-09-25 | 2000-04-07 | Sony Corp | 半導体部品及びその製造方法、半導体部品の実装構造及びその実装方法 |
JP3437107B2 (ja) * | 1999-01-27 | 2003-08-18 | シャープ株式会社 | 樹脂封止型半導体装置 |
TW460991B (en) * | 1999-02-04 | 2001-10-21 | United Microelectronics Corp | Structure of plug that connects the bonding pad |
US6444563B1 (en) * | 1999-02-22 | 2002-09-03 | Motorlla, Inc. | Method and apparatus for extending fatigue life of solder joints in a semiconductor device |
EP1077490A1 (en) * | 1999-08-17 | 2001-02-21 | Lucent Technologies Inc. | Improvements in or relating to integrated circuit dies |
-
1999
- 1999-12-07 EP EP99309842A patent/EP1077490A1/en not_active Withdrawn
-
2000
- 2000-06-19 TW TW089111993A patent/TW490834B/zh not_active IP Right Cessation
- 2000-08-10 JP JP2000242828A patent/JP4130295B2/ja not_active Expired - Lifetime
- 2000-08-14 KR KR10-2000-0046915A patent/KR100390229B1/ko active IP Right Grant
- 2000-08-15 US US09/639,288 patent/US6972494B1/en not_active Expired - Lifetime
-
2005
- 2005-06-22 US US11/158,435 patent/US7541674B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5228951A (en) * | 1990-10-18 | 1993-07-20 | Societe D'applications Generales D'electricite Et De Mecanique Sagem | Method for embodying twin-connection integrated circuits |
Also Published As
Publication number | Publication date |
---|---|
JP2001077149A (ja) | 2001-03-23 |
US7541674B2 (en) | 2009-06-02 |
US6972494B1 (en) | 2005-12-06 |
KR20010050075A (ko) | 2001-06-15 |
US20050242431A1 (en) | 2005-11-03 |
EP1077490A1 (en) | 2001-02-21 |
JP4130295B2 (ja) | 2008-08-06 |
TW490834B (en) | 2002-06-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6118180A (en) | Semiconductor die metal layout for flip chip packaging | |
US6639315B2 (en) | Semiconductor device and mounted semiconductor device structure | |
US6607942B1 (en) | Method of fabricating as grooved heat spreader for stress reduction in an IC package | |
US7615872B2 (en) | Semiconductor device | |
US5942795A (en) | Leaded substrate carrier for integrated circuit device and leaded substrate carrier device assembly | |
US20080088019A1 (en) | Structure and manufacturing method of a chip scale package | |
JP3429718B2 (ja) | 表面実装用基板及び表面実装構造 | |
KR20150041029A (ko) | Bva 인터포저 | |
US20050248011A1 (en) | Flip chip semiconductor package for testing bump and method of fabricating the same | |
US20020096757A1 (en) | Semiconductor device and method of manufacturing the same | |
US7541674B2 (en) | Integrated circuit die for wire bonding and flip-chip mounting | |
US6677219B2 (en) | Method of forming a ball grid array package | |
US6841884B2 (en) | Semiconductor device | |
US7411287B2 (en) | Staggered wirebonding configuration | |
US6160313A (en) | Semiconductor device having an insulating substrate | |
US7342248B2 (en) | Semiconductor device and interposer | |
KR20130127995A (ko) | 핀 부착 | |
US7595268B2 (en) | Semiconductor package having re-distribution lines for supplying power and a method for manufacturing the same | |
US6590297B2 (en) | Semiconductor chip having pads with plural junctions for different assembly methods | |
US20060163729A1 (en) | Structure and manufacturing method of a chip scale package | |
US5895231A (en) | External terminal fabrication method for semiconductor device package | |
EP1154479A2 (en) | Multiple line grid for use in a packaging or a testing application | |
US20020094683A1 (en) | Method for manufacturing chip size package and its structure | |
EP1077489A1 (en) | Integrated circuit die including conductive pads | |
JP3458056B2 (ja) | 半導体装置およびその実装体 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130603 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20140605 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20150611 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20180601 Year of fee payment: 16 |