JP4003471B2 - 電気光学装置、電子機器、および電気光学装置の製造方法 - Google Patents

電気光学装置、電子機器、および電気光学装置の製造方法 Download PDF

Info

Publication number
JP4003471B2
JP4003471B2 JP2002034708A JP2002034708A JP4003471B2 JP 4003471 B2 JP4003471 B2 JP 4003471B2 JP 2002034708 A JP2002034708 A JP 2002034708A JP 2002034708 A JP2002034708 A JP 2002034708A JP 4003471 B2 JP4003471 B2 JP 4003471B2
Authority
JP
Japan
Prior art keywords
pixel
inspection
region
thin film
tft
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002034708A
Other languages
English (en)
Other versions
JP2003233331A (ja
Inventor
伸 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2002034708A priority Critical patent/JP4003471B2/ja
Priority to TW092101031A priority patent/TW591284B/zh
Priority to US10/347,581 priority patent/US6828817B2/en
Priority to CNB031025641A priority patent/CN1199074C/zh
Priority to CNU032040970U priority patent/CN2657149Y/zh
Priority to KR1020030008442A priority patent/KR100555150B1/ko
Publication of JP2003233331A publication Critical patent/JP2003233331A/ja
Priority to US10/979,144 priority patent/US7233155B2/en
Application granted granted Critical
Publication of JP4003471B2 publication Critical patent/JP4003471B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136254—Checking; Testing
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2203/00—Function characteristic
    • G02F2203/69—Arrangements or methods for testing or calibrating a device

Description

【０００１】
【発明の属する技術分野】
本発明は、電気光学物質を保持する基板上に多数の電気素子が形成された電気光学装置、電子機器、および電気光学装置の製造方法に関するものである。さらに詳しくは、基板上に形成した電気素子の電気的特性を検査するための技術に関するものである。
【０００２】
【従来の技術】
液晶装置や有機エレクトロルミネッセンス装置などといった電気光学装置では、電気光学物質を保持する基板に多数のスイッチング素子が形成されている。
【０００３】
このような電気光学装置のうち、例えば、画素スイッチング素子として薄膜トランジスタ（以下、ＴＦＴという）を用いたアクティブマトリクス型の液晶装置では、それを製造する際、図２０に示すように、大型基板１０ｅに対して多数枚分のＴＦＴアレイ基板１０の構成要素を形成した後、大型基板１０ｅを切断予定線１０ｆに沿って切断して、個々の液晶装置に用いるＴＦＴアレイ基板１０を得る。
【０００４】
ここで、各切断予定線１０ｆで挟まれた領域については、従来より一般的に、図２１に示すように、ＴＦＴアレイ基板１０の画素領域１０ａにマトリクス状に形成される多数の画素スイッチング用のＴＦＴ３０、駆動回路１０１、１０４を構成する多数の駆動回路用ＴＦＴ（図示せず）などを検査するための検査領域１０ｇとして利用されている。
【０００５】
すなわち、ＴＦＴアレイ基板１０には、マトリクス状に配置された複数の画素の各々に画素スイッチング用のＴＦＴ３０が形成され、かつ、駆動回路内蔵型のＴＦＴアレイ基板１０の場合には、駆動回路１０１、１０４がＴＦＴ（図示せず）で構成されているが、従来は、これらのＴＦＴを形成する工程をそのまま利用して、検査領域１０ｇには、検査パターンとしての検査用ＴＦＴ３０ｇ′、この検査用ＴＦＴ３０ｇ′のドレイン領域に電気的に接続する第１の検査パッド３１ｇ′、検査用ＴＦＴ３０ｇ′のソース領域に電気的に接続する第２の検査パッド３２ｇ′、および検査用ＴＦＴ３０ｇ′のゲート電極に電気的に接続する第３の検査パッド３３ｇ′が形成されている。このような工程は、図２０に示す大型基板１０ｅの状態で行われ、かつ、１枚のＴＦＴアレイ基板１０につき、その近傍の検査領域１０ｇに検査用ＴＦＴ３０ｇ′が一対一の関係で形成される。
【０００６】
従って、大型基板１０ｅの状態で検査パッド３１ｇ′、３２ｇ′、３３ｇ′に検査端子を当接させて検査用ＴＦＴ３０ｇの電気的特性を検査し、その結果結果において、検査用ＴＦＴ３０ｇ′の電気的特性が良好であれば、それに対応するＴＦＴアレイ基板１０に形成した画素スイッチング用のＴＦＴ３０なども良好であるとして、該当するＴＦＴアレイ基板１０を液晶装置の組み立てに用いる一方、検査用ＴＦＴ３０ｇ′に不具合があれば、それに対応するＴＦＴアレイ基板１０に形成した画素スイッチング用のＴＦＴ３０などにも不具合があるとして、該当するＴＦＴアレイ基板１０を廃棄する。それ故、液晶装置の歩留まりを実質的に高めることができる。また、大型基板１０ｅのいずれの位置に不具合が発生しやすいかを把握できるので、その結果を製造工程に容易にフィードバックすることができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来は、大型基板１０ｅのうち、ＴＦＴアレイ基板１０として切り出される領域の近傍に検査用ＴＦＴ３０ｇ′を形成するといっても、ＴＦＴアレイ基板１０を切り出す領域外に検査用ＴＦＴ３０ｇ′を形成する以上、画素スイッチング用のＴＦＴ３０や駆動回路用ＴＦＴが形成される領域と、検査用ＴＦＴ３０ｇ′が形成される領域とが離れている。
【０００８】
従って、半導体プロセスを利用してＴＦＴを製造する際、基板上の位置によってＴＦＴの特性がばらつくことの影響によって、検査用ＴＦＴ３０ｇ′での検査結果と、画素スイッチング用のＴＦＴ３０や駆動回路用ＴＦＴの品質とが一致しない場合がある。また、画素スイッチング用のＴＦＴ３０や駆動回路用ＴＦＴが形成される領域と、検査用ＴＦＴ３０ｇが形成される領域とでは、パターン密度が著しく相違しているため、半導体プロセスを利用してＴＦＴを形成する際、パターン密度が露光などに及ぼす影響が画素スイッチング用のＴＦＴ３０や駆動回路用ＴＦＴが形成される領域と、検査用ＴＦＴ３０ｇ′が形成される領域とで相違している。このような理由によっても、従来は、検査用ＴＦＴ３０ｇ′での検査結果と、画素スイッチング用のＴＦＴ３０や駆動回路用ＴＦＴの品質とが一致しない場合がある。
【０００９】
以上の問題点に鑑みて、本発明の課題は、電気光学物質を保持する基板に形成した多数の薄膜スイッチング素子の電気的特性を確実に検査することのできる電気光学装置、電子機器、および電気光学装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の電気光学装置は、電気光学物質を保持する基板に、多数の薄膜スイッチング素子を備えた電気素子形成領域が形成された電気光学装置において、前記電気素子形成領域は、画像を表示するための複数の有効画素をマトリクス状に備えた有効画素領域と、該有効画素領域の外周側に形成され遮光部材で覆われて画像の表示に寄与しない複数のダミー画素を備えたダミー画素領域とを有し、前記有効画素の各々は、前記電気光学物質を駆動するための画素電極と、薄膜トランジスタとを有し、前記薄膜トランジスタは、データ線が電気的に接続するソース領域、前記画素電極が電気的に接続するドレイン領域、およびゲート電極が絶縁膜を介して対峙するチャネル領域を備え、前記複数のダミー画素は、第１の検査画素、前記第１の検査画素に隣接する第２の検査画素、前記第１の検査画素に隣接する第３の検査画素を含み、前記第１の検査画素には、前記薄膜トランジスタと構造およびサイズが同一の検査用薄膜トランジスタと、当該検査用薄膜トランジスタのドレイン領域に電気的に接続する第１の検査パッドとが形成され、前記第２の検査画素には、前記検査用薄膜トランジスタのソース領域に電気的に接続する第２の検査パッドが形成され、前記第３の検査画素には、前記検査用薄膜トランジスタのゲート電極に電気的に接続する第３の検査パッドが形成されることを特徴とする。
また、上記課題を解決するために、本発明の電気光学装置の製造方法は、電気光学物質を保持する基板に、多数の薄膜スイッチング素子を備えた電気素子形成領域が形成され、前記電気素子形成領域は、画像を表示するための複数の有効画素をマトリクス状に備えた有効画素領域と、該有効画素領域の外周側に形成され画像の表示に寄与しない複数のダミー画素を備えたダミー画素領域とを有する電気光学装置の製造方法であって、前記有効画素領域に、画素電極と、データ線が電気的に接続するソース領域、前記画素電極が電気的に接続するドレイン領域、およびゲート電極が絶縁膜を介して対峙するチャネル領域を備える薄膜トランジスタとを形成するとともに、前記複数のダミー画素に含まれる第１の検査画素に、前記薄膜トランジスタと構造およびサイズが同一の検査用薄膜トランジスタと、当該検査用薄膜トランジスタのドレイン領域に電気的に接続する第１の検査パッドとを形成し、前記第１の検査画素に隣接する第２の検査画素に、前記検査用薄膜トランジスタのソース領域に電気的に接続する第２の検査パッドを形成し、前記第１の検査画素に隣接する第３の検査画素に、前記検査用薄膜トランジスタのゲート電極に電気的に接続する第３の検査パッドを形成する工程と、前記第１乃至３の検査パッドに検査用端子を当接させて前記検査用薄膜トランジスタの電気的特性を検査し、該検査結果が良好であると判断された前記基板を用いて前記電気光学装置を製造することを特徴とする。
【００１２】
本発明では、電気素子形成領域内に形成した薄膜スイッチング素子を検査するための検査パターンを電気素子形成領域内に形成するため、検査対象である薄膜スイッチング素子と、実際の計測に用いられる検査パターンとが近い位置にある。従って、半導体プロセスを利用して基板上にＴＦＴなどの薄膜スイッチング素子を形成する際、基板上の位置によってＴＦＴの特性がばらつく場合でも、本発明によれば、検査対象である薄膜スイッチング素子の電気的特性と、実際に計測を行った検査パターンの電気的特性との対応関係が高い信頼性を有する。また、実際の計測に用いられる検査パターンも電気素子形成領域内に形成されているため、検査対象である薄膜スイッチング素子が形成される領域と、検査パターンを形成する領域とでは、パターン密度などといった条件も等しい。従って、パターン密度が露光に及ぼす影響なども、検査対象である薄膜スイッチング素子が形成される領域と、検査パターンを形成する領域との間で等しいので、本発明によれば、検査対象である薄膜スイッチング素子の電気的特性と、実際に計測を行った検査パターンの電気的特性との対応関係が高い信頼性を有する。それ故、電気光学物質を保持する基板の電気光学素子形成領域に形成した薄膜スイッチング素子の電気的特性を確実に検査することができる。
【００１３】
本発明において、前記電気素子形成領域は、例えば、前記電気光学物質を駆動するための画素電極と、該画素電極を駆動するために前記薄膜スイッチング素子として形成された画素スイッチング用のアクティブ素子とを備える画素がマトリクス状に配置された画素領域である。この場合、一般に、前記画素領域には、画像を表示するための複数の有効画素をマトリクス状に備えた有効画素領域と、該有効画素領域の外周側で遮光部材で覆われて画像の表示に直接、寄与しない複数のダミー画素を備えたダミー画素領域とが形成されているので、本発明では、前記検査パターンおよび前記検査パッドを前記ダミー画素領域内に形成することが好ましい。
【００１４】
すなわち、電気光学装置の製造方法において、前記電気光学物質を駆動するための画素電極と、該画素電極を駆動するために前記薄膜スイッチング素子として形成された画素スイッチング用のアクティブ素子とを備える画素をマトリクス状に備える画素領域を前記電気素子形成領域として形成した場合には、前記画素領域内の外周領域に前記検査パターンおよび前記検査パッドを形成することが好ましい。この場合、前記基板を用いて前記電気光学装置を組み立てる際、前記画素領域の中央領域については、画像を表示するための複数の有効画素がマトリクス状に配置された有効画素領域とし、前記画素領域内で前記有効画素領域の外周側に位置する領域については画像の表示に直接、寄与しない複数のダミー画素が配置されたダミー画素領域として遮光部材で覆うことが好ましい。
【００１５】
このように構成すると、検査対象である薄膜スイッチング素子としての画素スイッチング用ＴＦＴと、実際の計測に用いられる検査パターンとが近く、かつ、パターン密度などが等しい位置に形成される。従って、検査対象である画素スイッチング用ＴＦＴの電気的特性と、実際に計測を行った検査パターンの電気的特性との対応関係が高い信頼性を有するので、電気光学物質を保持する基板の画素領域に形成した画素スイッチング用ＴＦＴの電気的特性を確実に検査することができる。また、画素領域内のうち、ダミー画素領域内に検査パターンや検査パッドを配置するので、画像を表示する有効画素数が減ることがない。
【００１６】
本発明において、前記有効画素および前記ダミー画素の各々には、前記画素スイッチング用のアクティブ素子として、データ線が電気的に接続するソース領域、前記画素電極が電気的に接続するドレイン領域、およびゲート電極が絶縁膜を介して対峙するチャネル領域を備える画素スイッチング用ＴＦＴが形成されている場合がある、この場合、前記複数のダミー画素の少なくとも一つには、前記画素スイッチング用ＴＦＴと構造およびサイズが同一の検査用ＴＦＴが前記検査パターンとして形成されているとともに、前記ダミー画素領域において、前記検査用ＴＦＴが形成された第１の検査画素には当該検査用ＴＦＴのドレイン領域に電気的に接続する第１の検査パッドが形成され、前記第１の検査画素に隣接する第２の検査画素には前記検査用ＴＦＴのソース領域に電気的に接続する第２の検査パッドが形成され、前記第１の検査画素に隣接する第３の検査画素には前記検査用ＴＦＴのゲート電極に電気的に接続する第３の検査パッドが形成されていることが好ましい。このように構成すれば、薄膜スイッチング素子を検査するのに必要な３つの検査パッドを十分、広い面積をもって形成することができる。
【００１７】
本発明において、前記第１の検査パッドは、前記検査用ＴＦＴのドレイン領域に接続するドレイン電極に対して層間絶縁膜のコンタクトホールを介して電気的に接続し、前記第２の検査パッドは、前記データ線から前記第２の検査画素まで延設された部分に対して層間絶縁膜のコンタクトホールを介して電気的に接続し、前記第３の検査パッドは、前記ゲート電極から前記第３の検査画素まで延設された部分に対して層間絶縁膜のコンタクトホールを介して電気的に接続していることが好ましい。このように構成すると、画素領域に画素スイッチング用ＴＦＴを形成する工程をそのまま利用して、検査パッドと検査用薄膜ＴＦＴとの電気的な接続を行うことができる。
【００１８】
本発明において、駆動回路内蔵型のＴＦＴアレイ基板の場合には、前記基板には、前記電気光学物質を駆動するための画素電極と、該画素電極を駆動するための画素スイッチング用ＴＦＴとを備える画素がマトリクス状に配置された画素領域が形成され、かつ、当該画素領域の外側領域には、前記画素スイッチング用ＴＦＴに信号を供給するための駆動回路用ＴＦＴを前記薄膜スイッチング素子として多数、備えた駆動回路が前記電気素子形成領域として形成されている。このようなＴＦＴアレイ基板に対して、駆動回路用ＴＦＴを検査する場合には、前記検査パターンおよび前記検査パッドを前記駆動回路が形成されている領域内に形成するとともに、前記検査パターンについては、前記駆動回路が形成されている領域内のうち、前記駆動回路用ＴＦＴが形成されていない空き領域に配置する。このように構成すると、検査対象である薄膜スイッチング素子としての駆動回路用ＴＦＴと、実際の計測に用いられる検査パターンとが近く、かつ、パターン密度などが等しい位置に形成される。従って、検査対象である駆動回路用ＴＦＴの電気的特性と、実際に計測を行った検査パターンの電気的特性との対応関係が高い信頼性を有するので、電気光学物質を保持する基板の駆動回路領域に形成した駆動回路用ＴＦＴの電気的特性を確実に検査することができる。また、駆動回路領域内のうち、空き領域に検査パターンを形成するので、駆動回路を拡張する必要がない。
【００１９】
本発明において、駆動回路用ＴＦＴの電気特性を検査するのに用いる検査パターンとしては、前記駆動回路用ＴＦＴと構造およびサイズが同一の検査用ＴＦＴを用いることが好ましい。
【００２０】
本発明において、前記電気光学物質は、例えば、前記基板と、該基板に対して所定の間隙を介して対向配置された対向基板との間に保持された液晶である。
【００２１】
本発明を適用した電気光学装置は、モバイルコンピュータや携帯電話機などといった電子機器の表示部などとして用いられる。
【００２２】
【発明の実施の形態】
図面を参照して、代表的な電気光学装置である液晶装置に対して、多数のＴＦＴが形成されている画素領域、および駆動回路形成領域を電気素子形成領域として本発明を適用した例を説明する。なお、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２３】
（液晶装置の全体構成）
図１（Ａ）、（Ｂ）はそれぞれ、液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図、および対向基板を含めて示す図１（Ａ）のＨ−Ｈ′断面図である。
【００２４】
図１（Ａ）において、液晶装置１００（電気光学装置）では、ＴＦＴアレイ基板１０と対向基板２０とが、対向基板２０の縁に沿うように設けられたシール材１０７で貼り合わされている。ＴＦＴアレイ基板１０の外周側には、基板辺１１１の側で対向基板２０から張り出した張り出し領域１０ｃにデータ線駆動回路１０１および多数の端子１０２が形成され、基板辺１１３、１１４の側には走査線駆動回路１０４が形成されている。さらに、ＴＦＴアレイ基板１０において基板辺１１１と対向する基板辺１１２には、画素領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が形成されている。また、対向基板２０の４つのコーナー部には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が形成され、この上下導通材１０６は、エポキシ樹脂系の接着剤成分に銀粉や金メッキファイバーなどの導電粒子が配合されたものである。
【００２５】
なお、走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。逆に、データ線駆動回路１０１を画素領域１０ａの辺に沿って両側に配列してもよい。
【００２６】
図１（Ｂ）に示すように、ＴＦＴアレイ基板１０と対向基板２０とは、シール材１０７によって所定の間隙を介して貼り合わされ、これらの間隙に液晶５０が保持されている。シール材１０７は、ＴＦＴアレイ基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。
【００２７】
詳しくは後述するが、ＴＦＴアレイ基板１０には、画素電極９ａがマトリクス状に形成されている。これに対して、対向基板２０には、シール材１０７の内側領域に遮光性材料からなる周辺見切り用の遮光膜１０８が形成されている。さらに、対向基板２０において、ＴＦＴアレイ基板１０に形成されている画素電極９ａの縦横の境界領域と対向する領域には、ブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極２１が形成されている。
【００２８】
このように構成した液晶装置１００については、たとえば、投射型表示装置（液晶プロジェクタ）において使用する場合、３枚の液晶装置１００がＲＧＢ用のライトバルブとして各々使用される。この場合、各液晶装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになるので、液晶装置１００にはカラーフィルタが形成されていない。但し、後述するように、モバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いる場合には、図示を省略するが、対向基板２０において各画素電極９ａに対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成する。
【００２９】
（ＴＦＴアレイ基板１０の構成）
図２は、液晶装置１００に用いられる駆動回路内蔵型のＴＦＴアレイ基板１０の構成を模式的に示すブロック図である。
【００３０】
図２に示すように、駆動回路内蔵型のＴＦＴアレイ基板１０において、画素領域１０ａでは、互いに交差する複数のデータ線６ａと、複数の走査線３ａとが交差する部分に対応して複数の画素１００ａがマトリクス状に構成されている。また、データ線駆動回路１０１には、Ｘ側シフトレジスタ回路、Ｘ側シフトレジスタ回路から出力された信号に基づいて動作するアナログスイッチとしてのＴＦＴを備えるサンプルホールド回路、６相に展開された各画像信号ＶＩＤ１〜ＶＩＤ６に対応する６本の画像信号線などが構成されている。データ線駆動回路１０１は、例えば、前記のＸ側シフトレジスタ回路が４相で構成されており、端子１０２を介して外部からスタート信号ＤＸ、クロック信号ＣＬＸ１〜ＣＬＸ４、およびその反転クロック信号ＣＬＸ１Ｂ〜ＣＬＸ４ＢがＸ側シフトレジスタ回路に供給され、これらの信号によってデータ線駆動回路１０１が駆動される。従って、サンプルホールド回路は、前記のＸ側シフトレジスタ回路から出力された信号に基づいて各ＴＦＴが動作し、画像信号線を介して供給される画像信号ＶＩＤ１〜ＶＩＤ６を所定のタイミングでデータ線６ａに取り込み、各画素に供給することが可能である。一方、走査線駆動回路１０４には、端子１０２を介して外部からスタート信号ＤＹ、クロック信号ＣＬＹ、およびその反転クロック信号ＣＬＹＢが供給され、これらの信号によって走査線駆動回路１０４が駆動される。
【００３１】
ＴＦＴアレイ基板１０において、基板辺１１１には、定電源ＶＤＤＸ、ＶＳＳＸ、ＶＤＤＹ、ＶＳＳＹ、変調画像信号（画像信号ＶＩＤ１〜ＶＩＤ６）、各種駆動信号などが入力されるアルミニウム膜等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の導電膜からなる多数の端子１０２が構成され、これらの端子１０２からは、走査線駆動回路１０１およびデータ線駆動回路１０４を駆動するためのアルミニウム膜等の低抵抗な金属膜や金属シリサイド膜からなる複数の信号配線１０９がそれぞれ引き回されている。
【００３２】
（第１の電気素子形成領域）
図３は、液晶装置１００の画素領域１０ａにマトリクス状に形成された複数の画素における各種素子などの等価回路図である。図４は、ＴＦＴアレイ基板において相隣接する画素１００ａの平面図である。図５は、図４のＡ−Ａ′線に相当する位置での断面、およびＴＦＴアレイ基板と対向基板との間に液晶を封入した状態の断面を示す説明図である。
【００３３】
図３に示すように、液晶装置１００の画素領域１０ａにおいて、マトリクス状に形成された複数の画素１００ａの各々には、画素電極９ａ、および画素電極９ａを制御するための画素スイッチング用のＴＦＴ３０が形成されており、画素領域１０ａは、多数のＴＦＴが形成されている第１の電気素子形成領域とみなすことができる。
【００３４】
ここで、ＴＦＴ３０のソースには、画素信号を供給するデータ線６ａが電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＴＦＴ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、図１（Ｂ）を参照して説明した対向基板２０の対向電極２１との間で一定期間保持される。
【００３５】
また、ＴＦＴアレイ基板１０には、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極２１との間に形成される液晶容量と並列に蓄積容量７０（キャパシタ）を付加することがある。この蓄積容量７０によって、画素電極９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置１００が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線３ｂとの間に形成する場合、あるいは前段の走査線３ａとの間に形成する場合もいずれであってもよい。
【００３６】
再び図２において、画素領域１０ａには、図３を参照して説明した画素１００ａが多数、マトリクス状に配置されているが、これらの画素１００ａのうち、中央の有効画素領域１０ｃでマトリクス状に配列している画素１００ａは、実際に画像を表示するのに使用される有効画素１００ｃである。これに対して、画素領域１０ａのうち、有効画素領域１０ｃの外周側に形成されている画素１００ａは、ディスクリネーションなどの影響によって画像の品位を低下させる。このため、液晶装置１００では、画素領域１０ａのうち、有効画素領域１０ｃの外周側については、液晶装置１００を組み立てる際にフレームなどの遮光部材で覆われるダミー画素領域１０ｄとされ、ここに形成されている画素１００ａは、表示に直接、寄与しないダミー画素１００ｄと称せられている。
【００３７】
このように構成した液晶装置１００において、ダミー画素１００ｄも、後述する検査用に用いられる一部の画素を除いて、有効画素１００ｃと同様な構成を有しているので、図４および図５を参照しての以下の説明では、有効画素１００ｃとダミー画素１００ｄとを区別せずに説明する。
【００３８】
図４において、ＴＦＴアレイ基板１０上には、複数の透明なＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜からなる画素電極９ａがマトリクス状に形成され、これら画素電極９ａに対して画素スイッチング用のＴＦＴ３０がそれぞれ接続している。また、画素電極９ａの縦横の境界に沿って、データ線６ａ、走査線３ａ、および容量線３ｂが形成され、ＴＦＴ３０は、データ線６ａおよび走査線３ａに対して接続している。すなわち、データ線６ａは、コンタクトホール４１を介してＴＦＴ３０の高濃度ソース領域１ｄに電気的に接続し、走査線３ａは、その突出部分がＴＦＴ３０のゲート電極を構成している。蓄積容量７０は、画素スイッチング用のＴＦＴ３０を形成するための半導体膜１ａの延設部分１ｆを導電化したものを下電極とし、この下電極４１に容量線３ｂが上電極として重なった構造になっている。
【００３９】
図５に示すように、ＴＦＴアレイ基板１０では、その基体として透明基板１０ｂが用いられている。透明基板１０ｂの表面には、厚さが３００ｎｍ〜５００ｎｍのシリコン酸化膜（絶縁膜）からなる下地保護膜１１が形成され、この下地保護膜１１の表面には、厚さが３０ｎｍ〜１００ｎｍの島状の半導体膜１ａが形成されている。半導体膜１ａの表面には、厚さが約５０〜１５０ｎｍのシリコン酸化膜からなるゲート絶縁膜２が形成され、このゲート絶縁膜２の表面に、厚さが３００ｎｍ〜８００ｎｍの走査線３ａが形成されている。半導体膜１ａのうち、走査線３ａに対してゲート絶縁膜２を介して対峙する領域がチャネル領域１ａ′になっている。このチャネル領域１ａ′に対して一方側には、低濃度ソース領域１ｂおよび高濃度ソース領域１ｄを備えるソース領域が形成され、他方側には低濃度ドレイン領域１ｃおよび高濃度ドレイン領域１ｅを備えるドレイン領域が形成されている。
【００４０】
画素スイッチング用のＴＦＴ３０の表面側には、厚さが３００ｎｍ〜８００ｎｍのシリコン酸化膜からなる層間絶縁膜４が形成され、この層間絶縁膜４の表面には、厚さが１００ｎｍ〜３００ｎｍのシリコン窒化膜からなる層間絶縁膜５が形成されている。層間絶縁膜４の表面には、厚さが３００ｎｍ〜８００ｎｍのデータ線６ａが形成され、このデータ線６ａは、層間絶縁膜４に形成されたコンタクトホール４１を介して高濃度ソース領域１ｄに電気的に接続している。層間絶縁膜４の表面にはデータ線６ａと同時形成されたドレイン電極６ｂが形成され、このドレイン電極６ｂは、層間絶縁膜４に形成されたコンタクトホール４２を介して高濃度ドレイン領域１ｅに電気的に接続している。また、層間絶縁膜５の表面には画素電極９ａが形成され、この画素電極９ａは、層間絶縁膜４に形成されたコンタクトホール５１を介してドレイン電極６ｂに電気的に接続している。
【００４１】
画素電極９ａの表面側にはポリイミド膜からなる配向膜１２が形成されている。この配向膜１２は、ポリイミド膜に対してラビング処理が施された膜である。
【００４２】
高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対しては、ゲート絶縁膜２ａと同時形成された絶縁膜（誘電体膜）を介して容量線３ｂが上電極として対向することにより、蓄積容量７０が構成されている。
【００４３】
なお、ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ、および低濃度ドレイン領域１ｃに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、ＴＦＴ３０は、ゲート電極（走査線３ａの一部）をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度のソースおよびドレイン領域を形成したセルフアライン型のＴＦＴであってもよい。
【００４４】
また、本形態では、ＴＦＴ３０のゲート電極（走査線３ａ）をソース−ドレイン領域の間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）、あるいはトリプルゲート以上でＴＦＴ３０を構成すれば、チャネルとソース−ドレイン領域の接合部でのリーク電流を防止でき、オフ時の電流を低減することが出来る。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００４５】
（対向基板２０の構成）
対向基板２０では、ＴＦＴアレイ基板１０に形成されている画素電極９ａの縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極２１が形成されている。また、対向電極２１の上層側には、ポリイミド膜からなる配向膜２２が形成され、この配向膜２２は、ポリイミド膜に対してラビング処理が施された膜である。
【００４６】
（第２の電気素子形成領域）
再び図１（Ａ）において、本形態の液晶装置１００では、ＴＦＴアレイ基板１０の表面側のうち、画素領域１０ａの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４などの周辺回路が形成されている。
【００４７】
データ線駆動回路１０１および走査線駆動回路１０４は、基本的には、図６および図７に示すＮチャネル型のＴＦＴとＰチャネル型のＴＦＴとによって構成され、データ線駆動回路１０１および走査線駆動回路１０４が形成されている領域は、第２の電気素子形成領域とみなすことができる。
【００４８】
図６は、走査線駆動回路１０４およびデータ線駆動回路１０１等の周辺回路を構成するＴＦＴの構成を示す平面図である。図７は、この周辺回路を構成するＴＦＴを図７のＢ−Ｂ′線で切断したときの断面図である。
【００４９】
図６および図７において、周辺回路を構成するＴＦＴは、Ｐチャネル型のＴＦＴ１８０とＮチャネル型のＴＦＴ１９０とからなる相補型ＴＦＴとして構成されている。これらの駆動回路用のＴＦＴ１８０、１９０を構成する半導体膜１６０（図６には輪郭を点線で示す）は、透明基板１０ｂの下地保護膜１１の表面に島状に形成されている。
【００５０】
ＴＦＴ１８０、１９０には、高電位線１７１と低電位線１７２がコンタクトホール１６３、１６４を介して、半導体膜１６０のソース領域に電気的にそれぞれ接続されている。また、入力配線１６６は、共通のゲート電極１６５にそれぞれ接続されており、出力配線１６７は、コンタクトホール１６８、１６９を介して、半導体膜１６０のドレイン領域に電気的にそれぞれ接続されている。
【００５１】
このような周辺回路領域も、画素領域１０ａと同様なプロセスを経て形成されるため、周辺回路領域にも、層間絶縁膜４、５およびゲート絶縁膜２が形成されている。また、駆動回路用のＴＦＴ１８０、１９０も、画素スイッチング用のＴＦＴ３０と同様、ＬＤＤ構造を有しており、チャネル形成領域１８１、１９１の両側には、高濃度ソース領域１８２、１９２および低濃度ソース領域１８３、１９３からなるソース領域と、高濃度ドレイン領域１８４、１９４および低濃度ドレイン領域１８５、１９５からなるドレイン領域とを備えている。なお、Ｐチャネル型のＴＦＴは、低濃度ソース領域及び低濃度ドレイン領域がない構造であってもよい。
【００５２】
（検査パターンおよび検査パッドの構成）
このように構成した液晶装置１００において、ＴＦＴアレイ基板１０には多数のＴＦＴを形成するので、液晶装置１００に組み立てる前の段階、すなわち、ＴＦＴアレイ基板１０の段階で各ＴＦＴに不具合があるかを検査する。このような検査を行うことを目的に、本形態では、図８ないし図１１を参照して説明するように、画素領域１０ａ（第１の電気素子形成領域）、および駆動回路形成領域（第２の電気素子形成領域）に、検査パターンとしての検査用ＴＦＴと、検査の際に検査端子を当接させる検査パッドを形成している。
【００５３】
図８は、図２の画素領域に形成された画素スイッチング用ＴＦＴを検査するための検査用ＴＦＴおよび検査パッドの構成を示す平面図である。図９は、図８のＡ１−Ａ１′線、Ａ２−Ａ２′線、Ａ３−Ａ３′線に相当する位置で切断したときの断面図である。図１０は、図６の駆動回路に用いた駆動回路用ＴＦＴを検査するための検査用ＴＦＴおよび検査パッドの構成を示す平面図である。図１１は、図１０のＢ１−Ｂ１′線に相当する位置で切断したときの断面図である。
【００５４】
まず、図８および図９に示すように、第１の電気素子形成領域としての画素領域１０ａにおいて、図２を参照して説明したダミー画素領域１０ｄでは、複数のダミー画素１００ｄのうちの１つは、第１の検査画素１００ｘとして、有効画素１００ｃと構造およびサイズが同一の検査用ＴＦＴ３０ｇが形成されている。
【００５５】
第１の検査画素１００ｘにおいて、検査用ＴＦＴ３０ｇは、有効画素領域１０ｃに形成されている画素スイッチング用ＴＦＴ３０と同時形成され、かつ、構造およびサイズが画素スイッチング用ＴＦＴ３０と同一である。従って、検査用ＴＦＴ３０ｇの各構成要素の説明を省略するが、画素電極９ａは、検査用ＴＦＴ３０ｇのドレイン領域１ｅに電気的に接続する第１の検査パッド３１ｇとして用いられる。ここで、第１の検査パッド３１ｇは、層間絶縁膜５のコンタクトホール５１を介してドレイン電極６ｂに電気的に接続し、ドレイン電極６ｂは、層間絶縁膜４のコンタクトホール４２を介して検査用ＴＦＴ３０ｇのドレイン領域１ｅに電気的に接続している。
【００５６】
また、ダミー画素１００ｄのうち、第１の検査画素１００ｘに隣接する第２の検査画素１００ｙには、データ線６ａから第２の検査画素１００ｙに延設された部分６ｇに対して、層間絶縁膜５のコンタクトホール５２を介して画素電極９ａからなる第２の検査パッド３２ｇが電気的に接続している。
【００５７】
さらに、ダミー画素１００ｄのうち、第１の検査画素１００ｘに隣接する第３の検査画素１００ｚには、走査線３ａ（ゲート電極）から第３の検査画素１００ｚに延設された部分３ｇに対して、層間絶縁膜４のコンタクトホール４３を介してデータ線６ａと同層の中継電極６ｈが電気的に接続し、かつ、中継電極６ｈに対して、層間絶縁膜５のコンタクトホール５３を介して画素電極９ａからなる第３の検査パッド３３ｇが電気的に接続している。
【００５８】
また、図１０および図１１に示すように、第２の電気素子形成領域としての駆動回路領域においては、駆動回路用のＴＦＴ１８０、１９０の空き領域を利用して、検査用のＰチャネル型のＴＦＴ１８０ｇと、検査用のＮチャネル型のＴＦＴ１９０ｇとからなる相補型ＴＦＴが形成されている。ここで、検査用のＴＦＴ１８０ｇ、１９０ｇは、駆動回路用のＴＦＴ１８０、１９０と同時形成され、かつ、構造およびサイズが駆動回路用のＴＦＴ１８０、１９０と同一である。従って、検査用のＴＦＴ１８０ｇ、１９０ｇの各構成要素の説明を省略するが、高電位線１７１に対しては、層間絶縁膜５のコンタクトホール５４を介して、画素電極９ａと同層のＩＴＯ膜からなる第４の検査パッド３４ｇが電気的に接続している。同様に、出力配線１６７、低電位線１７２、および入力配線１６６に対しても、層間絶縁膜５のコンタクトホール５５、５６、５７を介して、画素電極９ａと同層のＩＴＯ膜からなる第５の検査パッド３５ｇ、第６の検査パッド３６ｇ、および第７の検査パッド３５ｇがそれぞれ電気的に接続している。
【００５９】
従って、本形態の液晶装置１００を製造する際、ＴＦＴアレイ基板１０に各ＴＦＴ３０、１８０、１９０などを形成し終えた時点で、検査パッド３１ｇ〜３７ｇに検査端子を当てて検査用のＴＦＴ３０ｇ、８０ｇ、１９０ｇの電気的特性を検査し、ここで良品と判断されたＴＦＴアレイ基板１０のみを用いて液晶装置１００を組み立てれば、液晶装置１００の歩留まりを向上することができる。
【００６０】
しかも、画素スイッチング用ＴＦＴ３０を検査するための検査用ＴＦＴ３０ｇ、および検査パッド３１ｇ、３２ｇ、３３ｇは、同じ画素領域１０ａに形成されている。従って、検査対象である画素スイッチング用のＴＦＴ３０と、実際の計測に用いられる検査用のＴＦＴ３０ｇとが近い位置にある。このため、半導体プロセスを利用して画素スイッチング用のＴＦＴ３０を形成する際、基板上の位置によってＴＦＴの特性がばらつく場合でも、本形態によれば、検査対象である画素スイッチング用のＴＦＴ３０の電気的特性と、実際に計測を行った検査用のＴＦＴ３０ｇの電気的特性との対応関係が高い信頼性を有する。また、実際の計測に用いられる検査用のＴＦＴ３０ｇも画素領域１０ａ内に形成されているため、検査対象である画素スイッチング用のＴＦＴ３０を形成する領域と、実際の計測に用いられる検査用のＴＦＴ３０を形成する領域とが近い位置にあるため、パターン密度などといった条件も等しい。従って、パターン密度が露光に及ぼす影響なども、検査対象である画素スイッチング用のＴＦＴ３０を形成する領域と、実際の計測に用いられる検査用のＴＦＴ３０を形成する領域との間で等しいので、検査対象である画素スイッチング用のＴＦＴ３０の電気的特性と、実際に計測を行った検査用のＴＦＴ３０ｇの電気的特性との対応関係が高い信頼性を有する。それ故、本形態によれば、画素スイッチング用のＴＦＴ３０の電気的特性を確実に検査することができる。
【００６１】
ここで、検査用ＴＦＴ３０ｇ、および検査パッド３１ｇ〜３３ｇを画素領域１０ａに形成するといっても、もともと表示に直接、寄与しないダミー画素領域１０ｄに形成する。このため、実際に画像を表示する有効画素領域１０ｃが狭くなるなどの問題も発生しない。
【００６２】
また、駆動回路用ＴＦＴ１８０、１９０を検査するための検査用のＴＦＴ１８０ｇ、１９０ｇ、および検査パッド３４ｇ、３５ｇ、３６ｇ、３７ｇは、駆動回路用ＴＦＴ１８０、１９０と同様、駆動回路領域内に形成されている。従って、検査対象である駆動回路用のＴＦＴ１８０、１９０と、実際の計測に用いられる検査用のＴＦＴ１８０ｇ、１９０ｇとが近い位置にある。それ故、駆動回路用のＴＦＴ１８０、１９０の電気的特性についても確実に検査することができる。
【００６３】
なお、第２の検査画素１００ｙや第３の検査画素１００ｚのように、画素領域１０ａの一部を他の画素１００ａと異なる構成にした場合、画素領域１０ａに高低差が発生するが、検査画素として用いるのはダミー画素１００ｄの極めて一部である。従って、画素領域１０ａ内に第２の検査画素１００ｙや第３の検査画素１００ｚを配置してもセルギャップがばらつく恐れはない。
【００６４】
（ＴＦＴアレイ基板１０の製造方法）
図１２〜図１５はいずれも、本形態のＴＦＴアレイ基板１０の製造方法を示す工程断面図であり、いずれも図９に対応する部分の断面に相当する。なお、ＴＦＴ３０、３０ｇ、１８０、１９０、１８０ｇ、１９０ｇ、および検査パッド３１ｇ〜３７ｇは、対応する層同士が同一の工程で形成されるので、以下の説明では、検査用のＴＦＴ３０ｇ、および検査パッド３１ｇ、３２ｇ、３３ｇを形成する工程を中心に説明する。
【００６５】
まず、図１２（Ａ）に示すように、超音波洗浄等により清浄化したガラス製等の透明基板１０ｂを準備した後、基板温度が１５０℃〜４５０℃の温度条件下でプラズマＣＶＤ法により、透明基板１０ｂの全面に厚さが３００ｎｍ〜５００ｎｍのシリコン酸化膜からなる下地保護膜１１を形成する。このときの原料ガスとしては、たとえばモノシランと笑気ガスとの混合ガスやＴＥＯＳと酸素、あるいはジシランとアンモニアを用いることができる。
【００６６】
次に、図１２（Ｂ）に示すように、基板温度が１５０℃〜４５０℃の温度条件下で、下地保護膜１１の表面に、アモルファスのシリコン膜からなる半導体膜１をプラズマＣＶＤ法により３０ｎｍ〜１００ｎｍの厚さに形成した後、半導体膜１に対してレーザ光を照射してレーザアニールを施し、アモルファスの半導体膜を一度溶融させた後、冷却固化過程を経て結晶化させる。この際には、各領域へのレーザ光の照射時間が非常に短時間であり、かつ、照射領域も基板全体に対して局所的であるため、基板全体が同時に高温に熱せられることがない。それ故、透明基板１０ｂとしてガラス基板などを用いても熱による変形や割れ等が生じない。なお、半導体膜１を形成するときの原料ガスとしては、たとえばジシランやモノシランを用いることができる。
【００６７】
次に、図１２（Ｃ）に示すように、半導体膜１の表面にフォトリソグラフィ技術を用いてレジストマスク４０２を形成し、このレジストマスク４０２を介して半導体膜１をエッチングすることにより、図１２（Ｄ）に示すように、画素スイッチング用および検査用のＴＦＴ３０、３０ｇを形成するための島状の半導体膜１ａなどを形成する。また、図示を省略するが、駆動回路用および検査用のＴＦＴ１８０、１９０、１８０ｇ、１９０ｇを形成するための島状の半導体膜１６０を形成する。
【００６８】
次に、図１２（Ｅ）に示すように、３５０℃以下の温度条件下で、透明基板１０ｂの全面に厚さが５０ｎｍ〜１５０ｎｍのシリコン酸化膜からなるゲート絶縁膜２を形成する。このときの原料ガスは、たとえばＴＥＯＳと酸素ガスとの混合ガスを用いることができる。ここで形成するゲート絶縁膜２は、シリコン酸化膜に代えてシリコン窒化膜であってもよい。
【００６９】
次に、図示を省略するが、所定のレジストマスクを介して半導体膜１ａの延設部分１ｆに不純物イオンを打ち込んで、容量線３ｂとの間に蓄積容量７０を構成するための下電極を形成する。
【００７０】
次に、図１３（Ｆ）に示すように、スパッタ法などにより、透明基板１０ｂの全面にアルミニウム膜、タンタル膜、モリブデン膜、またはこれらの金属のいずれかを主成分とする合金膜からなる導電膜３を３００ｎｍ〜８００ｎｍの厚さに形成した後、フォトリソグラフィ技術を用いてレジストマスク４０３を形成し、このレジストマスク４０３を介して導電膜３をドライエッチングする。その結果、図１３（Ｇ）に示すように、走査線３ａ、その延設部分３ｇ、および容量線３ｂなどが形成される。
【００７１】
次に、図１３（Ｈ）に示すように、Ｐチャネル型のＴＦＴ１８０、１８０ｇを形成するための半導体膜１６０（図示せず）をレジストマスクで覆った状態で、画素スイッチング用および検査用のＴＦＴ３０、３０ｇを形成するための半導体膜１ａと、駆動回路用および検査用のＮチャネル型のＴＦＴ１９０、１９０ｇを形成するための半導体膜１６０とに対して、走査線３ａやゲート電極１６５をマスクとして、約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量で低濃度Ｎ型の不純物イオン（リンイオン）を打ち込んで、走査線３ａおよびゲート電極１６５に対して自己整合的に低濃度ソース領域１ｂ、１９３、および低濃度ドレイン領域１ｃ、１９５を形成する。ここで、走査線３ａやゲート電極１６５の真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜１ａ、１６０のままのチャネル領域１ａ′、１９１となる。
【００７２】
次に、図１３（Ｉ）に示すように、走査線３ａおよびゲート電極１６５より幅が広く、かつ、Ｐチャネル型のＴＦＴ１８０、１８０ｇを形成するための半導体膜１６０を覆うレジストマスク４１２を形成し、この状態で、高濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で打ち込み、高濃度ソース領域１ｄ、１９２、およびドレイン領域１ｅ、１９４を形成する。
【００７３】
次に、図１４（Ｊ）に示すように、Ｎチャネル型のＴＦＴ３０、３０ｇ、１９０、１９０ｇを形成するための半導体膜１ａ、１６０をレジストマスク４１３で覆った状態で、Ｐチャネル型のＴＦＴ１８０、１８０ｇを形成するための半導体膜１６０に対して、ゲート電極１６５をマスクとして、約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量で低濃度P型の不純物イオン（ボロンイオン）を打ち込んで、図７および図１０に示すように、ゲート電極１６５に対して自己整合的に低濃度ソース領域１８３、および低濃度ドレイン領域１８５を形成する。ここで、ゲート電極１６５の真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜１６０のままのチャネル領域１８１となる。
【００７４】
次に、図１４（Ｋ）に示すように、ゲート電極１６５より幅が広く、かつ、Ｎチャネル型のＴＦＴ３０、３０ｇ、１９０、１９０ｇを形成するための半導体膜１ａ、１６０を覆うレジストマスク４１４を形成し、この状態で、Ｐチャネル型のＴＦＴ１８０、１８０ｇを形成するための半導体膜１６０に対して、高濃度Ｐ型の不純物イオン（ボロンイオン）を約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で打ち込み、図７および図１０に示すように、高濃度ソース領域１８２、およびドレイン領域１８４を形成する。
【００７５】
これらの不純物導入工程に代えて、低濃度の不純物の打ち込みを行わずにゲート電極より幅の広いレジストマスクを形成した状態で高濃度の不純物を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。また、走査線３ａおよびゲート電極をマスクにして高濃度の不純物を打ち込んで、セルフアライン構造のソース領域およびドレイン領域を形成してもよいことは勿論である。また、セルフアライン構造のソース領域およびドレイン領域を備えたPチャネル型のＴＦＴと、低濃度ソース領域および低濃度ドレイン領域と高濃度ソース領域およびドレイン領域を備えたＮチャネル型のＴＦＴとを形成してもよい。
【００７６】
次に、図１４（Ｌ）に示すように、透明基板１０ｂの表面全体に、シリコン酸化膜などからなる層間絶縁膜４を形成した後、フォトリソグラフィ技術を用いて層間絶縁膜４の表面にレジストマスクを形成し、このレジストマスクの開口部から層間絶縁膜４をエッチングして、コンタクトホール４１、４２、４３などをそれぞれ形成した後、レジストマスクを除去する。
【００７７】
次に、図１４（Ｍ）に示すように、アルミニウム膜、タンタル膜、モリブデン膜などの導電膜６をスパッタ法などで３００ｎｍ〜８００ｎｍの厚さに形成した後、フォトリソグラフィ技術を用いてレジストマスク４０５を形成し、このレジストマスク４０５を介して導電膜６にドライエッチングを行って、図１４（Ｎ）に示すように、層間絶縁膜４の表面側にデータ線６ａ、延設部分６ｇ、ドレイン電極６ｂ、中継電極６ｈなどを形成する。
【００７８】
次に、図１５（Ｏ）に示すように、透明基板１０ｂの表面全体に、シリコン窒化膜などからなる層間絶縁膜５を形成した後、フォトリソグラフィ技術を用いて層間絶縁膜５の表面にレジストマスクを形成し、このレジストマスクの開口部から層間絶縁膜５をエッチングして、コンタクトホール５１、５２、５３などを形成した後、レジストマスクを除去する。
【００７９】
次に、図１５（Ｐ）に示すように、層間絶縁膜５の表面に厚さが４０ｎｍ〜２００ｎｍのＩＴＯ膜９をスパッタ法などで形成した後、フォトリソグラフィ技術を用いてレジストマスク４１６を形成し、このレジストマスク４１６を介してＩＴＯ膜９にエッチングを行って、図１５（Ｑ）に示すように、画素電極９ａ（検査パッド３１ｇ、３２ｇ、３３ｇ）を形成する。
【００８０】
しかる後に、検査パッド３１ｇ、３２ｇ、３３ｇを介して検査用ＴＦＴ３０ｇの電気特性を検査する。また、図１１に示す検査パッド３４ｇ、３５ｇ、３６ｇ、３７ｇを介して検査用のＴＦＴ１８０ｇ、１９０ｇの電気特性を検査する。そして、各ＴＦＴアレイ基板１０の良否を検査し、良品と判断されたＴＦＴアレイ基板１０に対して後工程を行う。
【００８１】
実際の工程では、大型基板の状態で多数枚のＴＦＴアレイ基板１０のＴＦＴなどを形成して大型基板の状態で検査した以降、大型基板から多数枚のＴＦＴアレイ基板１０を切り出すので、このような場合には、いずれに位置に形成されたＴＦＴアレイ基板１０が良品であるか、不具合品であるかを確認し、しかる後、図５および図９に示すように、透光性電極９ａの表面側にポリイミド膜（配向膜１２）を形成する。それには、ブチルセロソルブやｎ−メチルピロリドンなどの溶媒に５〜１０重量％のポリイミドやポリアミド酸を溶解させたポリイミド・ワニスをフレキソ印刷した後、加熱・硬化（焼成）する。そして、ポリイミド膜を形成した基板をレーヨン系繊維からなるパフ布で一定方向に擦り、ポリイミド分子を表面近傍で一定方向に配列させる。その結果、後で充填した液晶分子とポリイミド分子との相互作用により液晶分子が一定方向に配列する。
【００８２】
これにより、ＴＦＴアレイ基板１０が完成するので、シール材１０７によって対向基板２０と貼り合せる。
【００８３】
［その他の実施の形態］
上記形態では、第１の検査画素１００ｘにおいて、ドレイン電極６ｂと画素電極９ａ（第１の検査パッド３１ｇ）とを、有効画素１００ｃと同様、コンタクトホール５１で電気的に接続したが、図１６および図１７に示すように、ドレイン電極６ｂを第１の検査画素１００ｘに大きく延設し、この延設部分６ｉに対して、層間絶縁膜５のコンタクトホール５９を介して画素電極９ａ（第１の検査パッド３１ｇ）を電気的に接続させた構成を採用してもよい。このように構成すると、画素電極９ａからなる検査パッド３１ｇ、３２ｇ、３３ｇで検査用ＴＦＴ３０ｇの電気特性を検査できるとともに、画素電極９ａなどを形成する前にドレイン電極６ｂの延設部分６ｉ、データ線６ａからの延設部分６ｇ、および中継電極６ｈを検査パッドとしてＴＦＴ３０ｇの電気的特性を検査することができる。
【００８４】
また、上記形態では、画素スイッチング用のアクティブ素子としてＴＦＴを用いた液晶装置を例に説明したが、画素スイッチング素子としてＴＦＤを用いた液晶装置に本発明を適用してもよい。
【００８５】
さらに、液晶以外の電気光学物質を用いた電気光学装置、例えば、有機エレクトロルミネッセンス装置に本発明を適用してもよい。
【００８６】
［液晶装置の電子機器への適用］
このように構成した液晶装置１００は、各種の電子機器の表示部として用いることができるが、その一例を、図１８、および図１９（Ａ）、（Ｂ）を参照して説明する。
【００８７】
図１８は、本発明に係る液晶装置を表示装置として用いた電子機器の回路構成を示すブロック図である。
【００８８】
図１８において、電子機器は、表示情報出力源７０、表示情報処理回路７１、電源回路７２、タイミングジェネレータ７３、そして液晶装置７４を有する。また、液晶装置７４は、液晶表示パネル７５および駆動回路７６を有する。液晶装置７４としては、前述した液晶装置１００を用いることができる。
【００８９】
表示情報出力源７０は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等といったメモリ、各種ディスク等といったストレージユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ７３によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等といった表示情報を表示情報処理回路７１に供給する。
【００９０】
表示情報処理回路７１は、シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号ＣＬＫと共に駆動回路７６へ供給する。電源回路７２は、各構成要素に所定の電圧を供給する。
【００９１】
図１９（Ａ）は、本発明に係る電子機器の一実施形態であるモバイル型のパーソナルコンピュータを示している。ここに示すパーソナルコンピュータ８０は、キーボード８１を備えた本体部８２と、液晶表示ユニット８３とを有する。液晶表示ユニット８３は、前述した液晶装置１００を含んで構成される。
【００９２】
図１９（Ｂ）は、本発明に係る電子機器の他の実施形態である携帯電話機を示している。ここに示す携帯電話機９０は、複数の操作ボタン９１と、前述した液晶装置１００からなる表示部とを有している。
【００９３】
【発明の効果】
以上説明したように、本発明では、電気素子形成領域内に形成した薄膜スイッチング素子を検査するための検査パターンを電気素子形成領域内に形成するため、検査対象である薄膜スイッチング素子と、実際の計測に用いられる検査パターンとが近い位置にある。従って、半導体プロセスを利用して基板上にＴＦＴなどの薄膜スイッチング素子を形成した際、基板上の位置やパターン密度の違いなどが原因で、検査対象である薄膜スイッチング素子の電気的特性と、実際に計測を行った検査パターンの電気的特性との対応関係に大きな誤差が発生するという事態を回避できる。それ故、電気光学物質を保持する基板に形成した薄膜スイッチング素子の電気的特性を確実に検査することができる。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）はそれぞれ、液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図、および図１（Ａ）のＨ−Ｈ′断面図である。
【図２】図１に示す液晶装置に用いたＴＦＴアレイ基板の構成を模式的に示すブロック図である。
【図３】図２の画素領域にマトリクス状に形成された複数の画素における各種素子、配線などの等価回路図である。
【図４】図３に示す画素の平面図である。
【図５】図４のＡ−Ａ′線に相当する位置で切断したときの断面図である。
【図６】図１に示す駆動回路の平面図である。
【図７】図６のＢ−Ｂ′線に相当する位置で切断したときの断面図である。
【図８】図２の画素領域に形成された画素スイッチング用ＴＦＴを検査するための検査用ＴＦＴおよび検査パッドの構成を示す平面図である。
【図９】図８のＡ１−Ａ１′線、Ａ２−Ａ２′線、Ａ３−Ａ３′線に相当する位置で切断したときの断面図である。
【図１０】図６および図７に示す駆動回路に用いた駆動回路用ＴＦＴを検査するための検査用ＴＦＴおよび検査パッドの構成を示す平面図である。
【図１１】図１０のＢ１−Ｂ１′線に相当する位置で切断したときの断面図である。
【図１２】（Ａ）ないし（Ｅ）は、本発明を適用したＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図１３】（Ｆ）ないし（Ｉ）は、本発明を適用したＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図１４】（Ｊ）ないし（Ｎ）は、本発明を適用したＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図１５】（Ｏ）ないし（Ｑ）は、本発明を適用したＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図１６】本発明を適用した別の液晶装置において、画素スイッチング用ＴＦＴを検査するための検査用ＴＦＴおよび検査パッドの構成を示す平面図である。
【図１７】図１６のＡ１−Ａ１′線、Ａ２−Ａ２′線、Ａ３−Ａ３′線に相当する位置で切断したときの断面図である。
【図１８】本発明に係る液晶装置を表示装置として用いた電子機器の回路構成を示すブロック図である。
【図１９】（Ａ）、（Ｂ）はそれぞれ、本発明に係る液晶装置を用いたモバイル型のパーソナルコンピュータを示す説明図、および携帯電話機の説明図である。
【図２０】従来の液晶装置に用いるＴＦＴアレイ基板を大型基板から製造する様子を示す説明図である。
【図２１】従来の液晶装置において、画素スイッチング用ＴＦＴを検査するための検査用ＴＦＴおよび検査パッドの構成を示す説明図である。
【符号の説明】
１ａ、１６０ 半導体膜
３ａ 走査線
３ｂ 容量線
３ｇ 走査線の延設部分
４、５ 層間絶縁膜
６ａ データ線
６ｂ ドレイン電極
６ｇ データ線の延設部分
６ｈ 中継電極
６ｉ ドレイン電極の延設部分
９ａ 画素電極
１０ ＴＦＴアレイ基板
１０ａ 画素領域
１０ｂ 透明基板
１０ｃ 有効画素領域
１０ｄ ダミー画素領域
２０ 対向基板
２１ 対向電極
３０ 画素スイッチング用のＴＦＴ（薄膜スイッチング素子）
３０ｇ、１８０ｇ、１９０ｇ 検査用ＴＦＴ（検査パターン）
３１ｇ〜３７ｇ 検査パッド
１００ 液晶装置（電気光学装置）
１００ａ 画素
１００ｃ 有効画素
１００ｄ ダミー画素
１００ｘ 第１の検査画素
１００ｙ 第２の検査画素
１００ｚ 第３の検査画素
１８０、１９０ 駆動回路用ＴＦＴ（薄膜スイッチング素子）

Claims (7)

  1. 電気光学物質を保持する基板に、多数の薄膜スイッチング素子を備えた電気素子形成領域が形成された電気光学装置において、
    前記電気素子形成領域は、画像を表示するための複数の有効画素をマトリクス状に備えた有効画素領域と、該有効画素領域の外周側に形成され遮光部材で覆われて画像の表示に寄与しない複数のダミー画素を備えたダミー画素領域とを有し、
    前記有効画素の各々は、前記電気光学物質を駆動するための画素電極と、薄膜トランジスタとを有し、
    前記薄膜トランジスタは、データ線が電気的に接続するソース領域、前記画素電極が電気的に接続するドレイン領域、およびゲート電極が絶縁膜を介して対峙するチャネル領域を備え、
    前記複数のダミー画素は、第１の検査画素、前記第１の検査画素に隣接する第２の検査画素、前記第１の検査画素に隣接する第３の検査画素を含み、
    前記第１の検査画素には、前記薄膜トランジスタと構造およびサイズが同一の検査用薄膜トランジスタと、当該検査用薄膜トランジスタのドレイン領域に電気的に接続する第１の検査パッドとが形成され、
    前記第２の検査画素には、前記検査用薄膜トランジスタのソース領域に電気的に接続する第２の検査パッドが形成され、
    前記第３の検査画素には、前記検査用薄膜トランジスタのゲート電極に電気的に接続する第３の検査パッドが形成されることを特徴とする電気光学装置。
  2. 請求項１において、前記第１の検査パッドは、前記検査用薄膜トランジスタのドレイン領域に接続するドレイン電極に対して層間絶縁膜のコンタクトホールを介して電気的に接続し、
    前記第２の検査パッドは、前記データ線から前記第２の検査画素まで延設された部分に対して層間絶縁膜のコンタクトホールを介して電気的に接続し、
    前記第３の検査パッドは、前記ゲート電極から前記第３の検査画素まで延設された部分に対して層間絶縁膜のコンタクトホールを介して電気的に接続していることを特徴とする電気光学装置。
  3. 請求項１又は２において、前記電気光学物質は、前記基板と、該基板に対して所定の間隙を介して対向配置された対向基板との間に保持された液晶であることを特徴とする電気光学装置。
  4. 請求項１ないし３のいずれかに規定する電気光学装置を用いたことを特徴とする電子機器。
  5. 電気光学物質を保持する基板に、多数の薄膜スイッチング素子を備えた電気素子形成領域が形成され、前記電気素子形成領域は、画像を表示するための複数の有効画素をマトリクス状に備えた有効画素領域と、該有効画素領域の外周側に形成され画像の表示に寄与しない複数のダミー画素を備えたダミー画素領域とを有する電気光学装置の製造方法であって、
    前記有効画素領域に、画素電極と、データ線が電気的に接続するソース領域、前記画素電極が電気的に接続するドレイン領域、およびゲート電極が絶縁膜を介して対峙するチャネル領域を備える薄膜トランジスタとを形成するとともに、前記複数のダミー画素に含まれる第１の検査画素に、前記薄膜トランジスタと構造およびサイズが同一の検査用薄膜トランジスタと、当該検査用薄膜トランジスタのドレイン領域に電気的に接続する第１の検査パッドとを形成し、前記第１の検査画素に隣接する第２の検査画素に、前記検査用薄膜トランジスタのソース領域に電気的に接続する第２の検査パッドを形成し、前記第１の検査画素に隣接する第３の検査画素に、前記検査用薄膜トランジスタのゲート電極に電気的に接続する第３の検査パッドを形成する工程と、
    前記第１乃至３の検査パッドに検査用端子を当接させて前記検査用薄膜トランジスタの電気的特性を検査し、該検査結果が良好であると判断された前記基板を用いて前記電気光学装置を製造することを特徴とする電気光学装置の製造方法。
  6. 請求項５において、前記画素領域の外周側領域を遮光部材で覆う工程を有することを特徴とする電気光学装置の製造方法。
  7. 請求項５又は６において、前記第１の検査パッドについては、前記検査用薄膜トランジスタのドレイン領域に接続するドレイン電極に対して層間絶縁膜のコンタクトホールを介して電気的に接続させ、
    前記第２の検査パッドについては、前記データ線から前記第２の検査画素まで延設された部分に対して層間絶縁膜のコンタクトホールを介して電気的に接続させ、
    前記第３の検査パッドについては、前記ゲート電極から前記第３の検査画素まで延設された部分に対して層間絶縁膜のコンタクトホールを介して電気的に接続させることを特徴とする電気光学装置の製造方法。
JP2002034708A 2002-02-12 2002-02-12 電気光学装置、電子機器、および電気光学装置の製造方法 Expired - Fee Related JP4003471B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2002034708A JP4003471B2 (ja) 2002-02-12 2002-02-12 電気光学装置、電子機器、および電気光学装置の製造方法
TW092101031A TW591284B (en) 2002-02-12 2003-01-17 Electrooptic device and method for making the electrooptic device
US10/347,581 US6828817B2 (en) 2002-02-12 2003-01-22 Testing device included in the electrooptic device
CNB031025641A CN1199074C (zh) 2002-02-12 2003-02-09 电光装置、电子设备和电光装置的制造方法
CNU032040970U CN2657149Y (zh) 2002-02-12 2003-02-10 电光装置和电子设备
KR1020030008442A KR100555150B1 (ko) 2002-02-12 2003-02-11 전기 광학 장치, 전자 기기, 및 전기 광학 장치의 제조 방법
US10/979,144 US7233155B2 (en) 2002-02-12 2004-11-03 Electrooptic device, electronic apparatus, and method for making the electrooptic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002034708A JP4003471B2 (ja) 2002-02-12 2002-02-12 電気光学装置、電子機器、および電気光学装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2007152438A Division JP2007272248A (ja) 2007-06-08 2007-06-08 電気光学装置、及び電子機器

Publications (2)

Publication Number Publication Date
JP2003233331A JP2003233331A (ja) 2003-08-22
JP4003471B2 true JP4003471B2 (ja) 2007-11-07

Family

ID=27678035

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002034708A Expired - Fee Related JP4003471B2 (ja) 2002-02-12 2002-02-12 電気光学装置、電子機器、および電気光学装置の製造方法

Country Status (5)

Country Link
US (2) US6828817B2 (ja)
JP (1) JP4003471B2 (ja)
KR (1) KR100555150B1 (ja)
CN (2) CN1199074C (ja)
TW (1) TW591284B (ja)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6828584B2 (en) * 2001-05-18 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP3833124B2 (ja) * 2002-02-19 2006-10-11 セイコーインスツル株式会社 表示装置
KR100491560B1 (ko) * 2003-05-06 2005-05-27 엘지.필립스 엘시디 주식회사 액정표시소자의 검사방법 및 장치
JP4285158B2 (ja) * 2003-08-29 2009-06-24 セイコーエプソン株式会社 電気光学装置及び電子機器
JP4207768B2 (ja) 2003-12-16 2009-01-14 セイコーエプソン株式会社 電気光学装置並びに電子機器
JP4026618B2 (ja) * 2004-05-20 2007-12-26 セイコーエプソン株式会社 電気光学装置、その検査方法および電子機器
US7157928B2 (en) * 2004-05-21 2007-01-02 Osram Opto Semiconductors Gmbh Determining leakage in matrix-structured electronic devices
JP4660122B2 (ja) * 2004-05-28 2011-03-30 東芝モバイルディスプレイ株式会社 アクティブマトリックス型液晶表示装置用検査基板
US7391053B2 (en) 2004-05-28 2008-06-24 Toshiba Matsushita Display Technology Co., Ltd. Inspection substrate for display device
US8013816B2 (en) * 2004-06-30 2011-09-06 Samsung Mobile Display Co., Ltd. Light emitting display
KR100698689B1 (ko) 2004-08-30 2007-03-23 삼성에스디아이 주식회사 발광 표시장치와 그의 제조방법
KR100699996B1 (ko) 2004-09-02 2007-03-26 삼성에스디아이 주식회사 회로 측정용 패드를 포함하는 유기전계발광표시장치와 그제조방법
JP2006091239A (ja) * 2004-09-22 2006-04-06 Seiko Epson Corp 電気光学装置用基板及び電気光学装置、並びに検査方法
KR20060070345A (ko) * 2004-12-20 2006-06-23 삼성전자주식회사 박막 트랜지스터 표시판
CN100516906C (zh) * 2004-12-28 2009-07-22 鸿富锦精密工业（深圳）有限公司 阵列基板检测装置和检测方法
JP2006194699A (ja) * 2005-01-12 2006-07-27 Tokyo Cathode Laboratory Co Ltd プロービング装置
JP2006259691A (ja) * 2005-02-17 2006-09-28 Seiko Epson Corp 電気光学装置及びその製造方法、並びに電子機器
KR100711883B1 (ko) 2005-04-28 2007-04-25 삼성에스디아이 주식회사 테스트 화소를 포함하는 발광표시장치 및 그의 제조방법
TWI271679B (en) * 2005-05-03 2007-01-21 Chunghwa Picture Tubes Ltd Array of active devices and method for testing an array of active devices
CN100464238C (zh) * 2005-07-01 2009-02-25 中华映管股份有限公司 有源元件阵列以及有源元件阵列的检测方法
KR101148206B1 (ko) 2005-11-29 2012-05-24 삼성전자주식회사 표시 기판과, 이의 검사 방법
KR101251375B1 (ko) 2005-12-30 2013-04-05 엘지디스플레이 주식회사 듀얼패널타입 유기전계발광 소자
JP4890276B2 (ja) * 2006-01-31 2012-03-07 株式会社半導体エネルギー研究所 半導体装置
US7479655B2 (en) 2006-01-31 2009-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100751380B1 (ko) * 2006-08-09 2007-08-22 삼성에스디아이 주식회사 유기 발광 표시장치
JP4860699B2 (ja) * 2006-08-31 2012-01-25 シャープ株式会社 表示パネルおよびそれを備えた表示装置
KR101326246B1 (ko) * 2006-12-12 2013-11-11 삼성디스플레이 주식회사 표시 장치
CN102280443B (zh) * 2010-06-08 2014-06-11 北京京东方光电科技有限公司 阵列基板的结构及制造方法
KR101829312B1 (ko) * 2011-08-26 2018-02-20 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
JP5953923B2 (ja) * 2012-05-15 2016-07-20 セイコーエプソン株式会社 電気光学装置および電子機器
CN103033991B (zh) * 2012-12-14 2016-03-02 京东方科技集团股份有限公司 一种基板、基板的形成方法以及液晶显示器
CN103246092B (zh) * 2013-04-28 2015-08-19 京东方科技集团股份有限公司 阵列基板及显示装置
CN103761935B (zh) 2014-01-21 2016-01-06 深圳市华星光电技术有限公司 显示面板
KR102197667B1 (ko) * 2014-02-07 2021-01-04 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
TWI517135B (zh) * 2014-05-08 2016-01-11 友達光電股份有限公司 主動元件陣列基板及其修補方法
CN104090391A (zh) * 2014-06-27 2014-10-08 京东方科技集团股份有限公司 一种阵列基板和显示装置
CN105679765A (zh) * 2016-01-12 2016-06-15 武汉华星光电技术有限公司 Tft阵列基板结构
KR102581656B1 (ko) * 2016-12-29 2023-09-21 엘지디스플레이 주식회사 유기발광소자를 이용한 조명장치 및 그 제조방법
CN107479281B (zh) * 2017-08-29 2020-05-22 京东方科技集团股份有限公司 一种像素电路、像素结构和显示面板
WO2019187101A1 (ja) * 2018-03-30 2019-10-03 シャープ株式会社 表示デバイス及びその製造方法
CN112997236B (zh) 2018-11-16 2023-01-10 夏普株式会社 显示装置
CN109950283B (zh) * 2019-03-25 2021-11-19 昆山国显光电有限公司 一种显示驱动模组、显示面板及显示驱动模组的制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5285150A (en) * 1990-11-26 1994-02-08 Photon Dynamics, Inc. Method and apparatus for testing LCD panel array
JP3256810B2 (ja) * 1992-02-27 2002-02-18 キヤノン株式会社 液晶表示装置
DE69333753T2 (de) * 1992-02-27 2006-05-11 Canon K.K. Flüssigkristallanzeigevorrichtung
JPH10339887A (ja) * 1997-06-09 1998-12-22 Hitachi Ltd アクティブマトリックス型液晶表示装置
US6188453B1 (en) * 1997-09-30 2001-02-13 Sanyo Electric Co., Ltd. Display apparatus having test elements under or bounded by the sealant
JPH11167123A (ja) * 1997-09-30 1999-06-22 Sanyo Electric Co Ltd 表示装置
JP3481465B2 (ja) * 1998-07-14 2003-12-22 シャープ株式会社 アクティブマトリクス基板の集合基板
JP2001013519A (ja) 1999-06-28 2001-01-19 Matsushita Electric Ind Co Ltd 液晶表示装置用アクティブマトリクスアレイ基板および検査方法および検査装置および液晶表示装置および映像表示装置
JP2001053282A (ja) * 1999-08-11 2001-02-23 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ基板及びその検査方法
US6532052B1 (en) * 1999-08-23 2003-03-11 Kent Displays, Inc. Brightness enhancement for bistable cholesteric displays
JP2002350802A (ja) * 2001-05-25 2002-12-04 Matsushita Electric Ind Co Ltd 液晶表示装置およびその製造方法
JP3811644B2 (ja) * 2001-12-12 2006-08-23 株式会社日立製作所 液晶表示装置

Also Published As

Publication number Publication date
JP2003233331A (ja) 2003-08-22
CN2657149Y (zh) 2004-11-17
TW200302938A (en) 2003-08-16
US20050095735A1 (en) 2005-05-05
CN1438521A (zh) 2003-08-27
KR20030068419A (ko) 2003-08-21
US20030180975A1 (en) 2003-09-25
TW591284B (en) 2004-06-11
CN1199074C (zh) 2005-04-27
KR100555150B1 (ko) 2006-03-03
US7233155B2 (en) 2007-06-19
US6828817B2 (en) 2004-12-07

Similar Documents

Publication Publication Date Title
JP4003471B2 (ja) 電気光学装置、電子機器、および電気光学装置の製造方法
JP3714243B2 (ja) 半導体装置、電気光学装置、および電子機器
US5696566A (en) Liquid crystal display and a manufacturing method thereof
US8194217B2 (en) Electro-optical apparatus and electronic device having particular pixel configuration
JP2003149675A (ja) 液晶表示装置
JPH08328033A (ja) 薄膜トランジスタマトリクス装置及びその製造方法
KR20070122145A (ko) 전기 광학 장치 및 전자 기기
KR20000022949A (ko) 액정 표시 장치 및 그 제조 방법
JP3648976B2 (ja) アクティブマトリクス基板、液晶装置及び電子機器並びに該アクティブマトリクス基板の検査方法
JP2003271067A (ja) 電気光学装置の製造方法、電気光学装置、および電子機器
JP2003255853A (ja) 電気光学装置、および電子機器
JPH11183925A (ja) 液晶装置、及びその製造方法
JP2003243658A (ja) 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法
JP2003243657A (ja) 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法
JP2003228036A (ja) 電気光学装置、電子機器、および電気光学装置の製造方法
JP2007272248A (ja) 電気光学装置、及び電子機器
KR100707009B1 (ko) 박막 트랜지스터 액정표시소자
JP3792375B2 (ja) 液晶装置及び電子機器
JP4000847B2 (ja) 半導体装置の製造方法
JP3603902B2 (ja) 液晶装置
JP3987450B2 (ja) 液晶装置
JP2002182242A (ja) 液晶表示装置の製造方法
JPH11133461A (ja) 液晶装置
JP2002006341A (ja) 液晶装置およびその製造方法
JP3769949B2 (ja) 半導体装置の製造方法および液晶表示装置用アクティブマトリクス基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040917

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060403

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060926

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061127

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070410

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070608

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070731

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070813

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100831

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110831

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120831

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees