JP2002350802A - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
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- JP2002350802A JP2002350802A JP2001157024A JP2001157024A JP2002350802A JP 2002350802 A JP2002350802 A JP 2002350802A JP 2001157024 A JP2001157024 A JP 2001157024A JP 2001157024 A JP2001157024 A JP 2001157024A JP 2002350802 A JP2002350802 A JP 2002350802A
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Abstract
(57)【要約】
【課題】 液晶表示装置のＴＦＴ薄膜トランジスタ形成
工程において、トランジスタ特性を評価するテストパタ
ーンと画素本体内のパターンの密度差からドライエッチ
によるローディング効果で、加工形状が異なり、特性に
差が現れる。そのローディング効果を軽減する液晶表示
装置を提供する。 【解決手段】 液晶表示装置のアレイ基板における画素
本体の周辺に、画素本体内と同一パターンで、画素本体
の特性評価に用いられる測定画素パターン３を形成する
とともに、この測定画素パターン３の周辺を囲むよう
に、画素本体内と同一パターンのダミーパターン４を形
成する。測定画素パターン３を測定するために測定用針
当てパッドへ配線し、ソースパッド５、ドレインパッド
６、ゲートパッド７へ取りだし針を当てて測定する。
工程において、トランジスタ特性を評価するテストパタ
ーンと画素本体内のパターンの密度差からドライエッチ
によるローディング効果で、加工形状が異なり、特性に
差が現れる。そのローディング効果を軽減する液晶表示
装置を提供する。 【解決手段】 液晶表示装置のアレイ基板における画素
本体の周辺に、画素本体内と同一パターンで、画素本体
の特性評価に用いられる測定画素パターン３を形成する
とともに、この測定画素パターン３の周辺を囲むよう
に、画素本体内と同一パターンのダミーパターン４を形
成する。測定画素パターン３を測定するために測定用針
当てパッドへ配線し、ソースパッド５、ドレインパッド
６、ゲートパッド７へ取りだし針を当てて測定する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）液晶表示装置に係り、特に、液晶表示装置の
アレイ基板における特性評価用のテストパターンに関す
るものである。
（ＴＦＴ）液晶表示装置に係り、特に、液晶表示装置の
アレイ基板における特性評価用のテストパターンに関す
るものである。
【０００２】
【従来の技術】従来、特に半導体のような微細加工を必
要とする場合には、ドライエッチ技術によるローディン
グ効果抑制のためにパターン未形成領域にダミーパター
ンを形成する。ローディング効果とはパターンの密度差
によってドライエッチングの製造工程で加工形状が異な
る現象である。
要とする場合には、ドライエッチ技術によるローディン
グ効果抑制のためにパターン未形成領域にダミーパター
ンを形成する。ローディング効果とはパターンの密度差
によってドライエッチングの製造工程で加工形状が異な
る現象である。
【０００３】以下に従来の液晶表示装置のアレー工程テ
ストパターンについて説明する。アレー工程テストパタ
ーンとは、画素本体内のパターンの特性を調べるため
に、画素本体内のパターンを取りだしたものと、測定用
針当てパッドおよび取りだし配線で構成される。
ストパターンについて説明する。アレー工程テストパタ
ーンとは、画素本体内のパターンの特性を調べるため
に、画素本体内のパターンを取りだしたものと、測定用
針当てパッドおよび取りだし配線で構成される。
【０００４】図２は、従来のテストパターンの構造を示
したものであり、トランジスタ用のテストパターンの平
面図である。図２において、１はソースライン、２はゲ
ートライン、３は画素本体内のトランジスタと同一パタ
ーンを一つ取り出した測定画素パターンである。測定画
素パターン３を測定するために測定用針当てパッドへ配
線し、ソースパッド５、ドレインパッド６、ゲートパッ
ド７へ取りだし針を当てて測定を行う。
したものであり、トランジスタ用のテストパターンの平
面図である。図２において、１はソースライン、２はゲ
ートライン、３は画素本体内のトランジスタと同一パタ
ーンを一つ取り出した測定画素パターンである。測定画
素パターン３を測定するために測定用針当てパッドへ配
線し、ソースパッド５、ドレインパッド６、ゲートパッ
ド７へ取りだし針を当てて測定を行う。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
従来例の構成では、テストパターンは様々なパターンが
存在するため広い領域が必要となり、通常、画素本体内
の周辺に配置され、特にトランジスタ用テストパターン
のようなものでは、図２の測定画素パターン３の周辺に
パターンが存在しないために、トランジスタ形成のため
の工程であるドライエッチによるローディング効果によ
り、画素本体内と加工状態が異なって、トランジスタ特
性に差が生ずるという問題があった。
従来例の構成では、テストパターンは様々なパターンが
存在するため広い領域が必要となり、通常、画素本体内
の周辺に配置され、特にトランジスタ用テストパターン
のようなものでは、図２の測定画素パターン３の周辺に
パターンが存在しないために、トランジスタ形成のため
の工程であるドライエッチによるローディング効果によ
り、画素本体内と加工状態が異なって、トランジスタ特
性に差が生ずるという問題があった。
【０００６】本発明は、このような従来の問題点を解決
し、ドライエッチのローディング効果を低減するように
した液晶表示装置およびその製造方法を提供することを
目的とする。
し、ドライエッチのローディング効果を低減するように
した液晶表示装置およびその製造方法を提供することを
目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、本発明は、テストパターン内部にある測定画素パタ
ーンを画素本体内と同一にするとともに、測定画素パタ
ーンの周辺部に画素本体内と同一パターンのダミーパタ
ーンを配置する構成としたものである。
に、本発明は、テストパターン内部にある測定画素パタ
ーンを画素本体内と同一にするとともに、測定画素パタ
ーンの周辺部に画素本体内と同一パターンのダミーパタ
ーンを配置する構成としたものである。
【０００８】
【発明の実施の形態】以下、発明の実施の形態について
図面を参照しながら説明する。
図面を参照しながら説明する。
【０００９】図１は、本発明の一実施の形態におけるト
ランジスタ用のテストパターンを示したものである。図
１において、１はソースライン、２はゲートライン、３
は画素本体内と同一の画素パターンを一つ取り出した測
定画素パターンである。測定画素パターン３を中心に、
その周辺に画素本体内部と同一の画素パターンをダミー
パターン４として配置する。また、測定画素パターン３
を測定するために測定用針当てパッドへ配線し、ソース
パッド５、ドレインパッド６、ゲートパッド７へ取りだ
し針を当てて測定を行う。
ランジスタ用のテストパターンを示したものである。図
１において、１はソースライン、２はゲートライン、３
は画素本体内と同一の画素パターンを一つ取り出した測
定画素パターンである。測定画素パターン３を中心に、
その周辺に画素本体内部と同一の画素パターンをダミー
パターン４として配置する。また、測定画素パターン３
を測定するために測定用針当てパッドへ配線し、ソース
パッド５、ドレインパッド６、ゲートパッド７へ取りだ
し針を当てて測定を行う。
【００１０】図２の構成と異なるのは、測定画素パター
ン周辺に画素本体内と同一のダミーパターンを配置し
て、従来問題であった測定画素パターンと画素本体内パ
ターンとの密度差を無くすようにしたことである。ダミ
ーパターンは測定画素パターンを中心にしてそれを囲む
ように周辺に配置し、密度差を無くすには片側５つの画
素パターン以上の配置をすることが必要である。
ン周辺に画素本体内と同一のダミーパターンを配置し
て、従来問題であった測定画素パターンと画素本体内パ
ターンとの密度差を無くすようにしたことである。ダミ
ーパターンは測定画素パターンを中心にしてそれを囲む
ように周辺に配置し、密度差を無くすには片側５つの画
素パターン以上の配置をすることが必要である。
【００１１】また、ダミーパターンとして、従来ブロッ
ク状のパターンが通常用いられるが、液晶表示装置では
静電気を帯びやすく、したがって、ブロック状のパター
ンは静電気を考慮すると不適であるため、本発明はその
点を考慮したパターンを使用する。
ク状のパターンが通常用いられるが、液晶表示装置では
静電気を帯びやすく、したがって、ブロック状のパター
ンは静電気を考慮すると不適であるため、本発明はその
点を考慮したパターンを使用する。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
特性評価用のテストパターン内のトランジスタ測定パタ
ーンである測定画素パターンを中心にして、画素本体内
部と同一パターンを測定画素パターンの周辺に設けるこ
とにより、トランジスタ形成工程におけるドライエッチ
によるローディング効果を抑制でき、画素本体内部と同
一のトランジスタ特性をテストパターンで得ることが実
現できる。
特性評価用のテストパターン内のトランジスタ測定パタ
ーンである測定画素パターンを中心にして、画素本体内
部と同一パターンを測定画素パターンの周辺に設けるこ
とにより、トランジスタ形成工程におけるドライエッチ
によるローディング効果を抑制でき、画素本体内部と同
一のトランジスタ特性をテストパターンで得ることが実
現できる。
【図１】本発明の一実施の形態におけるテストパターン
の平面図
の平面図
【図２】従来技術におけるテストパターンの平面図
１ ソースライン ２ ゲートライン ３ 測定画素パターン ４ ダミーパターン ５ ソースパッド ６ ドレインパッド ７ ゲートパッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/35 Ｇ０９Ｆ 9/35 Ｆターム(参考） 2H088 FA12 FA13 MA20 2H092 JB77 NA30 PA06 5C094 AA42 AA43 BA03 BA43 CA19 DA13 EA01 EA03 FA01 FB12 FB14 FB15 GB10 5G435 AA16 AA17 AA19 BB12 CC09 EE37 GG31 HH12 HH13 HH14 KK05
Claims (3)
- 【請求項１】 液晶表示素子のアレイ基板における画素
本体の周辺に、前記画素本体内と同一パターンで、前記
画素本体の特性評価に用いられる測定画素パターンと、
前記測定画素パターンの周辺を囲むように配され前記画
素本体内と同一パターンのダミーパターンとからなるテ
ストパターンを設けたことを特徴とする液晶表示装置。 - 【請求項２】 ダミーパターンを画素本体内と同一パタ
ーンにすることにより、通常のブロック状のダミーパタ
ーンを配することで起こりうる静電気の影響を無くした
ことを特徴とする請求項１記載の液晶表示装置。 - 【請求項３】 液晶表示素子のアレイ基板における画素
本体の周辺に、前記画素本体内と同一パターンで、前記
画素本体の特性評価に用いられる測定画素パターンを形
成するとともに、前記測定画素パターンの周辺を囲むよ
うに前記画素本体内と同一パターンのダミーパターンを
形成することを特徴とする液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001157024A JP2002350802A (ja) | 2001-05-25 | 2001-05-25 | 液晶表示装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001157024A JP2002350802A (ja) | 2001-05-25 | 2001-05-25 | 液晶表示装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002350802A true JP2002350802A (ja) | 2002-12-04 |
Family
ID=19000951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001157024A Pending JP2002350802A (ja) | 2001-05-25 | 2001-05-25 | 液晶表示装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002350802A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003233331A (ja) * | 2002-02-12 | 2003-08-22 | Seiko Epson Corp | 電気光学装置、電子機器、および電気光学装置の製造方法 |
| JP2005331744A (ja) * | 2004-05-20 | 2005-12-02 | Seiko Epson Corp | 電気光学装置、その検査方法および電子機器 |
| JP2005338540A (ja) * | 2004-05-28 | 2005-12-08 | Toshiba Matsushita Display Technology Co Ltd | アクティブマトリックス型液晶表示装置用検査基板 |
| US7391053B2 (en) | 2004-05-28 | 2008-06-24 | Toshiba Matsushita Display Technology Co., Ltd. | Inspection substrate for display device |
| KR100959782B1 (ko) * | 2003-02-07 | 2010-05-27 | 삼성전자주식회사 | 모니터링 픽셀 및 이의 제조 방법 |
| US8482498B2 (en) | 2008-11-07 | 2013-07-09 | Au Optronics Corp. | Liquid crystal display panel |
| CN103412419A (zh) * | 2013-07-30 | 2013-11-27 | 北京京东方光电科技有限公司 | 一种阵列基板及其制作方法 |
-
2001
- 2001-05-25 JP JP2001157024A patent/JP2002350802A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003233331A (ja) * | 2002-02-12 | 2003-08-22 | Seiko Epson Corp | 電気光学装置、電子機器、および電気光学装置の製造方法 |
| KR100959782B1 (ko) * | 2003-02-07 | 2010-05-27 | 삼성전자주식회사 | 모니터링 픽셀 및 이의 제조 방법 |
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| CN100461406C (zh) * | 2004-05-28 | 2009-02-11 | 东芝松下显示技术有限公司 | 显示器件的检验基板 |
| JP4660122B2 (ja) * | 2004-05-28 | 2011-03-30 | 東芝モバイルディスプレイ株式会社 | アクティブマトリックス型液晶表示装置用検査基板 |
| US8482498B2 (en) | 2008-11-07 | 2013-07-09 | Au Optronics Corp. | Liquid crystal display panel |
| CN103412419A (zh) * | 2013-07-30 | 2013-11-27 | 北京京东方光电科技有限公司 | 一种阵列基板及其制作方法 |
| WO2015014022A1 (zh) * | 2013-07-30 | 2015-02-05 | 北京京东方光电科技有限公司 | 阵列基板及其制作方法 |
| CN103412419B (zh) * | 2013-07-30 | 2016-04-06 | 北京京东方光电科技有限公司 | 一种阵列基板及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20061127 |