JP3993618B2 - 電子内視鏡装置 - Google Patents

Description

本発明は、コントローラの異常を検出してリセット動作を実行させる異常監視手段を有する電子内視鏡装置に関する。

近年、体腔内臓器等を観察したり、必要に応じて処置具チャンネル内に挿通した処置具を用いたりして各種治療処置のできる内視鏡装置が広く利用されている。また、工業用の分野においても、ボイラ、タービン、エンジン、化学プラント等の細径管内部の傷や腐食等の観察、検査に工業用内視鏡が広く用いられている。

内視鏡装置は、照明光を照射する光源装置と、体腔内や細径管内に挿入する挿入部と、挿入部を湾曲操作する操作部とから主に構成されている。操作部から挿入部にかけては、挿入部先端に照明光を伝達するライトガイドファイバ束などの照明光伝送手段や、照明光が照射されることで得られる被写体からの光を伝達するイメージガイドなどの観察光伝達手段が敷設されている。また、操作部には、イメージガイドなどを介して伝達された被写体からの光を肉眼で観察するための接眼部と、ライトガイドなどに所定の照明光を入射させるための光源装置との接続部などが設けられている。

また、挿入部の先端や操作部のイメージガイド端に固体撮像素子、例えばＣＣＤを配設し、ライトガイドから出射された照明光による観察部位からの光を、対物光学系で撮像面に結像させて電気信号に変換し、この電気信号を信号処理することで、モニタ等に観察部位の電子画像を表示させることのできる電子内視鏡装置も開発・実用化されている（例えば、特許文献１参照）。

このような電子内視鏡装置においては、予め入力された各種設定値、あるいは外部からの操作指示に応じて装置の各部位を制御するためのコントローラが設けられている。コントローラをＣＰＵ（中央演算処理装置），ＦＰＧＡ（Field Programmable Gate Array），ＣＰＬＤ（Complex Programmable Logic Device）などで構成する場合、これらの暴走を検知する暴走検知手段と、暴走したコントローラ動作することにより制御している機器にダメージを与えることを防ぐために、コントローラが暴走していることを検知した場合にコントローラをリセットして動作を初期化するリセット手段とを有する異常監視手段を設けることが一般的である。

異常監視手段としては、ウォッチドックタイマが広く知られており、一般的に使用されている。ウォッチドッグタイマは、監視対象のコントローラと直接接続され、コントローラが正常に動作しているかどうかを監視するために、コントローラが出力ポートを制御してソフト的に作るタイマをクリアするための所定周期のパルス信号を監視することにより、コントローラが異常な動作状態になってパルス信号を出力できなくなり、一定期間パルスが発生しなくなった場合にコントローラに対してリセット信号を出力する。タイマがクリアされてからリセットを出力するまでのタイムアウト期間は、個々のウォッチドックタイマで固有の値を有しており、コントローラの仕様に適したウォッチドックタイマを選択して使用する必要がある。
特開２００５−１０３３２５号公報

内部にＣＰＵを設けたＦＰＧＡやＣＰＬＤで電子内視鏡のコントローラを構成している場合、装置の電源投入時において、コンフィグレーションが完了するまでソフトウェアのイニシャライズが開始されない。このため、ＣＰＵの起動に時間がかかってしまう。ＣＰＵの起動時間よりもタイムアウト期間が短いウォッチドックタイマを選択した場合、ＣＰＵの起動中はタイマをクリアするための所定周期のパルス信号が出力されないため、ＣＰＵの起動中にリセットが出力されてしまい、電源投入時に装置が再起動を繰り返してしまうという問題があった。

この問題を回避するためには、ＣＰＵの起動時間よりもタイムアウト期間が長いウォッチドックタイマを用いる必要がある。この場合、上述したＣＰＵ起動時に再起動が繰り返し行われることは防げるが、診察したりや観察したりしている最中にＣＰＵが暴走した場合は、リセットを開始するタイミングも遅くなってしまう。例えば、挿入部が体腔内に挿入されている状態でＣＰＵが暴走した場合、装置が誤動作を起こして体腔内が傷つく可能性があるため、電子内視鏡をはじめとする医療用装置では、タイムアウト期間が長いウォッチドックタイマを用いることは安全上の問題から難しいという問題があった。

そこで、本発明においては、ＣＰＵの起動時間よりタイムアウト期間が短いウォッチドックタイマを用いても、ＣＰＵが再起動を繰り返すことを防止することができる、電子内視鏡装置を提供することを目的とする。

本発明の電子内視鏡装置は、正常動作時に第１のパルス信号を出力するコントローラと、第２のパルス信号を生成するダミーパルス生成手段と、コントローラの起動完了を検知する起動完了検知手段と、起動完了検知手段の検知結果に基づき、第１のパルス信号または第２のパルス信号のどちらか一方を異常監視信号として出力する異常監視信号生成手段と、異常監視信号に基づきコントローラの異常を検出してリセット信号を出力する異常検出手段とを備えている。

ＣＰＵの起動時間よりタイムアウト期間が短いウォッチドックタイマを用いても、ＣＰＵが再起動を繰り返すことを防止することができる、電子内視鏡装置を実現することができる。

以下、図面を参照して本発明の実施の形態を説明する。

（第１の実施の形態）
まず、図１に基づき、本発明の第１の実施の形態に係わる電子内視鏡装置のコントローラに関する異常監視手段の全体構成について説明する。図１は、本発明の第１の実施の形態に係わる電子内視鏡装置のコントローラに関する異常監視手段の構成を説明するブロック図である。

図１に示すように、本発明の第１の実施の形態における電子内視鏡装置のコントローラに関する異常監視手段は、監視対象となるコントローラであるＦＰＧＡ１と、ＦＰＧＡ１の異常を検知してリセット動作をさせる、異常検出手段としてのウォッチドックタイマＩＣ２と、クロック信号ＣＬＫを生成してＦＰＧＡ１へ出力するクロック３とから構成されている。

ＦＰＧＡ１は、ＣＰＵ１１と、電子内視鏡装置のメモリやフロントパネルといった各部位を制御するその他制御部１２と、クロック３で生成されるクロック信号を基にウォッチドックタイマクリア信号ＷＤＣＫ＿ＨＷを生成する、ダミーパルス生成手段としてのウォッチドッククリア信号生成部１３と、ウォッチドックタイマＩＣ２を制御する、起動完了検知手段及び異常監視信号生成手段としてのウォッチドック制御部１４とから構成されている。なお、クロック３で生成されたクロック信号ＣＬＫは、ＣＰＵ１１と、その他制御部１２と、ウォッチドッククリア信号生成部１３に出力されている。ＦＰＧＡ１は、コンフィグレーションが完了するまで、特定のピン以外はハイインピーダンス（Ｈｉ−Ｚ）状態、すなわち、他の部位と電気的に接続されていない状態になされている。

ＣＰＵ１１では、ウォッチドック制御部１４に対し、ＣＰＵ１１が出力するソフトのイニシャライズが完了したか否かを示すイニシャライズ完了通知信号ＳＥＬが出力される。本実施の形態においては、ソフトのイニシャライズが実行中である場合、イニシャライズ完了通知信号ＳＥＬとしてＬＯＷが出力され、イニシャライズが完了した場合、イニシャライズ完了通知信号ＳＥＬとしてＨＩＧＨが出力される。また、ＣＰＵ１１からウォッチドック制御部１４に対し、ウォッチドックタイマクリア信号ＷＤＣＫも出力されている。ウォッチドックタイマクリア信号ＷＤＣＫは一定周期のパルス信号であり、ソフトのイニシャライズが実行中は出力されず、イニシャライズが完了した後に出力される。

ウォッチドッククリア信号生成部１３では、クロック３から受信したクロック信号ＣＬＫを用い、設計者により予め設定された任意の周波数のウォッチドッククリアタイマ信号ＷＤＣＫ＿ＨＷが生成され、ウォッチドック制御部１４へ出力される。

ウォッチドック制御部１４では、ＣＰＵ１１とウォッチドッククリア信号生成部１３とから受信する信号を基に、ウォッチドックタイマクリア信号ＷＤ＿ＣＬＲが生成され、ウォッチドックタイマＩＣ２へ出力される。すなわち、ＣＰＵ１１から受信したイニシャライズ完了通知信号ＳＥＬがＬＯＷの場合、ウォッチドッククリア信号生成部１３から受信したウォッチドッククリアタイマ信号ＷＤＣＫ＿ＨＷがウォッチドックタイマクリア信号ＷＤ＿ＣＬＲとして出力され、イニシャライズ完了通知信号ＳＥＬがＨＩＧＨの場合、ＣＰＵ１１受信したウォッチドックタイマクリア信号ＷＤＣＫがウォッチドックタイマクリア信号ＷＤ＿ＣＬＲとして出力される。

ただし、ウォッチドック制御部１４には、ウォッチドッククリア信号生成部１３から受信したウォッチドッククリアタイマ信号ＷＤＣＫ＿ＨＷを、ウォッチドックタイマクリア信号ＷＤ＿ＣＬＲとして出力した回数（パルスの個数）をカウントする図示しないカウンタが設けられている。このカウンタのカウント値Ｋが、あらかじめ登録されているパルス数の最大値Ｎに達した場合、ウォッチドックタイマクリア信号ＷＤ＿ＣＬＲが出力されないように構成されている。このように構成することで、ＣＰＵ１１が起動中に異常をきたしてイニシャライズが完了しない場合に、ウォッチドックタイマＩＣ２に対するウォッチドックタイマクリア信号ＷＤ＿ＣＬＲの出力を停止することができ、ウォッチドックタイマＩＣ２からＣＰＵ１１にリセット信号ＷＤ＿ＲＳＴ＿Ｎを出力させ、ＣＰＵ１１の暴走を停止させることができる。

ウォッチドックタイマＩＣ２では、タイマがクリアされてから一定期間内にウォッチドック制御部１４からウォッチドックタイマクリア信号ＷＤ＿ＣＬＲが入力されない場合、リセット信号ＷＤ＿ＲＳＴ＿Ｎが生成されてＣＰＵ１１へ出力される。上記のタイマがクリアされてからリセット信号ＷＤ＿ＲＳＴ＿Ｎが出力されるまでの一定期間はタイムアウト期間と呼ばれ、ウォッチドックタイマＩＣ２によって予め決められた値を有する。

なお、ＦＰＧＡ１がコンフィグレーションを実行している間は、ウォッチドックタイマＩＣ２にはウォッチドック制御部１４からウォッチドックタイマクリア信号ＷＤ＿ＣＬＲが入力されない。従って、タイムアウト期間よりもＦＰＧＡ１がコンフィグレーションを実行する時間のほうが長い場合、ウォッチドックタイマＩＣ２からリセット信号ＷＤ＿ＲＳＴ＿Ｎが出力され、リセットがかかってしまう可能性がある。しかし、本実施の形態においては、ＣＰＵ１１がＦＰＧＡ１の内部に構成されており、ＦＰＧＡ１は特定のピン以外はハイインピーダンス状態であるため、タイムアウト期間よりもＦＰＧＡ１がコンフィグレーションを実行する時間のほうが長い場合でも、リセットを回避することができる。

次に、上述のように構成された電子内視鏡装置の異常監視動作について、図２及び図３のタイミングチャートを用いて説明する。図２は、ＣＰＵ１１が正常に起動した場合における異常監視動作を説明するタイミングチャートであり、図３は、ＣＰＵ１１が起動中に異常を起こした場合における異常監視動作を説明するタイミングチャートである。

まず、図２のタイミングチャートを用い、ＣＰＵ１１が正常に起動した場合の異常監視動作ついて説明する。まず、電子内視鏡装置の電源が投入されると、ＦＰＧＡ１がコンフィグレーションを実行する。コンフィグレーション実行中は、ウォッチドック制御部１４からウォッチドックタイマＩＣ２へウォッチドックタイマクリア信号ＷＤ＿ＣＬＲが入力されない。しかし、上述のように、ＦＰＧＡ１は特定のピン以外はハイインピーダンス状態であるため、タイムアウト期間よりもＦＰＧＡ１がコンフィグレーションを実行する時間のほうが長い場合でも、ＦＰＧＡ１の内部に構成されたＣＰＵ１１に対してリセット信号ＷＤ＿ＲＳＴ＿Ｎは入力されない。

ＦＰＧＡ１のコンフィグレーションが完了すると、ＣＰＵ１１のイニシャライズが実行される。従って、ＣＰＵ１１からウォッチドック制御部１４へ、ＬＯＷのイニシャライズ完了通知信号ＳＥＬが出力される。また、ウォッチドッククリア信号生成部１３では、クロック３から受信するクロック信号ＣＬＫをもとに、任意の周期のパルス信号であるウォッチドッククリアタイマ信号ＷＤＣＫ＿ＨＷが生成され、ウォッチドック制御部１４へ出力される。

ウォッチドック制御部１４では、ウォッチドッククリア信号生成部１３から受信したウォッチドッククリアタイマ信号ＷＤＣＫ＿ＨＷが、ウォッチドックタイマクリア信号ＷＤ＿ＣＬＲとしてウォッチドックタイマＩＣ２へ出力される。なお、ウォッチドック制御部１４では、ウォッチドッククリアタイマ信号ＷＤＣＫ＿ＨＷをウォッチドックタイマクリア信号ＷＤ＿ＣＬＲとして出力した回数（出力したパルスの個数）が、図示しないカウンタによってカウントされている。

ウォッチドック制御部１４には、ＣＰＵ１１が正常にイニシャライズを完了させるまでの期間にウォッチドッククリアタイマ信号ＷＤ＿ＣＬＲとしてウォッチドックタイマＩＣ２へ出力される、ウォッチドッククリアタイマ信号ＷＤＣＫ＿ＨＷのパルス個数の最大値が、各種設計情報を基にして算出されており、最大値Ｎとして設定されている。すなわち、ウォッチドッククリアタイマ信号ＷＤＣＫ＿ＨＷの周期に、パルス数の最大値Ｎを乗じて得られた時間が、ＣＰＵ１１が正常にイニシャライズを完了させるまでの時間（設計から見積もられた時間）と等価になるように、最大値Ｎが設定されている。

図２においては、ウォッチドック制御部１４におけるカウンタでのカウント値Ｋが最大値Ｎに達する前に、ＣＰＵ１１は正常にイニシャライズを完了させている。ＣＰＵ１１でのイニシャライズが完了すると、ＣＰＵ１１からウォッチドック制御部１４へ出力されているイニシャライズ完了通知信号ＳＥＬが、ＬＯＷからＨＩＧＨに切り替わる。また、ＣＰＵ１１でのイニシャライズが完了すると、ＣＰＵ１１からウォッチドック制御部１４へ、一定周期のパルス信号であるウォッチドックタイマクリア信号ＷＤＣＫが出力される。

ウォッチドック制御部１４では、ＨＩＧＨのイニシャライズ完了通知信号ＳＥＬを受信すると、ウォッチドックタイマＩＣ２へ出力するウォッチドッククリアタイマ信号ＷＤ＿ＣＬＲを、ウォッチドッククリア信号生成部１３から受信するウォッチドッククリアタイマ信号ＷＤＣＫ＿ＨＷから、ＣＰＵ１１から受信するウォッチドックタイマクリア信号ＷＤＣＫに切り替える。以降、ＣＰＵ１１が通常動作を行っている状態において、ウォッチドックタイマＩＣ２はウォッチドック制御部１４からウォッチドッククリアタイマ信号ＷＤ＿ＣＬＲを受信し、ＣＰＵ１１の異常有無の監視を継続する。

次に、図３のタイミングチャートを用い、ＣＰＵ１１の起動中に異常が発生し、イニシャライズが完了しない場合の異常監視動作ついて説明する。電子内視鏡装置の電源が投入されてからＣＰＵ１１のイニシャライズが開始されるまでの動作は、図２を用いて説明した正常動作時と同様であるので、ここでは、ＣＰＵ１１のイニシャライズが実行中の動作についてのみ説明する。

ＣＰＵ１１のイニシャライズが実行中は、ＣＰＵ１１からウォッチドック制御部１４へ、ＬＯＷのイニシャライズ完了通知信号ＳＥＬが出力される。また、ウォッチドック制御部１４では、ウォッチドッククリア信号生成部１３から受信したウォッチドッククリアタイマ信号ＷＤＣＫ＿ＨＷが、ウォッチドックタイマクリア信号ＷＤ＿ＣＬＲとしてウォッチドックタイマＩＣ２へ出力されるとともに、ウォッチドッククリアタイマ信号ＷＤＣＫ＿ＨＷをウォッチドックタイマクリア信号ＷＤ＿ＣＬＲとして出力した回数（出力したパルスの個数）が図示しないカウンタにて、カウント値Ｋとしてカウントされる。

図３においては、ＣＰＵ１１がイニシャライズを実行中に異常が発生し、イニシャライズが完了しないため、カウント値Ｋが設定されているパルス数の最大値Ｎに達しても、ＣＰＵ１１からウォッチドック制御部１４へＬＯＷのイニシャライズ完了通知信号ＳＥＬが出力されている。カウント値Ｋが最大値Ｎに達すると、ウォッチドック制御部１４からウォッチドックタイマＩＣ２に対し、ウォッチドックタイマクリア信号ＷＤ＿ＣＬＲの出力が停止される。ウォッチドックタイマＩＣ２では、ウォッチドック制御部１４からウォッチドックタイマクリア信号ＷＤ＿ＣＬＲの最後のパルスを受信してから、設定されているタイムアウト期間が経過しても次のパルスが受信されないため、ＣＰＵ１１に異常が発生したことが検出される。これにより、タイムアウト期間が経過後、ウォッチドックタイマＩＣ２からＣＰＵ１１に対し、リセット信号ＷＤ＿ＲＳＴ＿Ｎが出力される。

このように、本実施の形態の電子内視鏡装置では、ＣＰＵ１１がイニシャライズ実行中は、ウォッチドッククリア信号生成部１３が生成する任意の周期のパルス信号であるウォッチドッククリアタイマ信号ＷＤＣＫ＿ＨＷを、ウォッチドックタイマクリア信号ＷＤ＿ＣＬＲとしてウォッチドックタイマＩＣ２に出力することで、ＣＰＵ１１の起動時間よりタイムアウト期間が短いウォッチドックタイマＩＣ２を用いても、イニシャライズ中にＣＰＵ１１が再起動を繰り返すことを防止することができる。

また、タイムアウト期間が短いウォッチドックタイマＩＣ２を用いることで、通常の使用状態においてＣＰＵ１１が異常を発生して暴走した場合に、迅速にＣＰＵ１１にリセットをかけて復旧することが可能となる。

また、ＣＰＵ１１のイニシャライズ実行時間に相当する、ウォッチドッククリアタイマ信号ＷＤＣＫ＿ＨＷをウォッチドックタイマクリア信号ＷＤ＿ＣＬＲとして出力した回数（出力パルス回数）を、ウォッチドック制御部１４がカウントすることで、設計上のイニシャライズ実行時間内にＣＰＵ１１のイニシャライズが完了したか否かを検出することができる。ＣＰＵ１１がイニシャライズ実行中に異常を発生して暴走し、イニシャライズが完了しないような状態に陥った場合には、ウォッチドック制御部１４からウォッチドックタイマＩＣ２へのウォッチドックタイマクリア信号ＷＤ＿ＣＬＲの出力を停止することで、ＣＰＵ１１にリセットをかけて復旧することが可能となる。

更に、ＦＰＧＡ１のコンフィグレーション実行中は、ＦＰＧＡ１は特定のピン以外のピンをハイインピーダンス状態にすることで、ウォッチドックタイマＩＣ２のタイムアウト期間よりもＦＰＧＡ１がコンフィグレーションを実行する時間のほうが長い場合でも、ＦＰＧＡ１のコンフィグレーション実行中にリセット動作が行われることを回避することができる。

（第２の実施の形態）
次に、本発明の第２の実施の形態を図４を用いて説明する。図４は、本発明の第２の実施の形態に係わる電子内視鏡装置のコントローラに関する異常監視手段の構成を説明するブロック図である。上述した第１の実施の形態では、ＣＰＵ１１がイニシャライズを実行中には、ウォッチドッククリア信号生成部１３が生成する任意の周期のパルス信号であるウォッチドッククリアタイマ信号ＷＤＣＫ＿ＨＷをウォッチドックタイマＩＣ２に出力することで、ウォッチドックタイマＩＣ２からリセット信号ＷＤ＿ＲＳＴ＿Ｎが出力されないようにし、イニシャライズ実行中にＣＰＵ１１のリセット動作が行われることを回避する。これに対し、本実施の形態では、ＣＰＵ３１がイニシャライズを実行中には、ウォッチドックタイマＩＣ２から出力されるリセット信号ＷＤ＿ＲＳＴ＿Ｎを無効とすることで、イニシャライズ実行中にＣＰＵ３１のリセット動作が行われることを回避する。

電子内視鏡装置のコントローラに関する異常監視手段は、監視対象のコントローラであるＦＰＧＡ２１の内部構成が異なる点を除き、第１の実施の形態と同一であるため、ここでは、ＦＰＧＡ２１の内部構成についてのみ説明し、同じ構成要素については同じ符号を付して説明は省略する。また、各構成要素から出力される各種信号についても、同じ信号については同じ符号を付して説明は省略する。

図４に示すように、ＦＰＧＡ２１は、ＣＰＵ３１と、電子内視鏡装置のメモリやフロントパネルといった各部位を制御するその他制御部１２と、ＣＰＵ３１にリセット動作を実行させるか否かを判断し、ＣＰＵ３１に対してリセット信号ＲＥＳＥＴを出力する、リセット信号生成手段としてのウォッチドックリセット制御部３３とから構成されている。なお、イニシャライズ完了通知信号ＳＥＬとウォッチドックタイマクリア信号ＷＤＣＫとは、ＣＰＵ３１からウォッチドックリセット制御部３３とウォッチドックタイマＩＣ２とにそれぞれ出力される。

ウォッチドックリセット制御部３３では、ウォッチドックタイマＩＣ２から出力されるリセット信号ＷＤ＿ＲＳＴ＿Ｎと、ＣＰＵ３１から出力されるイニシャライズ完了通知信号ＳＥＬとに基づき、リセット信号ＲＥＳＥＴがＣＰＵ３１へ出力される。すなわち、ＨＩＧＨのイニシャライズ完了通知信号ＳＥＬを受信しており、かつ、リセット信号ＷＤ＿ＲＳＴ＿Ｎも受信した場合は、ＣＰＵ３１に対してリセット信号ＲＥＳＥＴが出力される。また、ＬＯＷのイニシャライズ完了通知信号ＳＥＬを受信している場合でも、リセット信号ＷＤ＿ＲＳＴ＿Ｎを特定回数Ｎ´以上受信すると、ＣＰＵ３１に対してリセット信号ＲＥＳＥＴが出力される。ここで、特定回数Ｎ´は、リセット信号ＷＤ＿ＲＳＴ＿Ｎの周期に、パルス数の特定回数Ｎ´を乗じて得られた時間が、ＣＰＵ３１が正常にイニシャライズを完了させるまでの時間（設計から見積もられた時間）と等価になるように設定されている。

このように構成することで、ＣＰＵ３１がイニシャライズ実行中においては、ＣＰＵ３１からウォッチドックタイマクリア信号ＷＤＣＫが出力されないため、ウォッチドックタイマＩＣ２からリセット信号ＷＤ＿ＲＳＴ＿Ｎが出力されるが、ウォッチドックリセット制御部３３によって、リセット動作が行われることを回避することができる。なお、ウォッチドックリセット制御部３３はＣＰＵ３１がイニシャライズを実行する時間を監視しており、ＣＰＵ１１がイニシャライズ実行中に異常を発生して暴走し、イニシャライズが完了しないような状態に陥った場合には、ウォッチドックタイマＩＣ２から出力されるリセット信号ＷＤ＿ＲＳＴ＿Ｎを、リセット信号ＲＥＳＥＴとしてウォッチドックリセット制御部３３からＣＰＵ３１へ出力する。これによって、ＣＰＵ３１にリセットをかけて復旧することが可能となる。

（第３の実施の形態）
次に、本発明の第３の実施の形態を図５を用いて説明する。図５は、本発明の第３の実施の形態に係わる電子内視鏡装置のコントローラに関する異常監視手段の構成を説明するブロック図である。上述した第１の実施の形態では、ウォッチドックタイマＩＣ２をＦＰＧＡ１の外部に配置しているが、本実施の形態では、ウォッチドックタイマ部４２をＦＰＧＡ４１の内部に配置している点が相違している。ウォッチドックタイマ部４２は、ウォッチドックタイマＩＣ２と同様、設定されているタイムアウト期間内に、ウォッチドック制御部１４からウォッチドックタイマクリア信号ＷＤ＿ＣＬＲが入力されない場合、ＣＰＵ１１に対してリセット信号ＷＤ＿ＲＳＴ＿Ｎを出力し、リセット動作を実行させる。その他の構成要素や各構成要素から出力される各種信号は、第１の実施の形態と同一である。

ウォッチドックタイマ部４２をＦＰＧＡ４１の内部に配置することで、ウォッチドックタイマ部４２のタイムアウト期間を任意に設定することができ、設計の自由度が向上する。また、ＦＰＧＡ４１のコンフィグレーションが完了するまでは、ウォッチドックタイマ部４２も動作しないため、コンフィグレーション中にリセット信号ＷＤ＿ＲＳＴ＿Ｎが出力されることがなく、リセット動作を確実に回避することができる。

（第４の実施の形態）
次に、本発明の第４の実施の形態を図６を用いて説明する。図６は、本発明の第４の実施の形態に係わる電子内視鏡装置のコントローラに関する異常監視手段の構成を説明するブロック図である。上述した第１の実施の形態では、ウォッチドッククリア信号生成部１３とウォッチドック制御部１４とをＦＰＧＡ１の内部に配置しているが、本実施の形態では、これらをＦＰＧＡ５１の外部に配置している点が相違している。

本実施の形態においては、図６に示すように、例えばＦＰＧＡ５１の外部にＣＰＬＤ５２を設け、ＣＰＬＤ５２の内部にウォッチドッククリア信号生成部１３とウォッチドック制御部１４とを配置している。ＣＰＬＤ５２は、ＦＰＧＡ５１よりもコンフィグレーションを早く完了するようになされている。ＣＰＬＤ５２よりもＦＰＧＡ５１のほうがコンフィグレーションを早く完了する場合、ＦＰＧＡ５１がコンフィグレーションを完了してからウォッチドックタイマＩＣ２に対してウォッチドックタイマクリア信号ＷＤ＿ＣＬＲが出力されるまでの間にタイムラグが生じてしまい、リセット動作が行われてしまう可能性が生じるが、このようにすることによって、不要なリセット動作を回避することができる。その他の構成要素や各構成要素から出力される各種信号は、第１の実施の形態と同一である。

このように構成することで、第１の実施の形態と同様の効果が得られ、更に設計の自由度が向上する。

なお、第４の実施の形態の変形例として、ウォッチドックタイマＩＣ２の替わりに、ＣＰＬＤ５２の内部にウォッチドックタイマ部を配置してもよい。このように構成することで、ＣＰＬＤ５２のコンフィグレーションが完了するまではウォッチドックタイマ部が動作しないため、ＣＰＬＤ５２よりもＦＰＧＡ５１がコンフィグレーションを早く完了した場合にも、不要なリセット動作を回避することができる。

以上の実施の形態から、次の付記項に記載の点に特徴がある。

（付記項１）コントローラの暴走を検知する暴走検知手段と、前記暴走検知手段による検知結果に応じてリセットをかけるリセット手段と、前記コントローラの起動完了を検知する起動完了検知手段と、前記コントローラが起動未完了の場合に前記リセット手段によるリセットを回避するリセット回避手段と、前記リセット回避手段により回避した結果に基づいてリセットを設定するリセット設定手段とを具備したことを特徴とする、電子内視鏡装置。

（付記項２）前記コントローラは、ＦＰＧＡやＣＰＬＤの内部にＣＰＵを具備して構成されていることを特徴とする、付記項１に記載の電子内視鏡装置。

（付記項３）前記起動完了手段は、前記コントローラのハードのコンフィグレーションが完了したことを検知するコンフィグレーション完了検知手段と、ソフトのイニシャライズが完了したことを検知するイニシャライズ完了検知手段とを具備することを特徴とする、付記項２に記載の電子内視鏡装置。

（付記項４）前記リセット回避手段は、前記コントローラが起動未完了の場合に、前記リセット手段がリセットを出力しないことを特徴とする、付記項２に記載の電子内視鏡装置。

（付記項５）前記リセット回避手段は、前記コントローラが起動未完了の場合に、前記リセット手段によるリセットを無効とすることを特徴とする、付記項２に記載の電子内視鏡装置。

（付記項６）前記リセット設定手段は、前記リセット回避手段によりリセットを回避した回数をカウントするカウント手段と、前記カウント手段による結果に基づいてリセットをかける手段とを具備することを特徴とする、付記項２に記載の電子内視鏡装置。

（付記項７）前記暴走検知手段と前記リセット手段との少なくともどちらか一方が、前記コントローラの内部に配置されていることを特徴とする、付記項２に記載の電子内視鏡装置。

（付記項８）前記暴走検知手段と前記リセット手段との少なくともどちらか一方が、前記コントローラの外部に配置されていることを特徴とする、付記項２に記載の電子内視鏡装置。

（付記項９）前記リセット回避手段と前記リセット設定手段との少なくともどちらか一方が、前記コントローラの内部に配置されていることを特徴とする、付記項２に記載の電子内視鏡装置。

（付記項１０）前記リセット回避手段と前記リセット設定手段との少なくともどちらか一方が、前記コントローラの外部に配置されていることを特徴とする、付記項２に記載の電子内視鏡装置。

本発明の第１の実施の形態に係わる電子内視鏡装置のコントローラに関する異常監視手段の構成を説明するブロック図である。 ＣＰＵ１１が正常に起動した場合における異常監視動作を説明するタイミングチャートである。 ＣＰＵ１１が起動中に異常を起こした場合における異常監視動作を説明するタイミングチャートである。 本発明の第２の実施の形態に係わる電子内視鏡装置のコントローラに関する異常監視手段の構成を説明するブロック図である。 本発明の第３の実施の形態に係わる電子内視鏡装置のコントローラに関する異常監視手段の構成を説明するブロック図である。 本発明の第４の実施の形態に係わる電子内視鏡装置のコントローラに関する異常監視手段の構成を説明するブロック図である。

符号の説明

１…ＦＰＧＡ、２…ウォッチドックタイマＩＣ、３…クロック、１１…ＣＰＵ、１２…その他制御部、１３…ウォッチドッククリア信号生成部、１４…ウォッチドック制御部、

Claims (7)

1. 正常動作時に第１のパルス信号を出力するコントローラと、
   第２のパルス信号を生成するダミーパルス生成手段と、
   前記コントローラの起動完了を検知する起動完了検知手段と、
   前記起動完了検知手段の検知結果に基づき、前記第１のパルス信号または前記第２のパルス信号のどちらか一方を異常監視信号として出力する異常監視信号生成手段と、
   前記異常監視信号に基づき前記コントローラの異常を検出してリセット信号を出力する異常検出手段とを備えたことを特徴とする電子内視鏡装置。
2. 前記異常監視信号生成手段が、前記コントローラの起動が未完了の場合は前記第２のパルス信号を前記異常監視信号として出力し、前記コントローラの起動が完了している場合は前記第１のパルス信号を前記異常監視信号として出力することを特徴とする、請求項１に記載の電子内視鏡装置。
3. 前記異常監視信号生成手段が、前記コントローラの起動状況を監視する起動監視手段を有し、前記起動監視手段の監視結果に基づき、前記コントローラが起動中に異常を発生した場合は前記異常監視信号の出力を停止することを特徴とする、請求項１または請求項２に記載の電子内視鏡装置。
4. 前記異常検出手段が、前記コントローラの内部に構成されていることを特徴とする、請求項１から請求項３のいずれか一項に記載の電子内視鏡装置。
5. 正常動作時にパルス信号を出力するコントローラと、
   前記コントローラの起動完了を検知する起動完了検知手段と、
   前記パルス信号に基づき前記コントローラの異常を検出して異常検知信号を出力する異常検出手段と、
   前記異常検知信号を受信した場合に、前記起動完了検知手段の検知結果に基づき、前記コントローラの起動が完了している場合はリセット信号を出力するリセット信号生成手段とを備えたことを特徴とする電子内視鏡装置。
6. 前記リセット信号生成手段が、前記コントローラの起動状況を監視する起動監視手段を有し、前記起動監視手段の監視結果に基づき、前記コントローラが起動中に異常を発生した場合は前記リセット信号を出力することを特徴とする、請求項５に記載の電子内視鏡装置。
7. 前記コントローラが、ＦＰＧＡまたはＣＰＬＤの内部にＣＰＵを搭載して構成されることを特徴とする、請求項１から請求項６のいずれか一項に記載の電子内視鏡装置。
   

Images