JPH0519019A - 半導体装置の動作保証方法及び動作保証回路 - Google Patents
半導体装置の動作保証方法及び動作保証回路Info
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- JPH0519019A JPH0519019A JP3168457A JP16845791A JPH0519019A JP H0519019 A JPH0519019 A JP H0519019A JP 3168457 A JP3168457 A JP 3168457A JP 16845791 A JP16845791 A JP 16845791A JP H0519019 A JPH0519019 A JP H0519019A
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- Japan
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- semiconductor device
- circuit
- signal
- response signal
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Abstract
(57)【要約】
【目的】 個別化を製造段階でなく現場で行なう半導体
装置の現場での動作保証方法及び動作保証回路に関し、
動作不良を迅速に検出することを目的とする。 【構成】 個別化を製造段階でなく現場で行なう半導体
装置１０の内部監視回路１１に対して、外部より動作監
視信号を入力し、これにより、内部監視回路１１から設
定時間内に応答信号が取り出されるときは正常と判定
し、設定時間内に応答信号が取り出されないときは異常
と判定して半導体装置１０に対して初期化要求を行な
う。
装置の現場での動作保証方法及び動作保証回路に関し、
動作不良を迅速に検出することを目的とする。 【構成】 個別化を製造段階でなく現場で行なう半導体
装置１０の内部監視回路１１に対して、外部より動作監
視信号を入力し、これにより、内部監視回路１１から設
定時間内に応答信号が取り出されるときは正常と判定
し、設定時間内に応答信号が取り出されないときは異常
と判定して半導体装置１０に対して初期化要求を行な
う。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の動作保証方
法及び動作保証回路に係り、特に個別化を製造段階でな
く現場で行なう半導体装置の現場での動作保証方法及び
動作保証回路に関する。
法及び動作保証回路に係り、特に個別化を製造段階でな
く現場で行なう半導体装置の現場での動作保証方法及び
動作保証回路に関する。
【０００２】近年、デバイスのカスタマ化が進み特定用
途ＩＣ（ＡＳＩＣ：Application Specific ＩＣ）等の
ゲートアレイの市場が急速に拡大している。その中でも
少量多品種に向くフィールド・プログラマブル・ゲート
・アレイ（ＦＰＧＡ）は製品に応用される頻度が高ま
り、これを用いた製品の製造や信頼性の向上が必要とな
ってきている。
途ＩＣ（ＡＳＩＣ：Application Specific ＩＣ）等の
ゲートアレイの市場が急速に拡大している。その中でも
少量多品種に向くフィールド・プログラマブル・ゲート
・アレイ（ＦＰＧＡ）は製品に応用される頻度が高ま
り、これを用いた製品の製造や信頼性の向上が必要とな
ってきている。
【０００３】
【従来の技術】従来より、ＦＰＧＡは半導体メーカによ
り製造され、個別化されることなく標準品として出荷さ
れ、それを機器メーカなどの現場で固有の機器に必要な
論理機能を持つようにデータがローディングされ、個別
化が行なわれる半導体装置として知られている。かかる
ＦＰＧＡは従来、1000ゲートから5000ゲート程度で構成
されていたため、まず、データのローディング誤りは生
じないと判断されたこともあって、従来はＦＰＧＡの内
部設計に主眼がおかれ、製造時や運用時に信頼性を保証
する回路技術の検討はされていなかった。
り製造され、個別化されることなく標準品として出荷さ
れ、それを機器メーカなどの現場で固有の機器に必要な
論理機能を持つようにデータがローディングされ、個別
化が行なわれる半導体装置として知られている。かかる
ＦＰＧＡは従来、1000ゲートから5000ゲート程度で構成
されていたため、まず、データのローディング誤りは生
じないと判断されたこともあって、従来はＦＰＧＡの内
部設計に主眼がおかれ、製造時や運用時に信頼性を保証
する回路技術の検討はされていなかった。
【０００４】
【発明が解決しようとする課題】しかるに、最近の半導
体集積回路技術の飛躍的な進歩発展もあって、２万ゲー
ト程度の極めて高い集積度のＦＰＧＡも製造されるよう
になったため、このようなＦＰＧＡではデータのローデ
ィングに誤りが発生する可能性が高くなった。また、特
に内部配線情報を揮発性メモリに蓄えて動作するタイプ
のＦＰＧＡは、設計時に論理照合をしても、製造時のデ
バイスデータの配置ミスや動作環境の外乱因子による動
作不良が発生することがあり、複雑さの増したシステム
では、その現象が発生してからでは、回路的に何らかの
補助回路がないと対応できない場合が多い。
体集積回路技術の飛躍的な進歩発展もあって、２万ゲー
ト程度の極めて高い集積度のＦＰＧＡも製造されるよう
になったため、このようなＦＰＧＡではデータのローデ
ィングに誤りが発生する可能性が高くなった。また、特
に内部配線情報を揮発性メモリに蓄えて動作するタイプ
のＦＰＧＡは、設計時に論理照合をしても、製造時のデ
バイスデータの配置ミスや動作環境の外乱因子による動
作不良が発生することがあり、複雑さの増したシステム
では、その現象が発生してからでは、回路的に何らかの
補助回路がないと対応できない場合が多い。
【０００５】本発明は以上の点に鑑みなされたもので、
半導体装置内に内部監視回路を設けて外部入力信号に応
答できる構成とすることにより、上記の課題を解決した
半導体装置の動作保証方法及び動作保証回路を提供する
ことを目的とする。
半導体装置内に内部監視回路を設けて外部入力信号に応
答できる構成とすることにより、上記の課題を解決した
半導体装置の動作保証方法及び動作保証回路を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】請求項１記載の本発明方
法は、個別化を製造段階でなく現場で行なう半導体装置
内に設けられた内部監視回路に対して、外部より動作監
視信号を入力し、これにより前記内部監視回路から設定
時間内に応答信号が取り出されるときは正常と判定し、
該設定時間内に応答信号が取り出されないときは異常と
判定して前記半導体装置に対して初期化要求を行なう。
法は、個別化を製造段階でなく現場で行なう半導体装置
内に設けられた内部監視回路に対して、外部より動作監
視信号を入力し、これにより前記内部監視回路から設定
時間内に応答信号が取り出されるときは正常と判定し、
該設定時間内に応答信号が取り出されないときは異常と
判定して前記半導体装置に対して初期化要求を行なう。
【０００７】また、図１は請求項３記載の本発明回路の
原理構成図を示す。同図中、個別化を製造段階でなく現
場で行なう半導体装置具体的には半導体であるＦＰＧＡ
１０内に内部監視回路１１が設けられている。半導体装
置１０の外部に設けられたクロック発生器１１は一定周
期のクロックを発生する。計数・判断器１３は、半導体
装置１０の外部に設けられ、クロック発生器１２からの
クロックに基づいて前記内部監視回路１１へ動作監視信
号を供給すると共に、動作監視信号により内部監視回路
１１から応答信号が設定時間内に出力されるかを判断す
る。初期化要求回路１４は、計数・判断器１３により前
記応答信号が前記設定時間内に出力されないと判断され
た時、該計数・判断器１３より取り出される信号に基づ
いて半導体装置１０に対して初期化要求を行なう。
原理構成図を示す。同図中、個別化を製造段階でなく現
場で行なう半導体装置具体的には半導体であるＦＰＧＡ
１０内に内部監視回路１１が設けられている。半導体装
置１０の外部に設けられたクロック発生器１１は一定周
期のクロックを発生する。計数・判断器１３は、半導体
装置１０の外部に設けられ、クロック発生器１２からの
クロックに基づいて前記内部監視回路１１へ動作監視信
号を供給すると共に、動作監視信号により内部監視回路
１１から応答信号が設定時間内に出力されるかを判断す
る。初期化要求回路１４は、計数・判断器１３により前
記応答信号が前記設定時間内に出力されないと判断され
た時、該計数・判断器１３より取り出される信号に基づ
いて半導体装置１０に対して初期化要求を行なう。
【０００８】図２は請求項４記載の発明の原理構成図を
示す。半導体装置１０と同様の構成の複数個の半導体装
置１０1 〜１０n が設けられ、複数個の半導体装置１０
1 〜１０n 内の各内部監視回路の応答信号出力端子が次
段の半導体装置内の内部監視回路の動作監視信号入力端
子に接続され、かつ、最終段の半導体装置１０n 内の内
部監視回路の応答信号出力端子が計数・判断器１３に接
続されるように、複数個の半導体装置１０1 〜１０n を
直列接続し、初期化要求回路１４は計数・判断器１３に
より前記最終段の半導体装置１０n から前記応答信号が
前記設定時間内に出力されないと判断された時、計数・
判断器１３より取り出される信号に基づいて複数個の半
導体装置１０1 〜１０n の夫々に対して同時に初期化要
求を行なう。
示す。半導体装置１０と同様の構成の複数個の半導体装
置１０1 〜１０n が設けられ、複数個の半導体装置１０
1 〜１０n 内の各内部監視回路の応答信号出力端子が次
段の半導体装置内の内部監視回路の動作監視信号入力端
子に接続され、かつ、最終段の半導体装置１０n 内の内
部監視回路の応答信号出力端子が計数・判断器１３に接
続されるように、複数個の半導体装置１０1 〜１０n を
直列接続し、初期化要求回路１４は計数・判断器１３に
より前記最終段の半導体装置１０n から前記応答信号が
前記設定時間内に出力されないと判断された時、計数・
判断器１３より取り出される信号に基づいて複数個の半
導体装置１０1 〜１０n の夫々に対して同時に初期化要
求を行なう。
【０００９】
【作用】図１において、クロック発生器１２は図３
（Ａ）及び図４（Ａ）に夫々示す如く、一定周期のクロ
ックを発生している。計数・判断器１３はこのクロック
を入力信号として受け、これを計数して図３（Ｂ）及び
図４（Ｂ）に夫々示す如く一定期間ハイレベルの動作監
視信号を周期的に出力し、内部監視回路１１に供給す
る。
（Ａ）及び図４（Ａ）に夫々示す如く、一定周期のクロ
ックを発生している。計数・判断器１３はこのクロック
を入力信号として受け、これを計数して図３（Ｂ）及び
図４（Ｂ）に夫々示す如く一定期間ハイレベルの動作監
視信号を周期的に出力し、内部監視回路１１に供給す
る。
【００１０】ここで、半導体装置１０が正常に動作する
場合は、内部監視回路１１から図３（Ｃ）に示す如く動
作監視信号入力後設定時間内に応答信号が取り出され
る。計数・判断器１３はこの応答信号の入力により半導
体装置１０が正常であると判断して、図３（Ｄ）に示す
如く初期化要求回路１４から初期化要求信号を発生させ
ない。
場合は、内部監視回路１１から図３（Ｃ）に示す如く動
作監視信号入力後設定時間内に応答信号が取り出され
る。計数・判断器１３はこの応答信号の入力により半導
体装置１０が正常であると判断して、図３（Ｄ）に示す
如く初期化要求回路１４から初期化要求信号を発生させ
ない。
【００１１】これに対し、半導体装置１０の製造時のデ
バイスデータの配置ミスや動作環境の外乱因子による動
作不良が発生した場合、内部監視回路１１は計数・判断
器１３より動作監視信号が入力されてから図４（Ｃ）に
Ｔで示す設定時間内に応答信号を図４（Ｃ）に示す如く
出力できない。従って、内部監視回路１１から設定時間
Ｔ内に応答信号が取り出されないときは半導体装置１０
の異常と判断して図４（Ｄ）に示す如く初期化要求回路
１４より半導体装置１０に対して初期化要求信号を出力
させる。
バイスデータの配置ミスや動作環境の外乱因子による動
作不良が発生した場合、内部監視回路１１は計数・判断
器１３より動作監視信号が入力されてから図４（Ｃ）に
Ｔで示す設定時間内に応答信号を図４（Ｃ）に示す如く
出力できない。従って、内部監視回路１１から設定時間
Ｔ内に応答信号が取り出されないときは半導体装置１０
の異常と判断して図４（Ｄ）に示す如く初期化要求回路
１４より半導体装置１０に対して初期化要求信号を出力
させる。
【００１２】半導体装置１０がこの初期化要求により初
期化を実行することで、動作不良が正常に復帰した場合
はそれ以降の動作監視信号に対しては応答信号が出力さ
れる。このようにして、本発明回路によれば、応答信号
が設定時間Ｔ内に計数・判断器１３に入力されるか否か
で半導体装置１０の異常発生の有無を判断できる。
期化を実行することで、動作不良が正常に復帰した場合
はそれ以降の動作監視信号に対しては応答信号が出力さ
れる。このようにして、本発明回路によれば、応答信号
が設定時間Ｔ内に計数・判断器１３に入力されるか否か
で半導体装置１０の異常発生の有無を判断できる。
【００１３】また、本発明方法は上記の本発明回路と同
様にして半導体装置の異常発生の有無を判別できる。
様にして半導体装置の異常発生の有無を判別できる。
【００１４】また、図２に示す発明では、複数個の半導
体装置１０1 〜１０n が直列接続され、前段の半導体装
置１０i （ただし、ｉ＝１〜ｎ−１）の出力応答信号が
次段の半導体装置１０i+1 の内部監視回路に動作監視信
号として入力され、最終段の半導体装置１０nの出力応
答信号が計数・判断器１３に入力される、所謂デイジー
チェイン方式の構成としているため、半導体装置１０1
〜１０n の外部回路を一組で構成できる。
体装置１０1 〜１０n が直列接続され、前段の半導体装
置１０i （ただし、ｉ＝１〜ｎ−１）の出力応答信号が
次段の半導体装置１０i+1 の内部監視回路に動作監視信
号として入力され、最終段の半導体装置１０nの出力応
答信号が計数・判断器１３に入力される、所謂デイジー
チェイン方式の構成としているため、半導体装置１０1
〜１０n の外部回路を一組で構成できる。
【００１５】
【実施例】図５は本発明の一実施例の構成図を示す。同
図中、図１及び図２と同一構成部分には同一符号を付
し、その説明を省略する。図５において、２０1 及び２
０2 は夫々ＦＰＧＡで、前記半導体装置１０1 及び１０
2 に相当し、例えば揮発性メモリにヒューズデータを登
録するタイプのデバイスであり、内蔵クロックで動作す
る３２ビットのカウンタが前記内部監視回路として設け
られている。これらのＦＰＧＡ２０1 及び２０2 は互い
にデータライン２１を介して接続されると共に、ＦＰＧ
Ａ２０1 内の内部監視回路の応答信号がライン２２を介
してＦＰＧＡ２０2 内の内部監視回路の動作監視信号入
力端子に接続されている。
図中、図１及び図２と同一構成部分には同一符号を付
し、その説明を省略する。図５において、２０1 及び２
０2 は夫々ＦＰＧＡで、前記半導体装置１０1 及び１０
2 に相当し、例えば揮発性メモリにヒューズデータを登
録するタイプのデバイスであり、内蔵クロックで動作す
る３２ビットのカウンタが前記内部監視回路として設け
られている。これらのＦＰＧＡ２０1 及び２０2 は互い
にデータライン２１を介して接続されると共に、ＦＰＧ
Ａ２０1 内の内部監視回路の応答信号がライン２２を介
してＦＰＧＡ２０2 内の内部監視回路の動作監視信号入
力端子に接続されている。
【００１６】また、２３はＥＥＰＲＯＭ（Electrically
Erasable and Programable ＲＯＭ）で、ＦＰＧＡ２０
1 とデータライン２４を介して接続されており、初期化
の際に、ＦＰＧＡ２０1 及びＦＰＧＡ２０2 に対してデ
ータライン２４，２１を介してヒューズデータをロード
する。
Erasable and Programable ＲＯＭ）で、ＦＰＧＡ２０
1 とデータライン２４を介して接続されており、初期化
の際に、ＦＰＧＡ２０1 及びＦＰＧＡ２０2 に対してデ
ータライン２４，２１を介してヒューズデータをロード
する。
【００１７】また、カウンタ２５及びデータコンパレー
タ２６は前記した計数・判断器１３を構成している。カ
ウンタ２５はＦＰＧＡ２０2 からの応答信号＊ＡＣＫに
よりリセットされ、またクロック発生器１２からのクロ
ックを計数する。データコンパレータ２６はカウンタ２
５の出力計数値が設定値以上になった時にのみ２入力Ｏ
Ｒ回路２７へ初期化要求信号を出力し、上記計数値が上
記設定値未満のときは所定の１ビットより周期的に動作
監視信号＊ＲＥＱ１をＦＰＧＡ２０1 内の内部監視回路
へ供給する。
タ２６は前記した計数・判断器１３を構成している。カ
ウンタ２５はＦＰＧＡ２０2 からの応答信号＊ＡＣＫに
よりリセットされ、またクロック発生器１２からのクロ
ックを計数する。データコンパレータ２６はカウンタ２
５の出力計数値が設定値以上になった時にのみ２入力Ｏ
Ｒ回路２７へ初期化要求信号を出力し、上記計数値が上
記設定値未満のときは所定の１ビットより周期的に動作
監視信号＊ＲＥＱ１をＦＰＧＡ２０1 内の内部監視回路
へ供給する。
【００１８】２入力ＯＲ回路２７は一方の入力端子に外
部リセット（ＲＥＳＥＴ）信号が入力され、他方の入力
端子にデータコンパレータ２６の出力初期化要求信号が
入力され、それらの論理積をとられた信号をＦＰＧＡ２
０1 及び２０2 へリセット信号＊ＲＥＳＥＴとして出力
する回路で、前記初期化要求回路１４を構成している。
また、モニタ装置２８はＯＲ回路２７の出力リセット信
号＊ＲＥＳＥＴをモニタし、ＦＰＧＡ２０1 及び２０2
の動作状態が正常か否かを監視する。
部リセット（ＲＥＳＥＴ）信号が入力され、他方の入力
端子にデータコンパレータ２６の出力初期化要求信号が
入力され、それらの論理積をとられた信号をＦＰＧＡ２
０1 及び２０2 へリセット信号＊ＲＥＳＥＴとして出力
する回路で、前記初期化要求回路１４を構成している。
また、モニタ装置２８はＯＲ回路２７の出力リセット信
号＊ＲＥＳＥＴをモニタし、ＦＰＧＡ２０1 及び２０2
の動作状態が正常か否かを監視する。
【００１９】次に本実施例の動作について説明する。ク
ロック発生器１２から図６（Ａ）に示す如き一定周期の
クロックが取り出されてカウンタ２５に入力される。カ
ウンタ２５はこのクロックを計数し、その計数値をデー
タコンパレータ２６に供給する。データコンパレータ２
６は入力計数値が一定値変化する毎に、ＦＰＧＡ２０ 1
へ図６（Ｂ）に示す如き一定周期の動作監視信号＊ＲＥ
Ｑ１を供給する。
ロック発生器１２から図６（Ａ）に示す如き一定周期の
クロックが取り出されてカウンタ２５に入力される。カ
ウンタ２５はこのクロックを計数し、その計数値をデー
タコンパレータ２６に供給する。データコンパレータ２
６は入力計数値が一定値変化する毎に、ＦＰＧＡ２０ 1
へ図６（Ｂ）に示す如き一定周期の動作監視信号＊ＲＥ
Ｑ１を供給する。
【００２０】また、データコンパレータ２６はカウンタ
２５から所定値以上の計数値が入力されたときのみ、Ｏ
Ｒ回路２７へハイレベルの信号を出力し、通常はＯＲ回
路２７へローレベルの信号を出力している。一方、ＯＲ
回路２７の他方の入力端子には、ハイレベルの外部リセ
ット信号がリセット要求時のみ入力されるが、通常の非
リセット時にはローレベルとなっている。従って、ＯＲ
回路２７の出力信号＊ＲＥＳＥＴは通常はローレベルで
ＦＰＧＡ２０1 及び２０2 のリセットは行なわず、外部
リセット信号が入力された時、又はカウンタ２５が前記
所定値以上計数した時に出力信号＊ＲＥＳＥＴがハイレ
ベルとなり、ＦＰＧＡ２０1 及び２０2 のリセットが行
なわれる。
２５から所定値以上の計数値が入力されたときのみ、Ｏ
Ｒ回路２７へハイレベルの信号を出力し、通常はＯＲ回
路２７へローレベルの信号を出力している。一方、ＯＲ
回路２７の他方の入力端子には、ハイレベルの外部リセ
ット信号がリセット要求時のみ入力されるが、通常の非
リセット時にはローレベルとなっている。従って、ＯＲ
回路２７の出力信号＊ＲＥＳＥＴは通常はローレベルで
ＦＰＧＡ２０1 及び２０2 のリセットは行なわず、外部
リセット信号が入力された時、又はカウンタ２５が前記
所定値以上計数した時に出力信号＊ＲＥＳＥＴがハイレ
ベルとなり、ＦＰＧＡ２０1 及び２０2 のリセットが行
なわれる。
【００２１】ＦＰＧＡ２０1 内の内部監視回路は上記の
動作監視信号＊ＲＥＱ１が図６（Ｂ）に示す如く時刻ｔ
1 で入力されると、これに応答して図６（Ｃ）に示す如
く時刻ｔ2 からｔ3 の期間ハイレベルの応答信号をライ
ン２２ヘ送出する。この応答信号は次段への動作監視信
号＊ＲＥＱ２としてＦＰＧＡ２０2 内の内部監視回路へ
入力される。
動作監視信号＊ＲＥＱ１が図６（Ｂ）に示す如く時刻ｔ
1 で入力されると、これに応答して図６（Ｃ）に示す如
く時刻ｔ2 からｔ3 の期間ハイレベルの応答信号をライ
ン２２ヘ送出する。この応答信号は次段への動作監視信
号＊ＲＥＱ２としてＦＰＧＡ２０2 内の内部監視回路へ
入力される。
【００２２】ここで、製造時のデバイスデータの配置ミ
ス又は動作環境の外乱因子によりＦＰＧＡ２０2 に動作
不良が発生しているものとすると、データコンパレータ
２６から動作監視信号＊ＲＥＱ１が出力された時刻ｔ1
から所定時間Ｔ1 経過してもＦＰＧＡ２０2 の内部監視
回路からは図６（Ｄ）に示す如く応答信号＊ＡＣＫが入
力されない。このため、カウンタ２５の計数値は上記時
間Ｔ1 経過した時点で前記所定値に達する。これによ
り、データコンパレータ２６は図６（Ｅ）に示すように
時刻ｔ3 直後にハイレベルの初期化要求信号＊ＲＥＳＥ
Ｔを発生し、ＯＲ回路２７を通してＦＰＧＡ２０1 及び
２０2 に夫々供給する。ＦＰＧＡ２０1 及び２０2 は夫
々初期化要求信号＊ＲＥＳＥＴが入力されると、ＥＥＰ
ＲＯＭ２３からデータライン２４及び２１を夫々通して
ヒューズデータを受付け、ロードされる。
ス又は動作環境の外乱因子によりＦＰＧＡ２０2 に動作
不良が発生しているものとすると、データコンパレータ
２６から動作監視信号＊ＲＥＱ１が出力された時刻ｔ1
から所定時間Ｔ1 経過してもＦＰＧＡ２０2 の内部監視
回路からは図６（Ｄ）に示す如く応答信号＊ＡＣＫが入
力されない。このため、カウンタ２５の計数値は上記時
間Ｔ1 経過した時点で前記所定値に達する。これによ
り、データコンパレータ２６は図６（Ｅ）に示すように
時刻ｔ3 直後にハイレベルの初期化要求信号＊ＲＥＳＥ
Ｔを発生し、ＯＲ回路２７を通してＦＰＧＡ２０1 及び
２０2 に夫々供給する。ＦＰＧＡ２０1 及び２０2 は夫
々初期化要求信号＊ＲＥＳＥＴが入力されると、ＥＥＰ
ＲＯＭ２３からデータライン２４及び２１を夫々通して
ヒューズデータを受付け、ロードされる。
【００２３】これにより、ＦＰＧＡ２０2 の動作不良が
解消し、正常になったものとすると、次に時刻ｔ4 でデ
ータコンパレータ２６から図６（Ｂ）に示す如く動作監
視信号＊ＲＥＱ１が出力され、その結果、ＦＰＧＡ２０
1 から図６（Ｃ）に示す如く時刻ｔ5 で動作監視信号＊
ＲＥＱ２が出力されると、ＦＰＧＡ２０2 の内部監視回
路はこれに応答して図６（Ｄ）に示す如く時刻ｔ6 で応
答信号＊ＡＣＫを出力する。従って、カウンタ２５はこ
の応答信号＊ＡＣＫによりリセットされるため、その計
数値が前記所定値に達することはなく、よってＯＲ回路
２７の出力信号は図６（Ｅ）に示す如くローレベルのま
まである。
解消し、正常になったものとすると、次に時刻ｔ4 でデ
ータコンパレータ２６から図６（Ｂ）に示す如く動作監
視信号＊ＲＥＱ１が出力され、その結果、ＦＰＧＡ２０
1 から図６（Ｃ）に示す如く時刻ｔ5 で動作監視信号＊
ＲＥＱ２が出力されると、ＦＰＧＡ２０2 の内部監視回
路はこれに応答して図６（Ｄ）に示す如く時刻ｔ6 で応
答信号＊ＡＣＫを出力する。従って、カウンタ２５はこ
の応答信号＊ＡＣＫによりリセットされるため、その計
数値が前記所定値に達することはなく、よってＯＲ回路
２７の出力信号は図６（Ｅ）に示す如くローレベルのま
まである。
【００２４】このように、本実施例によれば、動作監視
信号＊ＲＥＱ１が一定周期で取り出され、ＦＰＧＡ２０
1 及び２０2 の両方が正常であれば、応答信号＊ＡＣＫ
が一定周期でカウンタ２５のリセット端子に印加され、
カウンタ２５を前記所定値に達する前にリセットするた
め、ＯＲ回路２７からは初期化要求信号＊ＲＥＳＥＴが
出力されないが、ＦＰＧＡ２０2 に動作不良が発生する
と前記したように迅速に動作不良を検出でき、また初期
化要求信号＊ＲＥＳＥＴが出力されてＦＰＧＡ２０1 及
び２０2 の初期化を実行させるので信頼度を向上でき
る。
信号＊ＲＥＱ１が一定周期で取り出され、ＦＰＧＡ２０
1 及び２０2 の両方が正常であれば、応答信号＊ＡＣＫ
が一定周期でカウンタ２５のリセット端子に印加され、
カウンタ２５を前記所定値に達する前にリセットするた
め、ＯＲ回路２７からは初期化要求信号＊ＲＥＳＥＴが
出力されないが、ＦＰＧＡ２０2 に動作不良が発生する
と前記したように迅速に動作不良を検出でき、また初期
化要求信号＊ＲＥＳＥＴが出力されてＦＰＧＡ２０1 及
び２０2 の初期化を実行させるので信頼度を向上でき
る。
【００２５】なお、ＦＰＧＡ２０1 に動作不良があった
場合は、動作監視信号（応答信号）＊ＲＥＱ２が出力さ
れないから、ＦＰＧＡ２０2 が正常であっても応答信号
＊ＡＣＫは所定時間Ｔ1 内にカウンタ２５に入力され
ず、従って、この場合もＦＰＧＡ２０2 に動作不良があ
った場合と同様に初期化要求信号＊ＲＥＳＥＴを出力す
ることができる。
場合は、動作監視信号（応答信号）＊ＲＥＱ２が出力さ
れないから、ＦＰＧＡ２０2 が正常であっても応答信号
＊ＡＣＫは所定時間Ｔ1 内にカウンタ２５に入力され
ず、従って、この場合もＦＰＧＡ２０2 に動作不良があ
った場合と同様に初期化要求信号＊ＲＥＳＥＴを出力す
ることができる。
【００２６】また、本実施例では２つのＦＰＧＡ２０1
及び２０2 に夫々同時に初期化を要求しているため、Ｆ
ＰＧＡが２回路でも外部回路が１組で済み、構成を簡単
にできる。このような本実施例の動作保証回路は、一般
のコンピュータシステムや信頼度の要求される電子ビー
ム露光装置等の半導体製造装置のシステムで利用でき
る。
及び２０2 に夫々同時に初期化を要求しているため、Ｆ
ＰＧＡが２回路でも外部回路が１組で済み、構成を簡単
にできる。このような本実施例の動作保証回路は、一般
のコンピュータシステムや信頼度の要求される電子ビー
ム露光装置等の半導体製造装置のシステムで利用でき
る。
【００２７】なお、本発明は上記の実施例に限定される
ものではなく、ＦＰＧＡの数は１個でもよく、また３個
以上でもよいことは勿論である。また、モニタ装置２８
により初期化要求信号＊ＲＥＳＥＴをモニタすることで
不良が発生していることを知ることができるが、モニタ
装置２８は必ずしも必要はない。
ものではなく、ＦＰＧＡの数は１個でもよく、また３個
以上でもよいことは勿論である。また、モニタ装置２８
により初期化要求信号＊ＲＥＳＥＴをモニタすることで
不良が発生していることを知ることができるが、モニタ
装置２８は必ずしも必要はない。
【００２８】
【発明の効果】上述の如く、請求項１及び３記載の発明
によれば、半導体装置の動作不良を迅速に検出すること
ができ、よって高い集積度の半導体装置に対する信頼性
を向上することができ、また請求項２及び４記載の発明
によれば、半導体装置が複数個でもそれらの動作保証の
ための外部回路が一組で済むため、回路構成が簡単で安
価に構成できる等の特長を有するものである。
によれば、半導体装置の動作不良を迅速に検出すること
ができ、よって高い集積度の半導体装置に対する信頼性
を向上することができ、また請求項２及び４記載の発明
によれば、半導体装置が複数個でもそれらの動作保証の
ための外部回路が一組で済むため、回路構成が簡単で安
価に構成できる等の特長を有するものである。
【図１】本発明の原理構成図である。
【図２】本発明の原理構成図である。
【図３】図１の正常時の動作説明用タイムチャートであ
る。
る。
【図４】図１の異常時の動作説明用タイムチャートであ
る。
る。
【図５】本発明の一実施例の構成図である。
【図６】図５の動作説明用タイムチャートである。
１０，１０1 〜１０n 半導体装置
１１ 内部監視回路
１２ クロック発生記
１３ 計数・判断器
１４ 初期化要求回路
２０1 ，２０2 フィールド・プログラマブル・ゲート
・アレイ（ＦＰＧＡ）
・アレイ（ＦＰＧＡ）
Claims (5)
- 【請求項１】 個別化を製造段階でなく現場で行なう半
導体装置（１０）内に設けられた内部監視回路（１１）
に対して、外部より動作監視信号を入力し、これにより
前記内部監視回路（１１）から設定時間内に応答信号が
取り出されるときは正常と判定し、該設定時間内に応答
信号が取り出されないときは異常と判定して前記半導体
装置（１０）に対して初期化要求を行なうことを特徴と
する半導体装置の動作保証方法。 - 【請求項２】 前記半導体装置を複数個（１０1 〜１０
n ）直列接続し、前段の半導体装置の出力応答信号を次
段の半導体装置に動作監視信号として入力し、最終段の
半導体装置の出力応答信号が設定時間内に取り出される
ときは正常と判定し、該設定時間内に応答信号が取り出
されないときは異常と判定して前記複数個の半導体装置
（１０1 〜１０n ）に対して夫々同時に初期化要求を行
なうことを特徴とする請求項１記載の半導体装置の動作
保証方法。 - 【請求項３】 個別化を製造段階でなく現場で行なう半
導体装置（１０）内に設けられた内部監視回路（１１）
と、 前記半導体装置（１０）の外部に設けられ、一定周期の
クロックを発生するクロック発生器（１２）と、 前記半導体装置（１０）の外部に設けられ、該クロック
発生器（１２）からのクロックに基づいて前記内部監視
回路（１１）へ動作監視信号を供給すると共に、該動作
監視信号により該内部監視回路（１１）から応答信号が
設定時間内に出力されるかを判断する計数・判断器（１
３）と、 前記計数・判断器（１３）により前記応答信号が前記設
定時間内に出力されないと判断された時、該計数・判断
器（１３）より取り出される信号に基づいて前記半導体
装置（１０）に対して初期化要求を行なう初期化要求回
路（１４）とを有することを特徴とする半導体装置の動
作保証回路。 - 【請求項４】 前記半導体装置（１０）を複数個（１０
1 〜１０n ）設け、該複数個の半導体装置（１０1 〜１
０n ）内の各内部監視回路（１１）の応答信号出力端子
が次段の半導体装置内の内部監視回路の動作監視信号入
力端子に接続され、かつ、最終段の半導体装置内の内部
監視回路の応答信号出力端子が前記計数・判断器（１
３）に接続されるように、該複数個の半導体装置（１０
1 〜１０ n ）を直列接続し、 前記初期化要求回路（１４）は前記計数・判断器（１
３）により前記最終段の半導体装置から前記応答信号が
前記設定時間内に出力されないと判断された時、該計数
・判断器（１３）より取り出される信号に基づいて前記
複数個の半導体装置（１０1 〜１０n ）の夫々に対して
同時に初期化要求を行なうよう構成したことを特徴とす
る請求項３記載の半導体装置の動作保証回路。 - 【請求項５】 前記半導体装置（１０1 〜１０n ）はフ
ィールド・プログラマブル・ゲート・アレイ（２０1 ，
２０2 ）であることを特徴とする請求項３又は４記載の
半導体装置の動作保証回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168457A JPH0519019A (ja) | 1991-07-09 | 1991-07-09 | 半導体装置の動作保証方法及び動作保証回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168457A JPH0519019A (ja) | 1991-07-09 | 1991-07-09 | 半導体装置の動作保証方法及び動作保証回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0519019A true JPH0519019A (ja) | 1993-01-26 |
Family
ID=15868470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168457A Pending JPH0519019A (ja) | 1991-07-09 | 1991-07-09 | 半導体装置の動作保証方法及び動作保証回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0519019A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006137220A1 (ja) * | 2005-06-21 | 2006-12-28 | Olympus Medical Systems Corp. | 電子内視鏡装置 |
| JP2007000206A (ja) * | 2005-06-21 | 2007-01-11 | Olympus Medical Systems Corp | 電子内視鏡装置 |
-
1991
- 1991-07-09 JP JP3168457A patent/JPH0519019A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006137220A1 (ja) * | 2005-06-21 | 2006-12-28 | Olympus Medical Systems Corp. | 電子内視鏡装置 |
| JP2007000206A (ja) * | 2005-06-21 | 2007-01-11 | Olympus Medical Systems Corp | 電子内視鏡装置 |
| US8764636B2 (en) | 2005-06-21 | 2014-07-01 | Olympus Medical Systems Corp. | Electronic endoscopic apparatus |
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Legal Events
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