JP3818877B2 - ホール素子を用いた電力量計 - Google Patents
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Description
【発明の属する技術分野】
本発明は、使用電力量を計測する電力量計に関し、特に、ホール素子を用いて計測する電力量計に関するものである。
【0002】
【従来の技術】
図1は、従来のホール素子を用いた電力量計の内部回路の構成を示すブロック図である。図2は、図1の回路各部の信号波形を示す。
【0003】
計測電圧Vに相当する図2(a)に示すホール電流Icをホール素子2の電流入力端子2a,2bに流し、同時に計測電流Iに相当する同図(b)に示す磁束密度Bの磁界をホール素子2に加えると、ホール素子2はホール電圧出力端子2c,2dから電力値に相当する同図(c)に示すホール電圧Vh=K×B×Ic(K:ホール素子2の積感度)を出力する。
【0004】
この段階でのホール素子2の出力には、ホール電圧Vhの他に、電力計測に不要な同図(d)に示す同相電圧Vcmおよび同図(e)に示す不平衡電圧Vhoが含まれている。同相電圧Vcmは、ホール素子2の出力端子2c,2dの双方に現れる電圧で、ホール電流Icにホール素子2の入力抵抗Rinの半分をかけたものである。不平衡電圧Vhoは、ホール電圧Vhと同様に出力端子2c,2d間に発生する電圧であり、ホール電流Icに不平衡抵抗Rhoをかけたものである。
【0005】
ホール素子2を用いて電力量を計測する場合、微少なホール電圧の増幅回路として差動増幅回路3が使用される。差動増幅回路3は、2つの入力端子間の電位差を増幅処理して出力するため、2つの入力端子の双方に現れる同値の同相電圧Vcmを除去する。また、電力値を電力量に変換するために積分回路4が使用され、積分回路4は同図(c)に示すホール電圧Vhの電力量への変換処理と同時に、同図(e)に示す周期的に正負に反転する不平衡電圧Vhoを除去する。その結果、積分回路4の出力からは、電力量に相当するホール電圧G×Vh(G:差動増幅回路3の増幅率)を時間積分したものが検出される。
【0006】
この図1に示す構成では、電力計測の誤差成分である同相電圧Vcmおよび不平衡電圧Vhoが除去できる。しかし、差動増幅回路3はオペアンプを構成要素としているために、図2(f)に示す入力オフセット電圧Voffが差動増幅回路3の出力に発生して電力計測の誤差要因となっていた。軽負荷電流でのホール電圧Vhはマイクロボルトの単位レベルであり、高精度のオペアンプを用いたとしても同レベルのオフセット電圧Voffが発生するため、オフセット電圧Voffは大きな誤差要因となっていた。
【0007】
図3は、このオフセット電圧Voffを除去する構成を備えた別の従来の電力量計の内部回路構成を示すブロック図である。同図において、図1に示す回路要素と同一のものには同一符号を付してその説明は省略する。図4および図5は、図3の回路各部の信号波形を示す。
【0008】
この図3に示す電力量計では、発振器7が図4(a)に示すクロック信号Sclを発生し、制御信号発生回路8がこのクロック信号Sclを入力して同図(b)および(c)に示す制御信号S1,S2を生成する。この制御信号S1,S2は、互いに信号レベルが反対状態にあり、電流切換スイッチ5a,5b、増幅出力切換スイッチ6および積分回路4へ出力される。
【0009】
電流切換スイッチ5a,5bは、ホール電流Icが入力端子2a,2bに入力される向きを制御信号S1,S2をもとに図5(a)に示す所定周期毎に反転し、同図(b)に示すホール電流Icの極性を同図(c)に示すように周期的に反転する。従って、ホール素子2の出力端子2c,2dには、同図(c)に示すホール電流Icと同図(d)に示す磁束密度Bとをかけた同図(e)に示すホール電圧Vhが現れる。差動増幅回路3はこのホール電圧Vhを入力して増幅し、増幅出力切換スイッチ6へ出力する。増幅出力切換スイッチ6は、差動増幅回路3の出力信号の極性を制御信号S1,S2をもとに周期的に反転する。これにより、ホール電圧Vhは、電流切換スイッチ5a,5bで同図(e)に示すように反転されていたものが同図(f)に示すように反転を戻される。また、同図(g)に示す差動増幅回路3の出力に含まれるオフセット電圧Voffは、増幅出力切換スイッチ6によって同図(h)に示すように周期毎に正負等面積の波形信号に変換される。従って、オフセット電圧Voffは、後段の積分回路4に通すことで正負相殺されて除去される。
【0010】
図3に示す上記従来の電力量計でも、図2(d)に示す同相電圧Vcmは差動増幅回路3で差動増幅が行われることによって除去され、同図(e)に示す不平衡電圧Vhoは、制御信号S1の1周期毎に積分回路4で積分が行われることによって除去される。
【0011】
【発明が解決しようとする課題】
しかしながら、図3に示す上記従来の電力量計における積分回路4の積分周期は、発振器7からのクロック信号を適当な周期に分周した分周信号を用いて決められているため、正確には不平衡電圧Vhoの変動周期と同期しない。そのため、この積分周期で積分動作を行うと、不平衡電圧Vhoの変動周期の1周期にわたって積分が行われなくなり、不平衡電圧Vhoは、その変動周期と積分周期とのずれに相当する信号成分が誤差成分として残って出力される。この結果、不平衡電圧Vhoが除去しきれなくなり、電力計測は正確に行えなかった。
【0012】
また、積分回路4に入る信号はアナログ信号であり、積分回路4はアナログ信号を積分処理するためにオペアンプを構成要素としていた。そのため、不平衡電圧Vhoを除去する積分回路4が自身でもオフセット電圧Voffを発生させて出力していた。この結果、オフセット電圧Voffも除去しきれなくなり、電力計測は正確に行えなかった。
【0013】
また、発振器7の発振周波数が変動したりして制御信号S1,S2のデューティ比が1:1でなくなると、増幅切換スイッチ6で反転されるオフセット電圧Voffは、図5(h)に示す正負等面積の波形でなくなる。そのため、積分回路4で積分処理してもオフセット電圧Voffが除去しきれなくなり、電力計測は不正確になってしまう。
【0022】
【課題を解決するための手段】
本発明はこれらの課題を解決するためになされたもので、計測電圧に相当するホール電流を入力する入力端子およびホール電圧を出力する出力端子を有し計測電流に相当する磁界中に置かれるホール素子と、所定周期毎に反転する制御信号を所定クロック信号をもとに生成する制御信号生成手段と、ホール電流が入力端子に入力される向きを制御信号をもとに所定周期毎に反転させる第1のスイッチング手段と、出力端子から出力されるホール電圧を差動増幅する差動増幅手段と、この差動増幅手段の出力を制御信号をもとに所定周期毎に反転させる第2のスイッチング手段と、この第2のスイッチング手段の出力を制御信号をもとに所定周期毎に積分する積分手段とを有して構成されるホール素子を用いた電力量計において、所定クロック信号をその周波数より速い周波数のクロック信号に同期させる同期手段と、この同期手段から出力される同期信号を所定時間だけ遅延させる遅延手段と、同期信号のハイレベル時間およびローレベル時間を検出して制御信号のデューティ比のずれを検出し,このずれを補正する補正信号を出力するデューティ比ずれ検出手段と、補正信号を入力して制御信号のデューティ比を補正する補正波形を生成する波形生成手段と、遅延手段で遅延させた遅延信号の波形の所定区間を補正波形に置き換える波形合成手段とを有して構成され、制御信号のハイレベル時間およびローレベル時間を検出し、これらハイレベル時間およびローレベル時間を補正して周波数変動がある制御信号のデューティ比を補正するデューティ比補正手段を備えたことを特徴とする。
【0023】
本構成によれば、制御信号はデューティ比補正手段によってデューティ比が1:1に保たれ、オフセット電圧等は第2のスイッチング手段によって正負等面積の信号波形に変換される。
【0024】
【発明の実施の形態】
次に、本発明によるホール素子を用いた電力量計の第1の実施形態について説明する。
【0025】
図6は、本実施形態によるホール素子を用いた電力量計の内部回路の構成を示すブロック図である。
【0026】
本実施形態による電力量計のホール素子22は、計測電圧Vに相当するホール電流Icを入力する入力端子22a,22bと、ホール電圧Vhを出力する出力端子22c,22dとを有しており、計測電流Iに相当する磁束密度Bの磁界中に置かれる。ホール電流Icは抵抗31を介して入力端子21から入力される。このホール素子22と抵抗31との間には、電流切換スイッチ25a,25bが設けられている。
【0027】
この電流切換スイッチ25a,25bは、ホール電流Icがホール素子22の入力端子22a,22bに入力される向きを、後述する制御信号S1,S2をもとに所定周期毎に反転させる第1のスイッチング手段を構成している。電流切換スイッチ25aは、抵抗31および入力端子22a間を断続するスイッチS1と、入力端子22aおよびグランド間を断続するスイッチS2とから構成されている。電流切換スイッチ25bは、入力端子22bおよびグランド間を断続するスイッチS1と、抵抗31および入力端子22b間を断続するスイッチS2とから構成されている。
【0028】
差動増幅回路23は、ホール素子22の出力端子22c,22dから出力されるホール電圧Vhを増幅率Gで差動増幅する差動増幅手段を構成している。増幅出力切換スイッチ26は、2個のスイッチS1と2個のスイッチS2とからなり、差動増幅回路23の出力を制御信号S1,S2をもとに所定周期毎に反転させる第2のスイッチング手段を構成している。スイッチS1には、差動増幅回路23の非反転出力端子および積分回路24の一入力端子間を断続するものと、差動増幅回路23の反転出力端子および積分回路24の他入力端子間を断続するものとがある。スイッチS2には、差動増幅回路23の反転出力端子および積分回路24の一入力端子間を断続するものと、差動増幅回路23の非反転出力端子および積分回路24の他入力端子間を断続するものとがある。積分回路24は、この増幅出力切換スイッチ26の出力を制御信号S1をもとに所定周期毎に積分する積分手段を構成している。
【0029】
電流切換スイッチ25a,25bおよび増幅出力切換スイッチ26を構成する各スイッチS1の断続状態は共に制御信号S1により制御され、制御信号S1がハイレベルの時に閉じ、ローレベルの時に開く。また、各スイッチS2の断続状態は共に制御信号S2により制御され、制御信号S2がハイレベルの時に閉じ、ローレベルの時に開く。
【0030】
また、本実施形態による電力量計は、計測電圧Vからゼロクロス信号を生成するゼロクロス検出回路27を備えている。ゼロクロス検出回路27は、抵抗31を介して入力端子21に接続されており、入力端子21から計測電圧Vを入力する。分周回路28は、ゼロクロス検出回路27から入力したゼロクロス信号の周波数を分周して分周信号を出力する。制御信号発生回路29は、分周回路28から入力した分周信号をもとに制御信号S1,S2を生成する。制御信号発生回路29は、分周回路28の出力に入力が共に接続された正転論理素子29aおよび反転論理素子29bから構成されている。正転論理素子29aは入力信号をそのまま制御信号S1として出力し、反転論理素子29bは入力信号を反転した制御信号S2を出力する。ゼロクロス検出回路27、分周回路25および制御信号発生回路29は、所定周期毎に反転する制御信号S1,S2を生成する制御信号生成手段を構成している。
【0031】
次に、上記構成の本実施形態による電力量計の動作について説明する。図7は、図6中の制御信号生成手段の回路各部の信号波形を示している。
【0032】
ゼロクロス検出回路27は、図7(a)に示す正弦波形をした計測電圧Vをもとに同図(b)に示すゼロクロス信号Szを生成する。ゼロクロス信号Szは計測電圧Vのゼロクロス点で反転する矩形波である。分周回路28はこのゼロクロス信号Szをもとに同図(c)に示す分周信号Sdivを生成する。分周信号Sdivは、ここではゼロクロス信号Szを2分周した信号になっているが、2分周以上に分周した信号であってもよい。制御信号発生回路29は、この分周信号Sdivを入力して、同図(d)に示す制御信号S1を正転論理素子29aから出力し、同図(e)に示す制御信号S2を反転論理素子29bから出力する。制御信号S1,S2は信号レベル状態が互いに反対になっている。
【0033】
図8は、図6中のホール素子22,差動増幅回路23,積分回路24の回路各部の信号波形を示している。
【0034】
図8(a)に示す反転周期は、図7(d),(e)に示す制御信号S1,S2をもとに生成され、制御信号S1のローレベル状態および制御信号S2のハイレベル状態に同期したものになっている。入力端子21に印加される図7(a)に示す計測電圧Vは、抵抗31により図8(b)に示すホール電流Icに変換され、電流切換スイッチ25a,25bに入力される。
【0035】
制御信号S1がハイレベル状態、制御信号S2がローレベル状態のとき、電流切換スイッチ25a,25bでは、スイッチS1が閉じ、スイッチS2が開いた状態になる。従って、ホール電流Icは、電流切換スイッチ25aのスイッチS1を通ってホール素子22を入力端子22aから入力端子22bへ流れ、電流切換スイッチ25bのスイッチS1を通ってグランドへ流れていく。このため、ホール電流Icは、同図(c)に示すように、電流切換スイッチ25a,25bを通過する前の同図(b)に示す信号波形がそのままの形でホール素子22を流れる。また、制御信号S1がローレベル状態、制御信号S2がハイレベル状態のときには、スイッチS1が開き、スイッチS2が閉じた状態になる。従って、ホール電流Icは、電流切換スイッチ25bのスイッチS2を通ってホール素子22を入力端子22bから入力端子22aへ流れ、電流切換スイッチ25aのスイッチS2を通ってグランドへ流れていく。このため、ホール電流Icは、同図(b)に示す信号波形が反転された同図(c)に示す信号波形になってホール素子22を流れる。この結果、ホール電流Icは、電流切換スイッチ25a,25bにより、同図(a)に示す反転同期毎に流れの向きが反転された同図(c)に示す信号波形へ変換される。
【0036】
このようにホール電流Icが流されると同時に、計測電流Iがコイル32に流されて同図(d)に示す磁束密度Bの磁界が発生させられる。この磁界がホール素子22に印加されると、ホール素子22は、ホール効果により電圧出力端子22c,22dから同図(e)に示すホール電圧Vh=K×B×Ic(K:積感度)を出力する。差動増幅回路23はこのホール電圧Vhを入力して差動増幅し、増幅されたホール電圧GVhを出力する。
【0037】
このとき、ホール素子22の電圧出力端子22c,22dには、電力計測に必要なホール電圧Vh以外に、電力計測には不要な同図(f)および(g)に示す同相電圧Vcmおよび不平衡電圧Vhoも現れるが、差動増幅回路23は、2つの入力端子に入力される差分を増幅するため、各入力端子に同値で現れる同相電圧Vcmを除去する。従って、差動増幅回路23の出力には、ホール電圧GVhの他に不平衡電圧GVhoが現れる。また、差動増幅回路23は、オペアンプを構成要素としているため、電力計測には不要な同図(h)に示すオフセット電圧Voffも現れる。
【0038】
差動増幅回路23の出力は増幅出力切換スイッチ26に入力される。この増幅出力切換スイッチ26は、制御信号S1がハイレベル状態、制御信号S2がローレベル状態のときに、スイッチS1が閉じ、スイッチS2が開いた状態になる。従って、差動増幅回路23の非反転出力端子が積分回路24の一入力端子に接続され、差動増幅回路23の反転出力端子が積分回路24の他入力端子に接続されるので、同図(i)に示すように、同図(e)に示すホール電圧Vhがそのままの信号波形で通過して、積分回路24へ出力される。
【0039】
また、制御信号S1がローレベル状態、制御信号S2がハイレベル状態のときには、増幅出力切換スイッチ26は、スイッチS1が開き、スイッチS2が閉じた状態になる。従って、差動増幅回路23の非反転出力端子は積分回路24の他入力端子に接続され、差動増幅回路23の反転出力端子は積分回路24の一入力端子に接続されるので、同図(e)に示すホール電圧Vhはその波形信号が同図(i)に示すように極性を反転されて、積分回路24へ出力される。つまり、差動増幅回路23の出力は、増幅出力切換スイッチ26により、同図(a)に示す反転同期毎に反転される。
【0040】
また、差動増幅回路23の出力に含まれている不平衡電圧Vcmおよびオフセット電圧Voffも増幅出力切換スイッチ26によって同図(a)に示す反転周期毎に同時に反転される。つまり、不平衡電圧Vcmは同図(g)から同図(j)に、オフセット電圧Voffは同図(h)から同図(k)に示す波形に変換される。
【0041】
積分回路24は、制御信号S1の1周期毎に入力信号の積分処理を行う。従って、正負等面積の信号波形になっている、同図(j)に示す反転された不平衡電圧GVhoおよび同図(k)に示す反転オフセット電圧Voffは、制御信号S1の1周期毎に正負相殺して除去される。また、同図(i)に示すホール電圧GVhは、全て正の信号波形であることから、積分処理が行われると、積算されて電力量へ変換される。
【0042】
このような本実施形態によるホール素子22を用いた電力量計によれば、積分回路24の積分周期は、不平衡電圧Vhoに同期する計測電圧Vのゼロクロス信号Szを基に生成される制御信号S1によって決められ、不平衡電圧Vhoの変動周期に一致するようになる。従って、不平衡電圧Vhoはその変動周期の1周期にわたって積分され、完全に除去される。この結果、電力量計測は正確に行われる。
【0043】
次に、本発明によるホール素子を用いた電力量計の第2の実施形態について説明する。
【0044】
図9は、本実施形態によるホール素子を用いた電力量計の内部回路の構成を示すブロック図である。なお、同図において、図6と同一または相当する部分には同一符号を付してその説明は省略する。
【0045】
本実施形態による電力量計は、制御信号S1,S2を生成する制御信号生成手段、ホール素子22およびその入力を切り換える電流切換スイッチ25a,25bの部分の構成は上述した第1の実施形態の電力量計と同じであり、ホール素子22の出力を差動増幅する以降の構成が上述した第1の実施形態と異なる。つまり、本実施形態では、差動増幅回路23Aの1つの出力端子がアナログデジタル変換器(以下、AD変換器と称す)30の1つの入力端子に接続されている。なお、ここでは、差動増幅回路23Aの1つの出力端子がAD変換器30の1つの入力端子に接続されている場合について説明しているが、差動増幅回路23Aの複数の出力端子がAD変換器30の複数の入力端子に接続されるように構成してもよい。AD変換器30は、積分回路24Aの入力をアナログ信号からデジタル信号に変換するAD変換手段を構成しており、複数の出力端子を持っている。
【0046】
増幅出力切換スイッチ26Aは、AD変換器30の出力端子数に対応した数の排他的NOR(ExNOR)素子からなるデジタル回路で構成されている。各ExNOR素子はAD変換器30の各出力信号と制御信号S1との排他的否定論理和をとって出力する。なお、ここでは、増幅出力切換スイッチ26AがAD変換器30の出力端子数に対応した数のExNOR素子から構成されている場合について説明しているが、その数および素子の種類は本例に限定されるものではない。積分回路24Aもデジタル回路から構成され、増幅出力切換スイッチ26Aのデジタル出力を制御信号S1の1周期毎に積分する。
【0047】
このような構成において、差動増幅回路23Aは、ホール素子22の出力端子22c,22dから出力されるホール電圧Vhを増幅率Gで差動増幅し、増幅されたホール電圧GVhを出力する。AD変換器30は、差動増幅回路23Aから出力されたアナログ信号のホール電圧GVhを複数ビットのパラレル・デジタル信号に変換し、複数の出力端子から出力する。増幅出力切換スイッチ26Aの各ExNOR素子は、AD変換器30の各出力信号と制御信号S1とを入力し、これら信号の入力レベルが一致すればハイレベル信号を、相違すればローレベル信号を出力する。これにより、制御信号S1がハイレベル周期のときは増幅されたホール電圧GVhがそのまま出力され、制御信号S1がローレベル周期のときは、電流切換スイッチ25a,25bによって反転されたホール電圧GVhの極性が元の極性に戻される。積分回路24Aは、増幅出力切換スイッチ26Aの出力を制御信号S1の1周期毎に積分して積算し、積算電力量へ変換して出力する。
【0048】
本実施形態の構成においても、電力量計測に不要な同相電圧Vcmおよび不平衡電圧Vhoがホール素子22の出力に現れ、オフセット電圧Voffが差動増幅回路23Aの出力に発生する。同相電圧Vcmは、第1の実施形態と同様に、差動増幅回路23Aで差動増幅が行われることにより除去される。不平衡電圧Vhoは、AD変換器30によりデジタル信号に変換された後、増幅出力切換スイッチ26Aにより制御信号S1の半周期毎に反転されるため、積分回路24Aにより制御信号S1の1周期毎に積分処理されることによって除去される。オフセット電圧Voffも、AD変換器30によりデジタル信号に変換された後、増幅出力切換スイッチ26Aにより制御信号S1の半周期毎に反転されるため、積分回路24Aにより制御信号S1の1周期毎に積分処理されることによって除去される。また、AD変換器30からもオフセット電圧が発生するが、同様の処理で除去される。
【0049】
このような第2の実施形態による電力量計によれば、積分回路24Aの入力をアナログ信号からデジタル信号に変換するAD変換器30を備え、積分回路24Aがデジタル回路により構成されるので、オペアンプを構成要素に含まない。このため、積分回路24A自体が従来のようにオフセット電圧を発生しなくなり、電力計測は正確に行われる。
【0050】
また、本実施形態の電力量計は、増幅出力切換スイッチ26Aが、AD変換器30で変換されたデジタル信号を制御信号S1の半周期毎に反転させるデジタル回路からなる。この構成によれば、増幅出力切換スイッチ26Aがデジタル回路より構成され、増幅出力切換スイッチ26Aを論理回路によって構成できる。このため、増幅出力切換スイッチ26Aは、アナログスイッチを用いた増幅出力切換スイッチ26よりも小さく実現でき、その回路規模は縮小される。
【0051】
次に、本発明によるホール素子を用いた電力量計の第3の実施形態について説明する。
【0052】
図10は、本実施形態によるホール素子を用いた電力量計の内部回路の構成を示すブロック図である。なお、同図において、図9と同一または相当する部分には同一符号を付してその説明は省略する。
【0053】
本実施形態による電力量計は、制御信号S1,S2を生成する制御信号生成手段、電流切換スイッチ25a,25b、ホール素子22および差動増幅回路23Aの部分の構成は上述した第2の実施形態の電力量計と同じであり、差動増幅回路23Aの出力以降の構成が第2の実施形態と異なる。つまり、本実施形態では、上述した第2の実施形態の電力量計の構成要素であるAD変換器30がデルタシグマ変換器30Aにより構成されている。このデルタシグマ変換器30Aは、1ビット量子化器から構成され、差動増幅回路23Aの1つの出力端子に接続されている1つの入力端子と、1ビット出力信号を出力する1つの出力端子とを持っている。
【0054】
増幅出力切換スイッチ26Bは、1個のExNOR素子のみからなるデジタル回路で構成されている。このExNOR素子はデルタシグマ変換器30Aの1ビット出力信号と制御信号S1との排他的否定論理和をとって出力する。積分回路24Bもデジタル回路から構成され、増幅出力切換スイッチ26Bのデジタル出力を制御信号S1の1周期毎に積分する。
【0055】
このような構成において、デルタシグマ変換器30Aは、差動増幅回路23Aから出力されたアナログ信号のホール電圧GVhを1ビット・シリアルのデジタル信号に変換して出力する。増幅出力切換スイッチ26BのExNOR素子は、デルタシグマ変換器30Aの出力信号と制御信号S1とを入力し、これら信号の入力レベルが一致すればハイレベル信号を、相違すればローレベル信号を出力する。これにより、制御信号S1がハイレベル周期のときは増幅されたホール電圧GVhがそのまま出力され、制御信号S1がローレベル周期のときは、電流切換スイッチ25a,25bによって反転されたホール電圧GVhの極性が元の極性に戻される。積分回路24Bは、増幅出力切換スイッチ26Bの出力を制御信号S1の1周期毎に積分して積算し、積算電力量へ変換して出力する。
【0056】
本実施形態の構成においても、電力量計測に不要な同相電圧Vcmおよび不平衡電圧Vhoがホール素子22の出力に現れ、オフセット電圧Voffが差動増幅回路23Aの出力に発生する。同相電圧Vcmは、第1および第2の実施形態と同様に、差動増幅回路23Aで差動増幅が行われることにより除去される。不平衡電圧Vhoは、デルタシグマ変換器30Aによりデジタル信号に変換された後、増幅出力切換スイッチ26Bにより制御信号S1の半周期毎に反転されるため、積分回路24Bにより制御信号S1の1周期毎に積分処理されることによって除去される。オフセット電圧Voffも、デルタシグマ変換器30Aによりデジタル信号に変換された後、増幅出力切換スイッチ26Bにより制御信号S1の半周期毎に反転されるため、積分回路24Bにより制御信号S1の1周期毎に積分処理されることによって除去される。
【0057】
このような第3の実施形態による電力量計によれば、デジタル信号はデルタシグマ変換器30Aから1ビットずつ出力され、この1ビット出力を積分処理する積分回路24Bは回路規模が縮小される。
【0058】
また、本実施形態の電力量計は、増幅出力切換スイッチ26Bが、デルタシグマ変換器30Aで変換された1ビットのデジタル信号を制御信号S1の半周期毎に反転させる1個のExNOR素子から構成される。この構成によれば、増幅出力切換スイッチ26Bは、1個のExNOR素子のみで構成されているので、複数のExNOR素子から構成されていた第2の実施形態の増幅出力切換スイッチ26Aよりもさらに回路規模が縮小される。
【0059】
次に、本発明によるホール素子を用いた電力量計の第4の実施形態について説明する。
【0060】
図11は、本実施形態によるホール素子を用いた電力量計の内部回路の構成を示すブロック図である。なお、同図において、図9と同一または相当する部分には同一符号を付してその説明は省略する。
【0061】
本実施形態による電力量計は、分周回路28と制御信号発生回路29との間にデューティ比を補正するデューティ比補正回路40が挿入されている点で第2の実施形態の電力量計と異なり、この点以外は第2の実施形態の電力量計の構成と同一である。このデューティ比補正回路40は、分周信号Sdivのハイレベル時間およびローレベル時間を検出することにより制御信号S1,S2のハイレベル時間およびローレベル時間を検出し、これらハイレベル時間およびローレベル時間を補正して制御信号S1,S2のデューティ比を補正するデューティ比補正手段を構成している。図12は、このデューティ比補正回路40の内部回路の構成を示すブロック図である。
【0062】
デューティ比補正回路40は、ゼロクロス信号Szの周波数より十分速い周波数のクロック信号fs/2に分周信号Sdivを同期させる同期手段であるDフリップフロップ(D−FF)41を備えている。D−FF41は、D入力端子に分周回路28から出力される分周信号Sdivが入力され、CK端子にクロック信号fs/2が入力されている。遅延手段42、デューティ比ずれ個数検出手段43および波形生成手段44にはそれぞれクロック信号fsが入力されている。遅延手段42は、D−FF41のQ出力端子から出力される図13(b)に示される同期信号Cを所定時間、例えば、図13(a)に示されるクロック信号fsのN/2クロック分だけ遅延させ、図13(c)に示す遅延信号Dとして出力する。
【0063】
デューティ比ずれ個数検出手段43は、D−FF41から出力される同期信号Cのハイレベル時間およびローレベル時間を検出して制御信号S1,S2のデューティ比のずれを検出し、このずれを補正する補正値を出力する。波形生成手段44は、この補正値を入力して制御信号S1,S2のデューティ比を補正する補正波形信号Eを生成する。波形合成手段45は、図13(d)に示す制御信号S3によって切り換えられるスイッチからなり、遅延手段42で遅延させた遅延信号Dの波形の所定の補正区間を補正波形信号Eに置き換えて修正分周信号Fを生成する。
【0064】
制御信号S3は、遅延信号Dのある周期の終了時およびその次の周期の開始時に同時間、本例ではクロック信号fsのN/2クロック分づつ設けられたNクロック分の補正区間の間、ハイレベルになる信号である。波形合成手段45は、制御信号S3がローレベル状態ならば点A側に切り換わって遅延手段42と出力端子46とを接続し、ハイレベル状態ならば点B側に切り換わって波形生成手段44と出力端子46とを接続する。
【0065】
次に、このデューティ比補正回路40の動作を図14の波形信号を参照して説明する。
【0066】
同期手段41は、分周回路28(図11参照)が出力する分周信号を、この分周信号の周波数より十分速い周波数の同図(a)に示すクロック信号fs/2に同期させ、同図(c)に示す同期信号Cを出力する。図示する同期信号Cは最初の1周期のハイレベル時間がクロック信号fsの8クロック分、ローレベル時間がクロック信号fsの6クロック分になっており、次の1周期のハイレベル時間がクロック信号fsの6クロック分、ローレベル時間がクロック信号fsの8クロック分になっている。遅延手段42は、この同期信号Cを入力して同図(b)に示すクロック信号fs信号のN/2クロック分、本例では2クロック分遅延させ、同図(d)に示す遅延信号Dを出力する。波形合成手段45は、遅延信号Dの1周期の終了時の時間Aと次の周期の開始時の時間Bとを合わせた補正区間以外の間、遅延信号Dを同図(e)に示すように区切って端子46へ出力する。時間Aと時間Bとは等しく設定されており、また、遅延手段42によって遅延される時間もこの時間に等しく設定されている。
【0067】
デューティ比ずれ個数検出手段43は、遅延手段42と並列に同期信号Cを入力し、同期信号Cの1周期毎にハイレベル時間とローレベル時間とのずれをクロック信号fsのクロック個数として求める。そして、求めたクロック個数を補正値として波形生成手段44へ出力する。すなわち、同期信号Cの最初の1周期に相当する区間Iでは、ハイレベル時間がローレベル時間よりもクロック信号fsの2クロック分多いので補正値+2を出力し、区間IIでは、ハイレベル時間がローレベル時間よりもクロック信号fsの2クロック分少ないので補正値−2を出力する。
【0068】
波形生成手段44は、この補正値を入力して、同期信号Cの各区間でハイレベル時間とローレベル時間とが等しくなるように、同図(f)に示す補正波形信号Eを生成する。すなわち、波形生成手段44は、区間Iで補正値+2を入力すると、クロック3個分のローレベル信号とクロック1個分のハイレベル信号とからなる補正波形信号Eを生成して出力する。また、区間IIで補正値−2を入力すると、クロック1個分のローレベル信号とクロック3個分のハイレベル信号とからなる補正波形信号Eを生成して出力する。
【0069】
波形合成手段45は、制御信号S3がハイレベル状態になる補正区間▲1▼,▲2▼では、波形生成手段44が出力する補正波形信号Eを端子46へ出力する。このため、出力端子46には、同図(e)に示す遅延信号Dと同図(f)に示す補正波形信号Eとが合成された同図(g)に示す修正分周信号Fが現れる。その結果、各区間I’,II’においてハイレベル時間とローレベル時間とがクロック信号fs単位で共に7個で等しくなり、デューティ比が1:1に補正された修正分周信号Fが制御信号生成回路29(図11参照)へ出力される。
【0070】
以上の説明では、1周期の遅延信号Dをその前後でクロック信号fsの2個分ずつ削って4個分の補正区間▲1▼,▲2▼を設定したが、この補正区間は計測電圧Vの周波数変動を考慮した上で予め設定される。
【0071】
このような第4の実施形態による電力量計によれば、制御信号生成回路29が生成する制御信号S1,S2はデューティ比補正回路40によってデューティ比が1:1に保たれ、不平衡電圧Vhoやオフセット電圧Voffは増幅出力切換スイッチ26Aによって正負等面積の信号波形に変換される。このため、不平衡電圧Vhoやオフセット電圧Voffは積分回路24Aで積分処理されると完全に除去され、電力計測は正確に行われる。従って、本実施形態によれば、周波数変動が発生している計測電圧Vをもとに制御信号S1,S2を生成する場合でも、デューティ比1:1の制御信号S1,S2が得られるので、電力計測は正確に行われる。
【0072】
この第4の実施形態では、図11のように、デューティ比補正回路40を第2の実施形態の電力量計の回路内に挿入した構成として説明したが、第1および第3の実施形態との組合せも同様にでき、第4の実施形態と同様な作用・効果が奏される。
【0073】
また、第4の実施形態では、ゼロクロス信号Szから生成した分周信号のデューティ比を補正するデューティ比補正回路40を説明したが、図3に示す発振器7の後段にデューティ比補正回路40を挿入して、発振器7の発振周波数が変動する場合にも同様に適応でき、第4の実施形態と同様な作用・効果が奏される。
【0078】
【発明の効果】
以上説明したように本発明によれば、制御信号のハイレベル時間およびローレベル時間を検出し、これらハイレベル時間およびローレベル時間を補正して制御信号のデューティ比を補正するデューティ比補正手段を備えることにより、制御信号はデューティ比補正手段によってデューティ比が1:1に保たれ、オフセット電圧等は第2のスイッチング手段によって正負等面積の信号波形に変換される。このため、オフセット電圧等は積分手段で積分処理されると完全に除去され、電力計測は正確に行われる。
【図面の簡単な説明】
【図1】従来のホール素子を用いた電力量計の内部回路の構成を示すブロック図である。
【図2】図1に示す電力量計の回路各部の信号波形を示す波形図である。
【図3】別の従来のホール素子を用いた電力量計の内部回路の構成を示すブロック図である。
【図4】図3に示す電力量計の発振器、分周器および制御信号発生回路の回路各部の信号波形を示す波形図である。
【図5】図3に示す電力量計のホール素子、差動増幅回路および積分回路の回路各部の信号波形を示す波形図である。
【図6】本発明による第1の実施形態のホール素子を用いた電力量計の内部回路の構成を示すブロック図である。
【図7】図6に示す電力量計の制御信号生成手段の回路各部の信号波形を示す波形図である。
【図8】図6に示す電力量計のホール素子、差動増幅回路および積分回路の回路各部の信号波形を示す波形図である。
【図9】本発明による第2の実施の形態のホール素子を用いた電力量計の内部回路の構成を示すブロック図である。
【図10】本発明による第3の実施の形態のホール素子を用いた電力量計の内部回路の構成を示すブロック図である。
【図11】本発明による第4の実施の形態のホール素子を用いた電力量計の内部回路の構成を示すブロック図である。
【図12】図11に示すデューティ比補正回路の内部構成を示すブロック図である。
【図13】図12に示す遅延手段の入出力信号と波形合成手段を制御する制御信号との信号波形を示す波形図である。
【図14】図12に示すデューティ比補正回路の回路各部の信号波形を示す波形図である。
【符号の説明】
21…入力端子
22…ホール素子
22a,22b…ホール電流入出力端子
22c,22d…ホール電圧出力端子
23…差動増幅回路
24,24A,24B…積分回路
25a,25b…電流切換スイッチ
26,26A,26B…増幅出力切換スイッチ
27…ゼロクロス発振回路
28…分周器
29…制御信号発生回路
30…AD変換器
30A…デルタシグマ変換器
31…抵抗
32…コイル
40…デューティ比補正回路
41…同期手段
42…遅延手段
43…デューティ比ずれ個数検出手段
44…波形生成手段
45…波形合成手段
S1,S2,S3…制御信号
fs…周波数fsのクロック信号
fs/2…周波数fs/2のクロック信号
Claims (2)
- 計測電圧に相当するホール電流を入力する入力端子およびホール電圧を出力する出力端子を有し計測電流に相当する磁界中に置かれるホール素子と、所定周期毎に反転する制御信号を所定クロック信号をもとに生成する制御信号生成手段と、ホール電流が前記入力端子に入力される向きを前記制御信号をもとに前記所定周期毎に反転させる第1のスイッチング手段と、前記出力端子から出力されるホール電圧を差動増幅する差動増幅手段と、この差動増幅手段の出力を前記制御信号をもとに前記所定周期毎に反転させる第2のスイッチング手段と、この第2のスイッチング手段の出力を前記制御信号をもとに前記所定周期毎に積分する積分手段とを有して構成されるホール素子を用いた電力量計において、
前記所定クロック信号をその周波数より速い周波数のクロック信号に同期させる同期手段と、この同期手段から出力される同期信号を所定時間だけ遅延させる遅延手段と、前記同期信号のハイレベル時間およびローレベル時間を検出して前記制御信号のデューティ比のずれを検出し,このずれを補正する補正信号を出力するデューティ比ずれ検出手段と、前記補正信号を入力して前記制御信号のデューティ比を補正する補正波形を生成する波形生成手段と、前記遅延手段で遅延させた遅延信号の波形の所定区間を前記補正波形に置き換える波形合成手段とを有して構成され、
前記制御信号のハイレベル時間およびローレベル時間を検出し、これらハイレベル時間およびローレベル時間を補正して前記制御信号のデューティ比を補正するデューティ比補正手段を備えたことを特徴とするホール素子を用いた電力量計。 - 前記補正波形に置き換えられる前記所定区間は、前記遅延信号のある周期の終了時およびその次の周期の開始時に同時間設けられ、前記遅延手段によって遅延される前記所定時間は、この時間に等しく設定されていることを特徴とする請求項1に記載のホール素子を用いた電力量計。
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