JP3785644B2 - 半導体素子 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は保護ダイオードアレイに関する。
【０００２】
【従来の技術】
図１Ａは保護ダイオードアレイを示し、ダイオードＤ１−１，Ｄ１−２，Ｄ１−３，…Ｄ１−ｎは保護対象の線に結合する第１端子Ｔ１−１，Ｔ１−２，Ｔ１−３，…Ｔ１−ｎと、基準電位に結合する第２共通端子Ｔ２とを有する。図示の例では全てのダイオードは共通のカソードを有するが、アノードを共通にしてカソードを保護対象の線に結合する対称アレイも可能である。
【０００３】
図１Ａのダイオードアレイをモノリシック部品として作成する従来の技術の断面を図１Ｂに示す。アレイはＮ型基板１にモノリシック半導体素子として実現される。Ｐ型領域Ｐ１−１，Ｐ１−２，Ｐ１−３，…Ｐ１−ｎが基板１の表面に形成される。高ドープのＮ型領域Ｎ１が基板１の下部表面に形成される。素子の上部表面は絶縁層（例えば酸化シリコン層２）でコートされ、金属Ｍ１−１，Ｍ１−２，Ｍ１−３，…Ｍ１−ｎが各々領域Ｐ１−１，Ｐ１−２，…Ｐ１−ｎに接触する。金属Ｍ２が裏面に形成されて領域Ｎ１に接触する。金属Ｍ１−１〜Ｍ１−ｎはダイオードＤ１〜Ｄｎのアノードを形成し、裏面金属Ｍ２は共通カソードを形成する。素子は、例えば溶接で、金属ベース３に搭載される。
【０００４】
図１Ｃは上面図で、素子１が搭載される金属ベース３はリードフレームの一部である。リードフレームは金属板で、適当に切断されて、ベース３、ピン（図１Ｃのハッチング）を構成する細片Ｔ１−１〜Ｔ１−ｎ＋２、及び接続時にフレームを機械的に保持するためのリンク素子（図１Ｃのマル印）とをふくむ。接続は、ワイヤＷ（通常は金線）による、チップの金属領域Ｍ１−１〜Ｍ１−ｎの、ピンＴ１−１〜Ｔ１−ｎへの接続をふくむ。最後の２つのピンＴ１−ｎ＋１とＴ１−ｎ＋２はベース３の延長である。実際には、２点（ピンと金属層）の間を糸で溶接する機械は非常に精密で、所定の高さ（ピンとチップの上表面）の２点、異なる高さの点、又は同じ高さの点（ピンとベース）の間の溶接を正確に調節することは困難である。
【０００５】
チップがリードフレームのベースに溶接され、金属領域が金線でフレームのピンを構成する素子に接続されると、チップは図１Ｃの点線５で示すパターンに従ってプラスチックに埋め込まれ、リードフレームのピンの間の結合素子（図１Ｃのマル印）は切断されて除去される。図１Ｃは本発明が解決しようとする問題点のみを示している。実際にはケーシングはＳＯ２０のごとく２列のピンをもつことができる。
【０００６】
図１Ｃで明らかなごとく、ベース３に対応するカソード接続は、不可避的に外側のピン例えばＴ１−ｎ＋２と対応するピンに結合する。カソード端子（単数又は複数）は接地されることが多く、従ってユーザは接地端子が特定のピン例えば第３ピン又は第７ピンに近接していることを希望し、外側のピン（片側に１０ピンの場合はピン１０とピン２０、又はピン１とピン１１）には近接しないことを希望する。図１Ｃの構成ではそのような配置は不可能である。
【０００７】
一方、半導体の製造技術は進歩している。半導体チップの注入や拡散などの工程は複合動作であり素子の機能に影響を与える。これらの工程（前工程と呼ぶ）は、後工程と呼ばれる、チップをケースに実装する技術に比べて、必要なコストが少ない。従って、実装工程を単純化するために、シリコンに拡散する工程が複雑化しても、全体として素子のコストは低下する。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、共通端子がケースの任意のピンに接続可能な、実装作業の容易なモノリシック素子を提供することにある。
【０００９】
本発明の別の目的は、上記構成において、ダイオードの直列抵抗を最小にする素子を提供することにある。
【００１０】
【課題を解決するための手段】
本発明による半導体素子は、半導体ウェハーの垂直方向に構成される保護ダイオードの配列を集積化した半導体素子であって、各ダイオードの第１電極は素子の上表面の少なくともひとつの列にそって配列され、前記ダイオードの第２電極は前記素子の底表面に対応する半導体素子において、前記上表面には前記列のほぼ全長にわたってのびる接続電極がもうけられ、該接続電極は２つの逆並列の垂直ダイオードを介して底表面電極に接続される半導体素子である。
【００１１】
ひとつの実施例によると、前記半導体ウェハーは第１導電型であり、該ウェハーは、該ウェハーの上表面にもうけられ複数の第１電極をコートされる第２導電型の複数の第１領域と、前記ウェハーの上表面にもうけられる第２導電型の第２領域及び第１導電型の第３領域を有し、前記接続電極は前記第２及び第３領域と接触し、前記ウェハーは、更に、前記底表面にもうけられ前記第１及び第２領域と対向する第１導電型の第４領域と、前記底表面にもうけられ前記第３領域と対向する第２導電型の第５領域と、前記第４及び第５領域と接触する第２電極とを有する。
【００１２】
ひとつの実施例によると、複数の第１領域は上表面の辺にそう少なくともひとつの列にそってのび、第２及び第３領域は前記列に平行な線にそってのびる。
【００１３】
なお、第１導電型及び第２導電型とは、各々Ｐ型導電型（Ｐ型半導体）及びＮ型導電型（Ｎ型半導体）の一方を指し、第１導電型がＰ型のときは第２導電型はＮ型であり、第１導電型がＮ型のときは第２導電型はＰ型である。
【００１４】
【実施例】
以下の各図において、寸法、及び断面図における厚さは図示と説明のためのもので、実際のものとは相違する。
【００１５】
図２Ａにおいて、本発明による素子は低ドープのＮ型半導体基板１０、通常はシリコン、により作成される。Ｐ型拡散領域Ｐ１−１〜Ｐ１−ｎが基板１０の上表面に構成される。領域Ｐ１−１〜Ｐ１−ｎと基板１０のドーピングレベルは、アバランシェダイオードが所望の降伏電圧をもつように決定される。領域Ｐ１−１〜Ｐ１−ｎの下部には、基板１０の下表面から高ドープのＮ型領域Ｎ１がもうけられる。領域Ｐ１−１〜Ｐ１−ｎは金属Ｍ１−１〜Ｍ１−ｎと対応し、基板１０の下表面は金属Ｍ２と対応する。
【００１６】
上述の構成は従来の技術と同じであるが、本発明の特徴は、追加の層とそれに関連する構成にある。
【００１７】
本発明によると、基板１０の上表面はＰ型領域Ｐ２とＮ型領域Ｎ２の層をふくむ。領域Ｐ２とＮ２は金属Ｍ３に関連する。領域Ｐ２は領域Ｎ１の部分の前にのび、領域Ｎ２は基板の下表面にもうけられるＰ型領域Ｐ３の前にのびる。金属Ｍ２は領域Ｎ１とＰ３をコートする。
【００１８】
３つのパスがシリコン金属化層Ｍ２を金属層Ｍ３に結合する。第１のパスは領域Ｎ１から領域Ｐ２にのび、カソードをＭ２に、アノードをＭ３に結合するダイオードを構成し、このダイオードは図３のＤ２で示される。第２のパスは領域Ｐ３から領域Ｎ２にのび、アノードをＭ２に、カソードをＭ３に結合するダイオードを構成し、このダイオードは図３のＤ３で示される。第３のパスは基板の厚さ（層Ｎ２の厚さを減じる）に対応する抵抗Ｒで構成される。本発明の素子の接続の極性にかかわらず、金属層Ｍ２とＭ３の電位はダイオード（Ｄ２またはＤ３）の順方向電圧降下分だけ相違する。
【００１９】
従って、図２Ａと図３の構造は金属層ｉ（ｉ＝１〜ｎ）と金属層Ｍ３の間に順方向バイアスされたダイオードに直列に保護ダイオードＤ１−ｉを提供する。接続すべき全ての金属はチップの上表面にあり、下表面には接続されない。従って、リードフレームは容易にＭ１−１〜Ｍ１−ｎ及びＭ３に接続される。何故ならこれらの金属は素子の同じ表面の同じレベルにあるからである。
【００２０】
本発明の別の実施例を図２Ｂ〜２Ｄにより説明する。ここでは、金属層Ｍ３はチップの上表面の全長にわたってのび、例えば、各ダイオードＭ１−１〜Ｍ１−ｎがチップの縁に配置されるときはチップの中央をのびる。
【００２１】
図２Ｂは図２ＡのＢ−Ｂ断面で、金属層をふくまない素子の上面図である。この実施例では、領域Ｐ１−１〜Ｐ１−ｎは素子の縁の２本の平行線にそって配置される。拡散層Ｐ２は２つに分割され、一方（Ｐ２−１）は図の右側にのび、他方（Ｐ２−２）は領域Ｐ１−１〜Ｐ１−ｎの２列の間にのびる。同様に、拡散Ｎ２は２つに分割され、Ｎ２−１は領域Ｐ１−１〜Ｐ１−ｎの２列の間にのび、Ｎ２−２は図の右側にのびる。
【００２２】
当業者による種々の変更が可能で、例えば領域Ｐ２−１とＮ２−１を省略してＰ２−２とＮ２−２のみとしてもよい。
【００２３】
図２Ｃは図２Ａの断面で、金属層のみを示す。図２Ｃにおいて、金属層Ｍ３は２列の金属層の列Ｍ１−１〜Ｍ１−ｎの間にのびると共に図の右側にのびる。右側の部分はオプションである。又、別のオプションとして、左側に、Ｐ２−１及びＮ２−１に対称に金属層Ｍ３を配置してもよい。
【００２４】
図２Ｄは図２Ａの底面図で、金属Ｍ２は省かれている。領域Ｎ１は、上表面のＰ１とＰ２の全領域の下部にのび、領域Ｐ３は上表面のＮ２の下部にのびる。従って、Ｎ２−１の下にＰ３−１があり、Ｎ２−２の下にＰ３−２がある。
【００２５】
追加の層Ｐ２，Ｎ２，Ｐ３及びＭ３をもうけることにより、金属層Ｍ３は実装工程を複雑化せずにどのピンにも接続することができ、素子のケーシング工程が簡略化される。従って、図２Ｃにおいて、ケースのどのピンも糸により中央金属層Ｍ３に接続でき、同じチップと同じリードフレームを使って、中央金属層Ｍ３に接続するピンを交換するのみで、ユーザの特殊な要望に応じることができる。
【００２６】
実施例として、ケースＳＯ２０に１８個の保護ダイオードをもつチップを実装した。チップのサイズは１．５×３ｍｍで、厚さは０．３５ｍｍである。ダイオードの降伏電圧は１０ボルトである。半導体の導電型は上述と逆で、基板１０はＰ型でドーピングレベル１０17ａｔｏｍｓ／ｃｍ3 である。層Ｐ１，Ｐ２，Ｎ２，Ｐ３（各々Ｎ型、Ｎ型、Ｐ型、Ｎ型）の表面濃度は全て１０20ａｔｏｍｓ／ｃｍ3 の範囲内である。
【００２７】
【発明の効果】
素子の接続端子の全てが素子の上表面にあり、共通端子Ｍ３をケースのどのピンにも接続することができ、リードフレームへの接続が容易であると共に、ユーザの特殊な要望に応じることができる。
【図面の簡単な説明】
【図１Ａ】共通カソードをもつ保護ダイオードのアレイの回路を示す。
【図１Ｂ】図１Ａのダイオードアレイのモノリシック構造の断面図である。
【図１Ｃ】図１Ｂのリードフレームに関する上面図である。
【図２Ａ】本発明によるダイオードアレイのモノリシック構造の図２ＢのＡ−Ａ断面である。
【図２Ｂ】図２ＡのＢ−Ｂにそった上面図である。
【図２Ｃ】図２Ａの素子に金属端子をもうけた構造の上面図である。
【図２Ｄ】図２ＡのＤ−Ｄにそった上面図である。
【図３】本発明による素子の等価回路である。
【符号の説明】
１，１０ 基板
Ｐ１−１〜Ｐ１−ｎ，Ｎ１，Ｐ２，Ｎ２，Ｐ３ 拡散領域
Ｍ１−１〜Ｍ１−ｎ，Ｍ２，Ｍ３ 金属化層
Ｄ１−１〜Ｄ１−ｎ ダイオード
【産業上の利用分野】
本発明は保護ダイオードアレイに関する。
【０００２】
【従来の技術】
図１Ａは保護ダイオードアレイを示し、ダイオードＤ１−１，Ｄ１−２，Ｄ１−３，…Ｄ１−ｎは保護対象の線に結合する第１端子Ｔ１−１，Ｔ１−２，Ｔ１−３，…Ｔ１−ｎと、基準電位に結合する第２共通端子Ｔ２とを有する。図示の例では全てのダイオードは共通のカソードを有するが、アノードを共通にしてカソードを保護対象の線に結合する対称アレイも可能である。
【０００３】
図１Ａのダイオードアレイをモノリシック部品として作成する従来の技術の断面を図１Ｂに示す。アレイはＮ型基板１にモノリシック半導体素子として実現される。Ｐ型領域Ｐ１−１，Ｐ１−２，Ｐ１−３，…Ｐ１−ｎが基板１の表面に形成される。高ドープのＮ型領域Ｎ１が基板１の下部表面に形成される。素子の上部表面は絶縁層（例えば酸化シリコン層２）でコートされ、金属Ｍ１−１，Ｍ１−２，Ｍ１−３，…Ｍ１−ｎが各々領域Ｐ１−１，Ｐ１−２，…Ｐ１−ｎに接触する。金属Ｍ２が裏面に形成されて領域Ｎ１に接触する。金属Ｍ１−１〜Ｍ１−ｎはダイオードＤ１〜Ｄｎのアノードを形成し、裏面金属Ｍ２は共通カソードを形成する。素子は、例えば溶接で、金属ベース３に搭載される。
【０００４】
図１Ｃは上面図で、素子１が搭載される金属ベース３はリードフレームの一部である。リードフレームは金属板で、適当に切断されて、ベース３、ピン（図１Ｃのハッチング）を構成する細片Ｔ１−１〜Ｔ１−ｎ＋２、及び接続時にフレームを機械的に保持するためのリンク素子（図１Ｃのマル印）とをふくむ。接続は、ワイヤＷ（通常は金線）による、チップの金属領域Ｍ１−１〜Ｍ１−ｎの、ピンＴ１−１〜Ｔ１−ｎへの接続をふくむ。最後の２つのピンＴ１−ｎ＋１とＴ１−ｎ＋２はベース３の延長である。実際には、２点（ピンと金属層）の間を糸で溶接する機械は非常に精密で、所定の高さ（ピンとチップの上表面）の２点、異なる高さの点、又は同じ高さの点（ピンとベース）の間の溶接を正確に調節することは困難である。
【０００５】
チップがリードフレームのベースに溶接され、金属領域が金線でフレームのピンを構成する素子に接続されると、チップは図１Ｃの点線５で示すパターンに従ってプラスチックに埋め込まれ、リードフレームのピンの間の結合素子（図１Ｃのマル印）は切断されて除去される。図１Ｃは本発明が解決しようとする問題点のみを示している。実際にはケーシングはＳＯ２０のごとく２列のピンをもつことができる。
【０００６】
図１Ｃで明らかなごとく、ベース３に対応するカソード接続は、不可避的に外側のピン例えばＴ１−ｎ＋２と対応するピンに結合する。カソード端子（単数又は複数）は接地されることが多く、従ってユーザは接地端子が特定のピン例えば第３ピン又は第７ピンに近接していることを希望し、外側のピン（片側に１０ピンの場合はピン１０とピン２０、又はピン１とピン１１）には近接しないことを希望する。図１Ｃの構成ではそのような配置は不可能である。
【０００７】
一方、半導体の製造技術は進歩している。半導体チップの注入や拡散などの工程は複合動作であり素子の機能に影響を与える。これらの工程（前工程と呼ぶ）は、後工程と呼ばれる、チップをケースに実装する技術に比べて、必要なコストが少ない。従って、実装工程を単純化するために、シリコンに拡散する工程が複雑化しても、全体として素子のコストは低下する。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、共通端子がケースの任意のピンに接続可能な、実装作業の容易なモノリシック素子を提供することにある。
【０００９】
本発明の別の目的は、上記構成において、ダイオードの直列抵抗を最小にする素子を提供することにある。
【００１０】
【課題を解決するための手段】
本発明による半導体素子は、半導体ウェハーの垂直方向に構成される保護ダイオードの配列を集積化した半導体素子であって、各ダイオードの第１電極は素子の上表面の少なくともひとつの列にそって配列され、前記ダイオードの第２電極は前記素子の底表面に対応する半導体素子において、前記上表面には前記列のほぼ全長にわたってのびる接続電極がもうけられ、該接続電極は２つの逆並列の垂直ダイオードを介して底表面電極に接続される半導体素子である。
【００１１】
ひとつの実施例によると、前記半導体ウェハーは第１導電型であり、該ウェハーは、該ウェハーの上表面にもうけられ複数の第１電極をコートされる第２導電型の複数の第１領域と、前記ウェハーの上表面にもうけられる第２導電型の第２領域及び第１導電型の第３領域を有し、前記接続電極は前記第２及び第３領域と接触し、前記ウェハーは、更に、前記底表面にもうけられ前記第１及び第２領域と対向する第１導電型の第４領域と、前記底表面にもうけられ前記第３領域と対向する第２導電型の第５領域と、前記第４及び第５領域と接触する第２電極とを有する。
【００１２】
ひとつの実施例によると、複数の第１領域は上表面の辺にそう少なくともひとつの列にそってのび、第２及び第３領域は前記列に平行な線にそってのびる。
【００１３】
なお、第１導電型及び第２導電型とは、各々Ｐ型導電型（Ｐ型半導体）及びＮ型導電型（Ｎ型半導体）の一方を指し、第１導電型がＰ型のときは第２導電型はＮ型であり、第１導電型がＮ型のときは第２導電型はＰ型である。
【００１４】
【実施例】
以下の各図において、寸法、及び断面図における厚さは図示と説明のためのもので、実際のものとは相違する。
【００１５】
図２Ａにおいて、本発明による素子は低ドープのＮ型半導体基板１０、通常はシリコン、により作成される。Ｐ型拡散領域Ｐ１−１〜Ｐ１−ｎが基板１０の上表面に構成される。領域Ｐ１−１〜Ｐ１−ｎと基板１０のドーピングレベルは、アバランシェダイオードが所望の降伏電圧をもつように決定される。領域Ｐ１−１〜Ｐ１−ｎの下部には、基板１０の下表面から高ドープのＮ型領域Ｎ１がもうけられる。領域Ｐ１−１〜Ｐ１−ｎは金属Ｍ１−１〜Ｍ１−ｎと対応し、基板１０の下表面は金属Ｍ２と対応する。
【００１６】
上述の構成は従来の技術と同じであるが、本発明の特徴は、追加の層とそれに関連する構成にある。
【００１７】
本発明によると、基板１０の上表面はＰ型領域Ｐ２とＮ型領域Ｎ２の層をふくむ。領域Ｐ２とＮ２は金属Ｍ３に関連する。領域Ｐ２は領域Ｎ１の部分の前にのび、領域Ｎ２は基板の下表面にもうけられるＰ型領域Ｐ３の前にのびる。金属Ｍ２は領域Ｎ１とＰ３をコートする。
【００１８】
３つのパスがシリコン金属化層Ｍ２を金属層Ｍ３に結合する。第１のパスは領域Ｎ１から領域Ｐ２にのび、カソードをＭ２に、アノードをＭ３に結合するダイオードを構成し、このダイオードは図３のＤ２で示される。第２のパスは領域Ｐ３から領域Ｎ２にのび、アノードをＭ２に、カソードをＭ３に結合するダイオードを構成し、このダイオードは図３のＤ３で示される。第３のパスは基板の厚さ（層Ｎ２の厚さを減じる）に対応する抵抗Ｒで構成される。本発明の素子の接続の極性にかかわらず、金属層Ｍ２とＭ３の電位はダイオード（Ｄ２またはＤ３）の順方向電圧降下分だけ相違する。
【００１９】
従って、図２Ａと図３の構造は金属層ｉ（ｉ＝１〜ｎ）と金属層Ｍ３の間に順方向バイアスされたダイオードに直列に保護ダイオードＤ１−ｉを提供する。接続すべき全ての金属はチップの上表面にあり、下表面には接続されない。従って、リードフレームは容易にＭ１−１〜Ｍ１−ｎ及びＭ３に接続される。何故ならこれらの金属は素子の同じ表面の同じレベルにあるからである。
【００２０】
本発明の別の実施例を図２Ｂ〜２Ｄにより説明する。ここでは、金属層Ｍ３はチップの上表面の全長にわたってのび、例えば、各ダイオードＭ１−１〜Ｍ１−ｎがチップの縁に配置されるときはチップの中央をのびる。
【００２１】
図２Ｂは図２ＡのＢ−Ｂ断面で、金属層をふくまない素子の上面図である。この実施例では、領域Ｐ１−１〜Ｐ１−ｎは素子の縁の２本の平行線にそって配置される。拡散層Ｐ２は２つに分割され、一方（Ｐ２−１）は図の右側にのび、他方（Ｐ２−２）は領域Ｐ１−１〜Ｐ１−ｎの２列の間にのびる。同様に、拡散Ｎ２は２つに分割され、Ｎ２−１は領域Ｐ１−１〜Ｐ１−ｎの２列の間にのび、Ｎ２−２は図の右側にのびる。
【００２２】
当業者による種々の変更が可能で、例えば領域Ｐ２−１とＮ２−１を省略してＰ２−２とＮ２−２のみとしてもよい。
【００２３】
図２Ｃは図２Ａの断面で、金属層のみを示す。図２Ｃにおいて、金属層Ｍ３は２列の金属層の列Ｍ１−１〜Ｍ１−ｎの間にのびると共に図の右側にのびる。右側の部分はオプションである。又、別のオプションとして、左側に、Ｐ２−１及びＮ２−１に対称に金属層Ｍ３を配置してもよい。
【００２４】
図２Ｄは図２Ａの底面図で、金属Ｍ２は省かれている。領域Ｎ１は、上表面のＰ１とＰ２の全領域の下部にのび、領域Ｐ３は上表面のＮ２の下部にのびる。従って、Ｎ２−１の下にＰ３−１があり、Ｎ２−２の下にＰ３−２がある。
【００２５】
追加の層Ｐ２，Ｎ２，Ｐ３及びＭ３をもうけることにより、金属層Ｍ３は実装工程を複雑化せずにどのピンにも接続することができ、素子のケーシング工程が簡略化される。従って、図２Ｃにおいて、ケースのどのピンも糸により中央金属層Ｍ３に接続でき、同じチップと同じリードフレームを使って、中央金属層Ｍ３に接続するピンを交換するのみで、ユーザの特殊な要望に応じることができる。
【００２６】
実施例として、ケースＳＯ２０に１８個の保護ダイオードをもつチップを実装した。チップのサイズは１．５×３ｍｍで、厚さは０．３５ｍｍである。ダイオードの降伏電圧は１０ボルトである。半導体の導電型は上述と逆で、基板１０はＰ型でドーピングレベル１０17ａｔｏｍｓ／ｃｍ3 である。層Ｐ１，Ｐ２，Ｎ２，Ｐ３（各々Ｎ型、Ｎ型、Ｐ型、Ｎ型）の表面濃度は全て１０20ａｔｏｍｓ／ｃｍ3 の範囲内である。
【００２７】
【発明の効果】
素子の接続端子の全てが素子の上表面にあり、共通端子Ｍ３をケースのどのピンにも接続することができ、リードフレームへの接続が容易であると共に、ユーザの特殊な要望に応じることができる。
【図面の簡単な説明】
【図１Ａ】共通カソードをもつ保護ダイオードのアレイの回路を示す。
【図１Ｂ】図１Ａのダイオードアレイのモノリシック構造の断面図である。
【図１Ｃ】図１Ｂのリードフレームに関する上面図である。
【図２Ａ】本発明によるダイオードアレイのモノリシック構造の図２ＢのＡ−Ａ断面である。
【図２Ｂ】図２ＡのＢ−Ｂにそった上面図である。
【図２Ｃ】図２Ａの素子に金属端子をもうけた構造の上面図である。
【図２Ｄ】図２ＡのＤ−Ｄにそった上面図である。
【図３】本発明による素子の等価回路である。
【符号の説明】
１，１０ 基板
Ｐ１−１〜Ｐ１−ｎ，Ｎ１，Ｐ２，Ｎ２，Ｐ３ 拡散領域
Ｍ１−１〜Ｍ１−ｎ，Ｍ２，Ｍ３ 金属化層
Ｄ１−１〜Ｄ１−ｎ ダイオード
Claims (3)
- 半導体ウェハー（１０）の垂直方向に構成される保護ダイオード（Ｄ１−１〜Ｄ１−ｎ）の配列を集積化した半導体素子であって、各ダイオードの第１電極（Ｐ１−１〜Ｐ１−ｎ）は素子の上表面の少なくともひとつの列にそって配列され、前記ダイオードの第２電極（Ｍ２）は前記素子の底表面に対応する半導体素子において、
前記上表面には前記列のほぼ全長にわたってのびる接続電極（Ｍ３）がもうけられ、
該接続電極は２つの逆並列の垂直ダイオード（Ｄ２，Ｄ３）を介して底表面電極に接続されることを特徴とする半導体素子。 - 前記半導体ウェハー（１０）は第１導電型であり、
該ウェハーは、
該ウェハーの上表面にもうけられ複数の第１電極（Ｍ１−１〜Ｍ１−ｎ）をコートされる第２導電型の複数の第１領域（Ｐ１−１〜Ｐ１−ｎ）と、
前記ウェハーの上表面にもうけられる第２導電型の第２領域（Ｐ２）及び第１導電型の第３領域（Ｎ２）を有し、
前記接続電極（Ｍ３）は前記第２及び第３領域と接触し、
前記ウェハーは、更に、
前記底表面にもうけられ前記第１及び第２領域と対向する第１導電型の第４領域（Ｎ１）と、
前記底表面にもうけられ前記第３領域と対向する第２導電型の第５領域（Ｐ３）と、
前記第４及び第５領域（Ｎ１−Ｐ３）と接触する第２電極（Ｍ２）とを有する、請求項１記載の半導体素子。 - 前記第１領域が素子の辺にそう少なくともひとつの線にそってもうけられ、前記第２及び第３領域が前記線に平行な線にそってのびる、請求項２記載の半導体素子。
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