JP3731833B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路 Download PDFInfo
- Publication number
- JP3731833B2 JP3731833B2 JP10008696A JP10008696A JP3731833B2 JP 3731833 B2 JP3731833 B2 JP 3731833B2 JP 10008696 A JP10008696 A JP 10008696A JP 10008696 A JP10008696 A JP 10008696A JP 3731833 B2 JP3731833 B2 JP 3731833B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- reference voltage
- pmos transistor
- output terminal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S323/00—Electricity: power supply or regulation systems
- Y10S323/907—Temperature compensation of semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Nonlinear Science (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の基準電圧発生回路に係り、特に工程変化、温度変化及び外部電源電圧の変動に係わらず一定なレベルの基準電圧を発生させることができる基準電圧発生回路に関する。
【０００２】
【従来の技術】
最近の半導体製造技術の極微細化及び高集積化の傾向に伴う半導体装置の信頼性と電力消耗量を考慮するとき、半導体装置に印加される電圧は低いものが望ましい。しかしながら、一般の半導体装置の外部回路としては５Ｖの電源電圧を用い、その内部回路としては３．３Ｖ程度の低い電圧を用いる。大容量の半導体装置においては、前記低電圧の内部回路に所定の低い電圧を供給するために外部電源電圧を立下げる内部電源電圧発生回路を採用している。
【０００３】
一般に内部電源電圧発生回路は基準電圧発生回路と内部電源電圧駆動回路よりなり、基準電圧発生回路は内部電源電圧の基準となる電圧を発生させ、内部電源電圧駆動回路は基準電圧発生回路からの出力に基づいて内部電源電圧を一定に保つ。
【０００４】
このような内部電源電圧発生回路は半導体素子の信頼性を確保するためには外部電源電圧の変化、温度変化及び工程変化に係わらず一定な電圧を保たなければならない。一方、内部電源電圧発生回路から発生される電圧のレベルは基準電圧発生回路の出力により決められるので、各種の変数の変化にも係わらず一定な電圧レベルを保つ基準電圧発生回路が内部電源電圧発生回路では必要である。
【０００５】
しかしながら、ＭＯＳトランジスタを用いる従来の基準電圧発生回路で電圧を一定に保つためのクランプ用トランジスタとして主に用いられるＰＭＯＳトランジスタは工程変化及び温度変化によりその特性が敏感に変わる。よって、基準電圧を一定に保つためには、この特性を補償する方法が求められる。
【０００６】
【発明が解決しようとする課題】
本発明の目的はかかる従来の問題を解決するために、外部電源電圧の変動だけでなく工程変化及び温度変化にも係わらず一定なレベルの基準電圧を発生することができる基準電圧発生回路を提供するにある。
【０００７】
【課題を解決するための手段】
前記目的を達成する本発明は、入力された外部電源電圧を立下げてその立下り電圧を基準電圧として基準電圧出力端子に発生する分配手段と、一端が前記基準電圧の出力端子に連結され、他端が接地と連結されて前記基準電圧を所定の電圧レベルでクランピングするためのＰＭＯＳトランジスタと、前記基準電圧のレベル変動に応答して前記レベル変動を補償する方向に前記ＰＭＯＳトランジスタの基板電圧を調節するための補償手段とを備えた基準電圧発生回路において、前記補償手段は、前記基準電圧を分配して所定の分配電圧を発生する分配器と、前記分配電圧と前記ＰＭＯＳトランジスタのゲート電圧を差動増幅し、その結果を前記ＰＭＯＳトランジスタの基板電圧として提供する差動増幅器とを備えることを特徴とする基準電圧発生回路を提供する。
【０００９】
前記差動増幅器は、前記基準電圧に基づき内部電源電圧の参照レベルとして用いられる所定の内部基準電圧を発生する内部基準電圧発生手段と、一端が前記内部基準電圧発生手段の出力端子と第１ドレイン負荷を通して連結され、他端が共通ソースノードに連結され、ゲートに前記ＰＭＯＳトランジスタのゲート電圧が供給される第１ＮＭＯＳトランジスタと、一端が前記内部基準電圧発生手段の出力端子と第２ドレイン負荷を通して連結され、他端が前記共通ソースノードに連結され、ゲートに前記分配電圧が供給される第２ＮＭＯＳトランジスタと、前記共通ソースノードと接地との間に電流通路を形成し、ゲートに前記内部基準電圧が印加される電流シンクトランジスタと、前記第２ＮＭＯＳトランジスタのドレイン出力を前記ＰＭＯＳトランジスタの基板電圧として提供する出力端子とを備える。
【００１０】
また、本発明は、入力された外部電源電圧を立下げてその立下り電圧を基準電圧として基準電圧出力端子に発生する分配手段と、一端が前記基準電圧の出力端子に連結され、他端が接地と連結されて前記基準電圧を所定の電圧レベルでクランピングするためのＰＭＯＳトランジスタと、前記基準電圧のレベル変動に応答して前記レベル変動を補償する方向に前記ＰＭＯＳトランジスタの基板電圧を調節するための補償手段とを備えた基準電圧発生回路において、前記補償手段は、前記基準電圧に基づき内部電源電圧の参照レベルとして用いられる所定の内部基準電圧を発生する内部基準電圧発生手段と、前記内部基準電圧を分配して所定の分配電圧を発生する分配器と、前記分配電圧と前記ＰＭＯＳトランジスタのゲート電圧を差動増幅してその結果を前記ＰＭＯＳトランジスタの基板電圧として提供する差動増幅器とを備える。この構成において、前記差動増幅器は、一端が前記内部基準電圧の出力端子と第２ドレイン負荷を通して連結され、他端が共通ソースノードに連結され、ゲートに前記ＰＭＯＳトランジスタのゲート電圧が供給される第１ＮＭＯＳトランジスタと、一端が前記内部基準電圧の出力端子と第２ドレイン負荷を通して連結され、他端が前記共通ソースノードに連結され、ゲートに前記分配電圧が供給される第２ＮＭＯＳトランジスタと、前記共通ソースノードと接地との間に電流通路を形成し、ゲートに前記内部基準電圧が印加される電流シンクトランジスタと、前記第２ＮＭＯＳトランジスタのドレイン出力を前記ＰＭＯＳトランジスタの基板電圧として提供する出力端子とを備える。
【００１１】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
本発明の説明に先立ち従来の基準電圧発生回路を詳細に調べると次の通りである。図１はＭＯＳトランジスタを用いる従来の基準電圧発生回路を示す。図１において基準電圧発生回路は、外部電圧源Ｖｃｃと基準電圧の出力端子１０との間に連結される抵抗Ｒ１と、基準電圧の出力端子１０と第１ノード１２との間に連結される抵抗Ｒ２と、第１ノード１２と接地Ｖｓｓとの間に電流チャンネルが直列に連結されるＮＭＯＳトランジスタＮＭ１，ＮＭ２と、抵抗Ｒ２の両端にソース及びゲートが連結されドレインが接地されたクランプＰＭＯＳトランジスタＰＭ１とを含む。ＮＭ１のゲートには基準電圧出力端子１０が連結され、ＮＭ２のゲートには外部電源電圧Ｖｃｃが印加される。ＰＭ１のウェルには基準電圧Ｖｒｅｆが印加される。図１において基準電圧はＰＭＯＳトランジスタのスレショルド電圧ＶｔｐとＮＭＯＳトランジスタのドレイン電圧Ｖｎ１との和であり、よって、基準電圧は次の式１のようになる。
【００１２】
前記の式１でＲｔｒはＮＭＯＳトランジスタの等価抵抗の和である。
【００１３】
前記の式１によれば、基準電圧発生回路は外部電源電圧に無関係である。この場合、スレショルド電圧Ｖｔｐは温度に反比例し、トランジスタの等価抵抗の和は温度に比例するので、温度の変化が基準電圧に及ぼす影響は少なくなる。
【００１４】
しかしながら、工程の変化によりＰＭＯＳトランジスタのスレショルド電圧が変わる場合に基準電圧発生回路は一定なレベルの基準電圧を保つことができない。
【００１５】
図２は本発明による基準電圧発生回路の一実施例の回路図であり、図３は本発明による基準電圧発生回路の他の実施例の回路図であり、図４は図２及び図３の電圧分配器及び作動増幅器の詳細回路図である。前述した図１と同一な部分には同一の符号を付ける。
【００１６】
図２を参照すれば、基準電圧発生回路は、外部電源電圧Ｖｃｃを立下げて基準電圧の出力端子１０に基準電圧Ｖｒｅｆを発生する分配手段１１と、基準電圧の出力端子１０と接地Ｖｓｓとの間に連結されて基準電圧Ｖｒｅｆを所定の電圧レベルでクランピングするためのＰＭＯＳトランジスタＰＭ１と、基準電圧Ｖｒｅｆのレベル変動に応答してそのレベルの変動を補償する方向にＰＭＯＳトランジスタＰＭ１の基板電圧Ｖｂｐを調整する補償手段１７とを含む。補償手段１７は基準電圧Ｖｒｅｆを分配して所定の分配電圧Ｖｎ２を発生する分配器１６と、分配電圧Ｖｎ２とＰＭＯＳトランジスタＰＭ１のゲート電圧Ｖｎ１を差動増幅してその結果をＰＭＯＳトランジスタＰＭ１の基板電圧Ｖｂｐとして提供する差動増幅器１８とを含む。ＰＭＯＳトランジスタがＮ型の不純物のドーピングされたウェル内に形成されれば、基板電圧はウェル電圧となる。
【００１７】
図３の他の実施例は内部基準電圧発生手段１４から得た内部基準電圧Ｖｒｅｆｐを基準電圧Ｖｒｅｆの代わりに用いることを除いては図２の前記一実施例と同様である。よって、本発明の他の実施例による前記補償手段１７は、分配器１６、差動増幅器１８及び内部基準電圧発生手段１４を含む。
【００１８】
ここで、前記内部基準電圧発生手段１４は基準電圧Ｖｒｅｆに基づいて内部基準電圧Ｖｒｅｆｐを発生させ、これは内部電源電圧発生部１００の出力である内部電圧ＩＶＣの参照レベルとなる。
【００１９】
図４を参照すれば、一実施例の分配器１６は基準電圧端子Ｖｒｅｆと接地Ｖｓｓとの間に直列に連結された二つの抵抗Ｒ３，Ｒ４より構成されてＲ４の両端に分配された分配電圧Ｖｎ２を発生する。差動増幅器１８は、一端が内部基準電圧Ｖｒｅｆｐが印加される端子２０と第１ドレイン負荷Ｒ５を通して連結され、他端が共通ソースノード２１と連結され、ＰＭＯＳトランジスタＰＭ１のゲート電圧Ｖｎ１が供給される端子２２にゲートの連結された第１ＮＭＯＳトランジスタＮＭ３と、一端が共通ソースノード２１に連結され他端が第２ドレイン負荷Ｒ６を通して端子２２に連結され、ゲートに分配電圧Ｖｎ２が供給される第２ＮＭＯＳトランジスタＮＭ４と、ゲートに内部基準電圧Ｖｒｅｆｐが印加され共通ソースノード２１と接地との間に電流通路を形成する電流シンクトランジスタＮＭ５と、第２ＮＭＯＳトラシンズタＮＭ４のドレイン出力をＰＭＯＳトランジスタＰＭ１の基板電圧及びウェル電圧Ｖｂｐとして提供する出力端子２４を含む。
【００２０】
他の実施例の分配器１６及び差動増幅器１８は前述した一実施例と同一の構成を有するが、分配器１６の入力として基準電圧Ｖｒｅｆの代わりに内部基準電圧Ｖｒｅｆｐを用いることのみが異なる。
【００２１】
【発明の効果】
以上のように構成された本発明の効果は次の通りである。
本発明の基準電圧発生回路は、基準電圧が電圧クランプ用ＰＭＯＳトランジスタＰＭ１のスレショルド電圧Ｖｔｐの変化や温度変化などの特性変化により立上がるとウェル電圧Ｖｂｐを立下げ、立下がるとウェル電圧Ｖｂｐを立上げることにより、基準電圧レベルを一定に保つ。この場合、ウェル電圧Ｖｂｐは差動増幅器により発生され、この差動増幅器の一つの入力としてＰＭＯＳトランジスタのゲート電圧を用い、もう一つの入力としては基準電圧Ｖｒｅｆや内部基準電圧Ｖｒｅｆｐが電圧分配器により分配された電圧を用いる。電圧分配器を用いる二つの目的は二つの入力の動作電圧をほぼ同一に保つためである。
【００２２】
即ち、基準電圧発生回路で工程変化や温度変化によりスレショルド電圧Ｖｔｐが立上がると、ＰＭＯＳトランジスタＰＭ１のゲート電圧Ｖｎ１は立下がることにより分配電圧Ｖｎ２は立上がり、これにより差動増幅器の出力であるウェル電圧Ｖｂｐが減る。一方、基準電圧発生回路で工程変化や温度変化によりスレショルド電圧Ｖｔｐが立下がるとＰＭＯＳトランジスタＰＭ１のゲート電圧Ｖｎ１は立上がり分配電圧Ｖｎ２は立下がることにより、差動増幅器の出力であるウェル電圧Ｖｂｐは増える。よって、ウェル電圧Ｖｂｐを基準電圧や内部電源電圧のレベルに応じて調整することによりトランジスタの特性変化を補償する。
【図面の簡単な説明】
【図１】 従来の基準電圧発生回路を示した回路図である。
【図２】 本発明による基準電圧発生回路の望ましい一実施例の回路図である。
【図３】 本発明による基準電圧発生回路の望ましい他の実施例の回路図である。
【図４】 図２及び図３の電圧分配器及び差動増幅器の詳細回路図である。
【符号の説明】
１０ 出力端子、１１ 分配手段、１２ 第１ノード、１４ 内部基準電圧発生手段、１６ 分配器、１７ 補償手段、１８ 差動増幅器、２０ 端子、２１ 共通ソースノード、２２ 端子、２４ 出力端子
【発明の属する技術分野】
本発明は半導体装置の基準電圧発生回路に係り、特に工程変化、温度変化及び外部電源電圧の変動に係わらず一定なレベルの基準電圧を発生させることができる基準電圧発生回路に関する。
【０００２】
【従来の技術】
最近の半導体製造技術の極微細化及び高集積化の傾向に伴う半導体装置の信頼性と電力消耗量を考慮するとき、半導体装置に印加される電圧は低いものが望ましい。しかしながら、一般の半導体装置の外部回路としては５Ｖの電源電圧を用い、その内部回路としては３．３Ｖ程度の低い電圧を用いる。大容量の半導体装置においては、前記低電圧の内部回路に所定の低い電圧を供給するために外部電源電圧を立下げる内部電源電圧発生回路を採用している。
【０００３】
一般に内部電源電圧発生回路は基準電圧発生回路と内部電源電圧駆動回路よりなり、基準電圧発生回路は内部電源電圧の基準となる電圧を発生させ、内部電源電圧駆動回路は基準電圧発生回路からの出力に基づいて内部電源電圧を一定に保つ。
【０００４】
このような内部電源電圧発生回路は半導体素子の信頼性を確保するためには外部電源電圧の変化、温度変化及び工程変化に係わらず一定な電圧を保たなければならない。一方、内部電源電圧発生回路から発生される電圧のレベルは基準電圧発生回路の出力により決められるので、各種の変数の変化にも係わらず一定な電圧レベルを保つ基準電圧発生回路が内部電源電圧発生回路では必要である。
【０００５】
しかしながら、ＭＯＳトランジスタを用いる従来の基準電圧発生回路で電圧を一定に保つためのクランプ用トランジスタとして主に用いられるＰＭＯＳトランジスタは工程変化及び温度変化によりその特性が敏感に変わる。よって、基準電圧を一定に保つためには、この特性を補償する方法が求められる。
【０００６】
【発明が解決しようとする課題】
本発明の目的はかかる従来の問題を解決するために、外部電源電圧の変動だけでなく工程変化及び温度変化にも係わらず一定なレベルの基準電圧を発生することができる基準電圧発生回路を提供するにある。
【０００７】
【課題を解決するための手段】
前記目的を達成する本発明は、入力された外部電源電圧を立下げてその立下り電圧を基準電圧として基準電圧出力端子に発生する分配手段と、一端が前記基準電圧の出力端子に連結され、他端が接地と連結されて前記基準電圧を所定の電圧レベルでクランピングするためのＰＭＯＳトランジスタと、前記基準電圧のレベル変動に応答して前記レベル変動を補償する方向に前記ＰＭＯＳトランジスタの基板電圧を調節するための補償手段とを備えた基準電圧発生回路において、前記補償手段は、前記基準電圧を分配して所定の分配電圧を発生する分配器と、前記分配電圧と前記ＰＭＯＳトランジスタのゲート電圧を差動増幅し、その結果を前記ＰＭＯＳトランジスタの基板電圧として提供する差動増幅器とを備えることを特徴とする基準電圧発生回路を提供する。
【０００９】
前記差動増幅器は、前記基準電圧に基づき内部電源電圧の参照レベルとして用いられる所定の内部基準電圧を発生する内部基準電圧発生手段と、一端が前記内部基準電圧発生手段の出力端子と第１ドレイン負荷を通して連結され、他端が共通ソースノードに連結され、ゲートに前記ＰＭＯＳトランジスタのゲート電圧が供給される第１ＮＭＯＳトランジスタと、一端が前記内部基準電圧発生手段の出力端子と第２ドレイン負荷を通して連結され、他端が前記共通ソースノードに連結され、ゲートに前記分配電圧が供給される第２ＮＭＯＳトランジスタと、前記共通ソースノードと接地との間に電流通路を形成し、ゲートに前記内部基準電圧が印加される電流シンクトランジスタと、前記第２ＮＭＯＳトランジスタのドレイン出力を前記ＰＭＯＳトランジスタの基板電圧として提供する出力端子とを備える。
【００１０】
また、本発明は、入力された外部電源電圧を立下げてその立下り電圧を基準電圧として基準電圧出力端子に発生する分配手段と、一端が前記基準電圧の出力端子に連結され、他端が接地と連結されて前記基準電圧を所定の電圧レベルでクランピングするためのＰＭＯＳトランジスタと、前記基準電圧のレベル変動に応答して前記レベル変動を補償する方向に前記ＰＭＯＳトランジスタの基板電圧を調節するための補償手段とを備えた基準電圧発生回路において、前記補償手段は、前記基準電圧に基づき内部電源電圧の参照レベルとして用いられる所定の内部基準電圧を発生する内部基準電圧発生手段と、前記内部基準電圧を分配して所定の分配電圧を発生する分配器と、前記分配電圧と前記ＰＭＯＳトランジスタのゲート電圧を差動増幅してその結果を前記ＰＭＯＳトランジスタの基板電圧として提供する差動増幅器とを備える。この構成において、前記差動増幅器は、一端が前記内部基準電圧の出力端子と第２ドレイン負荷を通して連結され、他端が共通ソースノードに連結され、ゲートに前記ＰＭＯＳトランジスタのゲート電圧が供給される第１ＮＭＯＳトランジスタと、一端が前記内部基準電圧の出力端子と第２ドレイン負荷を通して連結され、他端が前記共通ソースノードに連結され、ゲートに前記分配電圧が供給される第２ＮＭＯＳトランジスタと、前記共通ソースノードと接地との間に電流通路を形成し、ゲートに前記内部基準電圧が印加される電流シンクトランジスタと、前記第２ＮＭＯＳトランジスタのドレイン出力を前記ＰＭＯＳトランジスタの基板電圧として提供する出力端子とを備える。
【００１１】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
本発明の説明に先立ち従来の基準電圧発生回路を詳細に調べると次の通りである。図１はＭＯＳトランジスタを用いる従来の基準電圧発生回路を示す。図１において基準電圧発生回路は、外部電圧源Ｖｃｃと基準電圧の出力端子１０との間に連結される抵抗Ｒ１と、基準電圧の出力端子１０と第１ノード１２との間に連結される抵抗Ｒ２と、第１ノード１２と接地Ｖｓｓとの間に電流チャンネルが直列に連結されるＮＭＯＳトランジスタＮＭ１，ＮＭ２と、抵抗Ｒ２の両端にソース及びゲートが連結されドレインが接地されたクランプＰＭＯＳトランジスタＰＭ１とを含む。ＮＭ１のゲートには基準電圧出力端子１０が連結され、ＮＭ２のゲートには外部電源電圧Ｖｃｃが印加される。ＰＭ１のウェルには基準電圧Ｖｒｅｆが印加される。図１において基準電圧はＰＭＯＳトランジスタのスレショルド電圧ＶｔｐとＮＭＯＳトランジスタのドレイン電圧Ｖｎ１との和であり、よって、基準電圧は次の式１のようになる。
【００１２】
【００１３】
前記の式１によれば、基準電圧発生回路は外部電源電圧に無関係である。この場合、スレショルド電圧Ｖｔｐは温度に反比例し、トランジスタの等価抵抗の和は温度に比例するので、温度の変化が基準電圧に及ぼす影響は少なくなる。
【００１４】
しかしながら、工程の変化によりＰＭＯＳトランジスタのスレショルド電圧が変わる場合に基準電圧発生回路は一定なレベルの基準電圧を保つことができない。
【００１５】
図２は本発明による基準電圧発生回路の一実施例の回路図であり、図３は本発明による基準電圧発生回路の他の実施例の回路図であり、図４は図２及び図３の電圧分配器及び作動増幅器の詳細回路図である。前述した図１と同一な部分には同一の符号を付ける。
【００１６】
図２を参照すれば、基準電圧発生回路は、外部電源電圧Ｖｃｃを立下げて基準電圧の出力端子１０に基準電圧Ｖｒｅｆを発生する分配手段１１と、基準電圧の出力端子１０と接地Ｖｓｓとの間に連結されて基準電圧Ｖｒｅｆを所定の電圧レベルでクランピングするためのＰＭＯＳトランジスタＰＭ１と、基準電圧Ｖｒｅｆのレベル変動に応答してそのレベルの変動を補償する方向にＰＭＯＳトランジスタＰＭ１の基板電圧Ｖｂｐを調整する補償手段１７とを含む。補償手段１７は基準電圧Ｖｒｅｆを分配して所定の分配電圧Ｖｎ２を発生する分配器１６と、分配電圧Ｖｎ２とＰＭＯＳトランジスタＰＭ１のゲート電圧Ｖｎ１を差動増幅してその結果をＰＭＯＳトランジスタＰＭ１の基板電圧Ｖｂｐとして提供する差動増幅器１８とを含む。ＰＭＯＳトランジスタがＮ型の不純物のドーピングされたウェル内に形成されれば、基板電圧はウェル電圧となる。
【００１７】
図３の他の実施例は内部基準電圧発生手段１４から得た内部基準電圧Ｖｒｅｆｐを基準電圧Ｖｒｅｆの代わりに用いることを除いては図２の前記一実施例と同様である。よって、本発明の他の実施例による前記補償手段１７は、分配器１６、差動増幅器１８及び内部基準電圧発生手段１４を含む。
【００１８】
ここで、前記内部基準電圧発生手段１４は基準電圧Ｖｒｅｆに基づいて内部基準電圧Ｖｒｅｆｐを発生させ、これは内部電源電圧発生部１００の出力である内部電圧ＩＶＣの参照レベルとなる。
【００１９】
図４を参照すれば、一実施例の分配器１６は基準電圧端子Ｖｒｅｆと接地Ｖｓｓとの間に直列に連結された二つの抵抗Ｒ３，Ｒ４より構成されてＲ４の両端に分配された分配電圧Ｖｎ２を発生する。差動増幅器１８は、一端が内部基準電圧Ｖｒｅｆｐが印加される端子２０と第１ドレイン負荷Ｒ５を通して連結され、他端が共通ソースノード２１と連結され、ＰＭＯＳトランジスタＰＭ１のゲート電圧Ｖｎ１が供給される端子２２にゲートの連結された第１ＮＭＯＳトランジスタＮＭ３と、一端が共通ソースノード２１に連結され他端が第２ドレイン負荷Ｒ６を通して端子２２に連結され、ゲートに分配電圧Ｖｎ２が供給される第２ＮＭＯＳトランジスタＮＭ４と、ゲートに内部基準電圧Ｖｒｅｆｐが印加され共通ソースノード２１と接地との間に電流通路を形成する電流シンクトランジスタＮＭ５と、第２ＮＭＯＳトラシンズタＮＭ４のドレイン出力をＰＭＯＳトランジスタＰＭ１の基板電圧及びウェル電圧Ｖｂｐとして提供する出力端子２４を含む。
【００２０】
他の実施例の分配器１６及び差動増幅器１８は前述した一実施例と同一の構成を有するが、分配器１６の入力として基準電圧Ｖｒｅｆの代わりに内部基準電圧Ｖｒｅｆｐを用いることのみが異なる。
【００２１】
【発明の効果】
以上のように構成された本発明の効果は次の通りである。
本発明の基準電圧発生回路は、基準電圧が電圧クランプ用ＰＭＯＳトランジスタＰＭ１のスレショルド電圧Ｖｔｐの変化や温度変化などの特性変化により立上がるとウェル電圧Ｖｂｐを立下げ、立下がるとウェル電圧Ｖｂｐを立上げることにより、基準電圧レベルを一定に保つ。この場合、ウェル電圧Ｖｂｐは差動増幅器により発生され、この差動増幅器の一つの入力としてＰＭＯＳトランジスタのゲート電圧を用い、もう一つの入力としては基準電圧Ｖｒｅｆや内部基準電圧Ｖｒｅｆｐが電圧分配器により分配された電圧を用いる。電圧分配器を用いる二つの目的は二つの入力の動作電圧をほぼ同一に保つためである。
【００２２】
即ち、基準電圧発生回路で工程変化や温度変化によりスレショルド電圧Ｖｔｐが立上がると、ＰＭＯＳトランジスタＰＭ１のゲート電圧Ｖｎ１は立下がることにより分配電圧Ｖｎ２は立上がり、これにより差動増幅器の出力であるウェル電圧Ｖｂｐが減る。一方、基準電圧発生回路で工程変化や温度変化によりスレショルド電圧Ｖｔｐが立下がるとＰＭＯＳトランジスタＰＭ１のゲート電圧Ｖｎ１は立上がり分配電圧Ｖｎ２は立下がることにより、差動増幅器の出力であるウェル電圧Ｖｂｐは増える。よって、ウェル電圧Ｖｂｐを基準電圧や内部電源電圧のレベルに応じて調整することによりトランジスタの特性変化を補償する。
【図面の簡単な説明】
【図１】 従来の基準電圧発生回路を示した回路図である。
【図２】 本発明による基準電圧発生回路の望ましい一実施例の回路図である。
【図３】 本発明による基準電圧発生回路の望ましい他の実施例の回路図である。
【図４】 図２及び図３の電圧分配器及び差動増幅器の詳細回路図である。
【符号の説明】
１０ 出力端子、１１ 分配手段、１２ 第１ノード、１４ 内部基準電圧発生手段、１６ 分配器、１７ 補償手段、１８ 差動増幅器、２０ 端子、２１ 共通ソースノード、２２ 端子、２４ 出力端子
Claims (4)
- 入力された外部電源電圧を立下げてその立下り電圧を基準電圧として基準電圧出力端子に発生する分配手段と、
一端が前記基準電圧の出力端子に連結され、他端が接地と連結されて前記基準電圧を所定の電圧レベルでクランピングするためのＰＭＯＳトランジスタと、 前記基準電圧のレベル変動に応答して前記レベル変動を補償する方向に前記ＰＭＯＳトランジスタの基板電圧を調節するための補償手段とを備えた基準電圧発生回路において、
前記補償手段は、
前記基準電圧を分配して所定の分配電圧を発生する分配器と、
前記分配電圧と前記ＰＭＯＳトランジスタのゲート電圧を差動増幅し、その結果を前記ＰＭＯＳトランジスタの基板電圧として提供する差動増幅器とを備えることを特徴とする基準電圧発生回路。 - 前記差動増幅器は、
前記基準電圧に基づき内部電源電圧の参照レベルとして用いられる所定の内部基準電圧を発生する内部基準電圧発生手段と、
一端が前記内部基準電圧発生手段の出力端子と第１ドレイン負荷を通して連結され、他端が共通ソースノードに連結され、ゲートに前記ＰＭＯＳトランジスタのゲート電圧が供給される第１ＮＭＯＳトランジスタと、
一端が前記内部基準電圧発生の出力端子と第２ドレイン負荷を通して連結され、他端が前記共通ソースノードに連結され、ゲートに前記分配電圧が供給される第２ＮＭＯＳトランジスタと、
前記共通ソースノードと接地との間に電流通路を形成し、ゲートに前記内部基準電圧が印加される電流シンクトランジスタと、
前記第２ＮＭＯＳトランジスタのドレイン出力を前記ＰＭＯＳトランジスタの基板電圧として提供する出力端子とを備えることを特徴とする請求項１に記載の基準電圧発生回路。 - 入力された外部電源電圧を立下げてその立下り電圧を基準電圧として基準電圧出力端子に発生する分配手段と、
一端が前記基準電圧の出力端子に連結され、他端が接地と連結されて前記基準電圧を所定の電圧レベルでクランピングするためのＰＭＯＳトランジスタと、 前記基準電圧のレベル変動に応答して前記レベル変動を補償する方向に前記ＰＭＯＳトランジスタの基板電圧を調節するための補償手段とを備えた基準電圧発生回路において、
前記補償手段は、前記基準電圧に基づき内部電源電圧の参照レベルとして用いられる所定の内部基準電圧を発生する内部基準電圧発生手段と、
前記内部基準電圧を分配して所定の分配電圧を発生する分配器と、
前記分配電圧と前記ＰＭＯＳトランジスタのゲート電圧を差動増幅してその結果を前記ＰＭＯＳトランジスタの基板電圧として提供する差動増幅器とを備えることを特徴とする基準電圧発生回路。 - 前記差動増幅器は、
一端が前記内部基準電圧の出力端子と第２ドレイン負荷を通して連結され、他端が共通ソースノードに連結され、ゲートに前記ＰＭＯＳトランジスタのゲート電圧が供給される第１ＮＭＯＳトランジスタと、
一端が前記内部基準電圧の出力端子と第２ドレイン負荷を通して連結され、他端が前記共通ソースノードに連結され、ゲートに前記分配電圧が供給される第２ＮＭＯＳトランジスタと、
前記共通ソースノードと接地との間に電流通路を形成し、ゲートに前記内部基準電圧が印加される電流シンクトランジスタと、
前記第２ＮＭＯＳトランジスタのドレイン出力を前記ＰＭＯＳトランジスタの基板電圧として提供する出力端子とを備えることを特徴とする請求項３に記載の基準電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009640A KR0141157B1 (ko) | 1995-04-24 | 1995-04-24 | 기준전압발생회로 |
| KR1995-P-009640 | 1995-04-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08305454A JPH08305454A (ja) | 1996-11-22 |
| JP3731833B2 true JP3731833B2 (ja) | 2006-01-05 |
Family
ID=19412802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10008696A Expired - Fee Related JP3731833B2 (ja) | 1995-04-24 | 1996-04-22 | 基準電圧発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5783935A (ja) |
| JP (1) | JP3731833B2 (ja) |
| KR (1) | KR0141157B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2772155B1 (fr) * | 1997-12-10 | 2000-02-11 | Matra Mhs | Dispositif de generation d'une tension continue de reference |
| KR100272508B1 (ko) * | 1997-12-12 | 2000-11-15 | 김영환 | 내부전압(vdd) 발생회로 |
| KR20000056765A (ko) | 1999-02-25 | 2000-09-15 | 김영환 | 온도변화에 무관한 전압조정회로 |
| KR100607164B1 (ko) * | 1999-09-08 | 2006-08-01 | 삼성전자주식회사 | 기준 전압 발생 회로 |
| US6515534B2 (en) * | 1999-12-30 | 2003-02-04 | Intel Corporation | Enhanced conductivity body biased PMOS driver |
| JP3868756B2 (ja) * | 2001-04-10 | 2007-01-17 | シャープ株式会社 | 半導体装置の内部電源電圧発生回路 |
| JP3575453B2 (ja) * | 2001-09-14 | 2004-10-13 | ソニー株式会社 | 基準電圧発生回路 |
| US6593726B1 (en) * | 2002-02-15 | 2003-07-15 | Micron Technology, Inc. | Voltage converter system and method having a stable output voltage |
| US6894473B1 (en) * | 2003-03-05 | 2005-05-17 | Advanced Micro Devices, Inc. | Fast bandgap reference circuit for use in a low power supply A/D booster |
| JP4212036B2 (ja) * | 2003-06-19 | 2009-01-21 | ローム株式会社 | 定電圧発生器 |
| JP2005038482A (ja) * | 2003-07-17 | 2005-02-10 | Toshiba Microelectronics Corp | 半導体装置 |
| JP4162092B2 (ja) * | 2004-08-31 | 2008-10-08 | シャープ株式会社 | バスドライバ装置および半導体集積回路 |
| US7453251B1 (en) * | 2005-01-18 | 2008-11-18 | Intersil Americas Inc. | Voltage tracking reference for a power regulator |
| US7283010B2 (en) * | 2005-10-20 | 2007-10-16 | Honeywell International Inc. | Power supply compensated voltage and current supply |
| KR100675016B1 (ko) * | 2006-02-25 | 2007-01-29 | 삼성전자주식회사 | 온도 의존성이 낮은 기준전압 발생회로 |
| JP2013074749A (ja) * | 2011-09-28 | 2013-04-22 | Seiko Instruments Inc | 過充電防止回路及び半導体装置 |
| KR20130098041A (ko) * | 2012-02-27 | 2013-09-04 | 삼성전자주식회사 | 낮은 외부 전원 전압에 적합한 전압 발생부들 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4095164A (en) * | 1976-10-05 | 1978-06-13 | Rca Corporation | Voltage supply regulated in proportion to sum of positive- and negative-temperature-coefficient offset voltages |
| US4368420A (en) * | 1981-04-14 | 1983-01-11 | Fairchild Camera And Instrument Corp. | Supply voltage sense amplifier |
-
1995
- 1995-04-24 KR KR1019950009640A patent/KR0141157B1/ko not_active IP Right Cessation
-
1996
- 1996-04-22 US US08/636,116 patent/US5783935A/en not_active Expired - Fee Related
- 1996-04-22 JP JP10008696A patent/JP3731833B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960038542A (ko) | 1996-11-21 |
| JPH08305454A (ja) | 1996-11-22 |
| KR0141157B1 (ko) | 1998-07-15 |
| US5783935A (en) | 1998-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3731833B2 (ja) | 基準電圧発生回路 | |
| US7268529B2 (en) | Reference voltage generating circuit, a semiconductor integrated circuit and a semiconductor integrated circuit apparatus | |
| JP2596697B2 (ja) | Ｃｍｏｓトランジスタ回路を使用する基準電圧発生回路 | |
| KR940003406B1 (ko) | 내부 전원전압 발생회로 | |
| US6005378A (en) | Compact low dropout voltage regulator using enhancement and depletion mode MOS transistors | |
| JP3097899B2 (ja) | Ｃｍｏｓ電流源回路 | |
| JP5074542B2 (ja) | 内部電圧発生回路 | |
| US4987379A (en) | Operational amplifier circuit | |
| JP2531104B2 (ja) | 基準電位発生回路 | |
| US4716307A (en) | Regulated power supply for semiconductor chips with compensation for changes in electrical characteristics or chips and in external power supply | |
| EP0714055A1 (en) | Proportional to absolute temperature current source | |
| US20030011351A1 (en) | Internal power supply for an integrated circuit having a temperature compensated reference voltage generator | |
| JP3519361B2 (ja) | バンドギャップレファレンス回路 | |
| US6940338B2 (en) | Semiconductor integrated circuit | |
| JP2684600B2 (ja) | 温度に対して安定な電流源 | |
| JP3531129B2 (ja) | 電源回路 | |
| JPH0675648A (ja) | 基準電流発生回路 | |
| JP3024645B1 (ja) | 定電圧発生回路 | |
| JPH03102412A (ja) | Ｍｏｓ集積回路 | |
| JP2550871B2 (ja) | Ｃｍｏｓ定電流源回路 | |
| US6731159B2 (en) | Mirroring circuit for operation at high frequencies | |
| JP2565528B2 (ja) | ヒステリシスコンパレータ回路 | |
| US5998983A (en) | Device for generating a DC reference voltage | |
| JPH11312930A (ja) | 差動増幅器 | |
| KR19980065847A (ko) | 정전류 발생회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050520 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050816 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050909 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051007 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091021 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091021 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101021 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |