JP3694729B2 - 半導体集積回路装置の製造方法 - Google Patents
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/0555—Shape
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
- H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/4501—Shape
- H01L2224/45012—Cross-sectional shape
- H01L2224/45015—Cross-sectional shape being circular
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06551—Conductive connections on the side of the device
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
- H01L2225/06586—Housing with external bump or bump-like connectors
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06589—Thermal management, e.g. cooling
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
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- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
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- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
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- H01L2924/01014—Silicon [Si]
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- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
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- H01L2924/01023—Vanadium [V]
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- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
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- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
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- H01L2924/01033—Arsenic [As]
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- H01L2924/01—Chemical elements
- H01L2924/01039—Yttrium [Y]
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- H01L2924/01042—Molybdenum [Mo]
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- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
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- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
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- H01L2924/01—Chemical elements
- H01L2924/01055—Cesium [Cs]
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Description
本発明は、半導体集積回路装置およびその製造技術に関し、特に、小型・高性能のマルチチップ・モジュールを有する半導体集積回路装置に適用して有効な技術に関するものである。
背景技術
SIMM(Single In-line Memory Module)に代表されるメモリモジュールは、エンジニアリング・ワークステーション(EWS)やパーソナル・コンピュータなどに搭載する半導体メモリとして広く利用されている。SIMMは、通常、DRAM(Dynamic Random Access Memory)やSRAM(Static Random Access Memory)などのメモリLSIを形成した半導体チップをSOJ(Small Out-line Jleaded Package)などのLSIパッケージに封止し、これをプリント配線基板に実装した構成となっている。
ところが、近年のEWSや並列処理コンピュータは、大量のデータを高速で処理するために大容量のメモリ(RAM)を必要としている。そこで、これに対応するために、メモリモジュールの三次元化技術が検討されている。これは、従来のSIMMのように、プリント配線基板上に平面的(二次元的)にLSIパッケージを実装する方式では、メモリ容量の増加につれてプリント配線基板のサイズが著しく大型化してしまうからである。
三次元メモリモジュールの具体例としては、例えばTSOP(Thin Small Out-line Package)などの超薄型LSIパッケージを何層か積み重ねてその両側壁にプリント配線基板を配置し、それぞれのTSOPのリードをこの側面基板で保持する構造のもの(工業調査会、1993年9月1日発行「電子材料」p.33〜p.39)などが知られている。
この種の三次元メモリモジュールによれば、同一面積のプリント配線基板上により多くのLSIパッケージを搭載できるので、小型で大容量のメモリモジュールを実現することができる。また、プリント配線基板上に平面的にLSIパッケージを実装する場合に比べてパッケージ間を接続する配線長を短くすることができるので、高速化の面からも利点が大きい。
しかしながら、TSOPなどの超薄型LSIパッケージを積み重ねた従来構造の三次元メモリモジュールは、モジュールの小型化とパッケージの熱抵抗の低減を両立させることが困難である。
すなわち、TSOPなどのLSIパッケージを積み重ねると、上下の半導体チップ間の樹脂の肉厚が二倍になるので、パッケージの熱抵抗が大きくなってしまう。従って、この熱抵抗を低減するために、パッケージとパッケージの間に適当な隙間を設けなければならないので、モジュールの縦方向の外形寸法が大きくなってしまう。
三次元メモリモジュールを小型化する有効な手段は、一つのパッケージに複数の半導体チップを一括して封止することである。このようにすると、上下の半導体チップ間に充填される樹脂の肉厚が薄くなるので、パッケージの縦方向の外形寸法が小さくなるのみならず、パッケージの熱抵抗も小さくなる。
しかし、一つのパッケージに複数の半導体チップを単純に一括封止しただけでは、信頼性の高いメモリモジュールを得ることはできない。すなわち、一つのパッケージに複数の半導体チップを一括封止した場合は、パッケージの中心部と周辺部の温度差が大きくなり、パッケージの内部に大きな熱ストレスの生ずることが予想される。従って、パッケージの中心部の熱を速やかに外部に放散させるための構造設計が不可欠である。
また、一つのパッケージに複数の半導体チップを一括封止する場合は、テスティング、選別、エージングなどをどのような方法で行うかが問題となる。すなわち、一つのパッケージに複数の半導体チップを一括封止したモジュールは、パッケージの封止後にいずれかの半導体チップが不良であることが判明しても、その半導体チップを交換することができない。従って、モジュールの製造歩留りを向上させるためには、半導体チップをリードフレームに搭載してワイヤボンディングを行った後、半導体チップを封止する工程の直前にすべての半導体チップが正常に動作するか否かを確認するためのテスティング、選別、エージングを行う必要がある。しかし、封止工程前のリードフレームは、全てのリードがタイバーを介して電気的に導通した状態になっているため、そのままではテスティング、選別、エージングを行うことができない。
また、一つのパッケージに複数の半導体チップを一括封止する場合は、封止工程の歩留り、スループットも問題となる。通常、TSOPなどのLSIパッケージは、上型と下型との間にリードフレームを挟んでその隙間に樹脂を注入するインサート・モールド法により成形するが、半導体チップを搭載したリードフレームを積層して一括封止する場合は、上型と下型とで構成される従来の金型ではパッケージの離型が困難となるのでその対策が必要である。また、重なり合ったリードフレームの隙間には樹脂が流入し難く、ボイド(空隙)などが発生し易いので、これを防ぐ対策も必要である。
また、従来構造の三次元メモリモジュールは、全ての半導体チップを同一ピン配列のリードフレームに搭載している。しかし、データピンの接続は半導体チップごとに異なるので、同一ピン配列のリードフレームを使用したのでは、リードフレーム間を縦方向に単純に接続することができない。従って、例えば前述した文献に記載されたメモリモジュールのように、積層したLSIパッケージの両側壁にプリント配線基板を配置するなどの対策が必要となり、モジュールの小型化が制約される。
さらに、従来構造の三次元メモリモジュールは、多ビット化への対応が困難である。すなわち、例えば36ビットメモリモジュールのようにデータ幅の広い多ビット製品は、データ線が多いためにリードフレームを小型に設計することが困難で、パッケージサイズ、ボンディングワイヤ長が長くならざるを得ない。従って、従来技術では、多ビット品を小型のメモリモジュールに搭載することは困難である。
本発明の目的は、小型・高性能のマルチチップ・モジュール、特に小型・大容量のメモリモジュールを提供することにある。
本発明の目的は、小型・高性能のマルチチップ・モジュールの製造方法を提供することにある。
本発明の目的は、小型・高性能のマルチチップ・モジュールの製造装置を提供することにある。
本発明の他の目的は、小型・高性能のマルチチップ・モジュールを安価に提供することのできる技術を提供することにある。
本発明の他の目的は、多ビット品を搭載したマルチチップ・モジュールを小型化することのできる技術を提供することにある。
本発明の他の目的は、マルチチップ・モジュールの放熱性を改善することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本発明の半導体集積回路装置は、半導体チップを搭載したリードフレームの所定数を積層して一括封止した樹脂パッケージをソケットに搭載し、前記樹脂パッケージから引き出した前記リードフレームのアウターリードと、前記アウターリードの延在する方向と交差する方向に延在する前記ソケットのリードとを電気的に接続したマルチチップモジュールである。このマルチチップモジュールによれば、複数の半導体チップを一括してパッケージに封止するので、半導体チップを1個ずつ樹脂封止したTSOPのようなLSIパッケージを何層か積み重ねて構成したモジュールに比べて外形寸法を大幅に縮小することができる。また、パッケージから引き出したアウターリードとソケットのリードを交差させて接続することにより、マトリクス状の放熱経路が形成され、パッケージの中心部の熱を速やかに外部に放散させることができる。また、パッケージの側面からアウターリードを引き出して板バネ構造としているので、積層されたリードフレームの隙間に充填される樹脂の縦方向の伸縮を緩和することができる。
本発明の半導体集積回路装置は、上記のマルチチップモジュールにおいて、前記樹脂パッケージに一括封止された前記それぞれの半導体チップは、多ビットの入出力端子を有すると共に、前記入出力端子の一部に前記リードフレームと電気的に接続されていない不良の端子を含み、前記樹脂パッケージは、前記半導体チップの全体で前記リードフレームと電気的に接続された所定数の入出力端子を構成しているものである。これにより、入出力端子の一部に不良の端子を含む多ビットの半導体チップの正常な入出力端子のみを選択的にリードフレームにボンディングすることによって、正常な入出力端子を持つ多ビットのマルチチップ・モジュールを得ることができる。
本発明の半導体集積回路装置は、上記のマルチチップモジュールにおいて、前記樹脂パッケージから引き出した前記リードフレームのアウターリードと、前記アウターリードの延在する方向と交差する方向に延在するリードとを電気的に接続し、前記リードの下端部をJ型に成形して前記樹脂パッケージの外部端子を構成したマルチチップモジュールである。これにより、樹脂パッケージのリードをプリント配線基板に直接接続することができるので、前記ソケットが不要となり、部品点数の低減によるマルチチップ・モジュールの低価格化と外形寸法の小型化とを併せて実現することができる。
本発明の半導体集積回路装置は、上記のマルチチップモジュールを製造する際、上型および下型と、前記所定数のリードフレームのそれぞれの隙間に挿入され、それぞれが2分割可能な所定数の可動金型とで構成される金型を用いて、前記所定数のリードフレームを一括封止するものである。これにより、モールド後、それぞれの可動金型を左右に2分割することによって、パッケージを簡単に金型から離型することができる。
【図面の簡単な説明】
第1図は本発明の一実施例であるDRAMモジュールの前方斜視図、第2図はDRAMモジュールの後方斜視図、第3図はDRAMモジュールの裏面斜視図、第4図はDRAMモジュールの内部構成を示すブロック図、第5図はDRAMモジュールに使用される半導体チップのパッドレイアウトを示す平面図、第6図〜第14図は半導体チップが搭載される9枚のリードフレームの平面図、第15図は半導体チップを搭載したリードフレームの平面図、第16図はパッケージの斜視図、第17図はパッケージを搭載するマザーソケットの斜視図、第18図はパッケージの成形に用いる入れ子金型の斜視図、第19図は入れ子金型の上金型を持ち上げた状態を示す斜視図、第20図は入れ子金型の分解斜視図、第21図は入れ子金型の可動金型を示す平面図(a)および側面図(b)、第22図はパッケージの他の実施例を示す斜視図、第23図はDRAMモジュールの他の実施例を示す斜視図、第24図〜第32図はリードフレームの他の実施例を示す平面図、第33図は入れ子金型の内部を上下方向に貫通するゲートラインの斜視図、第34図はリードフレームを分解した状態を示す平面図、第35図はマザーソケットの製造に用いる金型の一対の可動金型を示す斜視図、第36図はマザーソケットの製造に用いる金型の一対の中央金型を示す斜視図、第37図〜第39図はマザーソケットの製造に用いるリードフレームの平面図、第40図〜第49図はリードフレームの他の実施例を示す平面図、第50図はリードを保持している外側の金属部分を切り離した状態を示すリードフレームの平面図、第51図は第24図〜第32図に示した9枚のリードフレームで構成された一枚の組みリードフレームの全体平面図、第52図、第53図はダミーのリードフレームの平面図、第54図はDRAMモジュールの等価回路図、第55図はデュアルインライン構造に対応したマザーソケットのピン配列を示す平面図、第56図〜第67図はリードフレームの他の実施例を示す平面図、第68図はデュアルインライン構造のマザーソケットの斜視図、第69図はマザーソケット上にパッケージを1段搭載した状態を示す斜視図、第70図はDRAMモジュールの他の実施例を示す斜視図、第71図はマザーソケットの上面側のピン配列を示す平面図、第72図、第73図はマザーソケット用リードフレームの他の実施例を示す平面図、第74図はDRAMモジュールに放熱フィンを取り付けた実施例を示す斜視図、第75図は放熱フィンの一部をカットした状態を示す斜視図、第76図は放熱フィンの側面図、第77図は放熱フィンの斜視図、第78図は放熱フィンの他の実施例を示す斜視図、第79図はDRAMモジュールの他の実施例を示す等価回路図、第80図はDRAMモジュールの他の実施例を示す斜視図、第81図はDRAMモジュールをSIMMのプリント配線基板に実装した状態を示す斜視図、第82図はパッケージの成形に用いる入れ子金型の他の実施例を示す構成図、第83図は可動金型の平面図(a)、側面図(b)、第84図は下金型の斜視図(a)、平面図(b)、断面図(c)、第85図、第86図はパッケージの成形方法を示す入れ子金型の構成図、第87図はモールド装置の全体構成図、第88図はパッケージの成形方法を示す入れ子金型の構成図、第89図はパッケージの成形方法を示す入れ子金型の斜視図、第90図はパッケージの成形方法を示す入れ子金型の構成図、第91図は可動金型の他の実施例を示す平面図(a)、側面図(b)、第92図はパッケージの断面図、第93図は300mil-SOJのEIAJ規格を示す説明図、第94図はDRAMモジュールの一部を破断して示す断面図、第95図、第96図はモジュールリードの他の実施例を示す斜視図、第97図は半田フィレットのパターンを示す側面図(a)、斜視図(b)、第98図(a)〜(c)はリードの他の実施例を示す平面図、第99図はモジュールリードとリードの一括接続方法を示す側面図(a)、平面図(b)、第100図、第101図はリードの他の実施例を示す斜視図、第102図はパッケージの底面に窪みを設けた状態を示す斜視図、第103図は従来の単層パッケージの底面に窪みを設ける方法を示す説明図、第104図、第105図は可動金型の他の実施例を示す断面図、第106図(a)〜(c)は可動金型の他の実施例を示す側面図、(d)、(e)は(b)の可動金型を上方から見た平面図、(f)は可動金型のゲート孔の拡大平面図、第107図(a)は可動金型のゲート孔、ガイドピン孔、下金型のゲート孔の位置関係を示す平面図、(b)はスリットゲートの平面図、第108図(a)はスリットゲートの拡大斜視図、(b)はピンゲートの拡大斜視図、第109図(a)はゲート孔の平面図、(b)はゲート孔の変形例を示す(a)のX−X’線に沿った断面図、第110図(a)、(b)は可動金型の製造方法を示す斜視図、第111図はDRAMモジュールの他の実施例を示す斜視図、第112図はDRAMモジュールを裏面から見た斜視図、第113図はDRAMモジュールの内部構成を示すブロック図、第114図はマザーソケットの底面を示す平面図、第115図はマザーソケットの上面を示す平面図、第116図はマザーソケットの上面のソルダーレジストパターンを示す平面図、第117図はマザーソケットの底面側に設けられた冗長階層セレクタの等価回路図、第118図は冗長階層セレクタの選択的な接続方法を説明するための概念図、第119図はマザーソケットの底面側に設けられる冗長階層セレクタの他の等価回路図、第120図はDRAMチップのブロック図、第121図はDRAMチップの制御信号に着目したブロック図、第122図はDRAMモジュールの他の実施例のブロック図、第123図は欠陥救済用LSIの一実施例のブロック図、第124図はインテリジェント化モジュールのブロック図、第125図(a)は誤り訂正回路を組み込んだモジュールの製造方法を示すパッケージの構成図、同図(b)はマザーソケットの構成図、第126図、第127図はインテリジェント化モジュールの斜視図、第128図、第129図はインテリジェント化モジュールに使用するリードフレームの平面図、第130図はDRAMモジュールの他の実施例の等価回路図、第131図はリードとモジュールリードの接続方法の他の実施例を示す平面図(a)、側面図(b)、第132図はリードとモジュールリードの接続方法の他の実施例を示す斜視図、第133図はマザーソケットの他の実施例を示す斜視図、第134図はDRAMモジュールの他の実施例を示す斜視図である。
発明を実施するための最良の形態
本発明をより詳述するために、添付の図面に従ってこれを説明する。
第1図は、本発明の一実施例であるDRAMモジュールを前方から見た斜視図、第2図は、このDRAMモジュールを後方から見た斜視図、第3図はこのDRAMモジュールを裏面から見た斜視図、第4図は、このDRAMモジュールの内部構成を示すブロック図である。
本実施例のDRAMモジュール1Aは、モジュール本体であるパッケージ2Aとこれを搭載するマザーソケット3Aとで構成されている。パッケージ2Aとマザーソケット3Aは、エポキシ系の合成樹脂や耐熱液晶ポリマーなどからなり、後述する金型を使ってインサート・モールドされる。
パッケージ2Aの内部には、9個の半導体チップ(M0〜M8)とこれらの半導体チップ(M0〜M8)を1個ずつ搭載(チップボンディング)した合計9枚のリードフレームがパッケージ2Aの上下方向に積層された状態で一括封止されている。パッケージ2Aに封止された9個の半導体チップ(M0〜M8)のそれぞれには、16メガビット[Mbit]の大容量を有する〔16777216ワード×1ビット〕構成のCMOS−DRAMが形成されている。そして、これら9個の半導体チップ(M0〜M8)を相互に結線することによって、第4図に示すような〔16777216ワード×9ビット〕構成のDRAMモジュールが構成されている。つまり、本実施例のDRAMモジュール1Aは、1ビット単位でメモリアクセスを行う9個の16メガビット[Mbit]DRAMチップ(M0〜M8)を並列に接続することによって、9ビット単位でメモリアクセスを行う大容量のDRAMモジュールを実現している。
第5図は、上記16メガビット[Mbit]DRAMが形成された半導体チップ(M)のパッドレイアウトを示す平面図である。この半導体チップ(M)は、〔4194304ワード×4ビット〕モードと〔16777216ワード×1ビット〕モードがボンディングオプションで切換えられるように構成されており、〔16777216ワード×1ビット〕モードで動作させるときには、図示のFP2パッドをVss(GND)にショートさせる。また、この半導体チップ(M)は、ピン(端子)数の増加を防ぐために、ワイヤボンディング時に前記第4図に示すデータ入力ピンDinとデータ出力ピンDoutが同一のリードに内部接続される。
第6図〜第14図は、上記半導体チップ(M0〜M8)が搭載される9枚のリードフレーム(S1〜S9)の平面図である。それぞれのリードフレーム(S1〜S9)には、長辺方向に沿ってリード6が二列に配置されている。リード6の数は、各列16本の合計32本である。それぞれのリード6の先端には、後述するマザーソケット3Aのモジュールリードが挿入される四角い開孔8が形成されている。また、リードフレーム(S1〜S9)の外周部には、後述する金型のガイドピンが挿入される丸い開孔4が設けられている。
リード6のパターン(ピン配置)は、リードフレーム(S1〜S9)ごとに個別に設計されている。すなわち、電源(およびGND)ピン、アドレス信号ピン、コントロール信号ピンなどのような共通接続されるピンはすべてのリードフレーム(S1〜S9)で共通の配置となっているが、データ入出力用のピン(データピン)の配置はすべてのリードフレーム(S1〜S9)で異なっている。電源(およびGND)ピンは、バスバーリードとして構成されている。電源(およびGND)ピンは、配線インピーダンスを低くするために、複数箇所で半導体チップの電源用パッド(およびGNDパッド)に接続される。
上記9枚のリードフレーム(S1〜S9)は、第6図に示すリードフレーム(S1)がパッケージ2Aの最下層に配置され、その上に第7図〜第14図に示す8枚のリードフレーム(S2〜S9)が下層からS2,S3…S9の順に積層される。リードフレーム(S1〜S9)は、42アロイ、コバールなどの導電材料からなり、その標準的な板厚は0.1〜0.125mm程度である。
第15図は、半導体チップ(M0)を搭載したリードフレーム(S1)の平面図である。半導体チップ(M0)は、絶縁テープ5を用いたLOC(Leda On Chip)方式によってリードフレーム(S1)に搭載されている。絶縁テープ5は、半導体チップ(M0)の主面とリードフレーム(S1)の下面との間に挿入され、熱圧着によってリードフレーム(S1)に接着されている。半導体チップ(M0)は、接着剤によって絶縁テープ5に接着されている。絶縁テープ5は、パッケージ2Aを構成している合成樹脂との界面に生じる熱応力などを緩和する目的で4分割されている。絶縁テープ5は、ポリイミド樹脂、高耐熱・高強度液晶ポリマー(例えばポリプラスチック社の「ベクトラ E130」のようなガラス繊維強化高耐熱液晶ポリマー)などからなり、その標準的な厚さは0.1〜0.05mm程度である。
半導体チップ(M0)の主面上には、ボンディングパッド(BP)が長辺方向に沿って一列に配置されている。これらのボンディングパッド(BP)とリードフレーム(S1)の対応するリード6とは、Auのワイヤ7によって電気的に接続されている。ボンディングパッド(BP)とリード6の接続は、加熱または超音波もしくはこれらを併用した周知のワイヤボンディング装置を使って行われる。図示は省略するが、その他のリードフレーム(S2〜S9)のそれぞれにも上記した方法で半導体チップ(M1〜M8)が搭載されている。
また、第15図にはリードフレーム(S1)のピン(ピン1〜ピン32)の配列が示してある。同図には使用パット(BP)のみが示されているが、データ出力ピンDoutは前記第5図に示すIO3パッド、データ入力ピンDinはDinパッドであり、ピン31に内部接続されている。ピン1〜ピン32の構成を順に説明すると、ピン1はVss、ピン2はNC、ピン3は第2層目のリードフレーム(S2)のデータ1、ピン4は第4層目のリードフレーム(S4)のデータ3、ピン5は第6層目のリードフレーム(S6)のデータ5、ピン6は第8層目のリードフレーム(S8)のデータ7、ピン7は/WE、ピン8はロウアドレスストローブ信号/RAS、ピン9はA(アドレス)11、ピン10はA10、ピン11はA0、ピン12はA1、ピン13はA2、ピン14はA3、ピン15はVcc、ピン16は同じくVcc、ピン17はVss、ピン18は同じくVss、ピン19はA4、ピン20はA5、ピン21はA6、ピン22はA7、ピン23はA8、ピン24はA9、ピン25は第9層目のリードフレーム(S9)の(パリティ用)のカラムアドレスストローブ信号/PCAS(第1層目〜第8層目のリードフレーム(S1〜S8)はピン26で使用しているCASパッドに接続)、ピン26はチップセレクト信号(カラムアドレスストローブ信号)/CAS(第9層目のリードフレーム(S9)を除く、ピン27は第9層目のリードフレーム(S9)のパリティ用データ8、ピン28は第7層目のリードフレーム(S7)のデータ6、ピン29は第5層目のリードフレーム(S5)のデータ4、ピン30は第3層目のリードフレーム(S3)のデータ2、ピン31は第1層目のリードフレーム(S1)のデータ0、ピン32はVssである。
第16図は、上記のような内部構造を有するパッケージ2Aの斜視図である。図示のように、パッケージ2Aの長辺方向の両側面には、前述した9枚のリードフレーム(S1〜S9)のリード6が水平方向に引き出されている。これらのリード6のうち、電源(およびGND)ピン、アドレス信号ピン、コントロール信号ピンなどを構成するリード6は、すべてのリードフレーム(S1〜S9)で共通の配置となっているため、パッケージ2Aの側面において上下方向に重なり合うように配置されている。ただし、コントロール信号の/CASは、最上層のリードフレーム(S9)を除く他のリードフレーム(S1〜S8)で共通の配置となっている。これに対し、データピンを構成するリード6の配置は、リードフレーム(S1〜S9)ごとに異なっているので、上下方向に重なり合わないように、それぞれのリードフレーム(S1〜S9)から1本(1ビット)ずつ引き出されている。
第17図は、上記パッケージ2Aが搭載されるマザーソケット3Aの斜視図である。図示のように、マザーソケット3Aには、上下方向に延在するモジュールリード9がその長辺方向の両側面に沿って一列ずつ配置されている。モジュールリード9の配置は、リードフレーム(S1〜S9)のリード6の配置に対応している。モジュールリード9の下部は、マザーソケット3Aを貫通してその裏面側に延在し、DRAMモジュール1AをSIMMのプリント配線基板に実装する際の外部端子を構成している。
上記マザーソケット3Aにパッケージ2Aを搭載するには、マザーソケット3Aのモジュールリード9をパッケージ2Aの対応するリード6の開孔8に挿入し、両者を半田、ろう付けあるいは溶接などといった周知の手段で接続、固定する。半田を使って両者を接続する場合は、リード6の表面とモジュールリード9の表面とに半田メッキを施しておき、モジュールリード9をリード6の開孔8に挿入した後、加熱炉内でこの半田メッキを溶融させる。その際、リード6またはモジュールリード9の一方にパラジウム(Pd)のような半田フローを阻止する金属をメッキしておくことにより、半田の溶融によってリード6同士やモジュールリード9同士がショートする危険を少なくすることができる。
半導体チップが1個だけ封止されたLSIパッケージ(例えばTSOP)を何個か積み重ねて構成した従来のメモリモジュールは、パッケージを構成する樹脂の厚みに加えて放熱のためにそれぞれのパッケージの間に隙間を設ける必要があるので、積層方向の寸法の縮小には限界がある。これに対し、本実施例のDRAMモジュール1Aは、複数個の半導体チップ(M0〜M8)を1個のパッケージ2Aに一括して封止するので、上記した従来のメモリモジュールに比べて上下方向の外形寸法(高さ)が大幅に縮小される。
また、本実施例のDRAMモジュール1Aは、前述したような構造のリードフレーム(S1〜S9)を使用したことにより、パッケージ2Aの平面的な寸法がその内部に封止された半導体チップ(M0〜M8)1個分の大きさよりも僅かに大きくなるだけで済む。ただし、リードフレーム(S1〜S9)のデータピン(リード6)をパッケージ2Aの上下方向に重ならないように分散させて配置する必要上、通常のDRAM用リードフレームに比べてリード6の本数が各列で4本程度多くなり、その分、パッケージ2Aの長辺方向の寸法が大きくなる。しかし、リード6のピッチは極く狭いので、長辺方向の寸法の増加は僅かである。
また、本実施例のDRAMモジュール1Aは、1個のパッケージ2Aに多数の半導体チップ(M0〜M8)が封止されているにもかかわらず、パッケージ2の熱抵抗が非常に小さい。これは、一つには半導体チップ(M0〜M8)の隙間に充填される樹脂の肉厚が極めて薄いためである。また、パッケージ2Aの側面から水平方向に引き出したリード6と上下方向に延在するマザーソケット3Aのモジュールリード9を交差接続したことによって、マトリクス状の放熱経路が形成されるので、パッケージ2Aの中心部の熱がリード6とモジュールリード9とを通じて速やかに外部に放散されるためである。
また、本実施例のDRAMモジュール1Aは、パッケージ2Aの側面から引き出された多数のリード6が板バネ構造を形成しているため、パッケージ2A内のリードフレーム(S1〜S9)の隙間に充填された樹脂の上下方向の伸縮応力がリード6の変形によって吸収、緩和されて構造になっている。これにより、樹脂とリードフレーム(S1〜S9)の界面剥離や樹脂のクラックが抑制されるので、パッケージ2Aの信頼性が向上する。
また、本実施例のDRAMモジュール1Aは、データピンの配置をリードフレーム(S1〜S9)ごとに変えてあるので、リードフレーム(S1〜S9)間を直接接続することができる。つまり、別途、リードフレーム(S1〜S9)間の接続を目的としたプリント配線基板などを必要としないので、DRAMモジュール1の外形寸法を小さくすることができる。
なお、上記の説明では、データピンを構成するリード6をそれぞれのリードフレーム(S1〜S9)から1本ずつ引き出すものとしたが、さらにダミーのリードを引き出すようにしてもよい。その実例が前記第16図に示すパッケージ2Aの手前左側から9番目のリード6(ピン25)である。このピン25は、第9層目(最上層)のリードフレーム(S9)のPCASであるため、本来は第9層目のリードフレーム(S9)からのみ引き出されるものであるが、同図に示すように、下層の各リードフレーム(S1〜S8)の同じ箇所からもリード6が1本ずつ、合計8本引き出されている。この8本のリード6は、いずれも半導体チップ(M0〜M8)とは電気的に接続されていないダミーのリードである。
上記のようなダミーリードをパッケージ2Aから引き出してマザーソケット3のモジュールリード9に接続した場合は、パッケージ2Aの放熱経路が増えるので、その熱抵抗がさらに小さくなる。また、マザーソケット3Aのモジュールリード9に接続されるリード6の本数が増えるので、リード6とモジュールリード9の接合強度が向上する。
次に、本実施例のDRAMモジュール1Aの製造方法を説明する。
通常、TSOPなどのLSIパッケージは、上金型と下金型の間にリードフレームを挟み込んでその隙間に樹脂を注入するインサート・モールド法で成形される。しかし、本実施例のDRAMモジュール1Aのパッケージ2Aには、多数のリードフレーム(S1〜S8)が一括封止されるので、上金型と下金型だけで構成される従来のモールド金型を使用したのでは、モールド後にパッケージ2Aを金型から離型するのが難しい。
そこで、本実施例では、第18図〜第20図に示すような入れ子金型を使用してパッケージ2Aをモールド成形する。第18図は入れ子金型の斜視図、第19図は入れ子金型の上金型を持ち上げた状態を示す斜視図、第20図は入れ子金型の分解斜視図、第21図は入れ子金型の可動金型を示す平面図(a)および側面図(b)である。
図示のように、入れ子金型10は、上金型11と下金型12と複数組の可動金型(スペーサ型)13とで構成されている。1組の可動金型13は2枚の薄板で構成され、積層された(チップボンディング済みの)リードフレーム(S)の隙間に1組ずつ挿入される。本実施例のパッケージ2Aのように9枚のリードフレーム(S1〜S9)を封止する場合は、8組の可動金型13が必要となる。
第21図に示すように、上記可動金型13は、パーティングライン(PL)を中心にして水平方向に左右2分割される。図示のように、このパーティングライン(PL)と直交する方向に沿った可動金型13の4辺には、パッケージ2Aの離型を容易にする目的で、例えば4°程度の離型角(θ)が設けられている。
リードフレーム(S1〜S9)の隙間に1組ずつ挿入される上記のような可動金型13を使用することにより、多数のリードフレーム(S1〜S9)を特別な構造補強を行うことなく入れ子金型10の所定の位置に高精度に3次元配置することが可能となる。また、モールド後は、上金型11と下金型12を上下方向に分割すると共に、それぞれの可動金型13を水平方向に2分割するだけでパッケージ2Aを簡単に離型することができるので、モールド工程の歩留りおよびスループットが向上する。
可動金型13の厚さは、半導体チップ(M)の厚さ、絶縁テープ5の厚さ、ワイヤ7のループ高さ、および半導体チップ(M)間に充填される樹脂の厚さを合計した厚さに相当する。一例として半導体チップ(M)の厚さが0.28mm、絶縁テープ5の厚さが0.1mm、ワイヤ7のループ高さが0.15mm、半導体チップ(M)間に充填される樹脂の厚さが0.15mmのとき、可動金型13の厚さは0.68mmである。
また、リードフレーム(S)の板厚を0.1mmとし、パッケージ2Aの上、下端部の厚さは、半導体チップ(M)を含む上端部の厚さを0.58mm(絶縁テープ5の厚さ+半導体チップ(M)の厚さ+樹脂の厚さ=0.1mm+0.28mm+0.15mm)、半導体チップ(M)を含まないワイヤ7のみの下端部の厚さを0.35mm(ワイヤ7のループ高さ+樹脂の厚さ=0.15mm+0.2mm)として計算すると、パッケージ2Aの上下方向の外形寸法は、パッケージ2Aの上端部の厚さ(0.58mm)+〔リードフレーム(S)の板厚(0.1mm)×9〕+〔可動金型13の厚さ(0.68mm)×8〕+パッケージ2Aの下端部の厚さ(0.35mm)=7.27mmとなる。
上記したパッケージ2Aの外形寸法(=7.27mm)は、例えば厚さ1.1mmのTSOPを隙間なく9個積層した場合の寸法(1.1mm×9=9.9mm)に比べて27%程度小さい。しかも、実際にTSOPを積層する場合は、放熱を考慮してそれぞれのTSOPの間に1mm程度の隙間を設ける必要がるので、(1.1mm×9)+(1mm×8)=18mm程度になる。つまり、本実施例のパッケージ2Aの上下方向の外径寸法は、TSOPを積層したものに比べて約40%も小さくなる。また、上記のような可動金型13を備えた記入れ子金型10を使用してパッケージ2Aを成形することにより、半導体チップ(M0〜M8)の隙間に充填される樹脂の肉厚を最小限にすることができるので、パッケージ2Aの中心部の温度上昇を抑えることができる。
本実施例のDRAMモジュール1Aは、上記したワイヤ7のループ高さ、絶縁テープ5の厚さ、半導体チップ(M)の厚さ、半導体チップ(M)の隙間に充填される樹脂の厚さなどをさらに薄くすることにより、パッケージ2Aの上下方向の外形寸法をさらに小さくすることが可能である。
例えばワイヤ7のループ高さを0.15mmから0.12mm、絶縁テープ5の厚さを0.1mmから0.05mm、半導体チップ(M)の厚さを0.28mmから0.2mmへとそれぞれ薄くした場合は、リードフレーム(S)の板厚を0.1mmとしたとき、リードフレーム(S)一層あたりの厚さは0.57mmとなる。さらに、半導体チップ(M)とリードフレーム(S)の接続をワイヤボンディング方式からバンプ電極方式に代えた場合は、ワイヤ7のループ高さを考慮しなくともよいので、バンプ電極の高さを0.03mmとすると、リードフレーム(S)一層あたりの厚さは0.45mmまで薄くなる。
ただし、リードフレーム(S)一層あたりの厚さを極めて薄くした場合は、上層の半導体チップ(M)の裏面と、下層の半導体チップ(M)のワイヤ7とがショートする危険が高くなる。これを防止するには、半導体チップ(M)の裏面に絶縁性の樹脂膜を薄くコーティングすればよい。また、上下のリードフレーム(S)同士が極めて接近した場合は、リードフレーム(S)間のクロストークノイズが問題となる。その場合は、半導体チップ(M)の裏面に薄いAu箔やAl箔などのシールド層を設けることで対策する。
第22図は、上記した方法でリードフレーム(S)一層あたりの厚さを薄くしたパッケージ2Bの斜視図、第23図は、このパッケージ2Bをマザーソケット3Bに搭載した超小型DRAMモジュール1Bの斜視図である。このDRAMモジュール1Bを前記第1図〜第3図に示すDRAMモジュール1Aと比較すると、上下方向の寸法が大幅に縮小されていることが判る。
次に、パッケージ2Aのモールド工程の歩留りとスループットをさらに向上させるための改良されたリードフレーム構造について説明する。
前記入れ子金型10にリードフレーム(S1〜S9)をセットして一括モールドした場合、使用するエポキシ樹脂の粘度が高いときには、重ね合せたリードフレーム(S1〜S9)の隙間が狭いためにこの隙間に樹脂が流入し難くなり、ボイド(空隙)が発生することがある。
これを防止するためには、第24図〜第32図に示すようなリードフレーム(S1〜S9)を使用する。これらのリードフレーム(S1〜S9)は、前記第6図〜第14図に示したリードフレーム(S1〜S9)と同一の、それぞれが個別に設計されたリードパターン(ピン配置)を有しているが、樹脂によって封止される矩形の領域(パッケージ領域)の向かい合った2つの短辺の外側に一対のモールド用ゲート孔14が設けられている。このモールド用ゲート孔14を備えたリードフレーム(S1〜S9)を使用するときは、前記入れ子金型10の対応する箇所にも同様のゲート孔を設けておく。
モールド用ゲート孔14を設けたリードフレーム(S1〜S9)を積層して入れ子金型10にセットした場合は、第33図に示すように、入れ子金型10の内部を上下方向に貫通する一対の円筒状のゲートライン27、28が形成される。そのため、上金型11に設けられた一方のゲート15から溶融樹脂を注入すると、この溶融樹脂は一方のゲートライン27を通ってキャビティ内に速やかに充満する。そして、入れ子金型10の内部で発生したボイドなどの不均一な樹脂分は、もう一方のゲートライン28を通り、下金型12に設けられたゲート16に排出される。
このように、上記のようなモールド用ゲート孔14を設けたリードフレーム(S1〜S9)を使用することにより、重なり合ったリードフレーム(S1〜S9)の狭い隙間に樹脂を充分に流入させることが可能となる。これにより、この隙間にボイドが生じたりする不具合を防止することができるので、パッケージ2Aのモールド工程の歩留りが向上する。
第24図〜第32図に示すリードフレーム(S1〜S9)の第2の特徴は、長辺方向の枠部にリードフレーム(S)ごとに異なるパターンのインデックス孔17が設けられていることである。これにより、量産時にリードフレーム(S)の層番号識別(インデックス孔17のパターン)を自動的に読み取り、リードフレーム(S1〜S9)が正しい順序で積層されているか否かを容易に判定することができるので、パッケージ2Aのモールド工程の歩留り、スループットを向上させることができる。
また、第24図〜第32図に示すリードフレーム(S1〜S9)は、長辺方向の枠部の端部にもリードフレーム(S)ごとに異なるパターンのインデックス孔18が設けられている。この位置にインデックス孔18を設けることにより、層番号識別(インデックス孔18のパターン)を側面から容易に読み取ることが可能となるので、リードフレーム(S1〜S9)を入れ子金型10にセットした後からでも、リードフレーム(S1〜S9)が正しい順序で積層されているか否かを容易に判定することができる。
第24図〜第32図に示すリードフレーム(S1〜S9)の第3の特徴は、パーティングライン上にセンタ孔26が設けられていることである。このセンタ孔26にピンなどを挿入してリードフレーム(S1〜S9)を上金型11および/または下金型12に固定することにより、モールド後、可動金型13を抜き取る際にパッケージ2Aの動きが規制されるので、可動金型13の抜き取り作業を短時間で行うことができる。また、可動金型13を抜き取る際のリード6の変形を防止することができる。
第24図〜第32図に示すリードフレーム(S1〜S9)の第4の特徴は、リード6を支持する枠体の一部などにハーフエッチライン19が設けられていることである。このハーフエッチライン19は、リードフレーム製造用の導電材料(フープ材)をエッチングしてリード6のパターンを形成する際に同時に形成したもので、リードフレーム(S)の板厚の半分程度の深さの狭い凹溝によって構成されている。このハーフエッチライン19に沿ってリードフレーク(S)を折り曲げると、第34図に示すように、リードフレーム(S)の各部が簡単に切り離される。そのため、モールド後、パッケージ2Aの外部に露出しているリードフレーム(S1〜S9)の不要箇所を短時間で除去することができる。また、リードフレーム(S1〜S9)の不要箇所を除去する際にリード6が不所望に変形する危険も少なくなる。
次に、前記第17図に示すマザーソケット3Aを高い寸法精度で製造するためのモールド金型について説明する。このモールド金型は、第35図に示すような水平方向に可動する左右一対の可動金型21L、21Rと、第36図に示すような上下方向に可動する中央金型22とで構成されている。
上記モールド金型を使ってマザーソケット3Aを製造するには、第37図に示すようなマザーソケット用リードフレーム20を2枚用意する。そして、その1枚を可動金型21Lと中央金型22との間に、もう1枚を可動金型22Rと中央金型22との間にそれぞれセットし、マザーソケット用リードフレーム20の外周部に形成された開孔29に中央金型22のガイドピン30を挿入してインサート・モールドする。
上記マザーソケット用リードフレーム20は、前記リードフレーム(S1〜S9)と同じ42アロイ、コバールなどからなり、その標準的な板厚は0.15mm程度である。マザーソケット3の本体は、パッケージ2Aと同じエポキシ系の樹脂や高耐熱液晶ポリマーなどからなる。なお、第37図に示すマザーソケット用リードフレーム20を2枚1組で使用する代わりに、例えば第38図に示すマザーソケット用リードフレーム23L(左用)と第39図に示すマザーソケット用リードフレーム23R(右用)のように、パッケージ2Aのデータピンに接続されるモジュールリード9をあらかじめ必要な長さに切断したものを2枚1組で使用してもよい。
上記マザーソケット3Aにパッケージ2Aを搭載するには、マザーソケット3Aのモジュールリード9をパッケージ2Aのリード6の開孔8に挿入した後、周知の半田ディップ装置を使って両者を一括接続する。半田ディップ後、不要の半田は高速回転の遠心分離で簡単に除去すればよいので、モジュールリード9とリード6を高スループットで接続することができる。モジュールリード9とリード6は、後述するような半田ペーストによるリフロー半田付け法で接続することもできる。
ところで、本実施例のDRAMモジュール1Aのように、1個のパッケージ2Aに多数の半導体チップ(M)を一括封止した場合は、エポキシ樹脂が10ppm/℃程度と比較的大きい熱膨張係数を有しているために、上下方向と水平方向とでパッケージ2Aの熱膨張に異方性が生じることがある。このような異方性が生じると、パッケージ2Aのリード6とマザーソケット3Aのモジュールリード9の接続部に熱応力ストレスが加わり、リード6とモジュールリード9のオープン不良が発生する虞れがある。
このような不良が懸念される場合は、マザーソケット3Aのモジュールリード9を前述した42アロイやコバールのような低膨張係数材料で構成する代わりに、エポキシ樹脂に近い熱膨張係数を持った導電材料、例えばリン青銅などの銅合金で構成する。エポキシ樹脂に近い熱膨張係数を持った導電材料を使用した場合は、パッケージ2Aの上下方向の伸縮にモジュールリード9が追従できるようになるので、リード6とモジュールリード9の接続部に加わる熱応力ストレスが小さくなり、上記したオープン不良の発生率を低下させることができる。また、銅合金は熱伝導率が高く放熱効果が大きいので、モジュールリード9のみならずリードフレーム(S)の材料として用いることにより、DRAMモジュール1Aの熱抵抗をより一層小さくすることができる。
前記第6図〜第14図および第24図〜第32図に示したリードフレーム(S)は、全てのリード6が金属タイバーを介して電気的に導通された状態になっている。そのため、このままではリードフレーム(S)に搭載されたワイヤボンディング済みの半導体チップ(M)が正常に動作するか否かを確認するためのテスティング、選別、エージングをモールド工程の直前に行うことができない。
その対策として、第40図に示すような、モールドライン上に絶縁テープ24を接着したテープダム方式のリードフレーム(T)を使用する。絶縁テープ24は、前記リードフレーム(S)の絶縁テープ4と同様、ポリイミド樹脂や高耐熱液晶ポリマーなどからなる。絶縁テープ24は、接着剤を使ってリードフレーム(T)に接着する方法の他、例えばインジェクション・モールドによって形成してもよい。
本実施例のDRAMモジュール1Aの製造に使用する9枚のテープダム方式のリードフレーム(T1〜T9)を第41図〜第49図に示す。なお、これらの図には絶縁テープ24の図示が省略してある。
これらのリードフレーム(T1〜T9)は、半導体チップ(M0〜M8)を搭載してワイヤボンディングを行った後、第50図に示すように、リード6を保持している外側の金属部分を切り離すことによって、各リード6を電気的にフローティング状態にすることができるので、モールド工程の直前に半導体チップ(M0〜M8)のテスティング、選別、エージングを行うことができる。リードフレーム(T1〜T9)には、リード6を保持している金属部分を容易に分離できるようにするため、当該部分にハーフエッチライン19が設けてある。なお、これらのリードフレーム(T1〜T9)を使用した場合は、モールド後のタイバー切断工程が不要になる。
本実施例のDRAMモジュール1Aの製造に使用する前記リードフレーム(S1〜S9、T1〜T9)は、互いの寸法が高精度に揃っている必要がある。寸法精度が低い場合は、マザーソケット3Aのモジュールリード9とパッケージ2Aのリード6の接続部に大きな機械的ストレスが加わるため、この部分の接続信頼性が低下する。
そこで本実施例では、前記9枚のリードフレーム(S1〜S9またはT1〜T9)を一つの組みリードフレームとし、同一工程で一括フォトエッチング処理して製造する。第51図は、前記第24図〜第32図に示した9枚のリードフレーム(S1〜S9)で構成された一枚の組みリードフレームの全体平面図である。
上記のような組みリードフレームを使用してパッケージ2Aをモールドすることにより、パッケージ2Aの側面で上下方向に重なり合ったリード6の開孔8の位置を高精度に揃えることができるので、モジュールリード9とリード6の接続部に加わる機械的ストレスを小さくすることができる。
本実施例のDRAMモジュール1Aは、9個の半導体チップ(M0〜M8)をパッケージ2Aに一括封止したものであるが、10個あるいはそれ以上の数の半導体チップ(M)を一括封止することも可能である。しかし、封止される半導体チップ(M)の数が増え、パッケージ2Aの上下方向の寸法が大きくなると、それに伴ってマザーソケット3Aのモジュールリード9も長くなるので、その変形が問題となる。
その対策としては、半導体チップ(M)と電気的に接続しない、全ピンが電気的にフローティング状態になったダミーのリードフレームをリードフレーム(S1〜S9またはT1〜T9)の層間あるいは最上層部などに配置して一括封止する。このようなダミーのリードフレームの実例を第52図と第53図に示す。第52図のリードフレーム(S0)は金属タイバー方式のものであり、前記第24図〜第32図のリードフレーム(S1〜S9)と組み合わせて使用される。また、第53図に示すリードフレーム(T0)はテープダム方式のものであり、前記第41図〜第49図のリードフレーム(T1〜T9)と組み合わせて使用される。
上記したダミーのリードフレーム(S0,T0)のリード6をマザーソケット3のモジュールリード9に接続することにより、モジュールリード9に接続されるリード6の数が増えるので、モジュールリード9が変形しにくくなる。また、パッケージ2Aの放熱経路が増えるので、その熱抵抗がさらに小さくなる。
次に、本発明をデータ幅の広い多ビット構成のDRAMモジュールに適用した実施例を説明する。
×36ビットのような多ビット構成のDRAMモジュールを実現するには、例えば、
(1)〔4194304ワード×1ビット〕構成の4メガビットDRAMチップを9個組み合わせて〔4194304ワード×9ビット〕構成のDRAMモジュールを作成し、これをSIMMのプリント配線基板に4個実装する。
(2)〔4194304ワード×1ビット〕構成の4メガビットDRAMチップを8個組み合わせて作成した〔4194304ワード×8ビット〕構成のDRAMモジュール4個と、〔4194304ワード×1ビット〕構成の4メガビットDRAMチップを封止したSOJ4個とをSIMMのプリント配線基板に実装する。
(3)〔4194304ワード×1ビット〕構成の4メガビットDRAMチップを8個組み合わせて作成した〔4194304ワード×8ビット〕構成のDRAMモジュール4個と、CASが4個、/RASが2個独立なパリティ専用の〔4194304ワード×4ビット〕構成の16メガビットDRAMチップを封止したSOJ1個とをSIMMのプリント配線基板に実装する。
などといった幾つかの方法が考えられる。
これらの方法に従えば、例えば〔16777216ワード×1ビット〕構成の16メガビットDRAMを9個積層して前記実施例のような×9ビット構成のDRAMモジュール1Aを作成し、これをSIMMのプリント配線基板に4個実装することにより、〔16777216ワード×36ビット〕構成のDRAMモジュールを実現することができる。
しかし、上記の方法では、SIMMのプリント配線基板に多数のDRAMモジュールを実装しなければならないので、実装密度が低下する。このとき、例えば〔4194304ワード×36ビット〕構成のDRAMモジュールを実現する場合に、〔4194304ワード×4ビット〕構成の16メガビットDRAMチップを1個のLSIパッケージに9個積層して×36ビット構成のDRAMモジュールを作成することができれば、SIMMのプリント配線基板に実装するDRAMモジュールは1個で済むので、実装密度が大幅に向上する。
ところが、多ビット構成のDRAMモジュールはデータ線が多いために、半導体チップを単純に積層するとデータ入出力用のピンが同一方向に集中し、リードフレームのレイアウト設計が困難となる。例えば×36ビット構成のDRAMモジュールの場合、デュアルインラインでピンを引き出すと18ピン×2列となるが、ピンのライン/スペースを考慮すると、リードフレームのデータ領域が非常に大きくなる。しかし、これに対応する半導体チップのボンディングパッド領域、すなわち前記第5図に示すIO0〜IO3の4つのボンディングパッド(BP)が配置される領域は非常に狭い。そのため、リードの引き回しが非常に長くなり、リードフレームひいてはこれを封止するLSIパッケージのサイズが大型化してしまう。
以下、上記の問題を解消した多ビット構成の小型・高性能DRAMモジュールを実現する方法を、〔4194304ワード×4ビット〕構成のDRAMチップを12個積層し、第54図に示すような×36ビット構成のDRAMモジュールを等価的に実現する方法を例にとって説明する。
第54図に示す12個の半導体チップのうち、8個の半導体チップ(D0〜D7)は、〔4194304ワード×4ビット〕構成の16メガビットDRAMチップであり、残り4個の半導体チップ(M0〜M3)は、〔4194304ワード×1ビット〕構成の4メガビットDRAMチップである。なお、ここでは説明を簡単にするために、同図に示す〔4194304ワード×1ビット〕構成の4メガビットDRAMチップ(M0〜M3)の代わりに、〔4194304ワード×4ビット〕構成の16メガビットDRAMチップの中の1ビットのみを使用した場合を例に説明するが、これを〔4194304ワード×1ビット〕構成の4メガビットDRAMチップ(M0〜M3)にレイアウト変更することは容易である。
まず、本実施例では、〔4194304ワード×4ビット〕構成の16メガビットDRAMチップを12個使用するにあたり、ピンの配置を片側2列のデュアルインライン構造とする。また、本実施例では、半導体チップを搭載したリードフレームを積層してパッケージに封止する際、一部のリードフレームを水平面内で180度反転して配置し、反転したリードフレームに搭載された半導体チップのパッドと、非反転のリードフレームに搭載された半導体チップのパッドを、反転軸を中心として互いに逆向きの配置とする。さらに、本実施例では、上記12個の半導体チップを2個のパッケージに分けて6個ずつ一括封止し、この2個のパッケージをマザーソケット上に重ねて搭載する。
第55図は、上記したデュアルインライン構造に対応したマザーソケット3Cのピン(モジュールリード9)の配列(SIMMのプリント配列基板に接続する部分を上方から見た配列)を示す平面図である。
このピン配列は17ピン×4列の68ピンであり、ピン9とピン60はNCまたはピン無し構造とする。ピンピッチはマザーソケット3Bの長辺方向、短辺方向共に50mil(1.27mm)である。Vccはピン1、17、18、34に、Vssはピン35、ピン51、ピン52、ピン68にそれぞれ配置し、給電時のインピーダンス低減を並列接続によって実現する。アドレスピンは、反転チップと非反転チップとで対応が異なるが、XアドレスとYアドレスの共有できる10ビット(A0〜A9)は、一対一で対応させる。アドレスピンA10は、反転チップと非反転チップとで配置を異ならせ、リフレッシュアドレスやXアドレス/Yアドレスの指定に対応できるようにする。実際の使用時には、反転チップのアドレスピン(A10)と非反転チップのアドレスピンA10とを外部結線あるいは内部結線により接続する。
ピン7はA4(A9)、ピン8はA5(A0)、ピン10はA7(A2)、ピン11はNC、ピン25はA8(A3)、ピン26はA6(A1)、ピン27は(A10)で非反転チップ対応なし、ピン42はA3(A8)、ピン43はA1(A6)、ピン44はA10で反転チップ対応なし、ピン58はA9(A4)、ピン59はA0(A5)、ピン61はA2(A7)、ピン62はNCである(カッコ内は反転チップの場合)。/WEは非反転チップがピン41、反転チップがピン24である。前記第54図に示す/RAS0、/RAS2、/CAS0、/CAS1、/CAS2、/CAS3はそれぞれピン28、ピン45、ピン6、ピン29、ピン57、ピン46である。残りのピンは、データピン(DQ0〜DQ35)である。
上記デュアルインライン構造のピン配列に対応する12枚のリードフレーム(L1〜L12)のリードパターンを第56図〜第67図に示す。これらの図には、パッケージ2Cの外形線、半導体チップ(M)、ボンディングパッド(BP)、ワイヤ7および後述するデカップリングコンデンサ31も示されている。ただし、半導体チップ(M)とリードフレーム(L)の間に配置された絶縁テープ(5)の図示は省略されている。
第56図に示すように、パッケージ2Cの外形寸法は7.6mm(短辺)×20.7mm(長辺)である。リードフレーム(L)のリード6には長短2種類あり、各リード6にはマザーソケット3Cのモジュールリード9が挿入される開孔8が1個または2個設けられている。パッケージ2Cの一方の側面から引き出されたリード6と、反対側の側面から引き出されたリード6のピッチは、それぞれの開孔8を中心として短いアウターリード6が400mil(10.16mm)、長いアウターリード6が500mil(12.7mm)である。このピッチは前記第55図に示したマザーソケット3Cの2列のピンのピッチに対応している。また、リード6の幅は0.55mm、開孔8の径は0.25mm×0.25mmであるが、リード6のピッチは、マザーソケット3のピンピッチ(50mil(1.27mm))よりも狭く、0.8mmである。
12枚のリードフレーム(L1〜L12)のうち、第56図〜第58図に示す3枚のリードフレーム(L1〜L3)と第59図〜第61図に示す3枚のリードフレーム(L4〜L6)、および第62図〜第64図に示す3枚のリードフレーム(L7〜L9)と第65図〜第67図に示す3枚のリードフレーム(L10〜L12)は、それぞれパッケージ2Cの長辺方向の中心線を反転軸として水平面内で互いに180度反転した配置となっている。
このようにすると、反転したリードフレーム(L)に搭載された半導体チップ(M)のボンディングパッド(BP)と、非反転のリードフレーム(L)に搭載された半導体チップ(M)のパッドボンディングパッド(BP)は、反転軸を中心として互いに逆方向の配置となる。従って、リードフレーム(L1〜L12)のデータピンが一方向に集中しないので、リード6の引き回しが容易となり、リードフレーム(L1〜L12)を小型に設計することができる。
また、上記12枚のリードフレーム(L1〜L12)のうち、反転して配置されたリードフレーム(L)と非反転のリードフレーム(L)とは、リード6のパターンが反転軸に対して対称となる。つまり、リードフレーム(L1)とリードフレーム(L4)、リードフレーム(L2)とリードフレーム(L5)、リードフレーム(L3)とリードフレーム(L6)、リードフレーム(L7)とリードフレーム(L10)、リードフレーム(L8)とリードフレーム(L11)、リードフレーム(L9)とリードフレーム(L12)は、それぞれ同一のリードパターンを有し、一方のリード6と他方リード6が反転軸を中心として互いに反転された状態で配置されている。
このようにすると、12枚のリードフレーム(L1〜L12)を設計する際、半分の品種(6品種)で済むので、リードフレーム(L1〜L12)の製造コストを低減することができる。また、エージングの品種を少なくすることができるので、DRAMモジュールの製造コストを低減することができる。
また、第56図〜第67図に示すように、12枚のリードフレーム(L1〜L12)に搭載された半導体チップ(D0〜D7,M0〜M3)は、その中心がパッケージ2Cの中心よりもリードフレーム(L)のデータピン側(図の右側)にずれた位置に配置されている。このずれは1.6mm程度である。
このようにすると、リードフレーム(L1〜L12)のデータピンが多い場合でも、そのレイアウト面積を充分に確保することが可能となる。これにより、リード6の引き回しが容易になるので、リードフレーム(L1〜L12)を小型に設計することができる。
また、半導体チップ(M)をデータピン側にずらして配置した場合は、データピンと反対側のパッケージ2C内に空領域が生じる。そこで、本実施例では、リードフレーム(L1〜L12)の電源(GND)ピンであるバスバーリードの一端をこの空領域まで延長し、その端部にデカップリングコンデンサ31を搭載する。このデカップリングコンデンサ31の平面的な寸法は1mm×0.5mm、厚さは0.5mm程度である。
リードフレーム(L1〜L12)にデカップリングコンデンサ31を搭載することにより、半導体チップ(M)に給電する際の電源インピーダンスを低減することができるので、大電流を給電した場合でもDRAMモジュールを安定に動作させることが可能となる。なお、給電時の電源インピーダンスを低減する方法としては、デカップリングコンデンサ31をリードフレーム(L1〜L12)の一端に搭載する上記の方法の他にも、デカップリングコンデンサ31をマザーソケット3Cの近傍またはその内部に搭載したり、バスバーリードの一端をパッケージ2Cの外部に引出してそこにデカップリングコンデンサ31を搭載したりする方法がある。デカップリングコンデンサ31の外形寸法が大きい場合は、一部のリードフレーム(L)だけに搭載するようにしてもよい。
また、上記のように、半導体チップ(M)をデータピン側にずらして配置した場合は、パッケージ2Cをモールドする際に樹脂の流れが不均一になるので、モールド後のパッケージ2Cの内部に構造的なストレスが生じる虞れがある。しかし、データピンの反対側に生じた空領域にバスバーリードを延長して前記のようにデカップリングコンデンサ31を配置した場合は、樹脂の流れが均一になるので、上記のような不具合が回避される。また、上記したパッケージ2C内の空領域にデカップリングコンデンサ31を搭載する代わりに、小型のダミーチップなどを搭載することによっても同様の効果が得られる。さらに、このダミーチップの内部にデカップリングコンデンサを形成することにより、前記した構造的なストレスと給電時の電源インピーダンスを共に低減することができる。
また、パッケージ2Cに封止される半導体チップ(M)の数が多くなると、構造設計上の制約や半導体チップ(M)のボンディングパッドの制約が増え、同一レベルの信号ピンが複数生じたり、チップ識別用の信号を発生できなくなったりすることがある。このような場合は、リードフレーム(L1〜L12)の層間にダミーのリードフレームを挿入し、このダミーのリードフレームを介してパッケージ2内の配線接続を行うようにすればよい。ダミーのリードフレームを使用した場合は、パッケージ2Cから引き出されるリード6の数が多くなるので、マザーソケット3Cのモジュールリード9とリード6の接合強度も向上する。また、パッケージ2Cの放熱経路も増えるので、その熱抵抗がさらに小さくなる。
第68図は、上記デュアルインライン構造のマザーソケット3Cの斜視図、第69図は、このマザーソケット3C上にパッケージ2Cを1段搭載した状態を示す斜視図、第70図は、このパッケージ2Cを2段積層して〔4194304ワード×36ビット〕構成を実現した本実施例のDRAMモジュール1Cの斜視図である。
第68図に示すように、マザーソケット3Cの中央付近には、後述する放熱フィンを装着するための開孔が設けられている。第69図に示すパッケージ2Cには6枚のリードフレーム(L7〜L12)が封止され、第70図に示す上段のパッケージ2Cには残り6枚のリードフレーム(L1〜L6)が封止されている。マザーソケット3Cとパッケージ2Cの接続は、前記実施例のDRAMモジュール1Aに準じて行えばよい。
マザーソケット3Cの内側の対向する二列のデータピンとCASピン(前記第54図に示すピン19〜23、ピン29〜33、ピン36〜40、ピン46〜59)は、下段のパッケージ2Cとのみ接続されている。マザーソケット3Cの裏面側は前記第55図に示したものと同じピン配列になっている。一方、上面側は第71図に示すようなピン配列となっている。
マザーソケット3Cの裏面側と上面側とでピン配列を変えるためには、第72図に示すマザーソケット用リードフレームと第73図に示すマザーソケット用リードフレームを使用する。第72図は内側の対向する二列用、第73図は外側の対向する二列用である。それぞれのリードフレームの両端のモジュールリード9は電源ピン(Vcc)である。この電源ピン(Vcc)は、パッケージ2C内のリードフレーム(L1〜L6,L7〜L12)の電源インピーダンスを低減するために、上部を2本に分岐してピン数の増加を図っている。
パッケージ2CのデータピンとCASピンは、内側の列と外側の列とが千鳥状に配置され、内側(=0.8mmピッチ)と外側(=0.8mmピッチ)とが半分のピッチ(=0.4mmピッチ)mmで交互に配置されるようになっているので、稠密実装が可能である。これは、下段のパッケージ2CのデータピンとCASピンとが下段のパッケージ2Cで終端し、上段のパッケージ2Cにまで延在していないためである。上段のパッケージ2CのデータピンとCASピンとは、500milピッチのリード6を通じてマザーソケット3Cの外側の列のモジュールリード9に接続されている。
第74図は、上記〔4194304ワード×36ビット〕構成のDRAMモジュール1Cの熱抵抗をさらに低減するために、2段に積層したパッケージ2Cの周囲に放熱フィン32を取り付けた実施例を示す斜視図である。第75図には、内部の状態を見易くするために、放熱フィン32の4分の1をカットした状態が示されている。第76図は放熱フィン32の側面図、第77図は放熱フィン32の斜視図である。図の符号33は熱伝導板であり、2段に積層されたパッケージ2Cの隙間に挿入される。
第75図に示すように、放熱フィン32は、2個のパッケージ2Cおよびマザーソケット3Cと広い面積で接触できるようにするため、パッケージ2Cの長辺方向に2分割されている。マザーソケット3Cと接する放熱フィン32の底面(第76図の矢印Aで示す箇所)は、マザーソケット3Cの脱落を防止するために槍状に加工されている。
パッケージ2Cの周囲に放熱フィン32を取り付けるには、2段に積層されたパッケージ2Cの横方向から放熱フィン32を挿入し、両者の界面に熱伝達媒体となるシリコーングリスやシリコーンゴムを充填した後、マザーソケット3Cのモジュールリード9とパッケージ2Cのリード6を半田などで接続する。また、放熱フィン3を横方向から挿入する方法に代えて、例えば第78図に示すように、上下方向に4分割された放熱フィン32a〜32dをパッケージ2Cの上に積み重ねてもよい。放熱フィン32を横方向から挿入する場合は、モジュールリード9とリード6を接続した後に取り付けることもできる。また、4分割された放熱フィン32a〜32dを積み重ねる場合は、最上段の放熱フィン32aを組み立て工程の最終工程で取り付けてもよい。
本実施例では、〔4194304ワード×36ビット〕構成のDRAMモジュールの場合について説明したが、例えば本実施例のパッケージ2Cを下段に2個、上段に2個の合計4個積み重ね、前記第55図に示したピン11とピン62とがそれぞれRAS2、RAS1となるように、RASピンをパッケージ2Cごとに分離することにより、第79図に示すような〔8388608ワード×36ビット〕構成のDRAMモジュールを容易に実現することができる。
また、本実施例のマザーソケット3Cは、内側に対向する二列のデータピンとCASピンのモジュールリード9の長さを短くして下段のパッケージ2Cとのみ接続したが、パッケージ2Cのリード6のスペースが充分あり、モジュールリード9が不要のリード6と接触する虞れがない場合は、ハーフピッチのレイアウトであっても、モジュールリード9とリード6を不要のリード6と接触することなく接続することができる。つまり、下段のパッケージ2Cと上段のパッケージ2Cを入れ換えることができる。この場合は、上段のパッケージ2Cに接続されるデータピンとCASピンのモジュールリード9の長さを短くすることができる。
次に、本発明をSOJ(Small Outline J-leaded package)型のDRAMモジュールに適用した実施例を説明する。
第80図は、本実施例のSOJ型DRAMモジュールの斜視図である。このDRAMモジュール1Dは、〔16777216ワード×1ビット〕構成の16メガビットDRAMチップを4個積層してパッケージ2Dに一括封止することによって、〔16777216ワード×4ビット〕構成のDRAMモジュールを実現している。
図示のように、このDRAMモジュール1Dは、パッケージ2Dのリード6と交差接続したモジュールリード9の下端部がJ字状に折り曲げられ、プリント配線基板に直接接続できるようになっている。そのため、このDRAMモジュール1Dは、第81図に示すように、パッケージ2Dを通常のSOJと同じ方法でSIMMのプリント配線基板35に表面実装することができる。つまり、このDRAMモジュール1Dは、パッケージ2Dを搭載するマザーソケットを不要とすることによって、部品点数の低減による低価格化と外形寸法の小型化とを併せて実現している。
上記パッケージ2Dは、前記第18図〜第21図に示した入れ子金型10を使ってモールド成形することもできるが、本実施例では、第82図に示すような縦積み方式の入れ子金型40を使用する。
図示のように、この入れ子金型40は、上下方向に配置された2つのキャビティ41A、41Bを備えている。それぞれのキャビティ41A、41Bは、可動金型42、43、44によって構成されている。可動金型42はパッケージ2Dの最上部を成形し、可動金型43は最下部を成形する。可動金型44は、半導体チップの層間距離を一定に保ち、上層の半導体チップの底面と下層の半導体チップのワイヤとの距離を制御するためのもので、前記第18図〜第21図に示した入れ子金型10の可動金型13に相当する。これらの可動金型42、43、44は、いずれも水平方向に2分割される構造になっている。本実施例のパッケージ2Dには4個の半導体チップが封止されるので、可動金型44はそれぞれのキャビティ41A、41Bに3組ずつ必要となる。
それぞれのキャビティ41A、41Bの上部には可動金型45が配置され、低部には可動金型46が配置される。可動金型45、46は、上記可動金型42、43、44と同じく水平方向に2分割される構造になっている。上段のキャビティ41Aの可動金型45の上部にはさらに上金型47、48が配置され、下段のキャビティ41Bの可動金型46の下部にはさらに下金型49が配置される。上金型47と下金型49のそれぞれの側面には、キー溝69が設けられている。
上金型47、48には上下方向にテーパを設けたゲート孔50が、またこのゲート孔50の直下の可動金型45にはゲート孔51がそれぞれ形成されている。上金型47、48と可動金型45とからなる連続した領域は、前記入れ子金型10の上金型11に相当し、ゲート孔50、51は、上金型11に設けられたゲート15(第33図参照)を垂直化した構造に相当する。
可動金型46にはゲート孔52が形成され、下金型49にはゲート孔53が形成されている。また、下金型49にはゲート孔53から排出された不要の樹脂を溜めるダミーキャビティ54が形成されている。可動金型46と下金型49とからなる連続した領域は、前記入れ子金型10の下金型12に相当する。上金型と下金型とをこのような複数の組み金型で構成したのは、後述するように、モールド後の離型作業を効率化するためと、パッケージ2Dの離型ダメージを低減するためである。
上記した上金型47、48、可動金型42、43、44、45、46および下金型49のそれぞれには、ガイドピン孔55、56が形成されている。モールド時には、ガイドピン孔55にガイドピン57が挿入され、ガイドピン孔56にガイドピン58が挿入される。
第83図(a)、(b)に示すように、可動金型44は、パーティングライン(PL)を中心にして水平方向に左右2分割される(可動金型42、43、45、46も同じ)。このパーティングライン(PL)と直交する方向に沿った可動金型44の一部には、パッケージ2Dの離型を容易にする目的で、例えば4°程度の離型角(θ)が設けられている。可動金型44は、前記第21図に示す可動金型13にガイドピン孔55、56を設けたものに相当する。
第84図(a)は下金型49の斜視図、同図(b)は下金型49の平面図、同図(c)は同図(b)のC−C’線における下金型49の断面図である。下金型49のゲート孔53とダミーキャビティ54には、いずれも樹脂の離型を容易にするための離型角が設けられている。図示のように、ダミーキャビティ54の一端には浅い溝(エアーベント)59が形成され、ダミーキャビティ54内の不要のエアーがここから排出されるようになっている。また、図示は省略するが、ダミーキャビティ54内の樹脂の離型をさらに容易にするために、通常の金型のカル部が設けられるようなイジェクタピン構造を組み入れてもよい。
上記入れ子金型40を使ってパッケージ2Dをモールド成形するには、まず第85図に示すように、下金型49の上に下段のキャビティ41Bの可動金型46、43を積層した後、チップボンディングとワイヤボンディングが済んだリードフレーム(S)と可動金型44とを交互に積層し、その上に可動金型42、45を積層する。続いて第86図に示すように、上記と同じ操作を繰り返して上段のキャビティ41Aにもリードフレーム(S)を積層し、さらにその上に上金型48、47を積層した後、上方からガイドピン孔55、56にガイドピン57、58を挿入する。このガイドピン57、58はそれぞれのリードフレーム(S)の開孔4内にも挿入される。
リードフレーム(S)の積層方向(上下方向)の位置合わせは、可動金型42〜46によって行われる。また、水平面内の位置合わせは、最上段の上金型47から最下段の下金型49までガイドピン57、58を貫通させることによって行われる。ガイドピン57、58は、上金型48、47、可動金型42〜46、下金型49およびリードフレーム(S)の水平面内での並進と自由回転とを規制するので、リードフレーム(S)の積層方向の位置が一意的に定められる。
第87図は、上記入れ子金型40を装着したモールド装置の全体構成図である。このモールド装置60の最大の特徴の1つは、金型系の型締め力(f)のほとんどすべてが入れ子金型40の最上部(上金型47、48)から最下部(下金型49)に至るまで直列的に荷重されるので、型締め力(f)の損失が非常に少ないことである。また、入れ子金型40は、樹脂を注入するゲート孔50が垂直方向に配向されているため、水平面内でゲートとランナを引き回す従来のモールド金型と異なり、型締め力(f)を非常に有効に利用することができる。特に、上記入れ子金型40は、平面的な寸法が従来の金型のように数100平方cmの大きさではなく数10平方cm程度の大きさであるために受圧面積が小さく、従って、非常に大きな単位面積当たりの型締め力(f)が得られる。
これにより、上記入れ子金型40は、従来の金型には必須であるキャビティ境界付近の幅の狭いダム状の型締め力を集中させるための領域を省略することができるので、金型が高精度に平坦化されると共に、上記したダム状の領域の変形による金型劣化も生じない。
第87図に示すように、モールド装置60は、固定金型61と可動金型62とで構成されている。固定金型61は、入れ子金型40を上部から押さえつけるための温度制御された金型であり、トランスファ・モールド用のポット63とプランジャ64とを備えている。モールド樹脂であるミニタブレット65は、ポット63内に投入された後、加熱溶融され、プランジャ64によって入れ子金型40のキャビティ41A、41B内に射出される。
カル部66は、モールド後の樹脂の離型を容易にするために、固定金型61のキャビティ内に形成されている。すなわち、モールド後に固定金型61と可動金型62とを型開きする際、カル部66の樹脂が固定金型61に付着するようであれば、プランジャ64を型開きと同期させて下降させる。これにより、プランジャ64がイジェクタとして作用するため、樹脂が容易に離型する。
固定金型61と可動金型62は、エアー漏れを防止するためのOリング67を挟んで上下方向にスライド可能になっている。そのため、パッケージに封止される半導体チップの個数が変わったために入れ子金型40の高さが変化したような場合でも、上下方向の幅広いストロークによる追従が可能である。従って、このモールド装置60は、異なる寸法の入れ子金型40を使う場合でも連続して作業を行うことができる。
入れ子金型40への荷重の印加は、あらかじめ設定された型締め力となるまで可動金型89を上昇させることによって行う。プランジャ64の下降時に排出される不要のエアーは、ミニタブレット65がポット63内に投入され、次いでプランジャ64がポット63内に挿入された後、真空引きの孔68を通じて排出される。真空引きが特に必要な場合は、孔68を大気に対して開放すればよい。
上記モールド装置60を使用する場合は、入れ子金型40の下金型49に設けられた前記ダミーキャビティ54と同じものを上金型48に設けることもできる。下金型49と上金型48にそれぞれダミーキャビティを設けることにより、エアーをトラップした樹脂がより速やかに排出されるようになる。
ポット63内で溶融された流動樹脂はプランジャ64によって射出され、垂直方向のテーパを備えた上金型47、48のゲート孔50と可動金型45のゲート孔51とを通って上段のキャビティ41Aに注入され、次いで可動金型46のゲート孔52と可動金型45のゲート孔51とを通って下段のキャビティ41Bに流入する。そして、第88図に示すように、流動樹脂の先端がキャビティ41Bの底部の可動金型46のゲート孔52を通り、さらに下金型49のダミーキャビティ54に達することによってモールドが完了する。
モールド後、キャビティ41A、41Bからパッケージ2Dを離型するには、第89図、第90図に示すように、入れ子金型40の最上部の上金型47をキー溝69を利用して持ち上げる。このとき、上金型47がイジェクタとして働くので、ゲート孔50内の樹脂が最も応力集中の大きいゲート孔50の底部(上金型48と可動金型45の界面)で切断される。上金型47の上面にはモールド装置60のカル部66で成形された樹脂70が残っている。この樹脂70は、ゲート孔50内の樹脂を下から突き上げるか、または上金型47と樹脂70との界面にゲート孔50を中心軸とした回転モーメントを作用させることによって簡単に離型することができる。
上金型47を充分な高さまで持ち上げると、ガイドピン57、58も一緒に持ち上げられる。このとき、上金型が47と48とに2体化されていると、ガイドピン57、58を引き抜く時に要する力を上金型48が受けるので、キャビティ41A、41Bに強い力が掛かることがない。そのため、キャビティ41A、41B内のパッケージ2Dは、強い機械的ストレスを受けない。ガイドピン57、58は、上金型47の中に差し込んだままにしておけばよい。このようにすると、次のショットでの上金型47、48の組立作業を迅速に行うことができる。
このように、入れ子金型40の上金型を47と48とに2体化したことにより、ゲート孔50内の樹脂の切断が容易になると共に、型開きの際にパッケージ2Dが受ける機械的ダメージを低減することができる。これに対し、上金型47と上金型48とが一体になっている場合は、ゲート孔50内の樹脂は内部にイジェクタ構造がないので離型され難くなる。また、ガイドピン57、58を引き抜く時にキャビティ41A、41Bに強い力が加わるので、パッケージ2Dが機械的ダメージを受ける虞れがある。
キャビティ41A、41Bを構成する可動金型42〜46は、それらのガイドピン孔56(または56)にピンなどを差し込んで水平方向に引っ張ることによって簡単に2分割することができる。また、左右どちらかの可動金型42〜46にパッケージ2Dが付着している場合は、離型された側のリードフレーム(s)の開孔4にピンなどを差し込んで水平方向に引っ張ることによって離型することができる。
上記した入れ子金型40は、部品数を低減するために、上金型48とそれに接する可動金型45とを一体化したり、上金型48と可動金型45とそれに接する可動金型42とを一体化したりしてもよい。同様のことは下金型75についても可能である。
可動金型42、43、44は、例えばSKD12やMAS1Cのような通常の金型材料で作成する以外にも、例えば合成樹脂や、合成樹脂を含浸させた紙などを成形して作成してもよい。通常の金型材料に比べて安価な合成樹脂や紙を使用することにより、可動金型42、43、44の製造コストを低減することができる。合成樹脂や合成樹脂含浸紙で作成した可動金型42、43、44は、金属製のものに比べて耐久性は劣るが、使用済みのものは粉砕して何度でも再生使用することができるので、1回成形するごとに新しいものに交換してもよい。通常のモールド成形工程では、金型のキャビティ内を定期的にクリーニングして樹脂残査などを取り除く作業が必要であるが、1回成形するごとに新しい可動金型42、43、44を使用した場合は、キャビティ内が常に清浄に保たれるのでクリーニングが不要となり、モールド成形工程のスループットが向上する。
パッケージ2Dを1回成形するごとに新しい可動金型42、43、44を使用する場合は、左右に2分割する構造に代えて、第91図に示すように、左右一体構造にしてもよい。この場合は、可動金型42、43、44を破壊することによってパッケージ2Dを離型する。可動金型42、43、44の板厚は極めて薄いので、合成樹脂や合成樹脂含浸紙で作成したものは、折り曲げるだけで簡単に壊すことができる。
第92図は、上記の方法で4個の半導体チップを一括封止したパッケージ2Dの断面図(パッケージ2Dを短辺方向から見た断面図)である。同図には、このパッケージ2Dの各部の寸法が記載されている。
ここで、hAはリードフレーム(s)の上面から測ったワイヤ7のループ高さ、tLはリードフレーム(s)の板厚、hTは最上段のリードフレーム(s)の上面からパッケージ2Dの上面までの樹脂の厚さで、前記可動金型42の板厚に相当する。dHは絶縁テープ5の厚さ、dSは下層のリードフレーム(s)の上面から上層のリードフレーム(s)の下面までの高さで、前記可動金型44の板厚に相当する。tDは半導体チップ(M)の厚さ、hBはパッケージ2Dの下面から最下層のリードフレーム(s)の下面までの樹脂の厚さで、前記可動金型43の板厚に相当する。dRはパッケージ2Dの底面から最下層の半導体チップ(M)の下面までの樹脂の厚さ、WDは半導体チップ(M)の短辺方向の幅、WMはパッケージ2Dの短辺方向の幅である。
このとき、パッケージ2Dの厚さ(HM)は、次の式(1)で示される。
HM=hT+(4×tL)+(3×dS)+hB ...(1)
また、ここでの制約条件は、
(a)ワイヤ7がパッケージ2Dの上面を越えないこととして、
hT≧hA...(2)
(b)可動金型44の板厚は、ワイヤ7が上層の半導体チップ(M)の下面に接触しないこととして、
dS≧dH+tD+hA...(3)
(c)最下層の半導体チップ(M)の下面がパッケージ2Dの底面を越えないこととして、
hB≧dH+tD+dR...(4)
dR≧0...(5)
(d)半導体チップ(M)の幅がパッケージ2Dの幅を越えないこととして、
WM≧wD...(6)
である。
従って、式(1)〜(5)から、パッケージ2Dの厚さ(HM)は、
HM≧hA+(4×tL)+3×(dH+tD+hA)+dH+tD
=4×(tL+dH+tD+hA)...(7)
となる。このことから、パッケージ2Dの厚さの最小値(HMmin)は、現状の技術で可能な最小値(hA=0.1mm、dH=0.05mm、tD=0.2mm、tL=0.08mm)を式(7)に代入することにより、
HMmin=1.72mm...(8)
となる。さらに、dR=0.1mm、hT=hA+0.1mmを考慮すると、パッケージ2Dの厚さ(HM)は1.92mm、つまり2mm以下となる。
EIAJ(Electronic Industries Association of Japan;日本電子機械工業会)で定められた300mil-SOJの各部の寸法規格を第93図に示す。図示のように、SOJのパッケージ厚(HM)の規格は、HM≦3.124mmである。従って、本実施例のパッケージ2Dは、SOJのEIAJ規格を充分にクリアすることができる。
現状の技術で本実施例のパッケージ2Dを量産性良く製造するための各部の寸法は、hA=0.13mm、tL=0.125mm、hT=0.25mm、dH=0.08mm、dS=0.54mm、tD=0.28mm、hB=0.46mm程度である。そこで、これらの値を前記式(7)に代入すると、
HM=2.83mm...(9)
となる。つまり、本実施例のパッケージ2Dは、量産レベルでもEIAJ規格(HM≦3.124mm)を充分にクリアすることができる。
以上は4個のDRAMチップ(M0〜M3)を一括封止した場合の例であるが、一般に、N個の半導体チップを一括封止する場合は、前記式(1)を拡張することによって次の式(10)を得る。
HM=hT+(N×tL)+{(N−1)×dS}+hB...(10)
第94図は、上記パッケージ2Dのリード6にモジュールリード(Jリード)9を接続したDRAMモジュール1Dの一部を破断して示す断面図(パッケージ2Dの短辺方向から見た断面図)である。同図には、このDRAMモジュール1Dの各部の寸法が記載されている。
ここで、WJはパッケージ2Dを挟んで対向するモジュールリード(Jリード)9、9の下端部のピッチ、WVは同じく中心部のピッチ、WOはパッケージ2Dを挟んで対向するリード6、6の外端部のピッチ、hJはパッケージ2Dの底部とモジュールリード(Jリード)9の下端部の隙間、RVはモジュールリード(Jリード)9の径、hTはパッケージ2Dの上面からモジュールリード(Jリード)9の下端部までの距離(DRAMモジュール1Dの全体の高さ)である。
前記第93図に示した300mil-SOJのEIAJ規格によれば、
3.251≦hT≦3.759 ...(11)
hJ≧0.635 ...(12)
8.382≦WO≦8.763 ...(13)
6.604≦WJ≦7.112 ...(14)
である。また、構造上の制限として、リード6の外端部のピッチ(WO)とパッケージ2Dの短辺方向の幅(WM)との関係は、
WO≧WM+(2×RV) ...(15)
である。このとき、パッケージ2Dの厚さ(HM)が前記式(9)で示した値(2.83mm)であるとして計算すると、
hT≧HM+hJ=2.83+0.635=3.465
となるので、DRAMモジュール1Dは上記式(11)、(12)を満足する。そこで、WO=8.7、WM=7.5、RV=0.4、WV=8.2とすれば、300mil-SOJのEIAJ規格に対応したDRAMモジュール1Dが得られる。
上記DRAMモジュール1Dのモジュールリード(Jリード)9は、フープ材にプレスやエッチングでリードパターンを形成した通常のリードフレームで構成してもよいが、断面が円形のワイヤで構成することもできる。
モジュールリード9をワイヤで構成した場合、ワイヤ(モジュールリード9)とリード6の接続は前述した方法とは異なり、リード6の開孔8にワイヤを挿通した後、ワイヤを熱処理してその表面の半田メッキを溶融させ、ワイヤとリード6を自己整合的に半田接続する。ワイヤの熱処理は、例えば不活性ガス雰囲気中で高温の窒素ガスを吹き付けたり、光ビームまたはレーザビームを照射したり、外気遮蔽型のリフロー炉内で加熱したりするなどの方法で行う。
例えばパッケージ2Dのリード6に設けられたリード挿通用の開孔8の径を0.42mm×0.42mm角とした場合、直径0.32mmφのリン青銅、ベリリウム銅、コバールなどからなる金属ワイヤの表面に、組成がSn90%/Pb10%、あるいはSn10%/Pb90%などといった、共晶半田(Sn60%/Pb40%)よりも融点の高い半田メッキを45μm厚程度施した外径0.41mmφのワイヤを使用する。180℃程度の低温で溶融する共晶半田ではなく、200℃以上の高温で溶融する高融点半田をメッキ材料に用いることにより、低融点共晶半田を使ってモジュールリード9をSIMMのプリント配線基板にリフロー半田付けする際に、リード6とモジュールリード9の接続部の半田が再溶融するのを防止することができる。
もし、モジュールリード9とリード6の接続部の半田が溶融状態になると、何らかの外力またはパッケージ2Dの自重によって接続部がずれてパッケージ2Dが下がったり、接続部の半田が重力によって下層のリード6の接続部に流れたり、接続部の半田にクラックや組成の不均一な半田再結晶領域が形成されたりするために半田の接続信頼性が著しく低下する。これは、接続部の半田量が変化すると、半田のフィレット形状のコントロールができなくなり、その結果、熱サイクルによる半田応力が大きくなって半田内部のクラックの進行が加速され、信頼度が低下するためである。特に、半田量が多い場合は、熱サイクルによる半田の熱膨張・収縮の応力も大きくなるため、塑性歪み量が大きくなって半田クラックの進行が加速される。
しかし、高融点半田メッキ処理を施したモジュールリード9とリード6を200℃以上のリフロー温度で半田接続し、SIMMのプリント配線基板にDRAMモジュールを実装する際のリフロー炉の温度を高融点半田の融点以下(例えば200℃以下)にした場合は、モジュールリード9とプリント配線基板との接続部の低融点半田のみがモジュールリード9の付近で溶融するため、接続部の高融点半田の溶融を防止してDRAMモジュール1Dの形状を保持することができる。
上記した自己整合的な半田接続方法は、半田ディップ方式に比較して接続部の半田量の制御が容易である。これは、自己整合的な半田接続方法の場合は、上層のリード6と下層のリード6の中間部分のモジュールリード9の表面に施された半田が上下のリード6、6にほぼ半分ずつ供給されるからである。すなわち、従来の半田ディップ方式の場合は、ワイヤを構成する金属の表面状態などによって半田量が変動し易いのに対し、自己整合的な半田接続方法の場合は、常に一定のコントロールされた量の半田が供給されるという特徴がある。
また、上記した自己整合的な半田接続方法は、ワイヤ(モジュールリード9)に付着する半田の量が従来の噴流式半田ディップ方式に比べて少ないので、水平方向の隣り合ったリード6、6間の半田ブリッジが発生し難くなるという利点もある。特に、本発明のDRAMモジュールのように、多数のリード6とモジュールリード9とがマトリクス状に交差接続された構造は、半田吸い取りワイヤと同じ原理で表面積が大きくなるので、ガルウィング状に成形されたQFP(Quad Flat Package)のリードのように半田の除去方向を一様にできる構造とは比較にならない程半田除去性が悪く、余分な半田を除去することが非常に困難となる。すなわち、上記した自己整合的な半田接続方法によれば、本発明のDRAMモジュールの半田ブリッジ不良を極めて有効に防止することができる。また、プレス成形工程やタイバー切断工程でリード6に金属バリが発生すると、このバリに溶融半田が引っかかって半田ブリッジの核となり、ブリッジ発生率が急増する。従って、余分な半田が少ない自己整合的な半田接続方法は、この点からも半田接続工程の歩留まり向上に有効である。
モジュールリード9の径をリード6の開孔8の径よりも小さくすると、開孔8にモジュールリード9を挿入する作業を迅速に行うことができる。しかし、この場合は、開孔8にモジュールリード9を挿入しただけでは半田リフロー前にパッケージ2Dの自重や何らかの外力によってモジュールリード9がずれてしまうことがある。その対策として、第95図に示すように、モジュールリード9の一部にプレスで幅広の扁平部72を設け、モジュールリード9の径を部分的に大きくすることによって、ずれや抜けを防ぐようにしてもよい。あるいは、モジュールリード9の一部の径を開孔8の径と同程度になるまでプレスで拡大し、モジュールリード9を開孔8内に「かしめ」方式で圧入してもよい。
モジュールリード9の一部に扁平部72を設ける上記の方式をモジュールリード9の下端部(Jベンド部)に適用した例を第96図に示す。この場合は、扁平部73の幅を自由に変えることができる。また、モジュールリード9のJベンド成形が容易になるという利点もある。さらに、プレス加工で扁平部73を形成した場合は、金属の加工硬化によってJベンド部分の強度が大きくなるので、モジュールリード9が変形し難くなるという利点もある。
第97図(a)、(b)は、半田メッキしたワイヤでモジュールリード9を構成し、その下端部をJベンド成形したときの半田フィレット74のパターンを示している。半田フィレット74のパターンや大きさは、リード6のメッキ仕様によってコントロールすることもできる。例えばリード6にAuメッキ処理を施した場合は、リード6の表面の半田濡れ性が大きくなるので、半田フィレット74のリード6への広がりが大きくなる。他方、リード6にPd(パラジウム)メッキ処理を施した場合は、半田の濡れ性(広がり)が小さくなるので、少ない半田量で半田フィレット74を形成することができる。
また、チップボンディング前のリードフレームに、あらかじめAuメッキ処理やSn/Niメッキ処理を施しておくことにより、チップボンディング、ワイヤボンディング、積層モールドを行った後、リード6に外装メッキ処理を施すことなく、リード6をモジュールリード9を半田リフロー接続することができる。これは、AuメッキやSn/Niメッキが強い耐酸化被膜となり、リード6の表面が半田リフローに適した状態になるからである。また、外装メッキを省略することにより、メッキ処理コストの低減、樹脂内へのメッキ液浸透、イオン汚染などの不良対策が可能となる。
リード6の開孔8の形状によっては、上記した円形のワイヤに代えて断面が角柱のワイヤを使用することもできる。ただし、円形のワイヤと比較した場合、角柱のワイヤは、軸方向のねじれによって断面が回転したときにリード6とモジュールリード9の接続が困難になるという問題がある。
一般に、ワイヤのねじれに対しては円形の断面が有利である。しかし、プリント配線基板との接続部(Jベンド部)のねじれ剛性に対しては角柱の断面が有利である。そこで、角柱のワイヤを使用する場合は、リード6の開孔8の形状を四角形とすることでワイヤの自由な回転を防ぎ、モジュールリード9のJベンド部の回転を防止する。これにより、プリント配線基板にDRAMモジュールを実装する際のリフロー工程で万一、炉内の温度が高くなりすぎてリード6とモジュールリード9の接続部の高融点半田が再溶融した場合でも、モジュールリード9のJベンド部の回転が防止されるので、モジュールリード9の配置がずれるといった実装不良を未然に防止することができる。
リード6の開孔8に円形のワイヤで構成されたモジュールリード9を挿入する際の作業性を改善するために、第98図(a)〜(c)に示すような溝75a〜75cを形成したリード6を使用することもできる。同図(a)に示すように、溝75aはその一端が開放されているので、破線で示すモジュールリード9は水平方向から溝75aに圧入される。溝75aの開放端にはモジュールリード9を挿入し易くするために、テーパ状のガイド76が設けられている。また、挿入されたモジュールリード9の抜けを防止するために、溝75aの内径はモジュールリード9の径よりも僅かに小さくなっている。同図(b)に示す溝75bは、開放端の反対側に細いスリット77が設けられている。このスリット77を設けることにより、リード6の弾性力が高まるので、モジュールリード9を溝75bに挿入する際の圧入抵抗が小さくなる。同図(c)に示す溝75cは、開放端側の内径が他の部分の内径よりも狭くなっているので、挿入されたモジュールリード9の抜けを確実に防止できる。
上記の溝75a〜75cが形成されたリード6を使用する場合は、モジュールリード9を圧入するだけで両者を固定することができるので、半田を使用しなくとも両者の接続が可能になる。従って、半田リフロー工程が省略される分、組立て工数を低減することができる。また、半田クラックに起因するモジュールリード9とリード6のオープン不良を防止することができる。半田リフロー方式と併用した場合は、半田が何らかの原因(例えば半田クラックなど)によってオープンになった場合でも、圧着効果によって接続が確保されるので、モジュールリード9とリード6のオープン不良に対して二重の信頼性が得られる。
本実施例のDRAMモジュール1Dのように、パッケージ2Dの上下方向に積層された多数のリード6にモジュールリード9を一括して挿入するには、第99図(a)(側面図)、同図(b)(平面図)に示すように、まず、それぞれのリード6の層間にこの層間スペースとほぼ同じ径の角柱79を挿入し、上下両方向からリード6に押さえ治具80a、80bを押し当ててリード6を固定した後、圧入治具81を使ってリード6の溝75a(75bまたは75c)にモジュールリード9を一括して圧入する。このような方式で圧入することにより、リード6とモジュールリード9を短時間で交差接続することができる。また、モジュールリード9を圧入する際にリード6やパッケージ2Dが受ける機械的ダメージを低減することができる。さらに、圧入時のリード6の倒れや変形を防止することができる。
モジュールリード9にJベンド部を設ける代わりに、一部のリード6にJベンド部を設けてもよい。パッケージの上下方向に積層されたリード6のうち、最下層のリード6のみにJベンド部を設けた例を第100図に示す。この場合、最下層のリードフレームは、上層のリードフレームと異なるリードパターンのものを使用する。あるいは、最下層のリードフレームのリード6の切断形状を変えて使用してもよい。同図に示す例では、上層のリードフレームのリード6に溝75aが設けられ、最下層のリードフレームのリード6に開孔82が設けられている。
モジュールリード9やリード6にJベンド部を設けてSOJ型のパッケージとする代わりに、SO型のフラットパッケージとすることもできる。前記第96図に示した扁平部73の応用として、モジュールリード9の下端をプレス加工することによってフラットリード83を形成した例を第101図に示す。この構造は、フラットリード83の折り曲げが簡単で作業性が高いことに加えて、パルスヒータ方式や光ビーム半田付け方式によってフラットリード83のみを局部的に加熱してプリント配線基板に実装することができるという利点もある。これは、フラットリード83の先端が上層のリード6の先端よりもパッケージ2Dから離れた位置にあるため、上層のリード6に接することなく、フラットリード83のみを加熱することができるためである。
リード6とモジュールリード9の接続部の高融点半田が再溶融したり、この接続部に外力が加わったりしてモジュールリード9のピッチが不揃いになる不具合を防止する対策として、パッケージ2Dの底面に第102図に示すような窪み84を設けることも有効である。
通常のSOJのように、1個の半導体チップを封止する単層パッケージの場合は、第103図に示すように、下金型200の上面に凸部201を設けたモールド金型を使用してパッケージ202の底面に窪み203を形成し、下金型200の上面と垂直な方向にパッケージ202を引き上げて離型する。従って、窪み203は、パッケージ202の側面から離れた箇所に形成される。
一方、本実施例では水平方向に2分割される可動金型を使用するので、パッケージ2Dの底面に窪み84を形成するには、第104図に示すような断面構造の可動金型85を使用する。この可動金型85は、前述した入れ子金型40の可動金型43の先端に、窪み84に対応する段差部86を設けたものに相当する。同図に示すように、可動金型85は、パッケージ2Dの底面と平行な方向に2分割されるので、窪み84はパッケージ2Dの側面まで達するように形成される。
上記可動金型85は、本実施例のパッケージ2Dをモールド成形する場合のみならず、SOJのような従来の単層パッケージをモールド成形する場合にも使用することができる。
第105図に示す可動金型87は、上記可動金型85をSOJ用に設計変更したもので、上面が上層のパッケージ202の底面を成形し、下面が下層のパッケージ202の上面を成形する。この可動金型87を使用することにより、SOJのような従来の単層パッケージを上下方向に多数個取りすることが可能となるので、モールド工程のスループットが大幅に向上する。また、パッケージ202を上下方向に多数個取りするこのモールド方法によれば、パッケージ202を水平方向に多数個取りする従来のモールド方法に比べてキャビティ間を連結するゲートの距離が極めて短くなるので、ゲートの内部に残る無駄な樹脂の量が低減され、同一サイズのミニタブレットからより多くのパッケージ202を取得することができる。
前記可動金型85や可動金型87は、成形作業効率、離型時の摩擦力、ゲートカットの手順などに応じて種々の変形が可能である。
第106図(a)に示す可動金型88は、その上下両面に成形パターンを設けたものである。同図(b)に示す可動金型88a、88bは、上記可動金型88を上下方向に2分割したもので、可動金型88aの上面と可動金型88bの下面とにそれぞれ成形パターンが設けてある。同図(c)に示す可動金型88a〜88cは、上記可動金型88を3分割したものである。可動金型88、88a〜88cは、それぞれ左右一組で構成されるが、図には片側のみを示してある。
同図(d)は、可動金型88aを上方から見た平面図、同図(e)は、可動金型88bを上方から見た平面図である。可動金型88a、88bには、リードフレームを位置決めするためのガイドピンが挿入されるガイドピン孔55、56と、樹脂を積層方向に沿って流入させるためのゲート孔110と、樹脂の均一性を確保するためのエアーベント機能を持った樹脂流出用のダミーのゲート孔111とが設けられている。
同図(f)に示すように、ゲート孔110、111は、パーティングラインPLに対して所定の離型角(θ)を持っている。この離型角(θ)は、0<θ<30°程度である。この離型角(θ)を15°にした実験では、熱硬化樹脂に対して優れた離型性とスペースファクタとが確認された。離型角(θ)を30°以上にするとゲートの領域が大きくなるために、スペースファクタが低下する。また、離型角(θ)が0では離型性が悪く、ゲート孔110、111内に樹脂残りが発生し易くなる。この樹脂残りが発生すると、次の成形時にゲート断面形状が変化し、成形条件が変動してしまうため、均一な成形ができなくなる。
ゲート孔110、111の基本的な形状は、その半径をrとして、パーティングラインPLに対して(90°−θ)の角度で接するような円形状とするのがよい。このとき、円の中心は必ずしもパーティングラインPLに位置している必要はない。また、半径rを大きくして円の中心をパーティングラインPLの外側に置いた場合は、円弧の一部が離型角(θ)となり、(90°−θ)の接続部114と共通化することができる。
ゲート孔110とゲート111は、同じ大きさにする必要はない。ゲート孔110は樹脂の流入口であるため、その径を小さくすると樹脂の剪断発熱が増加し、樹脂の流動性が増加する。また、ダミーゲートであるゲート孔111の径を大きくした場合はエアーの抵抗が小さくなるので、キャビティ内の不要なエアーの排出が容易になる。
上記可動金型88は、その上下両面にパッケージが密着するので、離型時の摩擦力が大きくなる。これに対し、可動金型88を2分割した可動金型88a、88bは、それぞれの片面のみにパッケージが密着するので離型時の摩擦力が小さくなり、パッケージの離型を容易に行うことができる。また、可動金型88は、上下のパッケージと繋がったゲート孔110、111内の樹脂を離型時に切断するのが難しいのに対し、可動金型88a、88bは、両者の界面でゲート孔110、111内の樹脂をクラックさせて切断することができるので、離型の作業性が向上する。
上記可動金型88a、88bは、それぞれ左右一組で構成されるので、ガイドピン孔55、56とゲート孔110、111を左右の可動金型で対称に配置すれば左右の金型に互換性を持たせることができ、可動金型88a、88bの複数組を上下方向に積層する際の作業性が向上する。
しかし、可動金型88a、88bの複数組を上下方向に積層した際の総積層厚を一定に保つためには、むしろ左右の可動金型同士に互換性を持たせない方がよい。その理由は、左側の可動金型の総積層厚と右側の可動金型の総積層厚とを金型作成時に高精度に一致させておかないと、金型の型締め力が左右の可動金型間で不均一になるからである。すなわち、左側の可動金型同士の間、または右側の可動金型同士の間で上下方向の積層順序が入れ替わっても総積層厚は変化しないので型締め力は一定に保たれる。しかし、左右の可動金型同士に互換性を持たせ、金型作成時には左側だったものと右側だったものとを混在させて積層すると、左右の可動金型の高さにばらつきが生じる。このばらつきは、統計的には一個の可動金型の厚さのばらつきに積層数の平方根を乗じた値程度となる。
これを、高精度の研磨処理によって厚さの公差を±5μm以下にした金型(可動金型を含む)を使用して4個の半導体チップを積層した本実施例のパッケージ2Dを上下方向に4個取りする場合について説明する。
この場合は、1個のパッケージ2Dを成形するのに、4個の半導体チップの隙間に挿入される3個の可動金型と上下の金型とを合わせた合計5個の金型が必要となるので、4個取りの場合は合計20個の金型が必要となる。従って、高さの統計的なばらつきは、金型1個当たりの厚さの公差(±5μm)に金型の数(=20)の平方根を掛けた値、すなわち±22μmとなる。
また、半導体チップを搭載したリードフレームの板厚を0.125μm、金型1個の厚さを0.65mmとして計算すると、リードフレームは1個のパッケージ2D当たり4枚、4個取りの場合は合計16枚となるので、金型の総積層厚は、(0.125×16)+(0.65×20)=15mmとなる。従って、金型の総積層厚(15mm)に対する高さのばらつき(±22μm)、すなわち歪み量(22μm/15mm=1.46×10-3)に、金型を構成する金属(鉄)のヤング率(2×104kg/mm2)を掛けると、単位平方ミリメートル当たり29kgの荷重となる。すなわち、金型の受圧面積が40mm×20mm=800mm2程度と比較的小さい場合であっても、左右の金型に生じる型締め力の差は29×800=23.2トンにも達する。つまり、左右の金型の一方には23トン以上の型締め力が加わるのに対し、もう一方は無荷重という現象が生じる。以上のことから、左右の金型には互換性を持たせるべきではない。互換性を持たせないようにすれば、左右の金型にはほぼ均等な型締め力を加えることができる。
前記第106図(b)に示した可動金型88a、88bの複数組みを上下方向に積層した場合、樹脂はゲート孔110を通じて上下方向に流れる。もう一方のダミーのゲート孔111は、エアーベントとして機能するもので、エアーや流動樹脂先端部の不均一な樹脂をキャビティの外部に排出する。このダミーのゲート孔111は、エアーベントの設計の仕方によっては、あるいは均一性の高い樹脂を使用する場合には必ずしも必要ではなく、省略することもできる。
上記したエアーベントとは、通常の金型設計で使用する1/100〜3/100mm程度の隙間のことであり、エアーの出入りは可能であるが樹脂の出入りはできないという特徴がある。これに対し、上記したダミーのゲート孔111は、モールドの初期にキャビティ内の不要なエアーを排出することによって、キャビティ内に樹脂を均一に流入させる働きがある。このダミーのゲート孔111は、通常の金型設計で使用する前述のエアーベントに比べて開口部が大きいので、キャビティ内の不要なエアーを効率よく排出することができる。
第107図(a)は、前記第82図に示した入れ子金型40に(可動金型3の代わりに)可動金型88aをセットしたときのゲート孔110、111、ガイドピン孔55、56、下金型49のゲート孔53、ダミーキャビティ54、リードフレーム(S)の位置関係を示す平面図である。図示のように、可動金型88aのゲート孔111と下金型49のゲート孔53とは連結し、図示のような位置関係になっている。ゲート孔110、111はパーティングラインPL上に位置している。実際は前記第82図に示したように、下金型49と接しているのは可動金型46であるが、可動金型43に相当する可動金型88aを用いて相対位置関係を示した。
第107図(b)は、半導体チップの層間への樹脂の流入を良好にするために、可動金型88aのゲート110と入れ子金型40のキャビティ41A(41B)との間をスリットゲート112で接続した例である。第108図(a)はスリットゲート112の拡大斜視図である。可動金型88aの上に積層される可動金型44、42にも同様のスリットゲート112を設けることにより、可動金型88a、44、42のそれぞれのスリットゲート112も積層方向に連結されるので、前記図33に示した入れ子金型10のゲートライン27、28と同様のゲートラインが入れ子金型40の内部に形成される。このスリットゲート112は、キャビティ41A(41B)への開孔面積を大きく取ることができるので、樹脂の流動抵抗を低減することができる。
上記スリットゲート112の代わりに、第108図(b)に示すようなピンゲート113を設けてもよい。ピンゲート113の垂直面(V)はパーティングラインPL上にあるので、樹脂は矢印で示す斜めにカットされた領域を通ってキャビティ41A(41B)に流入する。このピンゲート113の特徴は、上記スリットゲート112に比べてゲートライン27、28の除去が容易である点と、成形時の水平方向への樹脂の流出抵抗を幅広くコントロールすることができる点である。成形条件によっては、スリットゲート112とピンゲート113をゲート孔110とゲート孔111とで使い分けてもよい。
上記ゲート孔110、111は、キャビティ内に移動してもよい。この場合は、ゲートカット面がパッケージの表面外観や半導体チップに影響を与えないような位置にゲート孔110、111を設置する必要がある。
第109図(a)に示すゲート孔110、111のX−X’線(パーティングラインPLと直行する方向)に沿った断面は、同図(b)に示すような種々の形状(i)〜(iv)で構成することができる。形状(i)は最も単純な垂直形状であり、金型作成においてワイヤ放電加工や研磨を用いる場合、ゲート孔110、111の作成が容易になるため、金型の製造コストを安くすることができる。形状(ii)は単純な円錐状であり、形状(iii)は段差状である。この形状(iii)は径の変化が急峻なため応力変化が大きく、従って樹脂が切断され易い。形状(iv)は断面を不定形にした例である。この形状(iv)はゲート孔110、111の上下のエッジ部が鋭角になっているため、このエッジ部で樹脂に応力集中を生じさせることができる。
可動金型88a(他の可動金型も同じ)の作成手順は、まず、第110図(a)に示すように、ワイヤ放電加工、ドリル加工、研磨などによって金型ブロック材からブロック115を作成する。このとき、ガイドピン孔55、56を同時に形成することにより、可動金型を積層したときの合わせ精度が向上する。次に、同図(b)に示すように、放電ワイヤカット法などを用い、カットライン116に沿ってブロック115を薄くスライスすることにより、可動金型88aを得る。このとき、ゲート孔110、111はブロック115の壁面に対して引き延ばし形状になっているので、前記第109図(b)に示す形状(i)が直接得られる。スライスされた可動金型88aは、その厚さを高精度にするために平面研磨機によって研磨される。同一の厚みの可動金型88aを同時に複数個研磨機に入れて、「とも」加工することにより、相対的なばらつきを大幅に低減することができるので、それらの厚さを極めて高精度に揃えることができる。ゲート孔110、111の断面を前記第109図(b)に示す形状(ii)〜(iv)とすることにより、パッケージの成形後、ゲート孔110、111内に残った樹脂の切断が容易になる。これらの形状(ii)〜(iv)は、断面の一部で内径が変化しているので、ゲート孔110、111内の樹脂に応力集中を生じさせることができる。
前記第106図(b)に示す可動金型88a、88bおよび同図(c)に示す可動金型88a、88b、88cのゲート孔110、111は、形状(i)〜(iv)のいずれを採用することもできる。形状(ii)を採用するときは、径の小さい方をパッケージ側に配置すると、余分な樹脂がパッケージ側に残り難くなるので作業性が向上する。第106(a)に示す可動金型88の場合は、形状(iv)を採用することで上記と同様の効果が得られる。
次に、本発明のDRAMモジュールに不良チップ救済のための冗長機能を付加した実施例を説明する。
第111図は、本実施例のDRAMモジュールを前方から見た斜視図、第112図は、このDRAMモジュールを裏面から見た斜視図である。本実施例のDRAMモジュール1Eは、〔16777216ワード×1ビット〕構成の16メガビットDRAMチップを9個積層して一括封止したパッケージ2Eと、このパッケージ2Eを搭載するマザーソケット3Eとで構成されている。
マザーソケット3Eは、標準的なプラスチックPGA(Pin Grid Array)パッケージに対応したガラス・エポキシ樹脂のプリント配線基板によって構成されている。マザーソケット3Eを構成するプリント配線基板の上面には、パッケージ2Eのリード6と交差接続された接続ピン90が設けられている。また、プリント配線基板の裏面には、接続ピン90と電気的に接続されたモジュールリード9が設けられている。このプリント配線基板には、後述するような冗長機能が付加されている。
第113図は、本実施例のDRAMモジュール1Eの内部構成を示すブロック図である。本実施例では、9個の16メガビットDRAMチップ(M0〜M8)を用い、1ビットのパリティビット付で8ビット構成のメモリモジュールを基本の構成にしている。また、従来のメモリモジュールとの置き換えを考慮して、8ビットのデータは、DRAMチップ(M0〜M7)において、データ入力端子Dinとデータ出力端子Doutとが共通化されてデータ入出力端子DQ0〜DQ7として設けられている。これに対し、DRAMチップ(M8)のパリティビットは、入力と出力とが分離されて入力パリティ端子PDと出力パリティ端子PQとが設けられている。また、このDRAMチップ(M8)のカラムアドレスストローブ端子/CASは、制御信号/PCSに対応している。
12ビットからなるアドレス信号が入力されるアドレス端子A0〜A11は、それぞれのDRAMチップ(M0〜M8)に共通に供給される。ロウアドレスストローブ信号/RASおよびライトイネーブル信号/WEも、それぞれのDRAMチップ(M0〜M8)においてそれぞれに共通に供給され、チップセレクト信号(カラムアドレスストローブ信号)/CASも上記パリティ用DRAMチップM8を除いて共通に供給される。そして、電源電圧VCCと回路の接地電位VSSもそれぞれのDRAMチップ(M0〜M8)に対して共通に供給される。また、本実施例のDRAMモジュール1Eは、電源インピーダンスを低減させるなどの目的で、それぞれのDRAMチップ(M0〜M8)の電源端子間にデカップリングコンデンサCが設けられている。
上記のように共通化されるリード6は、前記第111図に示すパッケージ2Eの積層方向に対して同じ位置に配置され、積層方向に設けられる接続ピン90により相互に接続されている。これに対して、上記のようなデータ端子DQ0〜DQ7、パリティ端子PD、PQおよび制御信号/PCSは、パッケージ2Eの積層方向に対して重複しないように各層より1本ずつ引き出され、それぞれに1本ずつの接続ピン90が設けられてマザーソケット3Eに導かれる。
第114図は、上記マザーソケット3Eの底面を示す平面図である。マザーソケット3Eの底面には、モジュールリード9が長辺方向の両側に2列ずつ、ジグザグに配置されている。各列のモジュールリード9のピッチは、300milである。このモジュールリード9は、通常のPGAパッケージに使用されるPGA端子と同様、断面が円形のリードピンで構成されている。このようなリードピンでモジュールリード9を構成した場合は、リードフレーム(例えば前記第72図や第73図に示すマザーソケット用リードフレーム)で構成されたものに比べて機械的強度が高くなるので、SIMMのプリント配線基板への自動実装も容易に実現できるなど、取扱いが簡便になる。
モジュールリード9の外側には、接続ピン用の電極91がマザーソケット3Eの長辺方向の両側に1列ずつ高密度に配置されている。この電極91はスルーホール構造になっており、上面側からスルーホールに接続ピン90が挿入され、半田などによって両者の電気的な接続が行われている。モジュールリード9(PGA端子)のうち、アドレス端子や制御信号などのようにパッケージ2Eに対して固定的に接続されるものは、同図の実線で示された配線92を介して電極91に接続されている。
本発明のパッケージのように、複数の半導体チップを積層構造にして一体に封止した場合、その初期不良洗い出しのためのエージングまたはバーンインテストにおいて半導体チップに不良が発生することがある。このような不良が発生した場合に、その半導体チップが封止されたパッケージを不良品として廃棄したのでは、DRAMモジュールの製造歩留りが低下してしまう。例えばエージング良品率92%の半導体チップを単純に9個積層しただけでは、エージング良品率が50%まで低下してしまう。
そこで、本実施例のDRAMモジュール1Eは、基本的な構成としては8ビットのデータと1ビットのパリティビットからなる×9ビットのDRAMモジュールとしておいて、エージングによって1つのDRAMチップに不良が発生した場合には、それを切り離して8ビットのデータのみのDRAMモジュールとして用いるようにする。このようにすることによって、2種類のDRAMモジュールが形成でき、エージング良品率92%のときでも2種類のDRAMモジュールを合わせることによってエージング良品率を80%まで改善させることができる。
このため、データ端子に対応したモジュールリード9(PGA端子)とパッケージ2Eのデータ端子に対応した接続ピン用の電極91との間には、図示のような冗長階層セレクタ93が設けられている。この冗長階層セレクタ93の斜線を付した電極は、接続ピン用の電極91と一対一に対応して接続されている。つまり、9個のDRAMチップのデータ入出力用リード6と一対一に固定的に接続されている。従って、これらの斜線を付した電極は、本実施例のDRAMモジュール1Eのエージング時やテスティングに利用される。
第115図は、上記マザーソケット3Eの上面を示す平面図である。マザーソケット3Eの上面側には、モジュールリード9が挿入されるスルーホール構造の電極94、接続ピン用の電極91および電源インピーダンスを低くするための回路の接地電位VSSと電源電圧VCCを供給するための広い面積のメタルパターン95、96が設けられている。電源供給用のメタルパターン95、96は、放熱板としての機能が持たせられており、中央部分には放熱用のスルーホール97が形成されている。
本実施例のDRAMモジュール1Eは、パッケージ2Eのリード6とマザーソケット3Eのモジュールリード9を交差接続してマトリクス状の放熱経路を形成しているので、パッケージ2Eの熱抵抗は小さいが、パッケージ2E内の最下層のDRAMチップ(M0)は、比較的板厚の大きいマザーソケット3Eと接しているので放熱効率が悪くなる。そこで、マザーソケット3Eの表面に形成される電源供給用のメタルパターン95、96チップの面積を広くすることによって、最下層のDRAMチップ(M0)の放熱を効率よくする工夫がされている。
上記マザーソケット3Eの上面には、第116図に示すようなパターンのソルダーレジスト98が設けられている。ソルダーレジスト98は、モジュールリード9と電極94、および接続ピン90と電極91との接続を行う半田が流れて他の端子とショートするのを防止するものである。電源供給用のメタルパターン95、96のそれぞれの表面には、放熱を考慮してソルダーレジスト98は設けられていない。なお、図示は省略するが、マザーソケット3Eの底面側にも電極91や配線92のパターンに対応したパターンのソルダーレジストが設けられている。マザーソケット3Eの底面側には、前記した冗長階層セレクタ93のパターンが設けられ、しかもその選択的な接続には、後述するような半田ボールや印刷技術によって形成された半田パターンを熱処理する工程が必要となるので、これらの半田による不所望な回路ショートを防ぐためにソルダーレジストが必要となる。
第117図は、上記マザーソケット3Eの底面側に設けられた冗長階層セレクタ93の等価回路図である。同図において、大きな二重丸はモジュールリード9(PGA端子)に対応し、小さな丸は接続ピン用の電極に対応している。実線で示されているのは回路配線であり、この回路配線がキャパシタの回路記号のように途切れている部分a〜tは、半田などによって選択的に配線間の接続を行うセレクタ部分である。
1つのモジュールリードPQ7は、2つのセレクタIとkにより接続ピン用端子D7またはD5に接続可能にされる。かかる一方の接続ピン用端子D5に着目すると、上記セレクタkとは逆方向に設けられたセレクタjによりモジュールリードDQ5に接続される。このモジュールリードDQ5は、上記セレクタjとは逆方向に設けられたセレクタiにより接続ピン用端子D3に接続される。以下、同様に上記のセレクタを介してモジュールリードDQと接続ピン用端子Dとが交互に並んで配置され、全体としてリング状にされる。
本実施例では、前記のような9個のDRAMチップを用いて、全チップが良品のときには8ビットのデータと1ビットのパリティビットからなるDRAMモジュールとして用い、1つのDRAMチップにおいて不良が発生したときは、パリティ無しの8ビットのデータのDRAMモジュールとして用いるようにするものである。
上記パリティビット付きメモリモジュールは、従来のSIMMなどにおけるパリティビット付きメモリモジュールと同じインターフェイスを持つようにするため、言い換えるならば、パリティビットについては入力ビットPDと出力ビットPQとを分離する必要があることに対応して、出力用パリティ端子PQは、上記のようなリングから外されている。つまり、接続ピン用端子Dinに限っては、上記のようにリング状に設けられるセレクタdとeの他に、上記出力用パリティ端子PQと接続されるセレクタbが設けられる。この出力用パリティ端子PQには、セレクタaにより上記DRAMチップ(M8)のデータ出力端子Doutに対応した接続ピン用端子とも接続される。
本実施例において、全てのDRAMチップが良品であるときには、次の表1のように○を付したセレクタが接続状態にされ、×を付したセレクタは開放状態にされる。つまり、接続ピン用端子D0〜D7はモジュールリードDQ0〜DQ7に接続され、接続ピン用端子DoutはモジュールリードPQに、接続ピン用端子DinはモジュールリードPDに接続されて、前記第113図のようなDRAMモジュールが構成される。
接続ピン用端子D2に接続されるDRAMチップM2に不良が発生した場合には、上記の表2のように○を付したセレクタが接続状態にされ、×を付したセレクタは開放状態にされる。このときには、上記のようなパリティビット用のDRAMチップM8が冗長チップとして実質的に上記不良のDRAMチップに置き換えられる。
上記のようにパリティビット用のDRAMチップM8は、DinとDoutとが分離されているので、それをデータ入出力用のデータ端子DQ1に使用するため、上記のようにセレクタaとbおよびeが接続されて、接続ピン用端子DoutとDinとがモジュールリードDQ1に接続される。
上記不良とされたDRAMチップM2に対応した接続ピン用端子D2が、上記セレクタrとsの開放(×)により分離され、これに付随してモジュールリードDQ0と上記のようにDRAMチップM8を用いるモジュールリードDQ1とを除く他のモジュールリードDQ2〜DQ7は、表1の場合とは逆方向のセレクタに接続される。
パリティビットに対応されたDRAMチップM8に不良が発生した場合には、単純に表1の接続状態にされたセレクタaとdの接続を開放に変えればよい。そして、他のDRAMチップM1やM2ないしM7において不良が発生した場合には、上記表2と同じ手法により不良DRAMチップがモジュールリードと接続されないようにし、その不良部分を境にして反時計回りの方向においてセレタクの接続と開放とが逆にするようにして救済することができる。
その他、DRAMチップを10層に積層しておき、全チップ良品なら10ビット単位でアクセスすることができるDRAMモジュールとし、1つのDRAMチップが不良なら9ビット単位でアクセスすることができるDRAMモジュールとし、2つのDRAMチップが不良なら8ビット単位でのDRAMモジュールとして製品化するようにしてもよい。この場合、第117図の冗長階層セレクタにおいてモジュールリードDPとDQが第9ビットと第10ビット目のデータDQ8およびDQ9のようにすればよい。それに対応して接続ピン用端子Dinは第9ビット目のDRAMチップM8のデータ入出力リードに接続し、Doutを第10ビット目のDRAMチップM9のデータ入出力リードに接続すればよい。
第118図には、上記冗長階層セレクタの選択的な接続方法の一例を説明するための概念図が示されている。同図(a)に示すように、冗長階層セレクタの配置パターンに対応して半田ボールマスクが設けられる。また、同図(b)に示すように、半田ボールマスクには、セレクタの2つの電極の位置に対応した半田ボール穴が設けられる。この半田ボール穴の底面には開孔が設けられる。この開孔は、半田ボールの位置合わせと共に、熱処理により溶融された余分な半田を取り除くためにも利用される。
上記のような接続を行うセレクタ部に対応した半田ボール穴には半田ボールが挿入され、開放状態のままにされるセレクタ部に対応した半田ボール穴には半田ボールが入れられる。
上記のように接続の有無に対応して半田ボール穴に半田ボールが入れられた半田ボールマスクを位置合わせしてマザーソケット3Eの底面に同図(b)のように重ね合わされる。このような位置合わせは、例えば前記のようなPGA端子に半田ボールマスクの位置合わせ穴を形成して置くことにより簡単にしかも正確に行うことができる。この後に、熱処理を行う加熱炉において上記半田ボールを溶融させてマザーソケット3Eの底面に形成された配線によるセレクタ部の接続を行うことができる。なお、このような半田ボールを用いるものの他に、印刷技術により半田層を上記セレクタ部に選択的に形成し、その後に上記加熱炉により半田を溶融させてセレクタ部の配線間を接続することもできる。
第119図には、上記マザーソケット3Eの底面側に設けられる冗長階層セレクタ93の他の等価回路図が示されている。同図においては前記同様に大きな二重丸は第114図のモジュールリード(PGA端子)に対応し、小さな丸は接続ピン用の電極91に対応している。そして、実線で示したものが回路配線であり、点線で示した○の部分は、レーザー光線などのエネルギービームの照射によって選択的に切断される箇所を表している。つまり、この実施例では前記第117図の例とは逆に、全回路を形成しておいて、切り離したい部分を切断させて回路を形成する。
1つのモジュールリードPQ7は、2つの切断箇所IとKにより接続ピン用電極D7またはD5に接続可能にされる。かかる一方の接続ピン用電極D5に着目すると、上記切断箇所Kとは逆方向に設けられた切断箇所JによりモジュールリードDQ5に接続される。このモジュールリードDQ5は、上記切断箇所Jとは逆方向に設けられた切断箇所Iにより接続ピン用電極D3に接続可される。以下、同様に上記の切断箇所を介してモジュールリードDQと接続ピン用電極Dとが交互に並んで配置され、全体としてリング状にされる。
本実施例では、前記同様に9個のDRAMチップを用いて、全チップが良品のときには8ビットのデータと1ビットのパリティビットからなるDRAMモジュールとして用い、1つのDRAMチップにおいて不良が発生したときは、パリティ無しの8ビットのデータのDRAMモジュールとして用いるようにする。
上記パリティビット付きメモリモジュールは、従来のSIMMなどにおけるパリティビット付きメモリモジュールと同じインターフェイスを持つようにするため、言い換えるならば、パリティビットについては入力ビットPDと出力ビットPQとを分離させる必要があることに対応して、出力用パリティ端子PQは、上記のようなリングから外されている。つまり、接続ピン用電極Dinに限っては、上記のようにリング状に設けられる切断箇所DとEの他に、上記出力用パリティ端子PQと接続される切断箇所Bが設けられる。この出力用パリティ端子PQには、切断箇所Aにより上記DRAMチップM8のデータ出力端子Doutに対応した接続ピン用電極とも接続されている。
本実施例において全てのDRAMチップか良品であるときには、次の表3のように○を付した切断箇所が接続状態のままにされ、×を付した切断箇所がレーザ光線などのエネルギービームの照射により切断されて開放状態にされる。つまり、接続ピン用端子D0〜D7はモジュールリードDQ0〜DQ7に接続され、接続ピン用電極DoutはモジュールリードPQに、接続ピン用電極DinはモジュールリードPDに接続されて、前記第113図のようなDRAMモジュールが構成される。このようなレーザーカット法の採用により、簡単に冗長救済ができる。
接続ピン用電極D2に接続されるDRAMチップM2に不良が発生した場合には上記の表4のように○を付した切断箇所が接続状態のままにされ、×を付した切断箇所が上記レーザー光線などのエネルギービームの照射によって切断されて開放状態にされる。このときには、上記のようなパリティビット用のDRAMチップM8が冗長チップとして実質的に上記不良のDRAMチップM2に置き換えられる。
上記のようにパリティビット用のDRAMチップM8は、DinとDoutとが分離されているため、それをデータ入出力用のデータ端子DQ1に使用するため、上記のように切断箇所AとBおよびEが接続状態のままにされて、接続ピン用電極DoutとDinとがモジュールリードDQ1に接続される。以下は、前記の例と実質的に同様になるのでその説明を省略する。
このようなレーザーカット法による不良チップの救済のために、エージングまたはバーンイン処理は、前記の実施例と異なり、パッケージ2Eが形成された段階で行われる。つまり、パッケージ2Eが接続ピン90を介してマザーソケット3Eに搭載される前の段階で、エージングボードなどにより各層の半導体チップから独立して延びているリード6に電気的に接続して回路動作を行わせるようにする。
第120図には、上記積層構造にされるDRAMチップの一実施例のブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような1個の半導体基板上において形成される。同図における各回路ブロックは、実際の半導体チップにおける幾何学的な配置に合わせて描かれている。
本実施例においては、メモリの大容量化に伴うチップサイズの大型化による制御信号やメモリアレイ駆動信号といった各種配線長が長くされることによって動作速度も遅くされてしまうのを防ぐなどのために、DRAMを構成するメモリアレイ部とそのアドレス選択などを行う周辺部との配置に次のような工夫が行われている。同図において、チップの縦中央部と横中央部とから形作られる十文字エリアが設けられる。この十文字エリアには主に周辺回路が配置され、上記十文字エリアにより4分割されたエリアにはメモリアレイが配置される。すなわち、チップの縦方向と横方向の中央部に十文字状のエリアを設け、それにより4つに分割されたエリアにメモリアレイが形成される。上記4つのメモリアレイは、後述するようにそれぞれが約4Mビットの記憶容量を持つようにされる。これに応じて4つのメモリアレイ全体では、約16Mビットの大容量を持つものとされる。
1つのメモリマットMEMORYMATは、横方向にワード線が延長するよう配置され、縦方向に一対からなる平行に配置される相補ビット線(データ線又はディジット線)が延長するよう配置される。メモリマットMEMORYMATは、センスアンプSAを中心にして左右に一対が配置される。センスアンプSAは、左右に配置される一対のメモリマットMEMORYMATに対して共通に用いられるという、いわゆるシェアードセンスアンプ方式とされる。
上記4つに分割されたメモリアレイのうち、中央部側にY選択回路Y−DECODERがそれぞれ設けられる。Y選択線はY選択回路Y−DECODERからそれに対応するメモリアレイの複数のメモリマットMEMORYMAT上を延長するよう延びて、各メモリマットMEMORYMATのカラムスイッチ用MOSFETのゲートのスイッチ制御を行う。
上記チップの横方向の中央部のうち、左側の部分にはXアドレスバッファX−ADDRESSBUFFER、X冗長回路X−REDUNDANCY CKTおよびXアドレスドライバX−ADDRESSDRIVER(論理段LOGICSTEP)とからなるX系回路と、RAS系制御信号回路RASE系信号制御回路WE SYSTEM、データ入力バッファDINBUFFERおよび内部降圧回路VCL LIMITERがそれぞれ設けられる。上記内部電源回路VCL LIMITERはこのエリアの中央寄りに設けられ、約3.3Vのような外部電源VCCEを受けて内部回路に供給される約2.2Vのような電圧に対応した定電圧VCLを形成する。
上記チップの横方向の中央部のうち、右側の部分にはYアドレスバッファY−ADDRESSBUFFER、Y冗長回路Y−REDUNDANCYおよびYアドレスドライバY−ADDRESS DRIVER(論理段LOGIC STEP)とからなるY系回路と、CAS系制御信号回路CAS CKTおよびテスト回路TEST FUNCTIONがそれぞれ設けられる。そのチップ中央部には、アドレスバッファやデコーダといったような周辺回路用の電源電圧VCLを形成する内部降圧回路VDLLIMITERが設けられる。
上記のように、アドレスバッファとそれに対応したアドレス比較回路を含む冗長回路、X、Y−REDUNDANCY、制御クロック発生を行うCAS、RAS系制御信号回路RAS,CAS CKTなどを一個所に集中配置すると、例えば配線チャンネルを挟んでクロック発生回路と他の回路を振り分けること、言い換えるならば上記配線チャンネルを共用化することによって高集積化が可能になると共に、アドレスドライバ(論理段)などの最短でしかも等距離で信号を伝えることができる。
RAS系制御回路RAS CKTは、ロウアドレスストローブ信号RASBを受けてXアドレスバッファX−ADDRESS BUFFERを活性化するために用いられる。XアドレスバッファX−ADDRESS BUFFERに取り込まれたアドレス信号はX系の冗長回路X−REDUNDANCYに供給される。ここで、記憶された不良アドレスとの比較が行われて、冗長回路の切り換えることの有無が判定される。その結果と上記アドレス信号とは、X系のプリデコーダに供給される。ここで、プリデコーダ信号が形成され、各メモリアレイに対応して設けられるXアドレスドライバDV2、DV3を介して、前記のようなメモリマットに対応して設けられるそれぞれのXデコーダX−DECODERに供給される。
一方、上記RAS系の内部信号は、WE系のコントロール回路WE SYSTEMとCAS系のコントロール回路CAS CKTに供給される。例えば上記RASB信号とカラムアドレスストローブ信号CASBおよびライトイネーブル信号WEBとの入力順序の判定から、自動リフレッシュモード(CBR)、テストモード(WCBR)などの識別が行われる。テストモードのときには、テスト回路TEST FUNOTIONが活性化され、公開・標準化または必要に応じて設けられる非公開の各テストモードにおいて、それぞれのタイミングで供給される特定のアドレス信号に従いテストファンクションが設定される。
CAS系の制御回路CAS CKTは、信号CASBを受けてY系の各種制御信号を形成するために用いられる。信号CASBのロウレベルへの変化に同期してYアドレスバッファY−ADDRESS BUFFERに取り込まれたアドレス信号は、Y系の冗長回路Y−REDUNDANCYに供給される。ここで記憶された不良アドレスとの比較が行われて、冗長回路への切り換えの有無が判定される。その結果と上記アドレス信号は、Y系のプリデコーダに供給される。プリデコーダは、プリデコード信号を形成する。このプリデコード信号は、4つからなる各メモリアレイ対応して設けられるYアドレスドライバDV1を介して、それぞれのYデコーダY−DECODERに供給される一方、上記CAS系制御回路CAS CKTは、前記のようにRASB信号とWEB信号とを受けてその入力順序の判定からテストモードを判定すると、隣接するテスト回路TEST FUNCTIONを活性化させる。
上記チップの縦方向の中央部のうち、上側の部分にはこのエリアの中心軸に対して左右対称的に合計16個のメモリマットMEMORY MATと8個のセンスアンプSAがそれぞれ配置される。そのうち、左右4組ずつのメモリマットMEMORY MATとセンスアンプSAに対応して4個からなるメインアンプMAが設けられる。その他、この縦中央上部には、内部降圧電圧を受けてワード線選択用などの昇圧電圧発生回路VCHや、アドレス信号や制御信号などの入力信号に対応した入力パッドエリアが設けられる。
本実施例では1つのブロックには8個のメモリマットMEMORY MATと4個のセンスアンプSAが配置され、上記縦軸を中心として左右対称的に合計16個のメモリマットMEMORY MATと8個のセンスアンプSAが割り当てられる。この構成では、4個からなる少ないメインアンプMAを用いつつ、各センスアンプSAからの増幅信号を短い信号伝播経路によりメンアンプMAに伝えることができる。
上記チップの縦方向の中央部のうち、下側の部分にもこのエリアの中心軸に対して左右対称的に合計16個のメモリマットMEMORY MATと8個のセンスアンプSAがそれぞれ配置される。そのうち、左右4組ずつのメモリマットMEMORY MATとセンスアンプSAに対応して4個からなるメインアンプMAが設けられる。
上記の他に縦中央部には、内部降圧電圧を受けて基板に供給すべき負のバイアス電圧を形成する基板電圧発生回路VBBや、アドレス信号や制御信号などの入力信号に対応した入力バッドエリアおよびデータ出力バッファ回路OUTPUT BUFFERが設けられる。上記同様に4個のような少ない数からなるメインアンプMAを用いつつ、各センスアンプSAからの増幅信号を短い信号伝播経路によりメインアンプ7に伝えることができる。
同図では省略されているが、上記縦中央部の領域には各種のボンディングパッドが配置される。これらのボンディングバッドの例としては外部電源供給用のパッドがあり、入力のレベルマージンを大きくするため、言い換えるならば電源インピーダンスを低くするために回路の接地電位を供給するバッドは、合計で十数個と比較的多くほぼ一直線上に並んで配置される。これらの接地電源用パッドは、LOC技術により形成される縦方向に延びる接地電位用リードに接続される。これら接地用パッドのうち、リード線のクリア、ワードドライバの非選択ワード線のカップリングによる浮き上がり防止用のために特に設けられるたるものや、センスアンプのコモンソース用として設けられるものなどのように主として電源インピーダンスを下げる目的で設けられる。
これにより、回路の接地電位は内部回路の動作に対して電源インピーダンスが低くされ、かつ上記のごとく複数種類に分けられた内部回路問の接地配線が、LOCリードフレームとボンディングワイヤとからなるローパスフィルタで接続されることになるからノイズの発生を最小に抑えると共に、内部回路間の回路接地線ノイズの伝播も最小に抑えることができる。
本実施例では、約3.3Vのような外部電源VCCに対応したパッドは、上記電圧変換動作を行う内部降圧回路VCL、VDL LIMITERに対応してそれぞれ設けられる。これも上記同様に電源インピーダンスを低くすると共に内部回路間の電圧(VCL、VDLおよびVCC間)のノイズ伝播を低く抑えるためのものである。
アドレス入力用のパッドと、RAS、CAS、WEおよびOEのような制御信号用のパッドは上記中央部のエリアに配置される。この他にデータ入力用やデータ出力用のパッドやボンディングマスター用、モニタ用およびモニタ用パッド制御のために以下のパッドも設けられる。
ボンディングマスター用としてはスタティックカラムモードを指定するためのもの、ニブルモードおよび×4ビット構成時のライトマスク機能を指定するためのものがある。モニタ用としてはパッド各内部電圧VCL、VDL、VL、VBBVCHおよびVPLをモニタするためのものがある。VPLのモニタは、VPL調整が正しく行われたか否かをプロービングにおいて判定するものである。
内部降圧回路VCL LIMITERは、約2.2Vのような周辺回路用電源電圧VCLを発生させる。内部降圧回路VDL LIMITERは、約2.2Vのようなメモリアレイ、すなわち、センスアンプSAに供給される電源電圧VDLを発生させる。昇圧回路VCHは上記内部電圧VCLを受けて約3.3Vに昇圧されたワード線の選択レベル、シェアードスイッチMOSFETを選択するブースト電源電圧を形成する。プレート電圧発生回路VPLは、メモリセルのプレート電圧を発生させる。
第121図には、この発明が適用されるDRAMチップにおける制御信号に着目してブロック図が示されている。同図は、前記第120図に示したレイアウト図に対応して描かれている。
RAS系のコントロール回路RAS CONTROL(CKT)は、信号RASBを受けてXアドレスバッファX−ADDRESS BUFFERを活性化するために用いられる。XアドレスバッファX−ADDRESS BUFFERに取り込まれたアドレス信号はX系の冗長回路X−REDUNDANDY CKTに供給される。ここで、記憶された不良アドレスとの比較が行われて、冗長回路への切り換えることの有無が判定される。
その結果と上記アドレス信号とは、X系のプリデコーダX−PREDECX1,AXn1)に供給される。ここで、XiとAXn1からなるプリデコード信号が形成され、各メモリアレイに対応して設けられるXアドレスドライバXiB、AXn1を介して、前記のようなメモリマットMEMORY MATに対応して設けられるそれぞれのXデコーダX−DECに供給される。同図においては1つのドライバのみが代表として例示的に示されている。
上記RAS系の内部信号は、WE系のコントロール回路WE CONTROLとCAS系のコントロール回路CAS CONTROL(CKT)に供給される、例えばRAS信号とCAS信号およびWE信号との入力順序の判定から、自動リフレッシュモード(CBR)、テストモード(WCBR)などの識別が行われる。
テストモードのときには、テスト回路TEST FUNCTIONが活性化され、前記公開・標準化テストモードと非公開テストモードのそれぞれに供給される特定のアドレス信号に従い、テストファンクションが設定される。
上記XアドレスバッファX−ADDRESS BUFFERに取り込まれたアドレス信号のうち、メモリマットの選択を指示するアドレス信号はマット選択回路MSiL/Rに伝えられ、ここから各メモリアレイに設けられた複数のメモリマットMEMORY MATのうちいずれかが選択される。ここで、メモリマットMEMORY MATに対応して設けられるCSは、コモンソーススイッチMOSFETである。
4つのメインアンプMAは、それを中心にして左右対称的に設けられた合計8個のメモリマットからの4対の相補データ線(4ビット)に対応している。メモリマット選択信号MSiL/Rにより上記8つのメモリマットのうち1つが選ばれる。このような選択動作を行うのが単位マット制御回路UMCである。同図には、4対のメインアンプMAが1組として例示的に示されており、残り3組のメインアンプは破線によりブラックボックスとして示している。
マット選択回路MSiL/Rは、4通りの選択信号MS0L/RないしMS3L/Rを形成する。例えばMS0Lが形成されると、MS0Lに対応した4つのメモリマットが選択される。これらの4つのメモリマットMS0Lは、それぞれから4ビットの入出力ノードを持つからそれが上記4個ずつのメインアンプMAに対応される。
CAS系のコントロール回路CAS CONTROL(CKT)は、信号CASBを受けてY系の各種制御信号を形成するために用いられる。信号CASBのロウレベルへの変化に同期してYアドレスバッファY−ADDRESS BUFFERに取り込まれたアドレス信号は、Y系の冗長回路Y−REDUNDANCY CKTに供給される。ここで、記憶された不良アドレスとの比較が行われて、冗長回路への切り換えの有無が判定される。
その結果と上記アドレス信号は、Y系のプリデコーダY−PRE DEC(Y1,AYn1)に供給される。ここで、YiとAYn1からなるプリデコード信号が形成される。このプリデコード信号YiとAYn1は、4つからなる各メモリアレイに対応して設けられるYアドレスドライバ(最終段)YiB、AYn1を介して、それぞれのYデコーダY−DECに供給される。同図においては、つのYドライバYiB、AYn 1Bのみが代表として例示的に示されている。
上記CAS系のコントール回路CAS CONTROL(CKT)は、前記のようにRAS信号とWE信号とを受けてその入力順序の判定からテストモードを判定すると、隣接するテスト回路TEST FUNCTIONを活性化させる。同図では、省略されているが、アドレス信号や制御信号か供給されるボンディングパッドは、チップの中央部に集められて配置される。それ故、各パッドから対応する回路までの距離を短く、ほぼ均一にできる。これにより、本実施例のようなレイアウトを採ることによって、アドレス信号や制御信号の取り込みが高速に行われると共に、多数ビットからなるアドレス信号にあっては多ビットからなるアドレス信号相互において生じるスキューを最小に抑えることができる。
同図に示すように、センスアンプ(SA)用の電源VDLや周辺回路用電源VCLも、チップの中央部に配置されている。これにより、チップの4隅に配置される回路に対してなど距離でしかも短い配線により各種電圧供給を行うことができるものとなる。また、各回路に応じて図示しないが、電圧安定化、言い換えるならば、電源インピーダンスを下げるための比較的大きな容量値を持つようなキャパシタがそれぞれの電源配線に沿って回路内に分散されて設けられる。
上記のようにボンディングパッドが、チップの中央部に集められて並べられて配置されるものであるため、積層構造にするとき、データ入出力端子のようにリードの位置が各層によって異なるようにされる場合でも、ボンディングワイヤにより接続が簡単になる。特に、リードとして複数層に対応させた共通パターン化させ、ボンディングオペション方式により接続するリードを変えることによりその間の接続が簡単となり、不要となったリードは、切断するか前記のようなスリットを設けておいて除去するようにしてもよい。
第122図には、本発明のDRAMモジュールの他の実施例のブロック図が示されている。この実施例は、72ピンのマザーソケットに向けられている。つまり、約4Mワード×4ビット構成のダイナミック型RAMを8個組み合わせて、約16Mバイトのメモリモジュールが構成される。
M0からM7からなる8個のDRAMチップは、それぞれが4ビットの単位でメモリアクセスが行われ、約4Mワードの記憶容量(全体で約16Mビット)の記憶容量を持つようにされる。それ故、アドレス信号はA0〜A11の12ピットから構成される。積層LSIモジュールのデータ端子はIO0〜31からなる32本(ビット)とされ、各D0〜D7の8個のダイナミック型RAMのそれぞれが4ビットずつ受け持つことにより、全体で32ビットの単位でのメモリアクセスが行われる。
M0〜M7からなる各DRAMチップには、メモリモジュールとして入力される/RAS、/CASおよび/WEからなる制御信号がパラレルに供給される。また、電源電圧Vccおよび回路の接地電位Vssも共通に接続される。そして、上記のように8個のダイナミック型RAMがパラレルにアクセスされるときには、従来のメモリモジュールにおいては使用されない出力イネーブル信号/OE0〜/OE7を利用して、後述するような欠陥が存在するDRAMチップからの読み出し信号に対するマスクがかけられる.
上記のような積層構造のメモリモジュールにおいて、各DRAMでのワード線単位(リフレッシュアドレス)での欠陥救済を行うようにするために、後述するような欠陥救済用LSI(S1)が用いられる。上記のようにDRAMモジュールとしてみた欠陥救済用LSIは、ダイナミック型RAMと同じ入力インターフェイスと、メモリモジュールのデータバスに対応したデータ入出力インターフェイスを持つようにされる。そして、欠陥救済用LSIに設けられたマスク部で形成された出力イネーブル信号/OE0〜/OE7が、M0〜M7の各DRAMチップの出力イネーブル端子/OE0〜/OE7に供給される。図示されないメモリモジュールの72ピンからなるコネタク電極は、前記のようなPGAと類似のマザーソケットに形成されるものである。
第123図には、上記欠陥救済用LSIの一実施例のブロック図が示されている。同図の各回路ブロックは、DRAMと同様に公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
Xアドレスバッファ(Xadd)1およびYアドレスバッファ(Yadd)2は、DRAMのXアドレスバッファおよびYアドレスバッファと同じくされる。つまり、Xアドレスバッファ1は、ロウアドレスストローブ信号/RASに同期してX系のアドレス信号の取り込みを行う。Yアドレスバッファ2は、カラムアドレスストローブ信号/CASに同期してY系のアドレス信号の取り込みを行う。ここで、/(スラッシュ)は、図面上ではロウレベルがアクティブレベルであることを示すオーバーバーを表している。このことは、他の信号に付されたオーバーバーについても同様である。
Xアドレス(Xadd)比較部3は、不良アドレスを記憶する機能と、入力されたXアドレスと記憶された不良アドレスとの比較を行う機能を持つようにされる。このような機能を簡単な構成により実現しつつ、かつそれが搭載された実装基板上において簡単に不良アドレスの書き込みが行えるようにするために、比較部3は不揮発性記憶素子からなる記憶回路から構成される。つまり、比較部3を構成する記憶回路は、EPROMまたはフラッシュメモリと同じく、コントロールゲートとフローティングゲートとを備えた不揮発性記憶素子のフローティングゲートに蓄えられた電子の量により情報の記憶を行うようにされる。
上記比較部3は記憶回路により構成される。記憶回路には、X系のアドレス信号によりメモリアクセスが行われて、不良チップアドレス、救済フラグおよび不良のワード線の置き換えに用いられる冗長救済RAM部4のXアドレスとが書き込まれる。そして、メモリアクセスにより入力されたXアドレスにより対応するデータを読み出して、上記救済フラグが有効とされているなら、比較一致とみなされて読み出されたXアドレスが冗長救済RAM部4のX系選択回路に供給される。
冗長救済用RAM部は、SRAMから構成されており、上記比較部3から出力されたXアドレスによりワード線の選択が行われ、Yアドレスバッファ2により取り込まれたYアドレスによりY系の選択動作が行われる。比較部3は、特に制限されないが、/RAS信号が供給されて、これがアクティブレベルのときに読み出し動作が有効とされることによって、DRAMの動作に同期した動作が行われる。
リード/ライト(Read,Write)切り替え部5は、ライトイネーブル信号/WEがロウレベルなら書き込み動作と判定し、ハイレベルから読み出し動作と判定して、選択部6および入出力部7の信号伝達方向を制御する。選択部6は、冗長救済用RAM部の入出力データバスMOを、不良が存在するダイナミック型RAMが接続されたデータバスIOに対応させて接続させる。入出力部7は、複数からなるDRAMが接続されるデータバスに対応した入出力回路を持ち、上記不良とされたダイナミック型RAMが接続されたデータバスに対応された入出力回路を選択して活性化させる。マスク部8は、比較部3からの不良チップアドレスに対応して、そのダイナミック型RAMの出力回路をハイインピーダンス状態にさせる出力イネーブル信号/OEを形成する。
上記比較部3は、EPROMアレイにより構成される。ただし、通常のEPROMのように紫外線による消去を行う必要がないので、アレイ部に対応して消去用の窓は設けられない。つまり、EPROMアレイというのは、EPROMと同じメモリアレイを利用するという意味であり、一般的なEPROMとは異なり消去が不能にされているので実質的に1回限りの書き込みが許される。本実施例では、不良アドレスなどを記憶させるものであり、むしろ消去を行うことは許されないものであるからである。
比較部3としてのEPROMアレイは、XアドレスがDRAMのリフレッシュアドレスに対応して4096本のフード線を持つようにされる。そして、データ線は32本から構成される。この32本のデータ線は、前記のように不良アドレスなどの書き込みを電気的に行う必要があり、メモリモジュールのデータ端子32ビットであるので、それに対応して書き込みデータを入力することと、同じXアドレスで2つのワード線まで救済できるようにするためである。
冗長セット数として128本のワード線分を確保しようとすると、7ビットのアドレス信号により指定できる。また、上記8個のDRAMの不良チップを指定するために3ビットのチップアドレスが必要となる。そして、読み出されたデータに不良アドレスが記憶されているか否かの救済フラグとして1ビットが必要になる。このため、Xアドレスにより1つのDRAMの不良ワード線を救済するためには、11ビットのデータが必要になるが、上記のように32ビットの単位で書き込み動作を行うことが便利でありデータに十分な余裕があるので、救済能力を高くするために2つまでのDRAMの不良ワード線を救済するために2領域分が確保されている。すなわち、32ビットに読み出されたデータを16ずつに分けて、そのうちの11ビットずつを有効にして、救済用領域1と2用のアドレス信号、チップアドレス信号を2セット出力させる。
上記冗長セット数を64本に減らし、そのアドレス信号を6ビットにしたときには、Xアドレスにより1つのDRAMを救済するのに必要なデータを10ビットに減らすことができる。この結果、上記のように32ビットでの記憶回路のメモリアクセスを行うようにすると、最大3セットまでの救済を行うようにすることができる。つまり、同一のXアドレスの中で最大3個のDRAMにおいてフード線の不良が発生しても救済することができるようになる。
同図では省略されているが、書き込み用回路が設けられるものである。つまり上記のように32ビットからなるデータを取り込みために、入出力部を通して32ビットからなる信号が書き込み信号としてEPROMアレイのデータ線に供給される。不揮発性記憶素子においては、ワード線に12V程度の高電圧を印加し、書き込みが行われるデータ線に約10V程度の高電圧を供給し、記憶素子のドレイン近傍のホットエレクトロンをフローティングゲートに注入させる。
冗長救済用RAM部4は、記憶部がSRAMアレイにより構成される。上記のように救済領域が2セットあるときには、同じSRAMが2個設けられ、上記のように最大128本の冗長用ワード線を持つようにされる。つまり、SRAMは、128本のワード線を持ち、各ワード線には4096個のメモリセルが接続される。実際には、ワード線の長さが長くされることにより、メモリアクセス時間が長くされてしまうなら、適当にワード線を分割して、物理的な1本のワード線に接続されるメモリセルの数を減らすようにすることができる。
上記冗長救済用RAM部4は、Yアドレス(Yadd)によりカラム選択動作が行われて、4ビット単位でのメモリアクセスが行われる。このため、共通データ線は4対からなり、それぞれにメインアンプか設けられたMOバスに接続される。上記メインアンプは、書き込み動作のときには非動作状態にされてMOバスからの信号を共通データ線に伝えるようにされる。
OEマスク部8は、比較部から読み出された3ビットからなるチップアドレスをデコーダにより解読し、内蔵のタイミング発生回路により形成された出力イネーブル信号/OEにマスクをかけて救済が行われたDRAMのチップに対応した出力イネーブル信号をハイレベルのままにして、その出力をハイインピーダンス状態にさせる。
OEマスク部8に設けられたタイミング発生回路は、ライトイネーブル信号/WEにより読み出し動作のときに出力イネーブル信号/OEをロウレベルにする。このため、書き込み動作のときには、タイミング発生回路が出力イネーブル信号/OEをハイレベルのままにするので、上記マスク部の機能は実質的に停止させられる。つまり、書き込み動作のときには、上記冗長救済RAM部4に対して書き込みが行われると共に、不良ワード線が存在するDRAM側にも同様に書き込み動作が行われる。
上記のように不良ワード線に対して意味の無い書き込み動作が行われるが、読み出し動作のときにそれが無視されて上記冗長救済用RAM部から記憶データの出力が行われるので実際上は問題ない。このようにすることにより、書き込み動作のときに不良ワード線が存在するDRAMのメモリアクセスを停止させるような特別な制御回路が不用となり、回路の簡素化ができる。
MO−IO選択部6は、冗長救済用RAM部4の入出力線と入出力部7との接続を行う。つまり、メモリモジュール上においては、M0〜M7からなるDRAMは、32ビットのデータバス上に4ビットずつ振り分けられている。このため、不良ワード線が存在するDRAMに対応したビットにはめ込むために選択部が必要とされる。特に、上記のように同じXアドレス中に2つの救済領域を設けた場合には、1つのDRAMの救済のときと2つのDRAMの救済のときに合わせてそれぞれ接続させる必要があるからである。
冗長救済用RAM部4側のMOバスは、M0〜M7からなるDRAMのそれぞれの4ビット入出力端子が接続されるデータ端子の任意の4ビットに対応させて接続させるように選択部にセレクタが設けられている。このセレクタは、クロックドインバータ回路などのような3状態出力機能を持つものからなり、1つの4ビットからなる入出力部7に対して、それを4ビット単位で2対のMOバスと接続させる。書き込み用と読み出し用に対応されて双方向に上記セレクタが設けられる。なお、CMOSトランスファゲート回路を用いた場合には、クロックドインバータ回路を用いた場合のような増幅機能は無いが、反面1つのセレクタにより双方向に信号伝送を行うようにすることができ、回路の簡素化が可能になる。
本実施例では、上記のようなDRAMモジュールにおいて各DRAMチップの不良をワード線単位で救済するものであり、各DRAMチップにおいて発生するワード線単位でみたときの不良発生率が極く小さいからDRAMモジュールとしての良品率を一層高くできる。
本発明のDRAMモジュールに搭載される半導体チップは、半導体ウエハ上に回路が形成された時点で行われるプロービングによって回路の機能試験が行われ、前記のように冗長回路を持つものでは不良ワード線および不良ビット線の救済が行われる。それ故、前記のようなマザーソケットに設けられた冗長階層セレクタや、上記の冗長救済用LSIより救済される不良は、エージングまたはバーンインテストによって発生した初期不良である。それ故、不良発生率は比較的小さいので、上記のような救済方式によりDRAMモジュールとしての良品率を高くすることができる。
上記のように冗長救済用RAM部は、比較的多くの不良ビットの救済能力を持つものである。このことを利用して、上記プロービングによって不良とされたチップを組み合わせて、それを上記冗長救済用RAM部で救済するようにしてもよい。つまり、それ自身の持つ冗長回路では救済できないことにより不良とされたチップを用いてDRAMモジュールが形成できるから、実質的な製品歩留りを高くすることができる。
このことを利用し、本発明のDRAMモジュール用のDRAMチップには冗長機能を省略して回路の簡素化を図るようにすることもできる。つまり、プロービングにおいて検出された不良ビットをそのままにして、DRAMモジュールに組み立てて、エージング後に検出された不良と共に上記冗長救済用LSIにより一括して救済するようにするものであってもよい。
本実施例から得られる効果は次の通りである。
(1)積層されるDRAMチップの数をデータ入出力用のビット数に対して少なくとも+1個とし、マザーソケットに1つのモジュールリードに対して2つの半導体チップの入出力信号用リードに接続可能にされた配線パターンをリング状に形成しておいて、上記半導体チップの中の1つに不良が発生したときにかかる不良チップに対応した入出力用リードを除いてマザーソケットのモジュールリードと各半導体チップの入出力用リードとを接続させるという簡単な構成によりDRAMモジュールの良品率を実用的なレベルまで高くすることができる。
(2)DRAMチップの数をN+1個として、全ての半導体チップが良品のときには1ビットをパリティビットとして用いるように上記接続ピンとマザーソケットのモジュールリード間を接続してパリティビット付きのメモリとして用い、1つの半導体チップに不良が発生したときにはかかる不良チップに対応した入出力用リードを除いてマザーソケットのモジュールリードと各半導体チップの入出力用リードとを接続させてNビットのメモリとして用いることより、実質的な良品率を確保しつつ、モジュール内のDRAMチップの有効利用ができる。
(3)積層される半導体チップの数をデータ入出力用のビット数Nに対してN+1個にし、そのうちN個をDRAMチップとして、残り1つの半導体チップを上記N個のDRAMチップにおいて発生した欠陥ビットを救済する欠陥救済チップとすることにより、実用的なレベルまでDRAMモジュールの良品率を高くすることができる。
(4)上記N個のDRAMチップは、欠陥救済チップの救済能力の範囲内の不良を持つチップとすることにより、実質的なDRAMチップの製品歩留りを高くできる。
(5)上記配線パターンは、2つの半導体チップの入出力信号用リードに接続可能にされるようなリング状の配線パターンとし、かかる配線パターン間の接続を半田により行うことにより冗長機能や半導体チップのリードとモジュールリードとの接続に柔軟性を持たせることができる。
(6)上記配線パターンを各半導体チップの入出力信号用リードがリング状に形成させておき、かかる配線パターン間を適宜にエネルギービームの照射によって選択的に切断して1つの入出力用リードが1つのモジュールリードのみに接続させることにより、簡単に冗長機能や半導体チップのリードとモジュールリードとの接続に柔軟性を持たせることができる。
次に、本発明のDRAMモジュールに誤り訂正回路(Error Correcting Circuit)チップや、アドレス、クロック、I/Oバッファチップなどを結合したインテリジェント化モジュールの実施例を説明する。
第124図は、本実施例のインテリジェント化モジュールのブロック図であり、〔8388608ワード×8ビット〕構成の64メガビットDRAMチップを使用した場合を示している。一般に、同時1ビット不良の誤り訂正回路で2ビット同時不良検出を行う場合、データ長8ビットのときは5ビット、データ長16ビットのときは6ビット、データ長32ビットのときは7ビットである。そこで、以下では8388608ワード×32ビットの場合について説明する。
同図において、M1〜M5は〔8388608ワード×8ビット〕構成の64メガビットDRAMチップである。この5個のDRAMチップは1個のパッケージに一括封止され、ブロックG1を構成している。それぞれのDRAMチップ(M1〜M5)は8本の双方向I/O(Di)を持ち、すべてのI/O数は40ビットになっている。それぞれのDRAMチップ(M1〜M5)には、バッファBF1を介してアドレス信号(Aj)が接続され、バッファBF2を介してクロック信号(Ck)が接続されている。バッファBF1、BF2は省略することもできるが、設ける場合は、後述するブロックG2に含める方が便利である。
40ビットのI/OはブロックG2の中のI/OセレクタMPXに接続され、誤り訂正回路に適した40ビットのI/Oを任意に選択することができる。このI/OセレクタMPXは、EEPROM(Electrically erasable PROM)技術を応用したFPGA(Field Programmable Gate Array)回路で構成することも可能であり、ブロックG1のテスティング結果に基づいて同時2ビット不良が発生していないI/O端子を40本中39本(Dl)選択し、残り1本のI/O端子をリダンダンシーとして使用する。
双方向I/OセレクタMPXは、誤り訂正(パリティコード発生と復元)を行う回路ECCに接続され、データ数+パリティ数=32ビット+7ビットとして使用される。これは外部に対して誤り訂正処理をした32ビットI/O(Dm)として入出力される。また、必要に応じて誤り訂正回路ECCから誤りの有無、1ビット誤り検出、2ビット誤り検出を知らせるステータス出力端子(STq)を設けてもよい。
アドレスの変化を検出し、各クロックのインターフェースを行うことによってアクセスを高速化するため、ブロックG2内にアドレス(Aj)とクロック(Ck)とを接続する。また、I/OセレクタMPXと誤り訂正回路ECCは、コントロール信号(Sn)で制御する。
上記の方式によれば、パッケージに一括封止されたブロックG1のDRAMチップ(M1〜M5)は、バーンインテストなしの良品チップを用いることも不良チップを用いることも可能となる。すなわち、5個の良品チップを積層して一括封止したものをバーンインテストした場合には、一部に不良ビットが発生したチップも出現するが、本実施例の場合は、39ビット中、同時1ビットまでの不良であれば訂正することができる。また、上記の条件のもとで不良チップを使用した場合でも誤りが訂正され、常に正しい32ビットのデータを入出力することができる。これは、突発的なα線エラーや、メモリマット内に散在するリフレッシュマージン不良に対しても訂正が可能であることを意味している。
上記誤り訂正回路を組み込んだモジュールを製造するには、まず第125図(a)に示すように、ブロックG1を構成する5個のDRAMチップ(M1〜M5)を前記実施例の入れ子金型40などを使用してパッケージ2Fに一括封止した後、リード6とモジュールリード9を半田などを使って接続する。次に、パッケージ2Fのバーンインテストを行って40ビット中の39ビットを定めておく。パッケージ2Fのバーンインテストは、リード6とモジュールリード9を接続する前に行ってもよい。
一方、第125図(b)に示すように、ブロックG2を構成するI/OセレクタMPXや誤り訂正回路ECCは、別の半導体チップ120に形成しておき、ワイヤボンディング法などを使ってマザーソケット3Fに実装する。マザーソケット3Fは、BTレジンなどからなるBGA(Ball Grid Array)用のプリント配線基板で構成される。半導体チップ120は、ワイヤボンディング後にポッティング樹脂122で封止される。このブロックG2もパッケージ2F(ブロックG1)とは別にバーンイン、テスティング、選別を行う。
次に、マザーソケット3Fの電極123、124にポゴピン方式などの端子を当ててブロックG1の情報を半導体チップ120にプログラムする。そのため、半導体チップ120には、EEPROMやフラッシュメモリのようなROM機能を有するPLD(Programmable Logic Device)やFPGAなどを形成しておく。
その後、第126図、第127図に示すように、パッケージ2Fをマザーソケット3Fに搭載することにより、本実施例のインテリジェント化モジュール1Fが完成する。パッケージ2Fのモジュールリード9とマザーソケット3Fの電極123との接続は、レーザビームや光ビームの照射、あるいはホットエアーの局所的な吹き付けによって行う。これにより、ブロックG1の情報がプログラムされた半導体チップ120への熱ストレスを防止することができる。また、マザーソケット3Fの裏面の電極124に半田バンプ125を取り付ける作業は、半導体チップ120にブロックG1の情報をプログラムする前に行う。これにより、ブロックG1の情報がプログラムされた半導体チップ120への熱ストレスを防止することができる。
次に、16MDRAMの不完全良品に本発明のDRAMモジュール構造を適用した他の実施例を説明する。
通常、16MDRAMのI/O4ビット品は4194304ワード×4ビットであるが、LSI製造中に4ビットのI/Oのうち一部が不良となり、4194304ワード×3ビット、4194304ワード×2ビット,4194304ワード×1ビットが良品の不完全なDRAMができる。これらは通常不良品として扱われ商品性が低い。また商品化した場合、端子配列、安定供給、ビット価格の面で市場を混乱させる。
そこで、本発明を適用することによってこれらの不完全DRAMを完全な端子配列にする方法について示す。ここでは、4194304ワード×3ビットの不完全なDRAMを3積層し、4194304ワード×9ビットの端子配列一定のDRAMモジュールを得る場合を示す。
使用するリードフレーム(S)は第128図と第129図に示すものであり、ゲート孔130、131およびガイドピン孔132を有している。また、モールド中のリードフレーム変形を防止するために、構造強度を高めるタイバー133がそれぞれのリード6の先端に接続されている。また、モールド後の不要箇所の切断を容易にするため、前述したハーフエッチングなどによって溝134が設けられている。
それぞれのリードフレーム(S)のI/O端子は、符号135a〜135iで示す9端子である。第128図のI/O端子135c、135fと135iはタイバー133に設けられたハーフエッチングの溝134を利用し、タイバー切断の後除去される。第129図のI/O端子135a、135d、135hと135eも同様に除去される。
DRAMチップ1個当たりのI/O端子は3個であるため、第1層目のリードフレームには第128図に示すリードフレーム(S)を用い、I/O端子135b、135h、135eに良品のI/Oとボンディングする。第2層目のリードフレームには第129図に示すリードフレーム(S)を用い、I/O端子135c、135f、135iに良品のI/Oとボンディングする。第3層目のリードフレームには第128図に示すリードフレーム(S)を用い、I/O端子135a、135d、135gに良品のI/Oとボンディングする。不良のI/Oパッドはボンディングしない。
上記リードフレーム(S)を3積層するとI/Oは135a〜135iの9ビットのI/Oが引き出される。すなわち、不完全な4194304ワード×3ビットのDRAMチップを良品I/Oのみ選択的にリードフレーム(S)にボンディングすることにより、積層後に完全なI/O端子を持つ4194304ワード×9ビットのDRAMモジュールを得ることができる。
本実施例の3積層モールドパッケージはSOJパッケージより薄く、しかも集積度が36メガビット相当であるため、8388608ワード×35ビットや4194304ワード×36ビット構成の72ピンSIMMモジュールを小型化することができる。すなわち、通常4194304ワード×36ビットは4194304ワード×4ビットDRAMチップを8個、4194304ワード×1ビットDRAMチップを4個の計12個実装しなければならないが、本実施例のDRAMモジュールの場合は4個で実現できる。同様に、8388608ワード×36ビットのときは通常計24個のチップを必要とするが、本実施例のDRAMモジュールの場合は8個で済む。また、本実施例のDRAMモジュールは、SIMMのプリント配線基板上の配線数も少なく済み、配線間のクロストークなどのノイズも低減できる。
第130図は、4194304ワード×9ビットDRAMチップを8個(M0〜M7)使用した時の8388608ワード×36ビットDRAMモジュールの等価回路図である。図示のDRAMチップ(M1、M5、M3、M7)を実装しない場合は4194304ワード×36ビットDRAMモジュールの等価回路になる。
4194304ワード×8ビットのDRAMモジュールは、4194304ワード×3ビットのDRAMチップを2個と4194304ワード×2ビットのDRAMチップ1個とを積層することによって実現することができる。その他、4194304ワード×1ビットのDRAMチップなどを用いて同形のI/Oのビット数になるように積層数を変化させてもよい。例えば4194304ワード×9ビットを得る他の方法として、4194304ワード×2ビット3個と4194304ワード×3ビット1個を組み合わせて4積層するなどである。
積層モジュールにおいて各層のリードフレームを共通に用いるには、前記第128図に示したリードフレームのように、複数の層で使用できるようボンディング領域やアウターリードを設ける。例えば135a〜135iの9個のI/Oを完全独立に引き出した場合、×9ビット構成のモジュールは積層数に関係なく一種類のリードフレームで各層に適用することができる。このようにすると、組立て工程を大幅に簡単化することができるので、DRAMモジュールの製造コストを大幅に低減することができる。
以上、本発明者よりなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施例では、パッケージのリードの開孔にマザーソケットのモジュールリードを挿入して両者を接続したが、例えば第131図(a)(平面図)、(b)(側面図)に示すように、リード6の先端をモジュールリード9の側壁に突き当てて接続したり、第132図に示すように、モジュールリード9に設けた開孔136にリード6を差し込んで接続したりするなど、種々の方法で接続することができる。
前記実施例では、所定数の半導体チップを1個または2個のパッケージに封止したが、3個またはそれ以上の個数のパッケージに分けて封止した態様も本発明に含まれる。半導体チップを複数のパッケージに分ける場合は、4層+5層、3層+3層+3層、4層+4層+1層(パリティ専用)など、種々の組み合わせを選択することができる。また、この場合は、分割したパッケージの隙間に熱伝導率の高いAlの薄板やCu合金板などからなる熱拡散板を挟み込むことにより、さらに放熱効率を向上させることもできる。
半導体チップを複数のパッケージに分割して封止する上記の方法は、前記実施例で説明した多ビット構成のDRAMモジュールや、特に消費電力の大きいSRAMモジュールなどに適用すると大きな効果が得られる。また、放熱効率の低い領域で半導体チップの積層数を少なく、放熱効率の高い領域で積層数を多くするなどの方法も考えられる。例えば下段のパッケージが上段のパッケージに比べて放熱効率が低い場合は、上段のパッケージに4個の半導体チップを封止し、下段のパッケージに2個の半導体チップを封止し、これらのパッケージの隙間と上部および底部に前述した放熱フィンを取り付ける構造も可能である。
前記実施例では、DRAMモジュールのマザーソケット内に誤り訂正回路やアドレス、クロック、I/Oバッファなどの回路を形成した半導体チップを埋め込んだが、その他にも、例えばDRAMコントローラ、メモリマネージメント、CPUなどを形成した半導体チップを搭載し、マザーソケットのモジュールリードを通じてこの半導体チップをパッケージ内の半導体チップと電気的に接続しておくこともできる。本発明のDRAMモジュールは、それ自体が超小型にできるから、多数のマイクロコンピュータを組み合わせて、それぞれがデータ処理を分散して処理するような高性能のコンピュータシステムを1つの実装基板上に組み立てることも可能である。この場合、アドレス端子やデータ端子が上記のように接続ピンにより共通化されてアドレスバスやデータバスの一部として用いることができる。
第133図は、上記ような半導体チップを内蔵することのできるマザーソケット3Gの斜視図である。このマザーソケット3Gは、パッケージのリードに接続されるモジュールリード9と、プリント配線基板に接続されるガルウィング状のリード137を備えている。第134図は、このマザーソケット3Gにパッケージ2Gを搭載したDRAMモジュール1Gの斜視図である。このDRAMモジュール1Gは、その機能を拡張したり、パッケージ2Gの入力インピーダンスを向上させたり、出力のドライバー能力を向上させたりすることがマザーソケット3Gを交換するだけで容易に実現できる。
前記実施例では、本発明をDRAMモジュールに適用した場合について説明したが、本発明のモジュール構造は、SRAMやフラッシュメモリのような他のメモリを使ったマルチチップ・モジュール、あるいはメモリチップとロジックチップとを混載したマルチチップ・モジュールなどに広く適用することができる。
以上説明したように、従来技術の積層型パッケージは、パッケージ単体構造の積み重ねであったので、例えばパッケージ/接着層/パッケージ/接着層・・・というような構造となる。従って、接着層がある分、熱抵抗が大きくなり、またパッケージの樹脂厚も2倍になるので、さらに熱抵抗が大きくなる。
これに対して、本発明の一括モールド構造は、積層された半導体チップ間が均一の薄い樹脂層のみによって結合されるので、熱抵抗を充分に低くすることが可能である。さらに、樹脂中にシリカなどの高熱伝導フィラーを添加することにより、半導体チップ間あるいはリードフレーム間の熱伝導が良好になるので、パッケージの信頼性をさらに向上させることができる。
産業上の利用可能性
以上のように、本発明のマルチチップ・モジュールは、超小型で大容量のメモリモジュールを実現することができるので、特に、大容量のメモリを必要とするエンジニアリング・ワークステーション(EWS)やパーソナル・コンピュータ用のSIMMなどに用いるのに適している。
Claims (9)
- 半導体チップを搭載したリードフレームの所定数を積層して一括封止した樹脂パッケージから引き出した前記リードフレームのリードと、前記リードの延在する方向と交差する方向に延在するモジュールリードとを電気的に接続し、前記リードのうち、最下層のリードの下端部をプリント配線基板に実装可能に成形する半導体集積回路装置の製造方法であって、
上金型と、下金型と、各層間に対応して設けられ、積層方向に対して水平な方向に移動可能にされて、リードフレームの厚さ、前記リードフレームに半導体チップを接続する絶縁テープの厚さ、ボンディングワイヤのループ高さおよび層間の樹脂層の厚さに対応した高さを持つ可動金型とを用い、下金型、第1層目のリードフレーム、第1層目の可動金型、第2層目のリードフレーム、第2層目の可動金型の順にこれらを縦積みし、最上層のリードフレームの上部に上金型を配置する第1工程と、
前記上金型または下金型に設けられたゲート孔から樹脂を注入する第2工程と、
前記樹脂が硬化した後に、前記リードフレームの不要部分を切断して取り除くと共に、前記上金型または下金型は相対的に積層方向に移動させ、前記可動金型は相対的に水平方向に移動させて分離することにより、樹脂パッケージを形成する第3工程と、
前記樹脂パッケージから引き出された前記リードフレームのリードと、前記リードの延在する方向と交差する方向に延在するマザーソケットのモジュールリードを電気的に接続すると共に、前記樹脂パッケージを前記マザーソケットに搭載する第4工程とを含むことを特徴とする半導体集積回路装置の製造方法。 - 上金型と、下金型と、各層間に対応して設けられ、積層方向に対して水平な方向に移動可能にされて、リードフレームの厚さ、前記リードフレームに半導体チップを接続する絶縁テープの厚さ、ボンディングワイヤのループ高さおよび層間の樹脂層の厚さに対応した高さを持つ可動金型とを用い、下金型、第1層目のリードフレーム、第1層目の可動金型、第2層目のリードフレーム、第2層目の可動金型の順にこれらを縦積みし、最上層のリードフレームの上部に上金型を配置する第1工程と、
前記上金型または下金型に設けられたゲート孔から樹脂を注入する第2工程と、
前記樹脂が硬化した後に、前記リードフレームの不要部分を切断して取り除くと共に、前記上金型または下金型は相対的に積層方向に移動させ、前記可動金型は相対的に水平方向に移動させて分離することにより、樹脂パッケージを形成する第3工程と、
前記樹脂パッケージから引き出された前記リードフレームのリードと、前記リードの延在する方向と交差する方向に延在するマザーソケットのモジュールリードを電気的に接続すると共に、前記樹脂パッケージを前記マザーソケットに搭載する第4工程とを含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項2記載の半導体集積回路装置の製造方法であって、前記半導体チップは半導体メモリを構成するものであり、前記第4工程においてアドレス信号および制御信号用のリードが前記マザーソケットの共通のモジュールリードに接続されると共に、データ入出力信号用のリードが前記マザーソケットの独立したモジュールリードに接続され、前記第4工程の後に前記半導体メモリの初期不良を洗い出すためのエージングまたはバーンイン処理を行った結果に応じて、1本のモジュールリードに対して2個の半導体チップの入出力信号用リードに接続可能にされた配線パターンがリング状に形成されてなる冗長階層セレクタの選択的な接続を行う工程を含むことを特徴とする半導体集積回路装置の製造方法。
- 請求項2記載の半導体集積回路装置の製造方法であって、前記半導体チップは半導体メモリを構成するものであり、前記第3工程の後に前記半導体メモリの初期不良を洗い出すためのエージングまたはバーンイン処理が行われ、その結果に応じて前記マザーソケットに形成されたリング状の配線パターンがエネルギービームの照射によって選択的に切断される工程を含むことを特徴とする半導体集積回路装置の製造方法。
- 上金型、下金型、および前記上金型と前記下金型との間にリードフレームの数に対応して複数段積層され、水平な方向に移動可能な可動金型を備えた製造装置を用いた半導体集積回路装置の製造方法であって、
半導体チップがそれぞれ積層され、かつ複数段積層されたリードフレームを準備する工程と、
前記複数段積層されたリードフレームを前記製造装置内に配置する工程と、
前記製造装置内に樹脂を注入する工程とを有することを特徴とする半導体集積回路装置の製造方法。 - 請求項5記載の半導体集積回路装置の製造方法であって、水平な方向に2分割される前記可動金型の一方と他方とを互いに非対称形状としたことを特徴とする半導体集積回路装置の製造方法。
- 請求項5記載の半導体集積回路装置の製造方法であって、前記可動金型を樹脂または樹脂が含浸された紙で構成したことを特徴とする半導体集積回路装置の製造方法。
- 請求項5記載の半導体集積回路装置の製造方法であって、前記上金型、下金型および可動金型で構成されるキャビティを上下方向に複数配置し、最上層のキャビティの上方に設けたゲート孔を通じて前記それぞれのキャビティに樹脂を注入するように構成したことを特徴とする半導体集積回路装置の製造方法。
- 複数のリードフレームを互いに離間した状態で積層し、それらを一括して樹脂封止する半導体集積回路装置の製造方法であって、リードフレーム毎に樹脂注入部を設け、樹脂注入キャビティの一側面から封止樹脂を注入することを特徴とする半導体集積回路装置の製造方法。
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