JP3680592B2

JP3680592B2 - 通信装置

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Publication number: JP3680592B2
Application number: JP30985198A
Authority: JP
Inventors: 学川辺; 芽衣鈴木; 誠之花岡; 信数土居
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-10-30
Filing date: 1998-10-30
Publication date: 2005-08-10
Anticipated expiration: 2018-10-30
Also published as: JP2000138651A; EP0998052A3; EP0998052A2; US7088696B1

Description

【０００１】
【発明の属する技術分野】
本発明は複数のチャネルで通信されるデータを処理する通信装置（基地局、端末）のハードウェア及びソフトウェア構成に関する。特に符号分割多元接続（ＣＤＭＡ：Code Division Multiple Access）方式の移動体通信システムで使用される通信装置に適する。
【０００２】
【従来の技術】
ＣＤＭＡ移動体通信システムで使用される従来の基地局の構成を図1２に示す。
【０００３】
アンテナ１００から受信された搬送波周波数帯域の受信信号は無線部１０１においてベースバンドの受信信号に変換され、ベースバンド部１３４に入力される。また、ベースバンド部１３４から出力される各チャネルのベースバンドの送信信号は出力合成部１０７において重畳され、無線部１０１において搬送波周波数帯域の送信信号に変換され、アンテナ１００より送信される。
【０００４】
ベースバンド部１３４には、1チャネルの送受信処理を行う変復調処理部１０２−１〜ｓが基地局で使用するチャネル数（ｓ）分用意されている。マッチドフィルタ（ＭＦ）１３５及びピーク検出部１３６は複数のチャネルについて１つ設けられており、各チャネルについて間欠的にパスサーチを行う。ピーク検出部１３６はＭＦから出力される相関値のピーク（マルチパスの受信タイミングを示す）のうち大きいものを選択する。選択されたパスタイミングは、それぞれ対応するチャネルの変復調処理部１０２−１〜ｓの相関演算部１０８−１〜ｎ（nはフィンガ数）に設定され、フィンガごとの逆拡散処理がなされる。
【０００５】
このように、基地局においてはパスサーチを時分割で周期的に各チャネルについて実行することによってＭＦを複数チャネルに一つ設けることにより、回路規模を小さくしている。しかしながら、本構成ではチャネルごとに変復調処理部１０２を有している。
【０００６】
また、移動通信システムにおける通信モードとして、送信データを複数の低速伝送チャネルを用いて多重伝送することにより、全体として高速伝送を実現するマルチコード伝送モードがある。移動局がこのマルチコード伝送モードをサポートする場合には、図１２に示した基地局と同じく、そのベースバンド部は、複数のチャネルに対応する変復調処理部をもつことになる。
【０００７】
【発明が解決しようとする課題】
このように従来の通信装置におけるベースバンド部１３４は、チャネル数に応じた変復調処理部１０２−１〜ｓを有し、各変復調処理部は並列に処理を行っていた。したがって、基地局の場合には収容するチャネル数、移動局の場合にはマルチコード伝送時の伝送速度に比例してハードウェア規模が増大するという問題があった。
【０００８】
一方で、近年のＬＳＩの演算処理速度は２５６ＭＨｚにも達しているにもかかわらず、無線チャネルを介して送受信されるデータレートは通信方式によっても異なるが４ＭＨｚ程度に過ぎない。したがって、ベースバンド部１３４の演算速度が向上しても、結局はデータレートに制約を受け、ベースバンド部は演算処理能力を十分に発揮してはいない。
【０００９】
さらに、変復調処理部１０２−１〜ｓを構成するブロックには、シンボル単位で演算を実行するブロック（相関演算部１０８等）、スロット単位で演算を実行するブロック（検波部１１１等）、フレーム単位で演算を実行するブロック（デインターリーバ１１５、誤り訂正復号器１１６等）が存在している。しかしながら、変復調処理部１０２においては、これらブロックがシリアルに接続され、処理単位の異なる演算処理が逐次、時系列で実行されている。そのため、処理単位の大きいブロックは処理単位の小さいブロックの演算処理の完了を待たねばならず、処理単位の大きいブロックにおいては演算処理の行われない無駄時間が生じていた。
【００１０】
【課題を解決するための手段】
上記問題を解決するために、複数チャネルの入力信号を記憶するための記憶手段と、変復調に必要な演算手段とを備える信号処理装置によって、記憶手段にデータが入力される速度よりも高い速度で記憶手段からデータを読み出し、高速に変復調処理を行うことによって、複数チャネルの処理を時多重で行う。複数チャネルの処理が時多重されることにより、ハードウェア規模は大幅に削減可能である。
【００１１】
【発明の実施の形態】
図１１にＷ−ＣＤＭＡシステムにおいて移動局から基地局に送信される上り回線の通信フォーマットを示す。1フレーム１１０５(＝１０ｍｓｅｃ)はインタリーブ、誤り訂正符号化等のチャネルコーデック処理の基本単位である。１フレームは１６個のスロットに分割される。１スロット１１０６（＝０．６２５ｍｓｅｃ）は伝播路推定、送信電力制御等のエアインタフェース制御の基本単位である。１スロットは同相（Ｉ）成分と直交（Ｑ）成分に分割され、Ｉ成分にはデータシンボル１１０１が、Ｑ成分にはパイロットシンボル１１０２等の制御シンボルが伝送される。１シンボル１１０７はチャネルコーデック処理後の送信データの基本単位である。ＣＤＭＡシステムではこのシンボルにＰＮ系列と呼ばれる拡散符号（擬似ランダム符号）を掛け合わせ、スペクトル拡散を行う。１チップ１１０８は擬似ランダム符号の基本単位であり、全処理系における最小の単位である。
【００１２】
（実施例１）
図１に本発明の第1の実施形態を示す。３本のアンテナ２００−１〜３を有する場合を例示する。空間ダイバーシチを行う基地局または移動局や、マルチセクタ基地局等では複数のアンテナを有する。空間ダイバーシチは、同じ移動局（または基地局）から来る信号を複数のアンテナで同時に受信することにより、フェージングによる受信信号の劣化を補うものである。一方マルチセクタ化は、基地局のサービスエリア（セル）を各々送受信アンテナを有する複数のセクタに区切り、セクタ間で異なる拡散符号を用いることにより、基地局に収容できるチャネル数を増やし、周波数利用効率を上げようとするものである。いずれの場合にもベースバンド部２０２に対して複数の受信信号が入力されるため、変復調を行おうとするチャネル(移動局)がどのセクタのサービスエリアに属するのか、どのダイバーシチアンテナの変復調を行うかによって処理の都度セレクタ２３５によって入力を切り替える必要がある。図１ではマルチセクタ化した場合の基地局の構成を開示する。
【００１３】
各アンテナ２００−１〜３で受信された搬送波周波数帯域の受信信号は、無線部２０１によりベースバンドの受信信号に変換される。ベースバンドの受信信号はアンテナごとに設けられたバッファメモリ２０３−１〜３に格納される。これらのバッファメモリは複数のメモリとして構成してもよく、１つのメモリの複数の領域として構成してもよい。
【００１４】
各バッファメモリ２０３−１〜３には、変復調処理の最大単位（例えばＷ−ＣＤＭＡシステムにおいては１フレーム）の数倍のデータを格納可能としておく。バッファメモリの容量は、無線チャネルのデータレートとベースバンド部２０２の演算速度との格差、複変調処理部２３０が多重処理するチャネル数によって適宜定める。また、一つのベースバンド部が多重処理可能なチャネル数は、（ベースバンド部の演算速度／無線チャネルのデータレート）以下である。
【００１５】
バッファメモリ２０３−１〜３に格納されたベースバンドの受信信号には、該当セクタのサービスエリア内にいる全移動局の全チャネルのデータが多重されている。これを変復調処理部２３０に繰り返して読み込み、復調処理することで、ハードウェア規模を縮減し、かつＬＳＩの演算処理速度を生かした復調処理を行うことが可能である。また、変復調処理部２３０は繰り返し送信データの変調を行い、生成されたベースバンドの送信信号はセクタ毎にバッファメモリ２０３−１〜３に格納される。ＬＳＩ内でセクタ毎に多重される全チャネルのベースバンドの送信信号がバッファメモリ２０３−１〜３に格納されると、これらのベースバンドの送信信号は出力合成器２０７で基地局の全ＬＳＩの送信信号について合成される。多重されたベースバンドの送信信号は無線部２０１で搬送波周波数帯域の送信信号に変換され、アンテナ２００より送信される。このようにして、ハードウェア規模を縮減し、かつＬＳＩの演算処理速度を生かした変調処理を行うことが可能である。
【００１６】
以下、図１のベースバンド部２０２の動作について説明する。
【００１７】
制御部（図示せず）はベースバンド部２０２全体の制御を行う。制御内容としては、変復調処理対象とするチャネル、送受信セクタ及びアンテナの指定等を含む。
【００１８】
（１）復調処理
通常受信信号はオーバーサンプリングされるため、チップ速度の数倍で信号が入力され、バッファメモリ２０３−１〜３に格納される。受信信号は、バッファメモリの所定容量まで書き込まれると、最初のアドレスに戻り上書きされる。Ｗ−ＣＤＭＡ方式（チップ速度４ＭＨｚ）において、４倍サンプリングした場合には、バッファメモリ２０３−１〜３に入力されるデータレートは１６ＭＨｚである。バッファメモリ２０３−１〜３に格納された受信信号の復調処理は、ベースバンド部２０２の演算処理速度（例えば２５６ＭＨｚ）で処理が実行される。
【００１９】
セレクタ２３５は、復調しようとするチャネルが属するセクタの受信アンテナ２００に対応したバッファメモリ２０３を指定し、ＭＦ２３６及び変復調処理部２３０に受信信号を入力する。
【００２０】
ＭＦ２３６及びピーク検出部２３７によりパスサーチがなされ、逆拡散する受信タイミングが相関演算部２０８−１〜ｎへ与えられる。相関演算部２０８−１〜ｎは、与えられた受信タイミングで受信信号（スペクトル拡散信号）とチャネルの拡散符号とをチップ単位で乗算し、その結果をシンボル単位で累算する（相関演算）。検波部２１１−１〜ｎは、受信信号に含まれるパイロット信号により、伝搬路で生じた位相回転を検出し、逆拡散されたマルチパス受信信号（相関演算部２０８出力）の位相を揃えてＲａｋｅ合成部２１４に入力する。この検波部２１１での位相回転検出処理はスロット単位で行われる。Ｒａｋｅ合成部２１４は位相の揃ったマルチパス受信信号を合成する。空間ダイバーシチを行う基地局の場合には、マルチパス受信信号のＲａｋｅ合成だけでなく、複数のアンテナの受信信号を合成するダイバーシチ合成もＲａｋｅ合成部２１４にて行う。
【００２１】
Ｒａｋｅ合成された受信信号は、デインタリーバ２１５、誤り訂正復号器２１６、誤り検出復号器２１７に順次受け渡され、復調処理される。これらは符号化処理、インタリーブされて送信された信号を復号するものである。符号化処理、インタリーブは１フレーム単位のデータに対して成されており、復号処理も１フレームを単位として行われる。誤り検出処理のなされた信号が受信データとして出力される。
【００２２】
（２）変調処理
まず、１フレーム分の送信データが誤り検出符号化器２１８に入力される。誤り検出符号化器２１８は、この１フレーム分の送信データに対してＣＲＣ符号(Cyclic Redundancy Check)を生成する。誤り検出符号の付加された送信データは、誤り訂正符号化器２１９に入力される。誤り訂正符号化器２１９は、入力されたデータに対して、畳み込み符号、Turbo符号等の誤り訂正符号を生成する。誤り訂正符号の付加された送信データはインターリーバ２２０に入力される。インターリーブは伝搬路中で生じるバースト誤りの影響を送信データの順序を入れ換えて送信することにより軽減するためのものである。
【００２３】
送信フォーマット作成部２２１は、インターリーブされた送信信号に対して、所定のフォーマットに従って、パイロットシンボルや送信電力信号をスロット単位で付与する（図１１参照）。拡散演算部２２２は、送信信号と拡散符号とを乗算して拡散変調処理を行う。送信電力制御部２２３において、受信した送信電力制御情報に基づき送信電力制御を行う。具体的には、アンテナ２００で送信できる総電力は一定であるため、各チャネルの送信信号の電力の総電力に占める割合を割り振る。最後に、各チャネルの送信信号は、バッファメモリ２０３−１〜３に格納される。
【００２４】
（実施例２）
図２に本発明の第２の実施の形態を示す。図２にはベースバンド部のみを示している。第１の実施形態において相関演算以降の処理を布線論理によって実現したのに対して、この第２の実施の形態においてはＣＰＵ３０２によりソフトウェアにより実行する点に特徴を有する。なお、１アンテナの場合に単純化しているが、複数アンテナについて処理する場合には、バッファメモリ３０１を複数有し、それらを切り換えてＣＰＵ３０２との間で送／受信信号の入出力を行う。ベースバンドの信号に対して行われる処理は主に乗算、加算処理からなる。そのためこれらの処理をソフトウェア化してＣＰＵ３０２というハードウェアで共通に処理することにより、ハードウェア規模を低減させることが可能である。
【００２５】
図３に復調処理のフローチャートを示す。まず、通信開始時にチャネル毎にパスサーチを行い、ピーク検出して各フィンガの受信タイミングを決定する。次にチャネルの初期値設定を行う（ステップ１２０１）。初期値設定には、拡散符号、拡散比の設定、パスサーチによる受信タイミングの設定等が含まれる。シンボル単位処理１２０２は図１の相関演算部２０８での処理に相当する。スロット単位処理１２０３〜１２０６は図１の検波部２１１、Ｒａｋｅ合成部２１４での処理に相当する。フレーム単位処理１２０８〜１２１０は図１のフレーム単位処理ブロック２１５〜２１７での処理に相当する。これらの処理を通して行った後、チャネルを切り替えて上記処理を繰り返して、複数チャネルの処理を行う。
【００２６】
図４に変調処理のフローチャートを示す。送信系ではフレーム単位処理１３０１〜１３０４を1フレーム分全チャネルにつき繰返して処理する。フレーム単位処理は図１の図１のフレーム単位処理ブロック２１８〜２２０での処理に相当する。その後、スロット単位処理１３０５を全チャネル分行う。スロット単位処理１３０５は図１の送信フォーマット作成器２２１での処理に相当する。その後、シンボル単位処理１３０６，１３０７で拡散演算、送信出力合成を行う。この処理は図１の拡散演算部２２２及び送信電力制御部２３３での処理に相当する。１シンボル分について全チャネルの出力結果を合成し、送信する（ステップ１３０８）。１フレーム分の全チャネルのデータを最後まで処理しおわったら、再びフローの最初に戻る。
【００２７】
（実施例３）
図５に本発明の第３の実施形態を示す。図５もベースバンド部のみを示し、また単純化のため１アンテナの場合を示している。第３の実施形態は、変復調処理においてシンボル単位の処理、スロット単位の処理、フレーム単位の処理が順次現れていることに着目する。図１を参照しながら説明する。
【００２８】
相関演算部２０８はチップ単位で受信信号が入力され、シンボル単位で逆拡散された受信データが出力される。これに対して、検波部２１１、Ｒａｋｅ合成部２１４は１スロット分の受信データ（相関演算部２０８の出力）に対して処理を行う。さらに、デインタリーバ２１５、誤り訂正復号器２１６、誤り検出復号器２１７は、１フレーム分の受信データ（Ｒａｋｅ合成部２１４の出力）に対して処理を行う。
【００２９】
同様に、誤り検出符号器２１８、誤り訂正符号器２１９、インタリーバ２２０は１フレーム単位の処理であり、送信フォーマット作成器２２１は１スロット単位の処理であり、拡散演算部２２２、送信電力制御部２３３は、１シンボル単位での処理である。
【００３０】
本実施例では、変復調処理に必要なブロックを処理単位別に分割し、互いの処理ブロックは独立に動作できるように構成する。図１のように処理単位の異なる処理を逐次的に行うと、シンボル単位の処理速度が全体の処理速度を決定してしまい、その一方でスロットやフレームなど大きな処理単位のハードウェアの使用効率は低い。そのため、本実施例では同一の処理単位の処理を一つのブロックにまとめる。そして、ブロックごとの動作速度あるいはブロックの並列数を適宜設定することにより全体としてのハードウェア使用効率を高める。例えば、シンボル周期演算エンジン４０３を複数並列して設ける。あるいはスロット周期演算エンジン４０５をフレーム周期演算エンジン４０７よりも速く動作させる。
【００３１】
ベースバンドの受信信号は、シンボル周期演算エンジン４０３の処理単位である１シンボルの数倍分、第１のバッファメモリ４０２に格納される。処理の切換タイミングを一定にするため、１シンボルの長さがチャネルによって異なる場合であっても一定量の受信信号がベースバンド部２０２に入力されるようにする。例えば、最もシンボル周期の大きなチャネルの１シンボル分の長さを処理の単位とした場合には、シンボル周期が最大のチャネルにおいては１シンボル、シンボル周期が最小のチャネルにおいては１６シンボル（いずれもＷ−ＣＤＭＡの場合）ごとにチャネルを切り換えて処理を行う。
【００３２】
シンボル周期演算エンジン４０３は、シンボル単位での変復調処理を行うブロックである。シンボル周期演算エンジン４０３はスロット周期演算エンジン４０５との入出力を第２のバッファメモリ４０４を介して行う。第２のバッファメモリ４０４は、処理前の受信信号が上書きされないようにスロット周期演算エンジン４０５の処理単位である１スロットの数倍分のデータを格納する。第２のバッファメモリ４０４は、チャネルごとに用意される。
【００３３】
スロット周期演算エンジン４０５は、スロット単位での変復調処理を行うブロックである。スロット周期演算エンジン４０５はフレーム周期演算エンジン４０７との入出力を第３のバッファメモリ４０６を介して行う。第３のバッファメモリ４０６もチャネルごとに用意され、それぞれ１フレームの数倍分のデータを格納する。
【００３４】
フレーム周期演算エンジン４０７は、フレーム単位での変復調処理を行うブロックである。なお、インタリーブ等で１フレーム以上の単位で処理する必要がある場合でも、同様にフレーム周期演算エンジンを用いて処理を行う。
【００３５】
各エンジンは制御エンジン４０１により制御される。制御エンジン４０１の制御により、各エンジン４０３，４０５，４０７は非同期に変復調処理を行い、処理対象とするチャネルもエンジンごとに独立である。これにより、ハードウェア全体の処理効率の高い複数チャネルの変復調処理が時多重でなされる。
【００３６】
（１）シンボル周期演算エンジン４０３
図６にシンボル周期演算エンジン４０３の受信（復調）部の構成を示す。シンボル周期演算エンジンは、Ｅｘ−ＯＲ演算器５０３、加算器５０４等の演算素子を処理要素とし、１シンボルを最小処理単位として復調処理を行う。入力インタフェース５０１を通じ第一のバッファメモリ４０２からチップごとのデータを読み込む。Ｅｘ−ＯＲ演算器５０３は、ＰＮ（拡散符号）発生器５０２によって生成された拡散符号との排他的論理和を実行し、加算器５０４とレジスタ５０５は、演算結果を１シンボルに渡って累算する。累算結果は出力インタフェース５０６を通じて第２のバッファメモリ４０４に書き込まれる。
【００３７】
シンボル周期演算エンジンの受信部への動作命令は、シーケンサ５０８がプログラムメモリ５０９から制御命令を読み出し、デコーダ５１０がその命令をデコードすることによって与えられる。必要な動作命令としては、１つのチャネルの受信信号に対する復調処理の起動・停止命令、入力／出力インタフェース５０１，５０６に対する読出・書込アドレスの指定、ＰＮ発生器５０２における内部状態レジスタ５０７の内部状態値の設定、累算用レジスタ５０５のリセットタイミングの指定が含まれる。
【００３８】
図６に示したシンボル周期演算エンジンは、入力されるデータに対して、ＰＮ発生器５０２から発生される拡散符号の位相を固定とすることにより相関演算器として動作する。一方、ＰＮ発生器５０２から発生される拡散符号の位相をスライドさせることによりスライディング相関器（マッチドフィルタ）として動作する。このような動作の切換もシーケンサ５０８からの動作命令により行われる。なお、スライディング相関器として動作する場合、ピークタイミングの検出は、次段のスロット周期エンジンにて実行される。
【００３９】
プログラムメモリ５０９には複数チャネルに対するプログラム（例えば、チャネルの拡散比、ＰＮ発生器の内部状態レジスタの内容指定）が格納される。したがって、図６の受信部は復調処理できるチャネルを固定されない。また、プログラムにより入力インタフェース５０１に対する読出アドレスが指定できるため、復調処理するフィンガも固定されない。そのため、シンボル周期エンジンの受信部は他の演算エンジンよりも高速に動作させ、さらに復調処理するチャネル・フィンガを適宜指定して時多重処理することにより、全体のハードウェア効率を高めることができる。
【００４０】
さらに、シンボル周期演算エンジンの受信部はチップレートもしくはサンプリングレートの信号を処理するため、最も演算負荷の高い部分である。そのため、受信部を複数設け、並列で処理させることが全体のハードウェア効率を高める上で望ましい。
【００４１】
また、受信部の一部のハードウェアを並列化して処理を高速化する構成を図７に示す。例えば、ＱＰＳＫ拡散変調を行うＣＤＭＡ通信システムの場合には、位相補正を行うため、信号の同相（Ｉ）成分(DATA_I)及び直交（Ｑ）成分(DATA_Q)と、拡散符号のＩ成分(PN_I)及びＱ成分(PN_Q)とのそれぞれの組み合わせで相関演算を行う必要がある。そこでＥｘ−ＯＲ演算器９０３と加算器９０４及びレジスタ９０５のペア９０６−１〜４を並列に用意し、同時に相関演算を行うことにより、後段のスロット周期演算エンジンでの処理の効率を上げることが可能である。
【００４２】
図８にシンボル周期演算エンジン４０３の送信（変調）部の構成を示す。シンボル周期演算エンジンは、Ｅｘ−ＯＲ演算器６０３、加算器６０４等の演算素子を処理要素とし、１シンボルを最小処理単位として変調処理を行う。入力インタフェース６０１を通じ第２のバッファメモリ４０４からシンボルごとのデータを読み込む。Ｅｘ−ＯＲ演算器６０３は、ＰＮ発生器６０２によって生成された拡散符号との排他的論理和を実行し、加減算器６０４によって送信電力値を与える。演算結果はメモリインタフェース６０５を通じてメモリ６０６に書き込まれる。
【００４３】
全送信チャネルの送信信号を合成するため、同じタイミングで送出する送信信号を累算する。そのため、メモリインタフェース６０５を通じて、同じタイミングで送出する送信信号をメモリ６０６より読み出し、拡散されたデータ（演算器６０３出力）と加減算器６０４により加算する。加算された結果は、再びメモリインタフェース６０５を通じてメモリ６０６に書き込まれる。
【００４４】
シンボル周期演算エンジンの送信部への動作命令は、シーケンサ６０８がプログラムメモリ６０９から制御命令を読み出し、デコーダ６１０がその命令をデコードすることによって与えられる。受信部同様、送信部も複数チャネルに対応するプログラムにより、処理するチャネルを固定されない。
【００４５】
シンボル周期演算エンジンの送信部もチップレートの信号を処理するため、演算負荷の高い部分である。そのため、送信部を複数設け、並列で処理させることが全体のハードウェア効率を高める上で望ましい。
【００４６】
（２）スロット周期演算エンジン４０５
図９にスロット周期演算エンジン４０５の構成を示す。スロット周期演算エンジンはシンボルレートのデータを処理するブロックである。スロット周期演算部の処理には、変調処理として送信フォーマットの作成、復調処理として、ピークタイミングの検出、検波、Ｒａｋｅ合成が含まれる。
【００４７】
スロット周期演算エンジンでの処理は、図１１に示されるように、受信データシンボル１１０１、パイロットシンボル１１０２、レート判定シンボル１１０３、電力制御シンボル１１０４といった複数種類のシンボルがあり、シンボルの種類毎に異なる処理をする必要がある。
【００４８】
しかしながら、これらの演算は全て掛算と加減算の組み合わせよって構成される演算である。そこで、基本演算器（掛算器７０４、加減算器７０５、桁合わせのためのシフト演算器７０６）及び計算結果を蓄えるメモリ７０２、レジスタ７０３をバス７０８および７０９で接続し、これに入力／出力インタフェース７０１，７０７を加えた構成とする。各処理に対応する演算の組み合わせは、プログラムメモリ７１１に予め記述されており、シーケンサ７１０が各処理に対応したプログラムのアドレスをプログラムメモリ７１１に与え、読出されたプログラムをデコーダ５１２がデコードする。デコードされた制御信号により、入力／出力インタフェース７０１，７０７、バス７０８，７０９が制御される。以下に代表的なスロット演算処理の具体例を示す。
【００４９】
（Ａ）パイロットシンボルに対する処理（位相回転検出）
加減算器７０５により、複数のパイロットシンボルを同相で加算し、伝搬路上の振幅・位相情報を計算する。
【００５０】
まず、デコーダ７１２は、入力インタフェース７０１にパイロットシンボルが入ったアドレスを指示し、バス７０８に入力インタフェース７０１から加減算器７０５にデータを送るように指示する。これにより、入力インタフェース７０１からパイロットシンボルが加減算器７０５に送られる。加減算器７０５は加算演算を行い、これによりパイロットシンボルの加算が行われる。
【００５１】
次に、デコーダ７１２は、バス７０９に加減算器７０５からレジスタ７０３にデータを送るように指示する。これにより、加算結果はレジスタ７０３に送られる。
【００５２】
続いて、プログラムメモリ７１１からはレジスタ７０３に蓄えられた値と入力インタフェース７０１からのパイロットシンボルとの加算を行うプログラムがデコーダ７１２に送られる。デコーダ７１２は入力インタフェース７０１及びバス７０８を制御して、パイロットシンボルとレジスタ７０３に蓄えられた値とを加減算器７０５に送る。この処理が繰り返され、必要数のパイロットシンボルの加算が終了すると、加算結果はメモリ７０２に蓄えられる。
【００５３】
（Ｂ）データシンボルに対する処理（検波・Ｒａｋｅ合成）
パイロットシンボルに基づく伝搬路の位相情報に基づき、掛算器により伝搬路上で回転した位相を補正する。具体的には、データシンボルに対してパイロットシンボルの平均値を掛け算する（検波）。データシンボルとパイロットシンボルはどちらも同相成分と直交成分を持つため複素数の掛算となり、掛算器７０４と加減算器７０５を用いて４回の掛算と２回の加減算を実行する。
【００５４】
まず、データシンボルの同相成分（Ｉ）が入力インタフェース７０１から掛算器７０４に送られ、パイロットシンボルの同相成分（Ｘ）がメモリ７０２から掛算器７０４に送られ、掛算結果（Ｉ×Ｘ）はレジスタ７０３に保持される。掛算結果は元のデータに対してビット数が増加するため、シフト演算により必要なビットのみを取り出す。そこで、レジスタ７０３に蓄えられた掛算結果はシフト演算器７０６に送られ、処理結果が再びレジスタ７０３に蓄えられる。
【００５５】
同様にして、データシンボルの直交成分（Ｑ）とパイロットシンボルの直交成分（Ｙ）との演算を行い、掛算結果（Ｑ×Ｙ）がレジスタ７０３に保持される。レジスタ７０３から（Ｉ×Ｘ）及び（Ｑ×Ｙ）が加減算器７０５に送られ、加減算器７０５は同相成分の掛算結果（Ｉ×Ｘ）と直交成分の掛算結果（Ｑ×Ｙ）との減算が行われる。（Ｉ×Ｘ−Ｑ×Ｙ）がデータシンボルの検波後の同相成分であり、メモリ７０２に蓄えられる。
【００５６】
同様にして、検波後の直交成分は（Ｉ×Ｙ＋Ｑ×Ｘ）として求められる。
【００５７】
Ｒａｋｅ合成に必要な演算は加算のみであり、加減算器７０５により行われる。メモリ７０２に蓄えられた検波結果を順に加減算器７０５に送ることによって実行される。Ｒａｋｅ合成結果は１スロット単位で出力インタフェース７０７から送り出される。
【００５８】
（Ｃ）電力制御シンボルに対する処理
電力制御シンボルに対しても、データシンボルと同様に検波及びＲａｋｅ合成が行われる。但し、電力制御シンボルは許容される処理遅延がデータシンボルの場合よりも小さいため、検波やＲａｋｅ合成に用いるパイロットシンボルの平均時間を短くする必要がある。
【００５９】
したがって、演算方法は同等であるが、直前のパイロットシンボルから計算した位相情報のみを用いて検波が行われる。
【００６０】
以上、スロット周期演算エンジンで実行される代表的な演算処理について説明した。その他にも受信電力の測定や雑音電力の測定等の処理がある。これらの処理は、いずれもシーケンサ７１０が出力するプログラムメモリ７１１に対するアドレスを変更することによって、対応するプログラムがプログラムメモリ７１１から読み出され、デコーダ７１２はそれをデコードして必要な演算器にデータが送られるように制御を行うことによって実行される。
【００６１】
このように、スロット周期演算エンジン４０５は、複数の種類の演算を基本演算器を用いてプログラムで制御する。これにより、同一のハードウェアで複数種類の処理を実行することができ、ハードウェアの規模を削減することができる。また、スロット周期演算エンジンに対する入出力データをバッファメモリ４０４，４０６に蓄積し、複数チャネル、複数フィンガ、あるいは同じチャネルの異なるシンボルレートの処理を時多重で行うことにより、ハードウェアの使用効率を高めることができる。
【００６２】
（３）フレーム周期演算エンジン４０７
図１０にフレーム周期演算エンジン４０７の構成を示す。フレーム周期演算エンジンはフレーム単位以上のデータを処理するブロックである。フレーム周期の処理は、誤り検出符号化および復号化、誤り訂正符号化および復号化、インタリーブ等である。エンジンの構成要素として、誤り検出（訂正）符号化演算器８０４（８０６）、誤り検出（訂正）復号演算器８０５（８０７）、インターリーブのためのアドレス計算演算器８０８、処理結果を蓄えるメモリ８０２、レジスタ８０３をバス８１０および８１１で接続し、これに入力／出力インタフェース８０１，８０９を加えた構成とする。
【００６３】
フレームに含まれるデータには、ユーザデータの他に、基地局と移動局間の制御データが含まれる。制御データとユーザデータとは一般的に通信速度（1フレームに含まれるデータ数）や、誤り訂正・検出符号の能力が異なる。また、ユーザデータ速度も通信アプリケーションによって通信速度や誤り訂正・検出能力が異なる。このようにフレーム周期の処理では、複数の通信速度や符号化・復号化に対応して処理を行う必要がある。
【００６４】
このような各処理に対応する演算の組み合わせは、プログラムメモリ８１３に予め記述されており、シーケンサ８１２が各処理に対応したプログラムのアドレスをプログラムメモリ８１３に与え、読出されたプログラムをデコーダ８１４がデコードする。デコードされた制御信号により、入力／出力インタフェース８０１，８０９、バス８１０，８１１が制御される。
【００６５】
受信処理：入力インタフェース８０１から入力された送信データは、誤り検出符号化器８０４に順次送られる。符号化されたデータは、次に誤り訂正符号化器８０６で符号化される。誤り訂正符号化後のデータはアドレス計算演算器８０８で計算されたアドレスに対応したメモリ８０２に蓄えられることによりインターリーブがなされる。
【００６６】
送信処理：デインタリーブのためのアドレスが、アドレス計算演算器８０８で計算され、そのアドレスに対応したメモリ８０２に受信データが蓄えられる。デインターリーブされたデータは誤り訂正復号器８０７によって誤り訂正が行われ、誤り検出復号器８０５によって誤り検出が行われる。
【００６７】
フレーム周期演算エンジンにおける複数種類の処理に対して、図８に示すような基本演算器をバスで接続することによって、自由な組み合わせで演算できるため、速度や符号化の方法が異なるチャネルに対しても、同一のハードウェアを用いることができる。また、入出力データをメモリ８０２に保持することによって、複数のチャネルを時多重で処理することができ、必要なハードウェアを減少させることができる。
【００６８】
【発明の効果】
ベースバンド部における変復調処理が処理単位毎に分割され、分割された各演算装置において複数チャネルの処理を時多重で行うことでハードウェア規模を小さくすることが可能である。
【００６９】
また、各演算装置内で、装置をさらに最小の処理単位となる処理要素に分割し、これらの処理要素を時多重に使用することでハードウェア規模をさらに小さくし、ハードウェアの使用効率をさらに上げることが可能である。
【００７０】
本発明により無線通信システムの基地局及び移動局のベースバンド部のハードウェアを縮小することが可能になる。
【図面の簡単な説明】
【図１】第一の実施形態のベースバンド部の構成を示す図である。
【図２】第二の実施形態のベースバンド部の構成を示す図である。
【図３】第二の実施形態における復調処理のフローチャートを示す図である。
【図４】第二の実施形態における変調処理のフローチャートを示す図である。
【図５】第三の実施形態のベースバンド部の構成を示す図である。
【図６】第三の実施形態のシンボル周期演算エンジンの受信系の構成を示す図である。
【図７】第三の実施形態のシンボル周期演算エンジンの受信系の第二の構成例を示す図である。
【図８】第三の実施形態のシンボル周期演算エンジンの送信系の構成を示す図である。
【図９】第三の実施形態のスロット周期演算エンジンの構成を示す図である。
【図１０】第三の実施形態のフレーム周期演算エンジンの構成を示す図である。
【図１１】Ｗ−ＣＤＭＡシステムにおけるフレーム及びスロットフォーマットの関係を示す図である。
【図１２】従来の基地局の構成を示す図である。
【符号の説明】
１００・・・アンテナ、１０１・・・無線部、１０２−１〜ｓ・・・変復調処理部、１０７・・・送信出力合成部、１０８−１〜ｎ、２０８−１〜ｎ・・・相関演算部、１１１、１１２、１１３、２１１−１〜ｎ・・・検波部、１１４、２１４・・・Ｒａｋｅ合成部、１１５、２１５・・・デインタリーバ、１１６、２１６・・・誤り訂正復号器、１１７、２１７・・・誤り検出復号器、１１８、２１８・・・誤り検出符号器、１１９、２１９・・・誤り訂正符号器、１２０、２２０・・・インタリーバ、１２１、２２１・・・送信フォーマット作成器、１２２、２２２・・・拡散演算部、１３３、２３３・・・送信電力制御部、２３０・・・変復調処理部、２３５・・・セクタ入力セレクタ、２３６・・・マッチドフィルタ、２３７・・・ピーク検出部、１３４、２０２・・・ベースバンド部、２０１、３０１、４０２、４０４、４０６・・・バッファメモリ、３０２・・・ＣＰＵ、４０１・・・制御エンジン、４０３・・・シンボル周期演算エンジン、４０５・・・スロット周期演算エンジン、４０７・・・フレーム周期演算エンジン、５０１、６０１、７０１、８０１・・・入力インタフェース、５０２、６０２・・・ＰＮ発生器、５０３、６０３、９０３−１〜４・・・Ｅｘ−ＯＲ演算器、５０４、９０４−１〜４・・・加算器、５０５、７０３、８０３、９０５−１〜４・・・レジスタ、５０６、７０７、８０９・・・出力インタフェース、５０７、６０７・・・内部状態レジスタ、５０８、６０８、７１０、８１２・・・シーケンサ、５０９、６０９、７１１、８１３・・・プログラムメモリ、５１０、６１０、７１２、８１４・・・デコーダ、６０４、７０５・・・加減算器、６０５・・・メモリインタフェース、６０６、７０２、８０２・・・メモリ、７０４・・・掛算器、７０６・・・シフト演算器、７０８、７０９・・・バス、８０４・・・誤り検出符号化器、８０５・・・誤り検出復号器、８０６・・・誤り訂正符号化器、８０７・・・誤り訂正復号器、８０８・・・アドレス計算演算器、９０１、９０２、９０３、９０４・・・Ｅｘ−ＯＲ演算器と加算器のペア、１１０１・・・データシンボル、１１０２・・・パイロットシンボル、１１０３・・・レート判定シンボル、１１０４・・・電力制御シンボル、１１０５・・・1フレーム区間、１１０６・・・1スロット区間、１１０７・・・1シンボル区間、１１０８・・・1チップ区間。

Claims

複数のスロットを有するフレームにより通信を行う通信装置において、変調／復調の対象とする処理単位を異にする第１及び第２の演算処理部と、上記第１の演算処理部から入力され上記第２の演算処理部に出力される信号を格納する記憶装置と、上記第１及び第２の演算処理部の制御を行う制御部とを有し、
上記第１の演算処理部は、
複数のチャネルについての信号処理を時多重で行い、該信号処理結果を前記記憶装置内の上記制御部からの指示に基づくアドレスに書き込み、
上記第２の演算処理部は、
バスにより接続される、シーケンサと、入力インタフェースと、ピークタイミングの検出、検波、及びＲａｋｅ合成を行うための掛算器と加減算器とシフト演算器を含む処理要素と、を有し、
上記第２の演算処理部のシーケンサは、上記制御部からの指示に基づいて、入力インタフェースによる上記記憶装置からの読み出しアドレス、および上記各処理要素により行う処理を指示する制御を行うことにより、上記記憶装置から読み出される信号の種類に応じた信号処理を時多重で行うことを特徴とする通信装置。
請求項１記載の通信装置であって、上記第１の演算処理部はシンボル単位の変調／復調処理を行い、上記第２の演算処理部はスロット単位の変調／復調処理を行うことを特徴とする通信装置。
請求項１記載の通信装置であって、さらに、フレーム単位の変調／復調処理を行う、上記制御部による制御を受ける第３の演算処理部を有することを特徴とする通信装置。
請求項２記載の通信装置であって、上記各演算処理部間の記憶装置の容量を、後段の演算装置における複数チャネルの変調／復調処理の処理単位の数倍分とすることを特徴とする通信装置。
請求項３記載の通信装置であってにおいて、上記第３の演算処理部を、誤り検出符号化器または誤り訂正符号化器、および、誤り検出復号器または誤り訂正復号器をその要素に含む構成とし、それらの要素および入出力インタフェースをシーケンサによって組み合わせて処理を行うことを特徴とする通信装置。
請求項１記載の通信装置であって、上記通信装置はＱＰＳＫ拡散変調を行うＣＤＭＡ通信システムに適用されるものであり、上記第１の演算処理部は受信信号の同相成分と直交成分、拡散符号の同相成分と直交成分それぞれの組み合わせの相関演算を、Ｅｘ−ＯＲ演算器と加算器(または加減算器)のペアを４つ並列に置く構成とすることを特徴とする通信装置。
請求項１記載の通信装置であって、上記通信装置はチャネルによってシンボル周期の異なるＣＤＭＡ通信システムに適用されるものであり、上記第１の演算処理部の処理単位を最もシンボル周期の大きなチャネルの１シンボル分の長さを基準とすることを特徴とする通信装置。