JP4092291B2 - 構成可能なターミナル・エンジン - Google Patents

Description

本発明は全体として、ワイヤレス通信システムに関連する。本発明はまた、ベースステーションのための集積回路（ＩＣｓ）、および、ハンドセットおよびターミナル・プロダクトのための半導体知的財産（ＳＩＰ）コアにも関連する。更に、本発明は、通信理論、デジタル信号処理、コンピュータ・アーキテクチャ、および、次世代ワイヤレスアプリケーションに対する、柔軟性およびスケーラビリティに加えて最高レベルの信号処理実行を効率的に伝えるためのシリコン・エンジニアリング、に関連する。

ワイヤレス通信は、コンスーマおよびビジネス市場において広い応用を持つ。多くの通信アプリケーション／システムの中には、移動体ワイヤレス、固定ワイヤレス、ライセンスされていない連邦通信委員会（ＦＣＣ）ワイヤレス、ローカル・エリア・ネットワーク（ＬＡＮ）、コードレス電話、パーソナル・ベース・ステーション、テレメトリ、暗号化、等が含まれる。一般的に、これらのアプリケーションの各々は特有の、両立できない、変調技術およびプロトコルを利用する。その結果、各アプリケーションは、信号のエンコードおよびデコードのために要求されるコードの生成、変調、復調、および他の処理、のようなデジタル信号の処理に対して特有のハードウェア、ソフトウェア、および、方法論（methodologies）を要求し得る。この現実は、設計、試験、製造、およびインフラストラクチャ・リソースの点でコストがかかる。その結果、各異なったアプリケーションにおけるデジタル信号処理のための、ハードウェア、ソフトウェア、および方法論、の変更に対応する制限を克服することに対するニーズが出てきた。

実際には、同じ信号の複数のコピーが一般的には、１つの通信装置で受け取られる。信号は、送信アンテナから受信アンテナへの異なった長さの異なったパスを取るので、これらのコピー（時として、マルチパス・コンポーネントと呼ばれる）は、発生する。コード分割マルチプル・アクセス（ＣＤＭＡ）システムの場合には、いくつかのマルチパス・コンポーネントをデ・スプレッド（despread）およびデコードし、再整列（realign）することによって、それらもまた、位相が合うようにして、それらを結合して、より強い信号を生成することが実現可能で、有利である。これを行うためには、ＣＤＭＡシステムでのベースバンド・プロセッサは一般的に、複数の指（fingers）であって、当該指の各々が、マルチパス・コンポーネントの１つをデ・スプレッドし、デコードする受信機である、当該指を持つレーク（rake）受信機の形式を取る。ＣＤＭＡシステムについての一般情報は、非特許文献１、非特許文献２,および、非特許文献３に見出され得る。これらの全ては、ここに参照として取りこまれる。

一般的に、ワイヤレス通信装置は、２つの部分に組織される。それらはモデムおよびコーデックである。これらは、デジタル信号プロセッサ（ＤＳＰ）と協動してアプリケーションに特有の集積回路（ＡＳＩＣ）で作動される。ＡＳＩＣは、低電力消費の利点を提供するが、柔軟性が低い。他方ＤＳＰは、プログラマブルなので、より大きい柔軟性を提供するが、ＡＳＩＣの低電力消費の利点を提供しない。通信装置をプログラムする能力もまた得る一方、通信装置を通じて低電力の利点を得ることが望ましい。
サービス・プロバイダおよびネットワーク・オペレータはしばしば、複数のスタンダードをサポートする必要に迫られる。それゆえ、最小の開発コストで、異なったスプレッド・スペクトラム・システムに適した、柔軟なプログラム可能な通信装置を提供することが望ましい。

J. S. Lee. Miller, CDMA システム・エンジニアリング・ハンドブック（Artech House 1998） J. B. Groe, L. E. Larson, CDMA移動無線設計（Artech House 2000） V. K. Gorg, IS-95 ＣＤＭＡおよびcdma2000（Prentice Hall 2000）

本発明は、モデム・ユニットおよびチャンネル・コーデック・ユニットを備え、モデム・ユニットが、信号源、例えばアンテナ、にカップリングするためのフロント・エンド、少なくともフロント・エンド・ユニットにカップリングされたマッチト・フィルタ・サーチャーズ・ユニット、少なくともフロント・エンドにカップリングされたサーチャーズ・ユニット、フロント・エンドにカップリングされたフィンガー・プロセシング・ユニット、少なくともフィンガー・プロセシング・ユニットおよびサーチャーズ・ユニットにカップリングされたパラメータ評価プロセッサ・ユニット、および、送信機ユニット、を有し、チャンネル・コーデックが、少なくともフィンガー処理ユニットにカップリングされたチャンネル・デコーダ・ユニット、および、少なくとも送信機ユニットにカップリングされたチャンネル・デコーダを有する、装置に向けられる。我々は、このアプローチを、構成可能なターミナル・エンジン（ＣＴＥ：Configurable Terminal Engine）と呼ぶ。

本発明の好ましい実施例において、マッチト・フィルタ・サーチャーズ・ユニットが、タイム・スロット同期を提供するように構成される。そして、サーチャーズ・ユニットは、コード・グループのフレーム同期および識別、および、コードの識別を提供するように構成される。

別の好ましい実施例においては、フィンガー処理ユニットが、パイロット・フィンガー・ユニットおよびデータ・フィンガー・ユニットを備える、

好ましくは、マッチト・フィルタ・サーチャーズ・ユニットは、第１のおよび第２の入力、および１つの出力を有する第１の乗算器、各々が第１のおよび第２の入力、および１つの出力を持つ、第２のおよび第３の乗算器、であって、第２のおよび第３の乗算器の第１の入力が、第１の乗算器の出力に接続される、第２のおよび第３の乗算器、各々が第１のおよび第２の入力、および出力を持つ、第４のおよび第５の乗算器であって、第４のおよび第５の乗算器の第１の入力が第２の乗算器の出力に接続される、第４のおよび第５の乗算器、２つの入力および１つの出力を有するマルチプレキサであって、１つの入力が第５の乗算器の出力に接続され、他の入力が第３の乗算器の出力に接続された、当該マルチプレキサ、各々が入力および出力を有する、第１のおよび第２の積分器であって、第１の積分器の入力が第４の乗算器の出力に接続され、第２の積分器の入力がマルチプレキサの出力に接続された、第１のおよび第２の積分器、を備える。

更に本装置は、好ましくは、第１のおよび第２の入力、および出力を有する第６の乗算器を備え、出力が、第１の乗算器の第１の入力に接続される。更に、もし好ましいならば、バッファが第１のおよび第２の積分器の出力に接続され、各々が第１のおよび第２の入力、および出力を有する、第７のおよび第８の乗算器であって、乗算器の第１の入力が、バッファの出力に接続されている、第７のおよび第８の乗算器、および、各々が入力および出力を有する、第３のおよび第４の積分器であって、第３のおよび第４の積分器の入力が、第７のおよび第８の乗算器の出力に接続されている、第３のおよび第４の積分器、を更に備える。

好ましい実施例において、第１の乗算器への第２の入力が、第１の乗算器への第１の入力に適用されたシーケンスをデ・スクランブリングするために有用なコードである。１つの実施例において、コードは、擬似ランダム・ノイズ・コードである。第２のおよび第３の乗算器への第２の入力が、第２のおよび第３のマルチプレキサへの第１の入力に印加された信号のデ・チャネライジング（dechannelizing）において有用なコードである。１つの模範的実施例において、コードは、Walshコードである。１つの好ましい実施例において、装置は、チップセットの上に実装される。

＜優先権データ＞
本出願は、次の仮出願からの優先権を主張する：2001年８月２日に出願された、米国シリアル・ナンバー60/310,193号を持つ「Configurable Terminal Engine」

＜関連出願への相互参照＞
関連する出願は、
「Apparatus and Method for Configurable Multi-dwell Search Engine for Spread Spectrum Applications」、シリアル・ナンバー09/919,700、2001年7月31日出願、
「Method and Apparatus for Time-sliced and Multi-threaded Data Processing in a Communication System」、シリアル・ナンバー09/920,093、2001年7月31日出願、
「Apparatus and Methods for Sample Selection and Reuse of Rake Fingers in Spread Spectrum Systems」、シリアル・ナンバー09/920,095、2001年7月31日出願、
「Distributed Micro Instruction Set Processor Architecture for High-efficiency Signal Processing」、シリアル・ナンバー09/912,721、2001年7月24日出願、および、
「Virtual Machine Interface for Hardware Reconfigurable and Software Programmable Processors」、シリアル・ナンバー09/828,381、2001年4月5日出願、
である。
これらの出願の各々が、ここに参照として取り込まれる。

本発明の好ましい特徴が、添付の図面に開示される。ここで、図面を通じて、類似の参照文字は、類似の要素を表示する。
構成可能な（configurable）ターミナル・エンジン（ＣＴＥ）100が、図１（ａ）にブロック図形式で示される。ＣＴＥは、プログラマブルなディレクト・シーケンス・スプレッド・スペクトラム（ＤＳ−ＳＳ）ウェーブフォーム処理エンジンである。このＤＳ−ＳＳ信号プロセッサは、複数のスタンダードに対する、完全なデジタル・ベースバンド・トランシーバ機能をサポートする。これらの複数のスタンダードには、３ＧＰＰ−ＦＤＤ、ＩＳ−２０００−１Ｘ（ＩＳ−９５＆ＩＳ−９５Ｂを含む）、ＡＲＩＢ Ｗ−ＣＤＭＡ、ＧＰＳ、802.11ｂ、および種々のプロプラエタリのシステム、が含まれる。

図１（ａ）に示されるように、ＣＴＥ100は、ＲＸフロント・エンド、マッチト・フィルタ（ＭＦ）サーチャーズ104、サーチャーズ106、フィンガー処理ユニット108、パラメータ評価プロセッサ110、および送信機112、を含む。ＣＴＥ100は、タイミングおよび制御ユニット114、および、チャンネル・デコーダ118およびチャンネル・エンコーダ120を含むチャンネル・コーデック116をも持つ。送信機112は、コード変調器122、データ・マッピング124、およびＴＸフレーム・ビルダ126、を持つ。チャンネル・コーデック116を除く図１でのコンポーネント・ユニットの全ては、ＣＴＥ100のモデムを構成する。

ＣＴＥ100は、ハンドセットおよびターミナルに対するプロセッサ・システム−オン−チップ（ＳｏＣ）への集積のためのシリコン知的財産（ＳＩＰ）コードとして提供される。コアは、チャンネル・コーデックを通じた、デジタル化されたベースバンドＩ−Ｑデータ・ストリームからの、全ての前向きおよび戻りのリンクの（forward and reverse-link）デジタル・ベースバンド処理を含む。ＣＴＥ−ＳＩＰコアは、スタンダードのＣＭＯＳ技術を用いて実装され、ハード−マクロとして配られる。

ＣＴＥ100は、プログラマブルな、スケーラブルな、信号処理エンジンの新規のクラスであり、今日のモデムおよびチャンネル・コーデック（チップ・レートおよびシンボル・レート）実装（implementation）の殆どとは異なり、それは、ハード・ワイヤされたＡＳＩＣではない。新規なコンピュータ・アーキテクチャ技術を適用することによって、このＤＳ−ＳＳ信号プロセッサは、柔軟なプログラム可能性と、パラメータライズされたＡＳＩＣの低電力および高集積、という特徴を併せ持つ（combine）。

ＣＴＥ100は、プログラマブルなコンピューティング・リソースおよび柔軟なデータを提供し、受信パス、送信パス、送信／受信ループ、および、ＤＳ−ＳＳスタンダードに対するエラー訂正および検知、を実現するためのフロー接続を制御する。コアは、ウェーブフォームの組およびチャンネル・コーデック特有の信号処理リソース（これは、広い範囲の検知および評価アルゴリズム、および、ユーザ・プロプライエタリのトランシーバ・アーキテクチャを実現するためにユーザによってプログラムされ得る）を提供する。有利に、プログラミングは、上述の参照された共に出願中の出願（出願番号09/828,381、2001年4月5日出願、名称「Virtual Machine Interface for Hardware Reconfigurable and Software Programmable Processors」）で記述されたバーチャル・マシン・インターフェース（ＶＭＩ）ソフトウェアを用いて実現され得る。このＶＭＩソフトウェアは、装置またはチップセットによって選択される、別個のホスト・プロセッサ（一般的にマイクロ・コントローラ）上で走る、アーキテクチャから独立の（architecture-independent）プログラミング・モデルである。

ＣＴＥ100は、共通のプラットフォーム・アプローチを可能とし、ロー・エンドの音声だけの製品から、高速データ・アプリケーションへの、広い範囲のターミナル・プロダクトをサポートする。ＣＴＥ100コアは、種々のメモリ・バッファをコアの外側に離すによって、更なるスケーラビリティを可能とする。これらの外部メモリ・バッファは、ＲＸバッファ、パラメータ評価プロセッサ命令およびデータメモリ、およびチャンネル・コーデック・メモリを含む。ＲＸバッファのサイズは、受信アンテナ（１または２）の数、および、顧客によって用いられるチャンネル評価アルゴリズムおよびディレイ・スプレッドに依存する。パラメータ評価プロセッサ命令およびデータ・メモリのメモリ要求は、顧客によって用いられるアルゴリズムに依存する。チャンネル・コーデック・メモリは、特定の製品によってサポートされるデータ・レートおよび送信時間インターバル（ＴＴＩ：Transmit Time Interval）に依存する。

ＣＴＥ100は、全ての開発フェーズを通じて顧客をサポートする開発ツールの完全なスーツ（suit）とともに利用可能である。開発ツールには、データ・フロー・シミュレータ（ＤＦＳ）、μＤＳＰツール、ＣＴＥ ＦＰＧＡベースの評価ボード、および、ＣＴＥ評価ボードが含まれる。μＤＦＳは、ＣＴＥに対するソフトウェア・シミュレーション環境を提供する。ＤＦＳは、ユーザが、柔軟なソフトウェア・ベースの環境で、ホスト・プロセッサ・ソフトウェアを書くことを可能とすることによって市場への時間（time-to-market）を容易にする。μＤＳＰツールの観点から、パラメータ評価プロセッサは、μＤＳＰを用て、カスタム・アルゴリズムを実行する。ＣＴＥ100は、ユーザが、カスタム・ソフトウェアを書くことを可能とする、完全なツールのスーツ（アセンブラ、リンカ、シミュレータ）とともに提供され得る。ＣＴＥ評価ボードは、ＣＴＥテスト・チップを用いるソフトウェア・エミュレーションのための評価ボードである。

ＣＴＥ100での利用可能なリソースは、好ましくは、広い種類の、広い範囲のＤＳ−ＳＳアプリケーションにおけるニーズを受け入れることが可能である。ＣＴＥ100は、特定のプログラム可能な信号−処理リソースを、ユーザに提供する。これらのリソースは、ユーザが、進んだ機能性を提供することによって、無線リンク動作を最大化することを可能とする。いくつかの利用可能なリソースもまた、入力クロック周波数でスケーリングされ得る。

主要なＣＴＥシステム仕様のいくつかは、以下の表１に列挙される。

表１：主要な仕様

ユーザに利用可能な特定のリソースの数は、入力クロック周波数を変更することによってスケーリングされ得る。例えば、以下の表２および３は、一定の数のリソースを達成するための、あり得るシステム実装のために、いかにしてクロック周波数が変更され得るかを示す。

表２：モデム・リソース

表３：コーデック・リソース

ビタビ・デコードされたチャンネルの数は、４回以上のトライアルでのサーチングでのブラインド・レート検知（blind rate detection）を想定する。
これらの表は、いかにして、ユーザが、利用可能なリソースの数を変更させるために、入力クロック周波数を変更させられるかをデモンストレートするための例としての役割を担う。これは、入力クロック周波数で利用可能なスケーラビリティをデモンストレートする。ＣＴＥ100は、各表で提供されるもの以外の、他のＤＳ−ＳＳモデム実装に対する、広い範囲のクロック速度に対応するとうに構成され得る。入力クロックレートの選択を決定する他の考慮（例えば、サポートされたデータ・レート、作動電圧、プロセス技術、等）が為され得る。

ＣＴＥ100は、２つの種類のプログラム（外部プログラムおよび内部プログラム130）を介して、図２に示されるようにプログラムされ得る。
外部プログラムは、ＣＴＥ100コアの外部で、一般的にマイクロ・コントローラ128または他のホスト・プロセッサの上で実行されるプログラムである。これらのプログラムは、ＶＭＩソフトウェア・ライブラリを用いて、ＣＴＥオブジェクトでのデータ処理を制御する。図１（ａ）に示されるように、ＣＴＥリソースの全ては、外部プログラムで、プログラムされ管理される。
ＣＴＥ100は、バーチャル・マシン・インターフェース（ＶＭＩ）モデルに基づいた直感的プログラミング・モデルを提供する。ＣＴＥ100は、ＣＴＥを、ソフトウェア・オブジェクトとしてプログラムし、制御するために使用されるＶＭＩソフトウェア・ライブラリとともに提供され得る。データおよび制御フローは、これらのソフトウェア・オブジェクトのプログラミングを介して、ダイナミックに変更され得る。このメカニズムによって、ユーザが、好ましくはＡＮＳＩ Ｃで、ホスト・プロセッサの上でＣＴＥをプログラムすることが可能となる。ユーザは、何の、ハードウェアの詳細も知る必要がなく、或いは、ＣＴＥに特有の何のハードウェア・ドライバも書く必要がない。

内部プログラム130は、ＣＴＥコアの内部に常駐する、ソフトウェア・プログラムまたは他のユーザによるプログラムが可能なパラメータである。
ＣＴＥ内部プログラムは、２つのカテゴリーに分けられる。即ち、内部プロセッサ・ソフトウェアおよびオブジェクト・パラメータである。内部プロセッサ・ソフトウェアの観点から、低い処理レイテンシーを要求する、時間的にクリティカルなタスクについて、ＣＴＥは、データ・パスが埋め込まれた、ユーザによってプログラム可能な、プロセッサ（ここに記載され説明されるμＤＳＰおよびＤＳｔＰ）を持つ。オブジェクト・パラメータには、フィルタ係数および他のオブジェクト特有のパラメータが含まれる。

本出願文書で説明された殆どのＣＴＥオブジェクトまたはカーネルは、入力、出力、パラメータ、および、それらと対応付けられた構成パラメータ、を持つ。これらは、以下のように定義される。入力は、メモリまたは他のＣＴＥブロックからの、入力データまたは他の情報である。出力は、入力データの処理の後に生成された出力である。出力は、一つあるいはそれ以上の次のインターフェース：ホスト・プロセッサ・インターフェースを経由したＶＭＩソフトウェア、ユーザが定義したメモリ空間、パラメータ評価プロセッサへの入力、および、他のＣＴＥブロックからの入力、に対して利用可能で有り得る。
プログラム・パラメータには、ホスト・プロセッサの上で実行された外部プログラムを介して制御された外部プログラム・パラメータ、及び、オブジェクト特有のパラメータであるか、又は、データ・パスが埋め込まれたプロセッサの一つの上でＣＴＥコアの内部で実行されるプログラムである、内部プログラムが含まれる。構成パラメータは、スキャン・チェイン（scan chain）を介してダウンロードされる。

更に、コード生成ユニット（ＣＧＵ：Code Generation Unit）が、いくつかのブロックと対応付けられて、ユーザによって定義されたスクランブリング・コードおよびスプレッディング・コード（spreading codes）を生成する。この理由から、ＣＧＵは、複数のブロックを持つパラメータのように見える。
ＣＴＥ100での受信パス処理は、広い範囲のＤＳ−ＳＳアプリケーションを受け入れ得る。ＣＴＥ受信オブジェクトの機能的詳細は、ここに記述され、説明される。

図１（ｂ）に示されるように、フロント・エンド処理ユニット102は、入力を、ユーザ選択可能なレート（2fc,4fc,8fc、ここで、fcは、システムのチップ・レートと等しいサンプリング・レートである。）として受け取る。フロント・エンド処理ユニット102は、２つのアンテナからのダイバーシチ受信をサポートし、プログラム可能なデシメーション・フィルタを持ち、Ｉに対して８ビットの入力ビット幅、Ｑに対して８ビットを持つ。フロント・エンド処理ユニット102への入力は、図１（ｂ）に示される入力ベースバンド受信信号136である。図１２に示されるデシメーション・フィルタ132は、入力を2fcにデシメート（decimate）し、それを、ＲＸバッファ134（以前述べたように、これは、コアの外部に常駐する）内に記憶する。図１２に示されるように、出力は、ＡＧＣ出力138、および、ＤＣオフセット訂正信号140でもある。

ＣＴＥ100は、ＲＸメモリに対する、一般的な目的のインターフェースを提供する。外部ＲＸバッファ134のサイズは、サポートされた遅延拡散（delay spread）、システム、および、選択されたチャンネル評価アルゴリズム（channel estimation algorithms）のタイプ、に依存する。ＲＸバッファは、コアの外部なので、ユーザは、そのサイズに亘って完全な制御を持つことによって、製品および性能の差別化を可能とする。ユーザは、彼らのシステム要求に適合する、適切なＲＸ−メモリのサブ・システムを設計し、組み立て出来る。

内部プログラム・パラメータ130は、次の：オーバーサンプリング・レート（2fc,4fc,8fc）；受信アンテナの数（1,2）；デシメーション・フィルタ係数；受信バッファ・サイズ；ＲＳＳＩ入力エネーブル／ディスエーブル；ＡＧＣエネーブル／ディスエーブル；およびＤＣオフセット訂正エネーブル／ディスエーブル、を含む。
図３（ａ）を参照する。ここで、マッチト・フィルタ・サーチャー104（ＭＦサーチャー）は、８つの一般目的乗算器301-308、６つの積分器321-326、マルチプレキサ341、バッファ351、および第1のおよび第2のスクエアリング回路361、632、を備える。図３（ａ）に示されるように、乗算器301の出力は、乗算器302への入力として接続され、乗算器302の出力は、乗算器303および304への入力として接続される。乗算器305の出力は、積分器321への入力として接続され、乗算器304および306の出力は、マルチプレキサ341への入力として接続される。マルチプレキサ341の出力は、積分器322への入力である。積分器321および322の出力は、バッファ351に供給される。バッファは、２つの出力チャンネルを持つ。１つのチャンネルにおいて、バッファ出力は、乗算器307への入力として接続され、乗算器307の出力は、積分器323への入力として接続され、積分器323の出力は、スクエアリング回路361への入力として接続され、スクエアリング回路の出力は、積分器325への入力として接続される。第２の出力チャンネルは、同一であり、同じシーケンスで接続された、乗算器308、積分器324、スクエアリング回路362、および、積分器326、を含む。ＣＧＵは、種々の乗算器において、入力シーケンスによって乗算される参照シーケンスを生成するように構成される。

サーチャー104は、広い種類のＤＳ−ＳＳシステムにおける、いくつかのタスクのために用いられる。ＭＦ−サーチャーに対する一般的な使用のケースのいくつかには、（セル・サーチ手順およびマルチパス・サーチングのために最適化された）セル同期が含まれる。
ＭＦ−サーチャー104のデータ・フローが、図３（ａ）に示される。説明は、これから、ＭＦ−サーチャー104に対する、入力、出力、および、外部プログラム・パラメータに続く。
ＭＦ−サーチャー104は、入力として、受信バッファからのデシメートされた出力、および、評価された周波数エラーを受け取る。ＭＦ−サーチャー104からの出力には、エネルギー、タイミング情報、および、周波数エラーが含まれる。パラメータによって決定された最も高いエネルギーが報告される。タイミング情報に関して、これは、各エネルギーと対応付けられたタイミング情報である。

ＭＦ−サーチャー104に対する外部プログラム・パラメータには、次の：アンテナ番号（そこからのデータが処理されるべき受信アンテナ番号）；スロット・フォーマット（特定のチャンネルに対するスロット・フォーマット・タイプ）；スタート・オフセット（マルチ・パスサーチングの時に用いられるスターティング・オフセット）；そのスレッシュホールド以上で、エネルギーが報告される（reported）スレッシュホールド；ウィンドウの数（タイムスロット（2560チップ）は、処理のために1,2,4,8または10のウィンドウにセグメント化され得る）；エネルギーの数（トータルの、タイムスロット（1-20）当りのエネルギーの数、および、ウィンドウ当りに格納されたエネルギーの数、が指定される。これらのエネルギーは、エネルギーの最大数が、タイムスロット当り20より小さい限り、ユーザが望む何らかの方法で、異なったウィンドウに亘って分配され得る。）；蓄積するためのタイムスロット（エネルギー計算のために蓄積するためのタイムスロットの数）；コヒーレントな積分長（coherent integration length）（これは、図のＮによって表される。）；非コヒーレントな積分長（これは、図のＭによって表される）；送信ダイバーシチ・モード（ＴＸダイバーシチ・パイロットを利用する）；サーチ周期（サーチ期間）；入力周波数エラー（これは、５つの評価された（estimated）入力周波数エラーの組である。各レポートされた（reported）エネルギーは、それぞれと対応付けられた、これらの周波数の１つを持つ。）；ＦＬＬエネーブル／ディスエーブル（入力での周波数エラー訂正を、エネーブルまたはディスエーブルする）；および、ＣＧＵ、が含まれる。

ＭＦ−サーチャー104は、ＣＴＥ100に対するタイム・スロット同期を実行する。更に、ＭＦ−サーチャー104は、周波数オフセット数である、入力周波数エラーを採用する。周波数オフセットを除去する能力を含むことによって、偽アラームの確率を削減し、検知の確率を増加することにより性能は改善される。これは、周波数オフセットが現存する場合に比較されたときに、受信機が、より長い時間の周期に亘って積分することを可能とすることによって実現出来る。

ＭＦ−サーチャー104は、種々の好ましい実施例構成における異なったスタンダードに対して構成可能である。構成は、図３（ａ）のサーチャー回路104の一定の要素（element）を、選択的にバイパスすること、または、除去することによって実現される。例えば、図３（ｂ）は、３ＧＰＰ ＴＳ同期でのＭＦ−サーチャーを、図３（ｃ）は３ＧＰＰ ＭＰの実施例におけるものを、および、図３（ｄ）はＩＳ2000セルsynch/ＭＰサーチング実施例におけるもの、例示する。これらの図面において、要素を通じた実線の黒いデータライン、または、要素番号の無いグレイの陰影での要素の提示（presentation）は、要素がバイパスされたこと、または、除去されたことを示す。図３（ｂ）において、乗算器303、304、305、306、308、マルチプレキサ341、積分器322、324、326、およびスクエアラー362は、バイパスされ、または、除去される。図３（ｃ）において、乗算器304、307、308、および、積分器321、322は、バイパスされ、または、除去され、図３（ｄ）において、乗算器301、305、306、307、308は、バイパスされ、または、除去される。それぞれの場合において、Ｎは、コヒーレントな積分長（coherent integration length）であり、Ｍは、非コヒーレントな積分長である。ＮおよびＭの特定の値は、システム動作要求に依存して選択され得る。図３（ｂ）に示される実施例において、ＮおよびＭは、好ましくは、16＊Ｎ＊Ｍ＝256となるように選択される。図３（ｃ）および３（ｄ）に示される実施例において、Ｎ＊Ｍは、好ましくは、トータルの積分長である。

図１（ａ）および１（ｂ）に示されるように、ＣＴＥ100は、図４（ａ）に示されるサーチャー処理ユニット106をも含む。サーチャー処理ユニットは、６つの一般目的乗算器401−406、４つの積分器423−426、マルチプレキサ441、および、スクエアリング回路461および462を備える。これから明白となるように、処理ユニット106のブロック図は、バッファへの入力においてバッファおよび積分器が存在しないこと、および、バッファの出力において乗算器が存在しないことを除いて、処理ユニット104のものに類似する。従って、図４（ａ）での類似の要素は、図３（ａ）での対応する要素と、100を加えられた同じ番号が与えられる。要素の接続は、図３（ａ）のそれと同じであり、乗算器405の出力は、積分器423への入力として接続され、乗算器441の出力は、積分器424への入力として接続される。

サーチャー処理ユニット106は、次の目的：アクティブ・セットに追加するために追跡目的の新規のマルチ・パスをサーチする；アクティブで隣接するセルの信号強度を測定する、フレーム同期；３ＧＰＰフレーム同期；主要ダウンリンク・スクランブリング・コード・グループ識別（identification）；主要ダウンリンク・スクランブリング・コード識別；ＩＳ2000初期擬似ランダムノイズ（ＰＮ）獲得；および、３ＧＰＰモニターされたセル同期；のためのものである。サーチャーのデータフローは、図４（ａ）に示される。

サーチャー処理ユニット106は、入力として、受信機バッファからデシメートされた出力を受け取る。サーチャー処理ユニット106の出力には、対応するオフセットおよびタイミング情報を持つ、エネルギー・レベルが含まれる。
サーチャーの主要な特徴には、次の：ユーザ構成可能なサーチャーの数；ユーザがプログラム可能なサーチャー・アルゴリズム；低出力アーキテクチャ；および、種々の物理的チャンネルに亘って適用可能であること；が含まれる。
ユーザによって構成可能なサーチャーの数は、並行処理、利用可能なサーチャー（例えば、３ＧＰＰに対する61.44MHz入力クロックにおける１６のサーチャー）の膨大なプール、および、より低いコール・ドロップ・レート（call drop rate）と強化された動作、を提供することによって、非常に速いマルチパス獲得時間を可能とする。

ユーザがプログラム可能なサーチャー・アルゴリズムには、ユーザがプログラムしたスレッシュホールド；コヒーレントな積分長；非コヒーレントな積分長；ユーザがプログラムしたサーチ・ドエル（dwell）（最大３個）の数、ダイバーシチ受信；パイロット・アシストされるか、非パイロット・アシストか；より長い積分長を可能とする周波数エラー訂正された作動；および、送信ダイバーシチで支援されていること（aided）；が含まれる。
低出力アーキテクチャは、使用されていないサーチャーが、電力を消費しないようにプログラムされることを可能とする。

サーチャーの広い適用能力には、共通の、または専用の、チャンネルの上で、そして、粗い／精密なコードチャンネルの上で動作する能力が含まれる。

サーチャー処理ユニット106のための外部プログラム・パラメータには、次の：アンテナ番号（サーチャー利用−Ｒｘアンテナ番号（1または2））；パイロットによってアシストされた／アシストされない；パイロットをエネーブル／ディスエーブル（サーチャ利用（usage）−パイロット支援、および、非パイロット支援、を可能にするために、パイロット・ゲーティング（gating）を、エネーブルにする、またはディスエーブルにする）；ドウェル（dwell）アルゴリズム選択（サーチャー利用−サーチャーに対するドウェル状態のマシン構成を識別する）；スロット・フォーマット（サーチャー利用−特定のチャンネルのためのスロット・フォーマット・タイプ）；スロット・オフセット（サチャー利用−サーチャーのためのオフセットの開始）；コヒーレントな積分長（これは、図４（ａ）のＮによって表される）；非コヒーレントな積分長（これは、図４（ａ）のＭによって表される）；スレッシュホールド（ＤＳＭ利用−このスレッシュホールド以上のエネルギーだけが報告（report）される）；送信ダイバーシチ・モード（サーチャー利用−ＴＸダイバーシチ・パイロットを利用する）；サーチ期間；主要コード・グループ識別を検知するためのタイムスロット；主要コード・グループ識別のためのコード・グループ；コード・グループ拒絶（このパラメータによって指定されたコード・グループは、サーチされない）；コード・グループ許可（authorization）（このパラメータによって指定されたコード・グループだけが、サーチされる）；および、ＣＧＵ；が含まれる。

ＭＰ−サーチャー104と同様に、サーチャー処理ユニット106は、種々の好ましい実施例構成における、異なったスタンダードに対して構成可能（configurable）である。再度、構成は、図４（ａ）のサーチャー・ユニット106の一定の要素を、選択的にバイパスする、或いは除去すること、によって実現される。例えば、図４（ｂ）は、３ＧＰＰパイロット・アシストの実施例でのサーチを例示し、図４（ｃ）は３ＧＰＰ非パイロット・アシストの実施例を例示し、そして、図４（ｄ）は、ＩＳ2000パイロット・サーチの実施例を例示する。図４（ｂ）において、乗算器404は除去され、それによって、マルチプレキサ441への２つの入力の１つを除去し、マルチプレキサの動作のための必要性を除去している。図４（ｃ）において、乗算器404、405、および406は、バイパスされ、または除去され、乗算器441は除去され、そして、積分器424、426およびスクエアリング回路の第２の出力チャンネルは、除去される。図４（ｄ）において、乗算器405はバイパスされ、乗算器406は、除去される。その結果、乗算器441への入力だけが、乗算器404からのものとなり、それによって、乗算器動作についての何らかの必要性を除去している。ＮおよびＭパラメータは、ＭＦサーチャー104に関して説明されたものと同じである（即ち、Ｎ＊Ｍが、トータルの積分長である）。

図１（ａ）に示されるように、ＣＴＥ100は、フィンガー処理ユニット108をも含む。フィンガーは、特定のコード／データ変調フォーマットによって構成され得、特定のシステムに対して適した構成においてパラメータ化され得る、一般的なソースである。各フィンガーは、種々の拡散ファクター（spreading factor）およびチッピング・レート（chipping rate）をサポート出来る。

フィンガー検知パスは、物理および論理チャンネルのためのデータ検知を行うとともに、ＤＬＬ作動に対する早い信号（early signal）および遅い信号(late signal)の生成を行う。フィンガー処理ユニット108は、データ結合（combining）および復調；測定のためのエネルギーおよびタイミング情報；ＴＰＣビット結合；パラメータ評価に対する時刻通りの、早い、遅い、デ・スプレッド・シンボル；ページング・インジケータ・チャンネル検知およびデコーディング；および、獲得指示チャンネル検知（acquisition indication channel detection）およびデコーディング；を提供する。

ＣＴＥ100フィンガーの模範的実施例には、データ・フィンガーおよびパイロット・フィンガーが含まれる。パイロット・フィンガー142およびデータ・フィンガー144のブロック図は、図５（ａ）および図５（ｂ）に示される。パイロット・フィンガー142は、乗算器501-515、積分器521-530、補間フィルタおよびサンプル選択540、パイロット・ゲーティング550、およびシンボル・ゲーティング555を含む。パイロット・フィンガーへの入力は、乗算器501（この出力は、補間フィルタおよびサンプル選択540への入力として提供される）に印加される。補間フィルタおよびサンプル選択の出力は、乗算器502-505への入力およびシンボル・ゲーティング・ブロック555に供給される。乗算器502および503の出力は、パイロット・ゲーティング・ブロック550に提供される。乗算器504および505の出力は、パイロット・ゲーティング・ブロック550およびシンボル・ゲーティング・ブロック555の双方に提供される。パイロット・ゲーティング・ブロックの出力は、乗算器506-513への入力として与えられ、シンボル・ゲーティング・ブロックの出力は、乗算器514、515への入力として与えられる。乗算器506-515の出力は、積分器521-530への入力として与えられる。

データ・フィンガー144は、乗算器561-568、積分器571-574、補間フィルタおよびサンプル選択580、乗算器585、チャンネル訂正ブロック590、および送信ダイバーシチ・デコーディング・ブロック595、を備える。データ・フィンガーへの入力は、乗算器561（この出力は、補間フィルターおよびサンプル選択580への入力として与えられる）に与えられる。補間フィルタおよびサンプル選択の出力は、乗算器562-564への入力として与えられる。乗算器562-564の出力は、乗算器585への入力として与えられる。マルチプレキサ585の出力は、乗算器565-568に与えられ、乗算器565-568の出力は、積分器571-574への入力として与えられる。積分器の出力は、チャンネル訂正ブロック590に与えられ、その後、送信ダイバーシチ・デコーディング・ブロック595に与えられる。

フィンガーに示される乗算器への第２の入力は、フレキシブルＣＧＵによって生成される。
補間フィルタのための外部プログラム・パラメータには、次の：アンテナ番号（サーチャー利用−ＲＸアンテナ番号（１または２））；スタート・オフセット（サチャー利用−サーチャーに対するオフセットを開始）；パイロット・エネーブル／ディスエーブル（サーチャー利用−パイロット・アシストされた、および非パイロット・アシストされたものを可能とするために、パイロット・ゲーティングをエネーブルまたはディスエーブルする。）；デュウェル（dwell）・アルゴリズム選択（サーチャー利用−サーチャーのためのドュウェル状態マシン構成を識別する）；スロット・フォーマット（サーチャー利用−特定のチャンネルのためのスロット・フォーマット・タイプ）；送信ダイバーシチ（サーチャー利用−ＴＸダイバーシチ・パイロットを利用する）；コヒーレント積分長（これは、図４（ａ）のＮによって表される）；非コヒーレント積分長（これは、図４（ａ）のＭによって表される）；スレッシュホールド（ＤＳＭ利用−このスレッシュホールド以上のエネルギーだけが、レポートされる）；が含まれる。

フィンガー処理ユニット108は、チップ・レベル・バッファリングか、シンボル・レベル・バッファリングかのいずれかを伴って、非因果チャンネル評価（non-causal channel estimation）をサポートする。それはまた、因果チャンネル評価をもサポートする。
フィンガー処理ユニット108の主要な機能のいくつかは：各フィンガーが、最大８個の同時拡散コード・チャンネル（spreading code channel）をサポートする；各フィンガーは、３つの同時スクランブリング・コードをサポートする；各フィンガーは、送信ダイバーシチ処理ユニット・パスを持つ；ソフト・ディシジョン（soft decision）での最大６個の同時無線リンクをサポートする；そして、低レイテンシーＴＰＣビット・コンバイニング；である。以上の特徴は、ユーザが構成可能なフィンガーの数に関連し、低コール・ドロップ・レート（call drop rate）、および、強化された信号品質（例えば、３ＧＰＰに対して61.44MHｚクロックにおける16フィンガー）、のための無線リンク当りの多数のマルチパスをも含む。

フィンガー処理ユニット108の他の特徴には、ユーザがプログラム可能なフィンガー・アルゴリズム、および、低出力アーキテクチャが含まれる。
フィンガー検知パスは、8ｆｃでデータを提供する補間フィルタ；デ・スクランブラ；デ・チャネライザ；コード生成ユニット；および積分およびダンプ（integrate-and-dump）・ユニット；を備える。
フィンガー処理ユニット108に対する入力には：受信バッファからのデシメートされた出力；および、各フィンガーに対するタイミング、周波数、振幅、および位相エラーを補償するためのパラメータ評価プロセッサからの情報；が含まれる。

フィンガー処理ユニット108からの出力には：チャンネル・コーデック・メモリ空間への、チャンネル補償されたソフト・ディシジョン出力シンボル（6ビット／シンボル）；各フィンガーから、パラメータ評価プロセスへのデ・スプレッド・シンボル；パラメータ評価プロセッサでのＤＬＬ作動に対する早い（early）および遅い（late）信号；が含まれる。これらのフィンガー5に示されるような、乗算器への第２の入力は、フレキシブルなＣＧＵによって生成される。
フィンガー処理ユニット108に対する外部プログラムパラメータには、次の：アンテナ・ナンバー；追跡するための各マルチパスに対するタイミング情報；送信ダイバーシチモード；チャンネル評価タイプ；およびＣＧＵ；が含まれる。
フィンガー処理ユニット108に対する内部プログラム・パラメータには、補間フィルター係数が含まれる。

パイロットおよびデータ・フィンガーの代替的な実施例は、図5（ｃ）から５（ｆ）に示される。３ＧＰＰパイロット・フィンガーおよびデータ・フィンガーの実施例は、図５（ｃ）および５（ｄ）にそれぞれ示される。これらの要素は本質的に、図５（ａ）および５（ｂ）のものと、それぞれ同じであり、同じ番号を持つ。ＩＳ2000パイロット・フィンガーは、図５（ｅ）に示され、ＩＳ2000（ＩＳ95Ｂ構成）データ・フィンガーは、図５（ｆ）に示される。これらのフィンガーの要素は、図５（ａ）および５（ｂ）のもののサブセットである。特に、乗算器（multipliers）505、512-515、積分器527-530、およびシンボル・ゲーティング555は、図５（ｅ）で使用されず、乗算器562および564は、図５（ｆ）で使用されない。

ＣＴＥ100には、図６に示されるように、パラメータ評価プロセッサ110（これは、広い範囲のＤＳ−ＳＳアプリケーションに対応可能である）が含まれる。これは、ソフトウェア・ベースのアルゴリズムを実行するために用いられる、ユーザがプログラム可能なμ146を持つ。ＣＴＥ100は、ソフトウェアおよびハードウェア開発のための完全なツールのスーツとともに提供される。
ＣＴＥ100パラメータ評価プロセッサ110は、次の機能：ディレイ・ロックト・ループ（ＤＬＬ）；周波数ロックト・ループ（ＦＬＬ）；アップリンク出力制御；ダウンリンク出力制御；チャンネル評価；フィンガー・ロック管理；および、送信ダイバーシチ検知およびデコーディング；を実行するために用いられる。
パラメータ評価プロセッサは、広い範囲のＤＳ−ＳＳアプリケーションで利用され得る、入力および出力インターフェースを持つ。プログラム可能なμＤＳＰ146は、いかなるユーザ特有のアルゴリズムを実行するためにも使用され得る。このセクションに示される例は、ＤＳ−ＳＳシステムの多くの可能な例の１つである。

パラメータ評価プロセッサは、命令のための一般目的の外部メモリ・インターフェース、および、μＤＳＰに埋め込まれたデータ・パスのためのデータ・メモリ、を提供することによって、追加のスケーラビリティおよび柔軟性を提供する。よって、命令およびデータ・メモリは、ＣＴＥコアの外部に常駐する。これによって、ユーザが、システムおよび所望の評価アルゴリズムのアルゴリズムの複雑さに依存して、適切なメモリ・サブシステムを設計することが可能となる。
ＣＴＥ100パラメータ評価プロセッサには、次の特徴：命令のための一般的外部メモリ・インターフェースおよびデータ・メモリ；追加の計算パワーのために、残りのコアより早いクロック周波数の組において走らせる能力；プロプライエタリのμＤＳＰ；３３ビット命令セット・アーキテクチャ；４０ビット・アキュミュレート；および最大３個の並行動作の実行；が含まれる。

３ＧＰＰおよびＩＳ2000-１Ｘアプリケーションの実施例の場合には、パラメータ評価プロセッサ110は、次の機能：ディレイ・ロックト・ループ（ＤＬＬ）；周波数ロックト・ループ（ＦＬＬ）；アップリンク出力制御；ダウンリンク出力制御；チャンネル評価；フィンガー・ロック管理；クローズド・ループ送信ダイバーシチ・モード１および２；サイト選択ダイバーシチ送信（ＳＳＤＴ）；および送信ダイバーシチ検知およびデコーディング；を実行するために使用され得る。
パラメータ・エスティメータ（estimator）の主要な特徴は：各フィンガーに対するプログラム可能なデジタル信号プロセッサの柔軟性；完全にユーザによって定義されたアルゴリズムをサポートする能力；および、モジュラ構築（construction）を可能とする拡張可能でスケーラブルなアーキテクチャ；である。
各フィンガーに対する、プログラム可能なデジタル信号プロセッサの柔軟性は、ユーザがプログラム可能な１６ビットμＤＳＰ146に埋め込まれたデータ・パス；および、モデムの外部での非常に少ないトラフィックによる、より小さい電力消費；を提供する。ユーザによってプログラムされたパラメータ評価アルゴリズムの使用は、差別化を可能とする。

完全にユーザによって定義されたアルゴリズムをサポートする能力は：因果チャンネル評価と非因果チャンネル評価の双方のサポート；専用及び／又は共通チャンエルからのチャンネル評価；および、評価を実行するための、受信ストリームでのデータの、ユーザによって定義された選択のサポート；を可能とする。
拡張可能でスケーラブルなアーキテクチャは：コスト最適化のための、アプリケーションおよび顧客特有のメモリ利用を可能とする、ＣＴＥコアの外側の、命令およびデータ・メモリ；および、増強された動作のために、残りのＣＴＥシステムより高いクロック・レートで走らせる能力；を含むモジュラ構築を可能とする。

パラメータ評価処理ユニット110の、図６に示されるディレイ・ロックト・ループ（ＤＬＬ）148は、フィンガーが、マルチパスを正確に追跡する（track）ことを保証する。ＤＬＬの入力は、各フィンガーからの、早い、および、遅い、デ・スプレッド・シンボルを可能とする。ＤＬＬの出力は、各フィンガーへのタイミング調整信号を可能とする。
ＤＬＬは；パイロット・アシステッド／非パイロット・アシステッド；チャンネル・タイプ；スロット・フォーマット；積分長；ポスト検知積分長；および送信ダイバーシチ・オン/オフ；を含む外部プログラム・パラメータを持つ。
ＤＬＬは、ループ・フィルタ・アルゴリズム・ソフトウェアである、内部プログラム・パラメータを持つ。

パラメータ評価処理ユニット110は、入力信号上の、何らかの周波数エラーを測定して訂正する、周波数ロックト・ループ（ＦＬＬ）を持つ。ＦＬＬは、パイロット・シンボルをディ・スプレッドする、入力を持つ。ＦＬＬは、セル当りの周波数エラー、および、外部ＡＦＣループに対する周波数エラー、をモニターする出力を持つ。内部プログラム・パラメータに対して、ＦＬＬは、ループ・フィルタ・アルゴリズム・ソフトウェアを持つ。
ＣＴＥ100は、アップリンク出力制御（この中で、ＴＰＣビットが、ダウンリンク・チャンネルから抽出され、サポートされたスタンダードによって結合され（combined）て、適切な出力制御コマンドを生成する）を持つ。ユーザが、出力制御コマンドを、送信出力制御ループの一部として使用出来るようにするため、出力制御コマンドが、ＣＴＥコアの外側で提供される。

ＣＴＥ100アップリンク出力制御の入力は、コンバイナ（combiner）出力における各セルからのＴＰＣビットである。
ＣＴＥ100アップリンク出力制御の出力は、標準の特定のパワー・アップ、または、パワー・ダウンコマンド、である。
アップリンク出力制御の外部プログラム・パラメータには、送信ダイバーシチ・モードが含まれる。
アプリンク出力制御の内部プログラム・パラメータには、アップリンク出力制御アルゴリズム・ソフトウェアが含まれる。
ＣＴＥ100は、その入力としてデ・スプレッド・シンボルおよび因果チャンネル評価を持つ、ダウンリンク出力制御をも含む。
ＣＴＥ100は、アップリンク・チャンネルに対するＴＰＣフィールドを出力する。
ＣＴＥ100に対する内部プログラム・パラメータには、ダウンリンク出力制御アルゴリズム・ソフトウェア；およびフィルタ係数；が含まれる。
ＣＴＥ100は、ユーザが、各マルチ・パスに対してチャンネル評価を計算して、それを各フィンガーに適用することを可能とする、チャンネル評価を提供する。ユーザは、カスタム・チャンネル評価アルゴリズムを、ソフトウェアで実行するための、完全な柔軟性を持つ。

もし非因果チャンネル評価が用いられるならば、ＲＸバッファに記憶される追加のチップの数は：チップの数＝ＲＸアンテナの数＊2560（チップ／タイム・スロット）である。
チャンネル評価に対する入力には、デ・スプレッド・シンボルが含まれる。チャンネル評価の出力には、各フィンガーに対する位相および振幅訂正が含まれる。
ＣＴＥ100チャンネル評価パラメータには：チャンネル・タイプ；因果／非因果評価；非因果評価に対するタイム・スロットの数；およびＴＸダイバーシチ；が含まれる。
ＣＴＥ100チャンネル評価内部プログラム・パラメータには、チャンネル評価アルゴリズム・ソフトウェアが含まれる。
ＣＴＥ100には、現在、コンバイナに割り当てられたフィンガーのロック・マスクを生成するフィンガー・ロックが含まれる。
ＣＴＥ100フィンガー・ロックに対する入力には、フィンガー・エネルギーが含まれる。出力には：ロック・マスク；ロック・アンド・コンバイン；ロック・アンド・非コンバイン；およびロック外れ；が含まれる。
ＣＴＥ100フィンガー・ロックに対する内部プログラム・パラメータには、フィンガー・ロック・アルゴリズム・ソフトウェア；およびフィルタ係数が含まれる。

閉ループ送信ダイバーシチ・ファンクションは、閉ループ送信ダイバーシチ・モード１および２をサポートする。
閉ループ送信ダイバーシチに対する入力には、アクティブなセット内の全てのセルに対するチャンネル評価が含まれる。
閉ループ送信ダイバーシチに対する出力には、アップリンク送信機のためのＦＢＩフィールドのＴＸダイバーシチ・ビットが含まれる。
閉ループ送信ダイバーシチのための外部プログラム・パラメータは、チャンネル・タイプを提供する。

内部プログラム・パラメータには、閉ループ送信機ダイバーシチ・アルゴリズム；およびアンテナ検証（verification）アルゴリズム、が含まれる。
サイト選択ダイバーシチ送信（ＳＳＤＴ：Site Selection Diversity Transmission）に対する入力には、アクティブ・セット内の全てのセルの共通パイロット・チャンネルの、受信された信号コード・パワー（ＲＳＣＰ）が含まれる。
ＳＳＤＴの出力には、アップリンク送信機に対するＦＢＩフィールドのＳＳＤＴビットが含まれる。
内部プログラム・パラメータには、主要セル識別アルゴリズムが含まれる。

ＣＴＥ100は、図７に示される、プロプライエタリ・データ・ストリーム・プロセッサ（ＤＳｔＰｓ^TM）150、および、対応するアクセレレータおよびコ・プロセッサから成るチャンネル・コデック116を含み得る。それは、広い範囲のＤＳ−ＳＳアプリケーションを実行するために使用され得る。チャンネル・コーデック116には、次の：ＲＸカーネル152（デ・インターリービング、デ・パンクチャリング（de-puncturing）、レート・マッチング、ＣＲＣ、セグメンテーション、等）およびＴＸカーネル154（インターリービング、パンクチャリング、レート・マッチング、セグメンテーション、重畳エンコーディング（convolutional encoding）、ターボ・エンコーディング、ＣＲＣ、ＩＬアドレス生成、およびＤＭＡ制御）、が含まれる。
チャンネル・コーデックの主要な特徴は、次の：ＤＳｔＰｓ150が、柔軟なそしてパワフルなデータ管理および制御を可能にする；チャンネル・コーデック・メモリへの、および、そこからのデータ・トランスファーのためのＤＮＡインターフェース156；およびハードウェア・アクセレレータが、最大１２Mbpsのデータ・レートを可能にする；ことである。

ＤＳｔＰｓ150は、ソフトウェアにおいて、ユーザによって記述された完全な処理のチェインを処理するための、データ・ストリームを構築するために使用され得る。例えば、１つのデータ・ストリームは、デ・インターリービング、ターボ・デコーディング、および、ＣＲＣ検知であり得る。ＤＳｔＰｓ150は、それらと対応付けられた次の：ターボ・デコーダ158；ビタビ・デコーダ160；畳みこみエンコーダ（convolutional encoder）；ターボ・エンコーダ；ブロック／ＣＲＣエンコーダ；レート・マッチング；インターリーバ／デ・インターリーバ；およびビット分離／連結；のハードウェア・カーネルの組を持つ。

チャンネル・コーデック116には、次の主要特徴；ユーザ選択可能なLog-MAPまたはMax-MAPアルゴリズム；プロプライエタリ量子化スキーム（proprietary quantization scheme）が、フローティング・ポイント実行（implementation）の0.1ｄＢ内の結果を提供する；適応デコーディング・アルゴリズムが、最小数の要求される反復内の所望のＳＮＲを実現する；反復の回数を最大６０％削減する；および、シームレスなインターフェースが、ユーザによって定義された停止基準アルゴリズム（stopping criterion algorithm）をサポートする；を含むターボ・デコーダをも備える。

チャンネル・コーデック116ターボ・デコーダ158に対する入力には、チャンネル・コーデック・メモリが含まれる。
チャンネル・コーデック116ターボ・デコーダに対する出力には、チャンネル・コーデック・メモリが含まれる。
チャンネル・コーデック116ターボ・デコーダ158のための外部プログラム・パラメータには：コード・レート（3/4、1/2、1/3、1/4）；生成器の多項式（generator polynominal）；反復の最大数（1-16）；log-MAPまたはMax-Log-MAP；スライディング・ウィンドウ・サイズ（24または64）；適応デコーディング・アルゴリズムに対する停止基準；および、ターボ・インターリービング・パターン；が含まれる。
チャンネル・コーデック116に対する内部プログラム・パラメータには、ＤＳｔＰソフトウェアが含まれる。

ＣＴＥ100チャンネル・コーデック116は、ビタビ・デコーダ160をも含む。
ＣＴＥ100チャンネル・コーデック116ビタビ・デコーダ160に対する入力および出力には、チャンネル・コーデック・メモリが含まれる。
ビタビ・デコーダ160のための外部プログラム・パラメータには：コード・レート（1/6-1/2）；生成器の多項式；パス・メトリック（path metric）の初期値；パス・メトリック最大／最小差妨害（max/min interrupt）に対する限界値；デ・パンクチャリング・パターン；デ・パンクチャリング・アルゴリズム；トレースバック・メソッド；トレースバック・ブロック長；トレリス・エンド・ステート・ナンバー（trellis end state number）；開始状態（start state）の評価に対するトレース・オープン・ブロック長；および、デコードされたデータ世代（data generation）に対するトレース・ファイナル（trace final）ブロック長；が含まれる。

ビタビ・デコーダ160に対する内部プログラム・パラメータには、ＤＳｔＰ150ソフトウェアが含まれる。
チャンネル・コーデック116に、更に含まれるものとして、畳み込みエンコーダ（これへの入力およびこれからの出力が、チャンネル・コーデック・メモリを含む）がある。
畳み込みエンコーダの外部プログラム・パラメータには、コード・レート（1/6-1/2）；ジェネレータ多項式（generator polynominals）；および開始状態（start state）が含まれる。
畳み込みエンコーダの内部プログラム・パラメータには、ＤＳｔＰ150ソフトウェアが含まれる。

チャンネル・コーデック166には、ターボ・エンコーダも含まれる。ターボ・エンコーダの入力および出力には、チャンネル・コーデック・メモリが含まれる。
チャンネル・コーデック116ターボ・エンコーダ外部プログラム・パラメータには：コア・レート；ジェネレータ多項式；開始状態；ターボ・インターリーバ・メソッド；および、インターリーバ・テーブル；が含まれる。
内部プログラム・パラメータには、ＤＳｔＰ150ソフトウェアが含まれる。
チャンネル・コーデック116に含まれるブロック／ＣＲＣエンコーダは、チャンネル・コーデック・メモリを含む入力および出力を持つ。
ブロック／ＣＲＣエンコーダのための外部プログラム・パラメータには、次の：ブロック長；多項式；および開始状態；が含まれる。
内部プログラム・パラメータには、ＤＳｔＰ150ソフトウェアが含まれる。
チャンネル・コーデック116内のレート・マッチング・ユニットは、チャンネル・コーデック・メモリを含む入力および出力を持つ。
レート・マッチング・ユニットに対する外部プログラム・パラメータには：ブロック長；レート・マッチング・メソッド；初期値；増分値（increment values）；および、減分値（decrement value）；が含まれる。
レート・マッチング・ユニットのための内部プログラム・パラメータには、ＤＳｔＰ150ソフトウェアが含まれる。
ＣＴＥ100は、広い範囲のＤＳ−ＳＳアプリケーションを取りこむことが出来る送信ユニット112を持つ。
送信機ユニット112は、種々のダウンリンク・チャンネルを実現するように構成される。送信機は、次の：フレーム・ビルダ；タイム・スロットおよびフレーム・ビルディング；データ・マッピング；要求された変調（ＢＰＳＫ、ＱＰＳＫ）のためにビットをシンボルにマップする；コード変調；および、ＩＳ2000のためのＯ−ＱＰＳＫ変調を含む、チャンネリゼーションおよびスクランブリング作動；を実行する。

ＣＴＥ送信機112は、次の：不連続送信；および、圧縮されたモード；をサポートする。
ＣＴＥ送信機112に対する入力には、次の：チャンネル・エンコーダ出力；パラメータ評価プロセッサ出力（アップリンクＴＰＣビット）；タイミングおよび制御ブロックからのタイミング情報；コーデックからのＴＦＣＩビット；および、モデムからのＦＢＩビット；が含まれる。
ＣＴＥ送信機112に対する出力には、ＴＸパルス・シェーピング・フィルタに対するチップ・レート・データが含まれる。
外部プログラム・パラメータには、チャンネル・タイプ；スロット・フォーマット；複数の物理チャンネルの結合に対する重み；およびＣＧＵ；が含まれる。
ＣＴＥ100は、広い範囲のＤＳ−ＳＳアプリケーションを取り込むことが可能な、タイミングおよび制御ユニット114を持つ。次の記述は、例として３ＧＰＰおよびＩＳ2000に対する機能およびインターフェースを提供する。

タイミング制御ユニットは、全体的ＣＴＥ動作を制御するために設計される。これは、受信参照マルチパスによって調整されるクロックの上で作動する。このユニットは直接、復調フィンガー／ＣＧＵ、サーチャー・フィンガー／ＣＧＵ、セル・サーチャー、送信機ユニット、出力制御ユニット、およびチャンネル・コーデック、の作動タイミングとインターフェースし、それを制御する。その主要な機能は、次の：フレーム・カウンタおよびフレーム境界インジケータ；タイプＡ；３ＧＰＰ ＦＤＤに対する無線フレーム；ＩＳ2000−１Ｘに対する無線フレーム；タイプＢ；３ＧＰＰ ＦＤＤに対するスロット；ＩＳ2000−１Ｘに対する出力制御グループ；グローバル・チップ・カウンタ；ＴＸとＲＸの双方に対する参照タイミング調整；アクション時間事象生成（action time event generation）；データ・シンボル抽出のためのシンボル位置インジケータ（例えば、ダウンリンクでのＴＰＣビット）；および、ＡＤＣおよびＤＡＣを含む、アナログ・フロント・エンドに対するクロック制御；である。

異なったＣＴＥ処理ブロックが、測定を行うために構成され得る。模範的ＤＳ−ＳＳアプリケーションに対する、ＣＴＥによって提供される主要な測定は、






















表４

である。

ＣＴＥ100は、残りのシステムと、一定のハードウェア・インターフェースを介して通信する。これらのハードウェア・インターフェースは、広い範囲のＤＳ−ＳＳアプリケーションで使用され得る。これらのハードウェア・インターフェースには、受信機ユニットが含まれる。受信機入力インターフェースには、１６ビットの広さの入力、各ＩおよびＱに対して８ビットの入力、が含まれる。もし、２つのアンテナが用いられるならば、２つのアンテナからのデータは、このバス上で多重される（multiplexed）。この入力は、デシメーション・フィルタに与えられる。デシメーション・フィルタは、データを２ｆｃにデシメートし、それを受信機入力バッファに記憶する。

受信機ユニット・バッファ・メモリ・インターフェースは、ＣＴＥコアの一部分ではないメイン受信バッファへのカップリングを提供する。受信バッファは、デシメートされたベースバンド・データを記憶するために用いられる。
送信機出力は、送信機パルス・シェーピング・フィルタおよびＤＡＣに供給される。
チャンネル・コーデック・メモリ・インターフェースは、チャンネル・コデック・メモリ・バッファのために用いられる。
メモリ・バッファは、入力、出力、インターリーバ、および、デ・インターリーバ・データのために用いられる。

パラメータ評価プロセッサ・メモリ・インターフェースは、ユーザが、特定の製品に対する、特定のパラメータ評価アルゴリズムによる必要に応じて、命令およびデータ・メモリをスケール（scale）することを可能とする。メモリ・インターフェースには、μＤＳＰのための、データ・バスおよび命令バスが含まれる。
リソースを処理するマイクロ・プロセッサ・インターフェースは、このインターフェースを介して、ＣＴＥ ＶＭＩソフトウェアによって割り当てられ、プログラムされる。
スキャン・チェインもまた、ＣＴＥを構成するために用いられる。このインターフェースを介してＣＴＥをセットアップするために用いられるパラメータは、構成パラメータ（Configuration Parameters）と呼ばれる。
アナログ・フロント・エンド制御信号152が、図１（ｂ）に示される。これらは、送信機出力制御（パラメータ評価プロセッサ出力）；受信機ＡＧＣ出力（フロント・エンド処理出力）；ＡＦＣ出力（パラメータ評価プロセッサ出力）；ＤＣオフセット訂正制御（フロント・エンド処理出力）；および、ＲＳＳＩ入力（フロント・エンド処理入力）；を含む。
他のインターフェースには、入力クロック；ＲＸ ＡＤＣを駆動するための出力クロック；および、ＴＸ ＤＡＣを駆動するための出力クロック；が含まれる。

図８は、サーチャーの動作の模範的実施例を表す３状態のドウェル状態マシン（ＤＳＭ）を示す。もし、状態０内のスレッシュホールドＡが満足されるならば、動作は状態１に渡る。もし、状態１内のスレッシュホールドＢが満足されるならば、動作は、状態２に渡る。もし、状態２内のスレッシュホールドＣが満足されるならば、サーチ結果は、一般的なサーチ管理ユニットに送られる。Ａ、Ｂ、Ｃいずれかのスレッシュホールドが失敗するなら、動作は、状態０にリセットされる。

図９は、因果チャンネル評価モードでの、フィンガー処理ユニット108の作動を示す。非因果チャンネル評価でのフィンガー処理ユニット108の作動：チップ・レベル・バッファリング・モードが、図１０に示される。フィンガー処理ユニット108の作動の、非因果チャンネル評価シンボル・レベル・バッファリング・モードが、図１１に示される。
μＤＳＰ146アーキテクチャの模範的実施例が、図１３に示される。

図１４において、再構成可能なデコーダ（ダウンリンク）が示される。図１５において、再構成可能なエンコーダ（アップリンク）が示される。図１４および１５の構成パラメータの適切な選択によって、ユーザは、３ＧＰＰおよびＩＳ2000のような種々のスタンダードに対して、デコーダおよびエンコーダを修正できる。
ここに本発明は、好ましい実施例の観点から説明され、図示された一方、本発明の視野から離れること無しに、本開示の教示を用いて、種々の修正、追加、および変更が為され得、これらが、本発明の視野に含まれることが意図されることが明白であることが理解されるべきである。

本発明の実施例による、模範的セルラー・ターミナル・エンジン（ＣＴＥ）を示す。 本発明の実施例による、模範的ＣＴＥデータ・フローを示す。 本発明の実施例による、模範的ＣＴＥプログラミング・モデルを示す。 本発明の実施例による、模範的マッチト・フィルタ（ＭＦ）サーチャーを示す。 本発明の３ＧＰＰ ＴＳ同期の実施例による、模範的マッチト・フィルタ（ＭＦ）サーチャーを示す。 本発明の３ＧＰＰ ＭＰサーチングの実施例による、模範的マッチト・フィルタ（ＭＦ）サーチャーを示す。 本発明のＩＳ2000セル同期／ＭＰサーチングの実施例による、模範的マッチト・フィルタ（ＭＦ）サーチャーを示す。 本発明の実施例による、サーチャー処理ユニットに対する模範的サーチャー・データ・フローを示す。 本発明の３ＧＰＰパイロット・アシストされたサーチの実施例による、サーチャー処理ユニットに対する模範的サーチャー・データフローを示す。 本発明の３ＧＰＰ非パイロット・アシストされたサーチの実施例による、サーチャー処理ユニットに対する模範的サーチャー・データフローを示す。 本発明のＩＳ2000パイロット・サーチの実施例による、サーチャー処理ユニットに対する模範的サーチャー・データフローを示す。 本発明の実施例による、模範的パイロット・フィンガーを示す。 本発明の実施例による、模範的データ・フィンガーを示す。 本発明の実施例による、模範的３ＧＰＰパイロット・フィンガーを示す。 本発明の実施例による、模範的３ＧＰＰデータ・フィンガーを示す。 本発明の実施例による、模範的IS2000パイロット・フィンガーを示す。 本発明の実施例による、模範的ＩＳ2000データ・フィンガー（ＩＳ95Ｂ構成）を示す。 本発明の実施例による、模範的パラメータ評価プロセッサを示す。 本発明の実施例による、模範的チャンネル・コーデック・ブロック・アーキテクチャを示す。 本発明の実施例による３状態ＤＳＭである。 本発明の実施例による、因果（causal）チャンネル評価である。 本発明の実施例による、非因果チャンネル評価：チップ・レベル・バッファリングである。 本発明の実施例による、非因果チャンネル評価：シンボル・レベル・バッファリングである。 本発明の実施例による、ＲＸフロント・エンド・ユニットの模範的処理を示す。 本発明の実施例による、模範的マイクロＤＳＰアーキテクチャを示す。 ３ＧＰＰおよびＩＳ2000構成で構成可能な、本発明の実施例による、模範的再構成可能なデコーダ−ダウンリンクを示す。 ３ＧＰＰおよびＩＳ2000構成で構成可能な、本発明の実施例による、模範的再構成可能なエンコーダ−アップリンクを示す。

Claims (10)

1. 複数の通信スタンダードに再構成可能な装置であって、当該装置がチップセット上に、モデム・ユニット及びチャンネル・コーデック・ユニットを備え、
   上記モデム・ユニットが、
   アンテナにカップルするためのフロントエンド・ユニット、
   少なくとも、前記フロント・エンド・ユニットにカップルされたマッチト・フィルタ・サーチャーズ・ユニットであって、当該マッチト・フィルタ・サーチャーズ・ユニットが、タイム・スロット同期を与えるように構成されるものであり、
   少なくとも、前記フロントエンド・ユニットにカップルされたサーチャーズ・ユニットであって、当該サーチャーズ・ユニットが、コード・グループのフレーム同期及び識別（identification）、並びにコードの識別を与えるように構成されるものであり、
   前記フロントエンド・ユニットにカップルされたフィンガー処理ユニットであって、当該フィンガー処理ユニットが、パイロット・フィンガー・ユニット及びデータ・フィンガー・ユニットを備えるものであり、
   少なくとも前記フィンガー処理ユニット、及び、前記サーチャーズ・ユニットにカップルされたパラメータ評価プロセッサ・ユニット、並びに、
   送信機ユニット、
   を備え、
   上記チャンネル・コーデック・ユニットが、
   少なくとも、前記フィンガー処理ユニットにカップルされたチャンネル・デコーダ・ユニット、及び、
   少なくとも前記送信機ユニットにカップルされたチャンネル・エンコーダ、
   を備える装置であって、
   前記マッチト・フィルタ・サーチャーズ・ユニット、及び、前記サーチャーズ・ユニットが、
   第１のおよび第２の入力、および１つの出力を有する第１の乗算器、
   それぞれが第１のおよび第２の入力、および１つの出力を有する、第２のおよび第３の乗算器であって、当該第２のおよび第３の乗算器の当該第１の入力が前記第１の乗算器の出力に接続された、当該第２のおよび第３の乗算器、
   それぞれが第１のおよび第２の入力、および１つの出力を有する、第４および第５の乗算器であって、当該第４のおよび第５の乗算器の当該第１の入力が前記第２の乗算器の出力に接続された、当該第４および第５の乗算器、
   ２つの入力および１つの出力を有するマルチプレキサであって、１つの入力が前記第５の乗算器の出力に接続され、他の入力が前記第３の乗算器の出力に接続された、当該マルチプレキサ、
   及び、
   それぞれが、１つの入力および１つの出力を有する、第１のおよび第２の積分器であって、当該第１の積分器の入力が前記第４の乗算器の出力に接続され、当該第２の積分器の入力が前記マルチプレキサの出力に接続された、当該第１のおよび第２の積分器、
   を備える装置。
2. 第１のおよび第２の入力、および出力を有する第６の乗算器を更に備え、当該出力が、前記第１の乗算器の前記第１の入力に接続された、請求項１に記載の装置。
3. 前記第１のおよび第２の積分器の出力に接続されたバッファ、
   各々が第１のおよび第２の入力、および出力を有する、第７のおよび第８の乗算器であって、当該乗算器の第１の入力が、前記バッファの出力に接続されている、当該第７のおよび第８の乗算器、および、
   各々が入力および出力を有する、第３のおよび第４の積分器であって、当該第３のおよび第４の積分器の入力が、前記第７のおよび第８の乗算器の出力に接続されている、当該第３のおよび第４の積分器、
   を更に備える、請求項２に記載の装置。
4. 前記第１の乗算器への前記第２の入力が、前記第１の乗算器への前記第１の入力に適用されたシーケンスをデ・スクランブリングするために有用なコードである、請求項１に記載の装置。
5. 前記コードが擬似雑音コードである、請求項４に記載の装置。
6. 前記第２のおよび第３の乗算器への前記第２の入力が、前記第２のおよび第３のマルチプレキサへの前記第１の入力に印加された信号のデ・チャネライジング（dechannelizing）において有用なコードである、請求項１に記載の装置。
7. 前記コードがWalshコードである、請求項６に記載の装置。
8. 前記第２の、第３の、第４の、第５の、及び、第８の乗算器、マルチプレキサ、並びに、前記第２の、及び、第４の積分器の各々が、機能的にバイパスされ、又は、除去される、請求項３に記載の装置。
9. 第１の、及び第２のスクエアリング回路であって、当該第１の、及び第２のスクエアリング回路の各々が、入力及び出力を有し、当該第１の、及び第２のスクエアリング回路の当該入力が、前記第３の、及び第４の積分器の出力に接続されるものであり、及び、
   第５の、及び、第６の積分器であって、当該第５の、及び、第６の積分器の各々が、入力及び出力を有し、当該第５の、及び、第６の積分器の当該入力が、前記第１の及び第２のスクエアリング回路の出力に接続されるものである、
   を更に備える請求項３に記載の装置。
10. 前記第２の、第３の、第４の、第５の、及び第８の乗算器、マルチプレキサ、並びに、前記第２の、第４の、及び、第６の積分器、並びに、前記第２のスクエアリング回路の各々が、機能的にバイパスされ、又は、除去される、
    請求項９に記載の装置。

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