JP3602738B2 - 自動白色バランス調整回路及び映像表示装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は自動白色バランス調整回路及びこの回路を備えた映像表示装置に係り、特に白色バランスをディジタル方式によって調整するようにしたものに関する。
【0002】
【従来の技術】
カラーテレビジョン受像機では、白色基準信号が入力されたときに、カラー受像管(以下、CRTと称する)で正確に所定の色温度が再現されなければならない。一般に、CRTのR(赤)、G(緑)、B(青)の各出力光の比率は、各カソード電流の比率で決まる。しかし、カソード電圧に対するカソード電流の特性はCRT毎に異なる。従って、所定の色温度を再現するには、CRT毎にR、G、Bの各軸間の比率を調整する必要がある。
【0003】
近年では、このような調整を自動的に行うAKB(Automatic Kine Bias :自動白色バランス調整)回路が使われるようになってきた。これは、垂直ブランキング期間の一部に基準信号を挿入し、その時のカソード電流を検出し、この検出値をサンプルホールド回路で保持しておき、この保持された電圧を基準電圧と比較した結果に基づいて白バランスを調整するものである。
【0004】
しかし、このような従来のAKB回路において、カソード電流を変換して得られる電圧を絵柄期間保持しておくためのサンプルホールド回路ではコンデンサが必要である。この絵柄期間は1V(1垂直期間、約17ms)であるために、これらのコンデンサとして比較的大きな容量のものが使われている。
【0005】
この結果、集積化されたAKB回路ではこれらのコンデンサを内蔵させることはできず、従って外付け部品とする必要がある。また、集積回路には、コンデンサを外付けするために専用の外部端子を設ける必要があり、集積回路の大型化は避けられない。
【0006】
そこで、本発明者のうちの一部の発明者は、自動白色バランス調整をディジタル方式によって行うことにより、サンプルホールド回路を不要とし、コンデンサを使用しない自動白色バランス調整回路を提案した(特願平10−328064号の出願)。
【0007】
この出願に記載されている自動白色バランス調整回路を備えた映像表示装置全体の構成を示すブロック図を図24に示す。図中の入力信号は通常の映像信号であり、三原色ドライブの場合、これらの入力信号はR、G、B各軸の原色信号である。なお、これらの原色信号は、予めブライトネス、テイントなどがコントロールされているとする。
【0008】
また、R、G、B各軸毎に入力される基準パルスT1、T2はAKB調整用の信号であり、一方の基準パルスT1は黒レベル(暗部)調整用のパルスであり、他方の基準パルスT1は白レベル(明部)調整用のパルスである。
【0009】
スイッチ回路(SW)11R、11G、11Bは、入力信号R、G、B又は基準信号パルスT1及び基準パルスT2を選択して出力する。上記基準パルスT1及びT2を出力する期間は、垂直ブランキング期間であって垂直帰線期間でない期間、すなわち、一般的にはCRT画面上でオーバースキャンされていてユーザーには視認できない期間の一部である。
【0010】
また、基準の黒レベルに対応した基準パルスT1のレベルは例えば約3〜10IRE(ただし白信号のピークを100IREとする)であり、基準の白レベルに対応した基準パルスT2のレベルは例えば約30〜50IREである。
【0011】
それぞれ例えばクランプ回路からなるカットオフ調整回路(Cut off)12R、12G、12Bでは、スイッチ回路11R、11G、11Bから出力される信号の直流レベルの設定(クランプ)が行われる。この際に、R、G、B各軸毎にメモリ回路(MEM)13R、13G、13Bに予め格納されているディジタルデータが読み出され、これらのディジタルデータがR、G、B各軸毎にD/A変換器(DAC)14R、14G、14BでD/A変換された後のアナログ信号、例えば直流の制御電圧が対応するカットオフ調整回路11R、11G、11Bに供給される。
【0012】
また、それぞれ利得制御増幅器からなるドライブゲイン調整回路(Drivegain)15R、15G、15Bでは、カットオフ調整回路12R、12G、12Bからそれぞれ出力される信号のドライブゲイン、すなわち交流振幅の設定が行われる。この場合にも、R、G、B各軸毎にメモリ回路16R、16G、16Bに予め格納されているディジタルデータが読み出され、これらのディジタルデータがR、G、B各軸毎にD/A変換器17R、17G、17BでD/A変換された後のアナログ信号(制御電圧)が対応するドライブゲイン調整回路15R、15G、15Bに供給される。
【0013】
ドライブゲイン調整回路15R、15G、15Bからの出力はブランキング回路(BLK)18R、18G、18Bそれぞれ及びドライバー回路(Driver)19R、19G、19Bそれぞれを経由して、CRT20のR、G、B各軸の対応するカソード電極(図示せず)に供給される。
【0014】
ブランキング回路18R、18G、18Bでは、通常のブランキングに加えて、AKB調整処理期間中には調整軸以外の不要な信号がブランキングされる。また、CRT20では、各カソード電極に電圧Vkが印加されることによってカソード電流Ikが流れ、これにより表示駆動が行われる。
【0015】
CRT20では、上記基準パルスT1またはT2が供給された際に、各カソード電極に印加される電圧Vkに応じたカソード電流が流れ、これら各カソード電流が電流検出回路21によって検出され、電圧に変換されて出力される。この電流検出回路21から出力される変換電圧は、比較器22によって黒レベルの基準電圧または白レベルの基準電圧を有する基準電圧Vrefと比較される。
【0016】
この比較器22の出力はAKB処理回路23に供給される。このAKB処理回路23では、比較器22の比較結果に応じて新たなディジタルデータが生成され、この生成された新たなディジタルデータが選択器24を介して対応する各メモリ回路13R、13G、13B、16R、16G、16Bに再格納され、データの更新が行われる。
【0017】
以上のような正帰還ループによって、R、G、B各軸毎に暗部と明部におけるカソード電流Ikの値が所定値と一致するように調整され、この結果、ホワイトバランスの自動調整が行われる。
【0018】
ところで、図24のような自動白色バランス調整回路において、回路系の安定性を確保するためには、カソード電流Ikの検出回数を増やす必要がある。このため、一般に検出期間として1水平期間(1H)を各調整軸毎に割り当てている。
【0019】
例えば、回路構成を簡略化するために、先の電流検出回路21とその他の大部分の回路をR、G、B各軸で共通に使用し、時分割処理によって3軸の調整を行う場合には、図25のタイミング図に示すように、ブランキング期間内の3水平期間(3H)を使用して調整を行う。
【0020】
すなわち、最初の1フィールドでRカットオフ、Gカットオフ、Bカットオフからなる黒レベル調整を行い、次の1フィールドでRゲイン、Gゲイン、Bゲインからなる白レベル調整を行い、以下この調整動作が繰り返されることにより、黒レベル及び白レベルが最終的に収束する。
【0021】
なお、図25中のPVは垂直同期信号であり、PHは水平同期信号である。また、黒レベル及び白レベルの調整が行われるブランキング期間の終了後に通常の絵柄期間が開始される。
【0022】
【発明が解決しようとする課題】
ところで、AKBは、電源投入時の初期調整、温度ドリフトによる変化、CRTの特性劣化等の経時変化等の比較的ゆっくりとした変化に対して追随させる必要があることはもちろんのこと、CRTに加えられているスクリーン電圧(CRTの第2グリッド電圧)等の高電圧の変動等による急激な変化にも追随させる必要がある。
【0023】
ところで、CRTのアノード電圧は表示画面の明るさ(映像の内容)に応じて変動し、さらに画面の明るさはCRTのビーム電流の大きさで決まる。
【0024】
一方、スクリーン電圧やアノード電圧等の高電圧は高圧発生回路によって発生されているが、カラーテレビジョン受像機に設けられている高圧発生回路は十分な電圧安定性を有していないのが通常である。従って、上記ビーム電流が変動すると、この高圧発生回路で発生される高電圧も変動する。このような現象は一般に高圧変動と称されている。
【0025】
上記スクリーン電圧もこの高圧変動に影響されて変動するが、CRTにおけるカットオフレベルはこのスクリーン電圧の影響を受ける。従って、高圧変動が発生すると、カットオフレベルも変動する。
【0026】
上記のような高圧変動は頻繁に発生し、この高圧変動が起こった場合はカットオフレベルが大きく変化する。この変化は急激であるばかりではなく、変化量も大きく、即応性が要求される。従って、図25で説明したように、2フィールドに1回の割合の処理では追随速度の面で対応できないという問題がある。
【0027】
また、1フィールド当たり3Hよりも多くの調整期間を設けることは、カソード電流を検出するために入力される基準パルスによるCRTの管面による反射等で目立ってしまう不具合があり、検出期間を1Hよりも少なくすると既に説明したように安定性が悪化するという不具合がある。
【0028】
一方、収束速度を改善する他の例として、図26のような回路が考えられている。この回路では、収束点近傍では精度を確保するために、メモリのデータを更新する際の変化量を細かく設定し、収束点から離れている場合には大まかに設定している。
【0029】
このために、比較器22で電流検出回路21からの変換電圧と基準電圧Vrefとを比較した際に、その差が大きい場合にはAKB処理回路23で大まかな変化量(±m)でメモリの更新を行わせ、他方、その差が小さい場合にはAKB処理回路23で細かな変化量(±n:n<m)でメモリの更新を行わせる。
【0030】
この場合、不連続で大きなデータ更新が発生する。しかし、ノイズが発生した場合、これが高圧変動によるものであると誤判断され、実際には高圧変動が発生していないのにもかかわらず大きな変化量でデータが更新されてしまい、画面の輝度がちらつく可能性がある。
【0031】
このような不都合に対しては、カソード電流の検出回数を増やすことによる積分効果を持たせて、誤動作を防止することが考えられる。しかし、このことは処理時間の増大を意味するので、逆に高圧変動のような急激な変動には追随できなくなる。
【0032】
また、一般に、CRTのカソード電極における電圧−電流特性(Vk−Ik特性)はリニアではなく、ガンマ特性を持っている。このため、上述したようにある変化量(ステップ)毎に離散的にデータを更新するものでは、調整点に収束したかどうかの判定が難しい。
【0033】
なぜなら、Ikの1ステップ当たりの変化量が、CRT毎に、あるいは同じCRTであってもVkの値によって変化するからである。
【0034】
このため、収束範囲を決める場合に、精度を求めて狭く設定すると、場合によっては1ステップの変化で収束範囲を超えて変化し、収束点に到達しないことが想定される。逆に収束範囲を広くしてこの問題に対応するならば、今度は調整の精度が悪化するという問題がある。
【0035】
すなわち、図27において、(a)は1ステップの変化量ΔIkが最適に設定されている場合を示しており、Ikが高いしきい値RefHi側から低下する時及び低いしきい値RefLo側から上昇する時も、RefHiとRefLoとの間で収束する。(b)はΔIkを大きく設定した場合であり、Ikが高いしきい値RefHi側から低下する時及び低いしきい値RefLo側から上昇する時も、このRefHiとRefLoとの間の範囲を飛び越えてしまう。このために収束しない。また、(c)はΔIkを小さく設定した場合であり、Ikが高いしきい値RefHi側から低下する時と低いしきい値RefLo側から上昇する時で収束する点が異なってしまう。
【0036】
これに対して、図27に示すように収束範囲を設定せずにある1点で大小関係を比較すると、上記のような(b)、(c)の場合の問題は解決できる。
【0037】
しかし、離散的なデータであると、図28に示すように、データ(VIk)が振動する問題点がある。
【0038】
この発明は上記のような事情を考慮してなされたものであり、その第1の目的は、高圧変動により直流レベルが急激に変化したとしても、この変化に高速に追随して調整を行うことができる自動白色バランス調整回路及び映像表示装置を提供することにある。
【0039】
この発明の第2の目的は、直流レベルを調整するために用いられるデータが離散的なデータであっても、この直流レベルを振動させずに1点に収束させることができる自動白色バランス調整回路及び映像表示装置を提供することにある。
【0040】
【課題を解決するための手段】
第1の発明の自動白色バランス調整回路は、カラー映像信号の直流レベル及び交流振幅を調整して出力する調整回路と、上記調整回路の動作を制御するために使用されるディジタルデータを格納するメモリ回路と、上記メモリ回路に格納されたディジタルデータをアナログ信号に変換して上記調整回路に出力するD/A変換回路と、上記カラー映像信号の垂直ブランキング期間の一部に基準信号を挿入するスイッチ回路と、上記調整回路の出力に応じてカラー受像管を表示駆動するカソード駆動信号を出力する駆動回路と、上記カラー受像管のカソード電流を検出する第1の検出回路と、上記スイッチ回路で上記基準信号が挿入されている期間における上記第1の検出回路の検出値を基準値と比較する比較回路と、上記メモリ回路に格納されたディジタルデータを上記比較回路の比較結果に基づいて更新する更新回路と、上記第1の検出回路に接続され、第1の検出回路の出力が大きく変動した場合に、この状態を上記カラー受像管に印加されている高圧に変動が発生したものとして検出する第2の検出回路と、上記第2の検出回路で高圧変動が検出された際に、上記調整回路で上記直流レベル及び交流振幅のうち直流レベルのみが優先的に調整されるように、上記更新回路、上記メモリ回路及び上記D/A変換回路における上記直流レベルの調整経路を選択するように制御する選択制御回路とを具備している。
【0042】
第2の発明の映像表示装置は、カラー映像信号の垂直ブランキング期間の一部に基準信号を挿入する手段と、予め与えられたディジタルデータに応じてこの基準信号の直流レベル及び交流振幅を調整する手段と、この調整された基準信号に応じてカラー受像管を表示駆動するためのカソード駆動信号を発生してカラー受像管のカソード電極に供給する手段と、上記基準信号が挿入されている期間におけるカソード電流を検出してこの検出値を基準値と比較する手段と、この比較結果に応じて上記直流レベル及び交流振幅を調整するための上記ディジタルデータをそれぞれ更新する手段とを具備し、上記カラー受像管における高圧変動が生じた際に、上記ディジタルデータのうち上記直流レベルを調整するためのディジタルデータのみが優先的に更新されることを特徴とする。
【0052】
【発明の実施の形態】
以下、図面を参照してこの発明を実施の形態により説明する。
【0053】
(第1の実施の形態)
図1は、高圧変動が発生して映像信号の直流レベルが急激に変化した場合に、この直流レベルの変化に高速に追随して調整を行うようにした、この発明の第1の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図である。なお、この図1では、三原色の映像信号のR、G、B各軸のR軸に関係した回路部分のみを抽出して示したものであり、残りのG軸及びB軸に関係した回路部分の構成は図示されているR軸の場合と同様なのでその図示及び説明は省略する。
【0054】
図中の入力信号Rは三原色ドライブの場合の通常の映像信号である。なお、これの原色信号は、図示しない他の入力信号G、Bと共にブライトネス、テイントなどが既にコントロールされているとする。
【0055】
また、基準パルスT1、T2はAKB調整用の信号であり、一方の基準パルスT1は黒レベル(暗部)調整用のパルスであり、他方の基準パルスT2は白レベル(明部)調整用のパルスである。この基準パルスT1、T2についても、図示しないが、他のG軸及びB軸でも用いられる。
【0056】
スイッチ回路(SW)11Rは、入力信号R又は基準信号パルスT1及び基準パルスT2を選択して出力する。上記基準パルスT1及びT2を出力する期間は、垂直ブランキング期間であって垂直帰線期間でない期間、すなわち、一般的にはCRT画面上でオーバースキャンされていてユーザーには視認できない期間の一部である。
【0057】
また、基準の黒レベルに対応した基準パルスT1のレベルは例えば約3〜10IRE(ただし白信号のピークを100IREとする)であり、基準の白レベルに対応した基準パルスT2のレベルは例えば約30〜50IREである。
【0058】
例えばクランプ回路からなるカットオフ調整回路(Cut off)12Rでは、スイッチ回路11Rから出力される信号の直流レベルの設定(クランプ)が行われる。この際に、メモリ回路(MEM)13Rに予め格納されているディジタルデータが読み出され、このディジタルデータがD/A変換器(DAC)14RでD/A変換された後のアナログ信号、例えば直流の制御電圧がこのカットオフ調整回路12Rに供給される。
【0059】
また、利得制御増幅器からなるドライブゲイン調整回路(Drive gain)15Rでは、カットオフ調整回路12Rから出力される信号のドライブゲイン、すなわち交流振幅の設定が行われる。この場合にも、メモリ回路16Rに予め格納されているディジタルデータが読み出され、このディジタルデータがD/A変換器17RでD/A変換された後のアナログ信号(制御電圧)がこのドライブゲイン調整回路15Rに供給される。
【0060】
上記ドライブゲイン調整回路15Rからの出力はブランキング回路(BLK)18R及びドライバー回路(Driver)19Rを経由して、CRT20の対応するカソード電極に供給される。
【0061】
上記ブランキング回路18Rでは、通常のブランキングに加えて、AKB調整処理期間中には調整軸以外の不要な信号がブランキングされる。また、CRT20では、R、G、B軸の各カソード電極に電圧Vkがそれぞれ印加され、これらのカソード電極にカソード電流Ikが流れることによって表示駆動が行われる。
【0062】
CRT20では、上記基準パルスT1またはT2が供給された際に印加される電圧Vkに応じたカソード電流がカソード電極に流れ、このカソード電流が電流検出回路21によって検出され、電圧に変換されて出力される。
【0063】
この電流検出回路21から出力される変換電圧は、比較器22によって黒レベルの基準電圧または白レベルの基準電圧を有する基準電圧Vrefと比較される。
【0064】
この比較器22の出力はAKB処理回路23に供給される。このAKB処理回路23では、比較器22の比較結果に応じて新たなディジタルデータが生成され、この生成された新たなディジタルデータが選択器24を介して上記メモリ回路13R又は16Rに再格納され、データの更新が行われる。
【0065】
また、図1の装置では、上記の構成に加えて新たに高圧変動検出回路25、強制選択回路26及び収束検出回路27が追加されている。
【0066】
上記電流検出回路21に高圧変動検出回路25が接続されている。この高圧変動検出回路25は、電流検出回路21から出力される変換電圧が大きく変動した場合に、この状態をCRT20に印加されている高電圧の変動が発生したものとして検出する。高圧変動検出回路25における検出出力は上記強制選択回路26に供給される。この強制選択回路26は、高圧変動検出回路25で高圧変動が発生したことが検出された際は、AKB処理回路23で生成される黒レベル(暗部)更新用のディジタルデータのみが選択されるように上記選択器24を制御する。
【0067】
また、上記収束検出回路27は電流検出回路21に接続されている。この収束検出回路27は、電流検出回路21から出力される変換電圧に応じて、実際の黒レベルが基準電圧Vrefに対応した基準の黒レベルに収束したか否かを検出する。そして、この収束が検出されると、強制選択回路26の状態が選択器24において黒レベル(暗部)及び白レベル(明部)の両調整動作を選択する状態に戻される。
【0068】
さらに、上記強制選択回路26の出力は上記スイッチ回路11Rにも供給されている。このスイッチ回路11Rは強制選択回路26の出力に応じて、各フィールド毎に基準の黒レベルに対応した基準パルスT1のみを選択するか、各フィールド毎に基準の黒レベルに対応した基準パルスT1と基準の白レベルに対応した基準パルスT2とを交互に選択するように制御される。
【0069】
このような構成において、高圧変動が発生しない通常の状態では、スイッチ回路11Rは、各フィールド毎に基準の黒レベルに対応した基準パルスT1と基準の白レベルに対応した基準パルスT2とを交互に選択するように制御される。さらに、選択器24は、AKB処理回路23で生成される黒レベル(暗部)更新用のディジタルデータと白レベル(明部)更新用のディジタルデータが各フィールド毎に交互に選択するように制御される。従って、従来の場合と同様に、カットオフ調整回路12Rにおける黒レベルの調整動作とドライブゲイン調整回路15Rにおける白レベルの調整動作とが、各フィールドで交互に行われる。
【0070】
一方、高圧変動検出回路25で高圧変動が発生したことが検出されると、スイッチ回路11Rは毎フィールドに基準の黒レベルに対応した基準パルスT1を選択するように制御され、また、強制選択回路26からの検出出力により、選択器24は、AKB処理回路23で生成される黒レベル(暗部)更新用のディジタルデータのみを選択するように制御される。この結果、各フィールド毎にカットオフ調整回路12Rにおける黒レベルのみの調整動作が行われる。
【0071】
そして、収束検出回路27で、実際の黒レベルが基準の黒レベルに収束したことが検出されると、強制選択回路26の状態が黒レベル(暗部)及び白レベル(明部)の両調整動作を行わせる状態に戻され、これ以降では先に説明したような通常の状態、すなわち、カットオフ調整回路12Rにおける黒レベルの調整動作とドライブゲイン調整回路15Rにおける白レベルの調整動作とが、各フィールドで交互に行われる状態に戻る。
【0072】
図2は、第1の実施の形態による装置の制御例をフローチャートで示したものである。すなわち、ステップS1で基準パルスの挿入時に高圧変動が検出されると、ステップS2で黒レベルの調整動作が行われる。その後、ステップS3で黒レベルの収束状態が検出され、収束していなければステップS2に戻り、次のフィールドで再び黒レベルの調整動作が行われる。
【0073】
一方、黒レベルの収束が検出されると、ステップS1に戻り、高圧変動の検出が行われる。そして、高圧変動が検出されなければ、ステップS4で奇数フィールドか偶数フィールドかが検出され、奇数フィールドであればステップS5で白レベルの調整動作が行われる。その後、再び、ステップS1に戻り、高圧変動の検出が行われ、高圧変動が検出されなければ、ステップS4で奇数フィールドか偶数フィールドかが検出され、偶数フィールドであればステップS6で黒レベルの調整動作が行われる。
【0074】
ところで、実際の高圧変動では、黒レベル(カットオフレベル)の変化が大きいのに対して、白レベルはほとんど変化しない。このため、高圧変動時には白レベルの調整は即応性を必要としない。従って、高圧変動時に大きく変化する黒レベルは、各フィールド毎に調整されるので、従来の2倍の速度で収束させることができる。
【0075】
この結果、高圧変動により映像信号の直流レベルが急激に変化したとしても、この変化に追随して高速に調整を行うことができる。
【0076】
従って、この実施の形態の装置は、図2に示すような各ステップで示されるような機能を有するものならば、必ずしも図1に示すような回路構成にされていなくてもよく、例えばプログラム制御によるCPUなどを用いた回路であってもよい。
【0077】
図3は、図1中における電流検出回路21、高圧変動検出回路25及び比較器22それぞれの具体的な回路構成例を示している。
【0078】
電流検出回路21は、先のカソード電流Ikを電圧に変換する抵抗31によって構成されている。
【0079】
また、比較器22は、上記抵抗31によって変換された電圧と先の基準電圧Vrefとを比較する電圧コンパレータ32と、データ(D)入力端に上記電圧コンパレータ32の出力が供給され、クロック入力端にクロックCKが供給されるラッチ回路33とから構成されている。
【0080】
このような構成の比較器22では、基準電圧Vrefに対して変換電圧の値が大きければ、電圧コンパレータ32の出力(Q)は“1”レベルとなり、これとは逆に基準電圧Vrefに対して変換電圧の値が小さければ、電圧コンパレータ32の出力(Q)は“0”レベルとなる。そして、電圧コンパレータ32の出力はクロックCKが供給されるとラッチ回路33でラッチされ、AKB処理回路23に供給される。
【0081】
高圧変動検出回路25は、上記抵抗31によって変換された電圧と先の基準電圧Vrefよりも高い電圧である基準電圧VH1とを比較する電圧コンパレータ34と、上記抵抗31によって変換された電圧と先の基準電圧Vrefよりも低い電圧である基準電圧VL1とを比較する電圧コンパレータ35と、データ(D)入力端に上記電圧コンパレータ34の出力が供給され、クロック入力端に上記クロックCKが供給されるラッチ回路36と、データ(D)入力端に上記電圧コンパレータ35の出力が供給され、クロック入力端に上記クロックCKが供給されるラッチ回路37と、上記一方のラッチ回路36の出力(Q)と他方のラッチ回路36の反転出力(/Q)とが供給されるOR回路38とから構成されている。なお、高圧変動が発生した場合、電流検出回路21における変換電圧は、基準電圧Vrefよりも大きくなる場合と小さくなる場合の両方がある。
【0082】
上記高圧変動検出回路25において、高圧変動が発生し、電流検出回路21における変換電圧の値が基準電圧Vrefよりも大きくなり、さらに電圧コンパレータ34に供給されている基準電圧VH1を超えると、この電圧コンパレータ34の出力が“1”レベルとなり、この後、クロックCKが供給されるタイミングでラッチ回路36にラッチされる。
【0083】
また、高圧変動が発生したときに、電流検出回路21における変換電圧の値が基準電圧Vrefよりも小さくなり、さらに電圧コンパレータ35に供給されている基準電圧VL1よりも低くなると、この電圧コンパレータ35の出力が“0”レベルとなり、この後、クロックCKが供給されるタイミングでラッチ回路37にラッチされる。
【0084】
このように高圧変動が発生すると、ラッチ回路36の出力(Q)及びラッチ回路37の反転出力(/Q)のうちいずれか一方が“1”レベルとなり、OR回路38を介してこの“1”レベルの検出信号が図1中の強制選択回路26に供給される。
【0085】
図4は、図1中における強制選択回路26の具体的な回路構成例を示している。この強制選択回路26は、反転出力(/Q)がデータ(D)入力端に戻されており、クロック入力端にクロックVCLKが供給されるフリップフロップ回路39と、高圧変動検出回路25からの検出出力でセットされ、収束検出回路27からの検出出力でリセットされるフリップフロップ回路40と、上記両フリップフロップ回路39、40の出力(Q)が入力されるOR回路41とから構成されている。
【0086】
なお、上記クロックVCLKは垂直同期信号に同期したクロックであり、1フィールド毎に1回出力される。
【0087】
図4の強制選択回路26では、フリップフロップ回路39の出力は1フィールド毎に“1”レベルと“0”レベルが交互に繰り返されるような信号となり、図中に示すように、例えば“1”レベルは暗部調整期間に、“0”レベルは明部調整期間にそれぞれ対応している。従って、高圧変動が検出されないときは、このフリップフロップ回路39の出力がOR回路41を経由して図1中の選択器24に供給され、これにより選択器24はAKB処理回路23から黒レベル調整用データが出力される時はこのデータをメモリ回路13Rに供給し、AKB処理回路23から白レベル調整用データが出力される時はこのデータをメモリ回路16Rに供給する。
【0088】
一方、高圧変動が検出され、先の高圧変動検出回路25から“1”レベルの検出信号が出力されると、フリップフロップ回路40がセットされ、その出力(Q)が“1”レベルになるので、フリップフロップ回路39の出力にかかわらずにOR回路41の出力は“1”レベルとなり、これにより選択器24は、AKB処理回路23から出力される黒レベル調整用データのみをメモリ回路13Rに供給する。
【0089】
なお、この強制選択回路26からの出力は、先に説明したようにスイッチ回路11Rにも供給されており、高圧変動の検出時には、この強制選択回路26からの出力がスイッチ回路11Rに供給されることにより、このスイッチ回路11Rでは基準パルスT1、T2のうち黒レベルに対応した基準パルスT1のみを選択するように制御される。
【0090】
図5は、図1中における電流検出回路21、比較器22及び収束検出回路27それぞれの具体的な回路構成例を示している。
【0091】
なお、電流検出回路21と比較器22については図3で既に説明したので省略する。
【0092】
収束検出回路27は、先の電流変換回路21から出力される変換電圧と、先の基準電圧Vrefよりも高くかつ先の基準電圧VH1よりは低い基準電圧VH2とを比較する電圧コンパレータ51と、上記電流変換回路21から出力される変換電圧と、先の基準電圧Vrefよりも低くかつ先の基準電圧VL1よりは高い基準電圧VL2とを比較する電圧コンパレータ52と、データ(D)入力端に上記電圧コンパレータ51の出力が供給され、クロック入力端に先のクロックCKが供給されるラッチ回路53と、データ(D)入力端に上記電圧コンパレータ52の出力が供給され、クロック入力端に上記クロックCKが供給されるラッチ回路54と、上記一方のラッチ回路51の反転出力(/Q)と他方のラッチ回路52の出力(Q)とが供給されるAND回路55とから構成されている。
【0093】
なお、先の図3中の回路及び上記図5中の回路で使用される各基準電圧の関係を図6にまとめて示した。従って、上記収束検出回路27で収束が検出される黒レベルの収束範囲は、図6中の基準電圧VH2とVL2との間になる。
【0094】
上記収束検出回路27では、高圧変動が発生し、電流検出回路21における変換電圧の値が基準電圧Vrefよりも大きくなった後に、電流検出回路21における変換電圧の値が基準電圧VH2よりも低くなると、電圧コンパレータ51の出力が“0”レベルとなり、この後、クロックCKが供給されるタイミングでラッチ回路53にラッチされる。また、このとき、電圧コンパレータ52の出力は“1”レベルとなり、この後、クロックCKが供給されるタイミングでラッチ回路54にラッチされる。従って、上記信号ラッチ後のラッチ回路53、54の出力は共に“1”レベルになり、AND回路55からは“1”レベルの信号が強制選択回路26内のフリップフロップ回路40のリセット端子に供給され、これによってフリップフロップ回路40がリセットされ、その出力(Q)が“0”レベルに戻るので、強制選択回路26が通常の状態に戻る。
【0095】
また、高圧変動が発生し、電流検出回路21における変換電圧の値が基準電圧Vrefよりも小さくなった後に、電流検出回路21における変換電圧の値が基準電圧VL2を超えると、電圧コンパレータ52の出力が“1”レベルとなり、この後、クロックCKが供給されるタイミングでラッチ回路54にラッチされる。また、このとき、電圧コンパレータ51の出力は“0”レベルとなり、この後、クロックCKが供給されるタイミングでラッチ回路53にラッチされる。
【0096】
従って、この場合にも、上記信号ラッチ後のラッチ回路53、54の出力は共に“1”レベルになり、先に述べたように強制選択回路26内のフリップフロップ回路40がリセットされる。
【0097】
(第2の実施の形態)
ところで、高圧変動による映像信号の黒レベルの変動は、一般にR、B及びG軸で同様の傾向を示す。従って、これら3軸における黒レベル調整中のカソード電流の変動が同様な場合には、これを高圧変動が発生していると見做すことができる。なお、ここでいう同様な変動とは、変動量と変化の方向が同じ場合を指す。そして、3軸における変化の傾向を調べて、高圧変動があったと見做した場合の処理は、収束点からの離れ具合に応じてデータを大きく変更するか、小さく変更する。収束点から離れている場合にデータを大きく変更することにより、短時間で収束点に移行させることができる。
【0098】
図7は、このような原理に基づいて高圧変動を検出し、黒レベル及び白レベルの調整を行う、この発明の第2の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図である。
【0099】
なお、この実施の形態の装置でも、高圧変動が発生して映像信号の直流レベルが急激に変化した場合に、この直流レベルの変化に高速に追随して調整を行うようにするものである。
【0100】
この図7の場合にも、先の図1の場合と同様に三原色の映像信号のR、G、B各軸のR軸に関係した回路部分のみを抽出して示しており、残りのG軸及びB軸に関係した回路部分の構成は図示されているR軸の場合と同様なのでその図示及び説明は省略する。さらに、図1に対応した箇所についてはその説明は省略し、図1と異なっている点について以下に説明する。
【0101】
この実施の形態では、比較器22の比較結果に応じて、AKB処理回路23で比較的小さな変化量(±n)で新たなディジタルデータが生成され、この生成された新たなディジタルデータが選択器24を介してメモリ回路13R又は16Rに再格納され、データの更新が行われる。
【0102】
一方、電流検出回路21からの変換電圧と基準電圧Vrefとの差が大きい場合には、その情報がR、G、B各軸共にラッチ回路28でラッチされる。そして、このラッチ回路28でラッチされているR、G、B各軸毎の差の値が比較回路(R/G/B Compare)29で比較される。
【0103】
この比較回路29において、3軸間で変動の傾向が同じである場合、その結果がAKB処理回路23に供給される。そして、AKB処理回路23では、大きな変化量(±m:m>n)で新たなディジタルデータが生成され、この生成された新たなディジタルデータが選択器24を介してメモリ回路13R又は16Rに再格納され、データの更新が行われる。
【0104】
他方、3軸間で変動の傾向が異なる場合、すなわち、R、G、B軸のうちいずれか1軸が突出した値であるような場合には、ノイズまたはサージなどによる影響と見做され、その結果がAKB処理回路23に供給される。この場合は、先と同様に、AKB処理回路23では、比較的小さな変化量(±n)で新たなディジタルデータが生成されるか、又は全くデータが更新されない。
【0105】
このように、電源投入時などの初期状態を除外すれば、高圧変動以外ではデータを大きく更新する必要がないので、R、G、B各軸間の変動傾向が異なる場合には大きな変化量でデータの更新を行わないようにする。一方、電源投入時などのように、メモリ回路13R、16Rのデータが定まっていない場合には、少なくとも比較回路29が動作しないようにし、一度安定点に収束した後に動作するようにしておく。
【0106】
なお、この実施の形態では、電流検出回路21をR、G、Bの3軸で共通に使用するために、R、G、B各軸における電流検出回路21からの変換電圧と基準電圧Vrefとの差の値をラッチするラッチ回路28を設けているが、これは電流検出回路21をR、G、Bの3軸で独立に設け、3軸で独立して電流検出を行うようにすれば、このラッチ回路28は不要である。
【0107】
図8は、上記第2の実施の形態による装置の制御例をフローチャートで示したものである。すなわち、ステップS11で基準パルスの挿入時にカソード電流Ikの値を検出し、次にステップS12で変換電圧VIkと基準電圧Vrefとが比較される。そして、その差が小さければ、ステップS13でデータが小さな変化量で更新される。
【0108】
一方、ステップS12における比較で、その差が大きければ、次のステップS14でR、G、B各軸の変動の傾向が比較される。そしてステップS14で同じであると判定されると、高圧変動が発生したものとして、次のステップS16でデータが大きな変化量で更新される。
【0109】
また、ステップS14で同じでないと判定されると、高圧変動ではなく、ノイズまたはサージなどによる影響と見做され、次のステップS17ではデータの更新は行われない。
【0110】
従って、この実施の形態の装置は、図8に示すような各ステップで示されるような機能を有するものならば、必ずしも図7に示すような回路構成にされていなてもよい。
【0111】
図9は、図7の装置において、高圧の変動時には大きな変化量刻みでデータの更新を行い、ノイズまたはサージの発生時には小さな変化量刻みでデータの更新を行うようにした場合の、図7中における電流検出回路21、比較器22、ラッチ回路28及び比較回路29それぞれの具体的な回路構成例を示している。
【0112】
なお、電流検出回路21は先の図3の場合と同様に構成されているので、その説明は省略する。
【0113】
上記比較器22は、電流検出回路21からの変換電圧Vkと先の基準電圧Vrefとを比較する電圧コンパレータ61と、データ(D)入力端に上記電圧コンパレータ61の出力が供給され、クロック入力端にクロックCKが供給されるラッチ回路62と、上記変換電圧Vkと先の基準電圧Vrefよりも高い電圧である基準電圧VHとを比較する電圧コンパレータ63と、上記変換電圧Vkと先の基準電圧Vrefよりも低い電圧である基準電圧VLとを比較する電圧コンパレータ64と、データ(D)入力端に上記電圧コンパレータ63の出力が供給され、クロック入力端に上記クロックCKが供給されるラッチ回路65と、データ(D)入力端に上記電圧コンパレータ64の出力が供給され、クロック入力端に上記クロックCKが供給されるラッチ回路66と、上記一方のラッチ回路65の出力(Q)と他方のラッチ回路66の反転出力(/Q)とが供給されるOR回路67とから構成されている。
【0114】
上記比較器22では、基準電圧Vrefに対して変換電圧Vkの値が大きければ、電圧コンパレータ61の出力(Q)は“1”レベルとなり、これとは逆に基準電圧Vrefに対して変換電圧Vkの値が小さければ、電圧コンパレータ61の出力(Q)は“0”レベルとなる。そして、電圧コンパレータ61の出力はクロックCKが供給されるとラッチ回路62でラッチされ、AKB処理回路23に供給される。
【0115】
また、高圧変動の発生やノイズ、サージなどの発生により、電流検出回路21における変換電圧Vkの値が基準電圧VHよりも大きくなると、電圧コンパレータ63の出力が“1”レベルとなり、この後、クロックCKが供給されるタイミングでラッチ回路65にラッチされる。
【0116】
一方、高圧変動の発生やノイズ、サージなどの発生により、電流検出回路21における変換電圧Vkの値が基準電圧VLよりも小さくなると、電圧コンパレータ64の出力が“0”レベルとなり、この後、クロックCKが供給されるタイミングでラッチ回路66にラッチされる。
【0117】
従って、高圧変動の発生などにより、電流検出回路21における変換電圧Vkの値が基準電圧VHよりも大きくなるか、あるいは基準電圧VLよりも小さくなると、ラッチ回路65の出力(Q)とラッチ回路66の反転出力(/Q)のうちのいずれか一方が“1”レベルとなり、OR回路67の出力は“1”レベルとなる。
【0118】
上記ラッチ回路28は、データ(D)入力端に上記ラッチ回路65の出力がそれぞれ供給され、クロック入力端にそれぞれ異なるクロックRCK、GCK、BCKが供給される3個のラッチ回路71〜73と、データ(D)入力端に上記ラッチ回路66の反転出力がそれぞれ供給され、クロック入力端にそれぞれ上記クロックRCK、GCK、BCKが供給される3個のラッチ回路74〜76とから構成されている。
【0119】
上記3個のラッチ回路71〜73は、R、G、B各軸における上記ラッチ回路65のラッチ出力を、また3個のラッチ回路74〜76は、R、G、B各軸における上記ラッチ回路66のラッチ出力(/Q)を、クロックRCK、GCK、BCKそれぞれに同期してラッチする。
【0120】
上記比較回路29は、上記ラッチ回路28内の3個のラッチ回路71〜73の出力(Q)が入力されるAND回路77と、上記ラッチ回路28内の3個のラッチ回路74〜76の出力(Q)が入力されるAND回路78と、上記両AND回路77、78の出力が入力されるOR回路79と、データ(D)入力端に上記OR回路79の出力が供給され、クロック入力端にクロックCK2が供給されるラッチ回路80と、このラッチ回路80の出力(Q)と電源投入時などの初期状態のときには“1”レベルにされ、それ以外のときには“0”レベルにされる信号SWとが入力されるOR回路81と、このOR回路81の出力と先の比較器22内のOR回路67の出力とが入力されるAND回路82とから構成されている。
【0121】
ここで、高圧変動が発生して、ラッチ回路28内の3個のラッチ回路71〜73の出力(Q)が全て“1”レベルになると、AND回路77の出力が“1”レベルになり、この出力が入力されるOR回路79の出力も“1”レベルになる。そして、クロックCK2が供給された後に、このOR回路79の出力がラッチ回路80にラッチされることによって、このラッチ回路80の出力が“1”レベルになり、さらにOR回路81を介してAND回路82に入力される。従って、このときはAND回路82が開き、先のOR回路67の出力(高圧変動発生時は“1”レベル)がAKB処理回路23に供給される。
【0122】
このとき、AKB処理回路23には比較器22及び29から共に“1”レベルの信号が入力され、AKB処理回路23ではこの両入力が共に“1”レベルのときには、先に説明したように大きな変化量刻み(±m:m>n)で新たなディジタルデータが生成される。
【0123】
また、高圧変動が発生して、ラッチ回路28内の別の3個のラッチ回路74〜76の出力(Q)が全て“1”レベルになった場合も同様である。
【0124】
一方、高圧変動の発生ではなく、ノイズやサージなどが発生した場合には、R、G、B各軸における変換電圧Vkの変動の傾向が異なる。従って、クロックRCK、GCK、BCKによるデータラッチ後の、ラッチ回路28内のそれぞれ3個のラッチ回路71〜73及びラッチ回路74〜76の出力は全て“1”レベルとはならない。従って、ノイズやサージなどが発生した場合、比較回路29内のAND回路77、78の各出力は“0”レベルとなり、この出力が入力されるOR回路79の出力も“0”レベルになる。この後、クロックCK2が供給され、このOR回路79の出力がラッチ回路80でラッチされると、このラッチ回路80の出力は“0”レベルになる。そして、電源投入時などの初期状態でなければ、信号SWも“0”レベルになっているので、OR回路81の出力は“0”レベルになり、AND回路82は開かない。すなわち、先のOR回路67の出力にかかわらずAND回路82の出力は“0”レベルになる。
【0125】
このとき、変換電圧Vkが収束していなければ、AKB処理回路23には比較器22からは“1”レベル、比較器29から“0”レベルの信号が入力され、このとき、AKB処理回路23では、先に説明したように小さな変化量刻み(±n)で新たなディジタルデータが生成される。
【0126】
また、電源投入時などの初期状態のとき、信号SWは“1”レベルになり、AND回路81の出力が“1”レベルになる。このとき、ラッチ回路65または66の出力が“1”レベルであれば、AND回路82の出力が“1”レベルになり、先に説明したようにAKB処理回路23では大きな変化量刻み(±m:m>n)で新たなディジタルデータが生成される。
【0127】
このように、上記第2の実施の形態による映像表示装置の場合には、高圧変動が発生した場合にのみ、AKB処理回路23で大きな変化量刻みで新たなディジタルデータを生成してメモリ回路に再格納させるようにしたので、ノイズなどによる誤動作を防止することができると共に、高圧変動の発生により直流レベルが急激に変化したとしても、この変化に高速に追随して調整を行うことができる。
【0128】
(第3の実施の形態)
次に、直流レベルを調整するために用いられるデータが離散的なデータであっても、この直流レベルを振動させずに1点に収束させることができるような自動白色バランス調整回路を備えた映像表示装置の実施の形態について説明する。
【0129】
図10は、この発明の第3の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図である。なお、この図10では、三原色の映像信号のR、G、B各軸のR軸に関係した回路部分のみを抽出して示したものであり、残りのG軸及びB軸に関係した回路部分の構成は図示されているR軸の場合と同様なのでその図示及び説明は省略する。
【0130】
さらに、図中の入力信号Rは三原色ドライブの場合の通常の映像信号であり、これの原色信号は図示しない他の入力信号G、Bと共にブライトネス、テイントなどが既にコントロールされているとする。
【0131】
基準パルスT1は黒レベル(暗部)調整用の信号であり、この基準パルスT1は図示しない他のG軸及びB軸にも入力される。
【0132】
スイッチ回路(SW)11Rは、入力信号R又は基準信号パルスT1を選択して出力する。上記基準パルスT1を出力する期間は、垂直ブランキング期間であって垂直帰線期間でない期間、すなわち、一般的にはCRT画面上でオーバースキャンされていてユーザーには視認できない期間の一部である。
【0133】
また、基準の黒レベルに対応した基準パルスT1のレベルは例えば約3〜10IRE(白信号のピークを100IREとする)である。
【0134】
例えばクランプ回路からなるカットオフ調整回路(Cut off)12Rでは、スイッチ回路11Rから出力される信号の直流レベルの設定(クランプ)が行われる。この際に、メモリ回路13Rに予め格納されているディジタルデータが読み出され、このディジタルデータがD/A変換器14RでD/A変換された後のアナログ信号、例えば直流の制御電圧が、スイッチ回路(SW)91を介してこのカットオフ調整回路12Rに供給される。
【0135】
カットオフ調整回路12Rから出力される信号は図示しないブランキング回路及びドライバー回路(Driver)19Rを経由して、CRT20の対応するカソード電極に供給される。
【0136】
CRT20では、R、G、B軸の各カソード電極に電圧Vkがそれぞれ印加され、これらのカソード電極にカソード電流Ikが流れることによって表示駆動が行われる。
【0137】
CRT20では、上記基準パルスT1が供給された際に印加される電圧Vkに応じたカソード電流がカソード電極に流れ、このカソード電流が電流検出回路21によって検出され、電圧VIkに変換される。この変換電圧VIkは、ノイズ除去回路としてのロウパスフィルタ回路(LPF)92を介して差動増幅器93の反転入力端子(−)に供給される。
【0138】
上記差動増幅器93の非反転入力端子(+)には、黒レベルの基準電圧を有する基準電圧Vrefが供給されており、この差動増幅器93により上記変換電圧VIkと基準電圧Vrefとが比較される。
【0139】
そして、この差動増幅器93の出力電圧は先のスイッチ回路91を介してカットオフ調整回路12Rに供給されると共に、サンプル・ホールド回路(S/H)94に供給されて保持される。サンプル・ホールド回路94の保持電圧は引き算回路としての比較器95の反転入力端子(−)に供給される。この比較器95の非反転入力端子(+)には先のD/A変換器14Rで変換された電圧が供給され、比較器95で両電圧の差の電圧が生成される。この差の電圧は整形回路96に供給されて“1”レベルもしくは“0”レベルの論理信号に変換された後、AKB処理回路23に供給される。
【0140】
さらに、比較器95で生成された差の電圧は絶対値回路(ABS)97に供給され、ここでその絶対値が生成される。この絶対値回路97の出力は電圧コンパレータ99の非反転入力端子(+)に供給されると共に、サンプル・ホールド回路(S/H)98に供給されて保持される。そして、このサンプル・ホールド回路98の出力は電圧コンパレータ99の反転入力端子(−)に供給され、さらにこの電圧コンパレータ99の出力がAKB処理回路23に供給される。
【0141】
次に、上記のような構成の装置の動作を説明する。
【0142】
まず、スイッチ回路11Rを介して基準パルスT1がカットオフ調整回路12Rに供給されているAKB期間では、スイッチ回路91で差動増幅器93の出力電圧が選択され、カットオフ調整回路12Rに供給される。またAKB期間でない映像期間では、スイッチ回路91でD/A変換器14Rからの電圧が選択され、カットオフ調整回路12Rに供給される。
【0143】
AKB期間では、カットオフ調整回路12R、ドライバー回路19R、CRT20、電流検出回路21、ロウパスフィルタ回路92、差動増幅器93、スイッチ回路91及び先のカットオフ調整回路12Rからなる負帰還ループが構成され、VIk=Vrefとなるように差動増幅器93の出力電圧VCIの値が制御される。このとき、差動増幅器93の出力電圧VCIの値は、前記図28における収束点に相当する。つまり、映像期間にD/A変換器14Rから出力される制御電圧の値が、このVCIに最も近い値となる点が調整時の最適値となる。この電圧VCIは、サンプル・ホールド回路94で保持される。
【0144】
D/A変換器14Rから出力される制御電圧の値がこの最適値になるようにするために、メモリ回路13Rに予め格納されているデータmが読み出され、D/A変換器14Rでアナログ電圧に変換される。このときの電圧の値をV(m)とする。なお、この電圧V(m)の値は収束点よりも低い値であるとする。また、このAKB期間の前の映像期間では、この電圧V(m)がカットオフ調整回路12Rを制御する制御電圧として使用されていたものである。
【0145】
次に、比較器95で上記電圧V(m)と予めサンプル・ホールド回路94で保持されている電圧VCIとの差が生成され、絶対値回路97でその絶対値が生成され、さらにこの絶対値がサンプル・ホールド回路98で保持される。このときのサンプル・ホールド回路98の保持電圧をVpeとする。
【0146】
また、先の比較器95で比較され生成された差の電圧は、この後、整形回路96で論理信号に整形され、AKB処理回路23に供給される。この場合、V(m)はVCIよりも低い電圧なので、AKB処理回路23によりメモリ回路13Rでは以前の格納データに対して+1される。これにより、メモリ回路13Rの格納データが(m+1)に更新され、この更新されたデータが再び読み出され、D/A変換器14Rでアナログ電圧に変換される。このときの変換電圧の値をV(m+1)とする。
【0147】
次に、再び比較器95で上記電圧V(m+1)と予めサンプル・ホールド回路94で保持されている電圧VCIとの差が生成され、絶対値回路97でその絶対値が生成される。このときの絶対値をVteとする。そして、電圧コンパレータ99で、上記電圧Vteと予めサンプル・ホールド回路98で保持されている電圧Vpeとが比較され、この比較結果がAKB処理回路23に供給される。
【0148】
ここで、Vte>Vpeの場合、元のメモリデータmの方が(m+1)に比べて収束点に近いので、このときの比較器95の比較出力に基づき、AKB処理回路23でメモリ回路13Rのデータが元のmに戻される。
【0149】
一方、Vte<Vpeの場合、メモリデータが(m+1)の場合の方が収束点に近いので、このときの比較器95の比較出力に基づき、AKB処理回路23によるメモリ回路13Rのデータ更新は行われない。
【0150】
これで1フィールドにおけるAKB処理が終了し、次のAKB期間までの映像期間ではメモリ回路13Rに格納されているデータに基づいてカットオフ調整回路12Rの動作が制御される。
【0151】
なお、最初にV(m)がVCIよりも高い電圧であった場合には、メモリ回路13Rのデータを(m−1)に更新して同様の動作を行う。以降、各AKB期間毎に上記のような動作が繰り返されることにより、D/A変換器14Rの変換電圧が最終的に最適値に収束する。
【0152】
このように上記実施の形態によれば、カットオフ調整回路12Rの動作を制御するための制御電圧の値を最終的に1点に収束させることができ、これにより映像信号の直流レベルを振動させずに1点に収束させることができる。
【0153】
なお、上記説明では、1フィールド毎にメモリ回路のデータを更新し、アナログ電圧への変換後に以前の電圧との比較を1回行うように説明したが、1フィールド期間に可能な限りデータ更新回数を増やすことによって、収束に要する時間をより短くすることができる。
【0154】
また、上記説明では、メモリ回路のデータ更新量を1としたが、D/A変換器14Rの変換電圧が収束点から大きく離れている場合にはデータの更新単位を1よりも大きくすることで、最適値に到達する時間を短縮することができる。この場合、収束点からの離れ具合は、例えば比較器95の出力電圧でモニタすることができる。
【0155】
また、上記説明では、黒レベル(暗部)の調整のみを行い、白レベル(明部)の調整を行う回路については図示を省略しているが、白レベル(明部)の調整も同様に行うことができることはもちろんであり、この場合にはスイッチ回路11Rに前記基準パルスT1の他に白レベル調整用の基準パルスT2が入力される。
【0156】
図11は、上記第3の実施の形態による装置の制御例をフローチャートで示したものである。すなわち、ステップS21で、調整時の最適値となる電圧VCIが検出される。次にステップS22で、上記電圧VCIと、メモリ回路13Rに予め格納されているデータmをD/A変換して得られる電圧V(m)との差の電圧の絶対値|VCI−V(m)|がVpeとして生成される。次にステップS23で、VCIとV(m)との大小が比較される。
【0157】
ここで、VCI>V(m)ならば、D/A変換された電圧V(m)が収束電圧VCIよりも小さく、D/A変換された後の電圧を高くする必要があり、次のステップS24で、上記電圧VCIと、メモリ回路13Rに予め格納されているデータmに対して+1されたデータ(m+1)をD/A変換して得られる電圧V(m+1)との差の電圧の絶対値|VCI−V(m+1)|がVteとして生成される。次に、ステップS25で、VteとVpeの大小が比較される。
【0158】
そして、Vteに対してVpeが大きい場合には、ステップS26でデータがm+1に固定される。上記とは逆に、Vteに対してVpeが小さい場合には、ステップS27でデータがmに戻される。
【0159】
一方、ステップS23で、VCI>V(m)でないと判断された場合は、D/A変換された電圧V(m)が収束電圧VCIよりも大きく、D/A変換された後の電圧を低くする必要があり、次のステップS28で、上記電圧VCIと、メモリ回路13Rに予め格納されているデータmに対して−1されたデータ(m−1)をD/A変換して得られる電圧V(m−1)との差の電圧の絶対値|VCI−V(m−1)|がVteとして生成される。次に、ステップS29で、VteとVpeの大小が比較される。
【0160】
そして、Vteに対してVpeが大きい場合には、先のステップS30でデータがm−1に固定される。上記とは逆に、Vteに対してVpeが小さい場合には、先のステップS27でデータがmに戻される。
【0161】
従って、この実施の形態の装置は、図11に示すような各ステップで示されるような機能を有するものならば、必ずしも図10に示すような回路構成にされていなくてもよく、例えばプログラム制御によるCPUなどを用いた回路であってもよい。
【0162】
図12は、第3の実施の形態において、D/A変換器14Rの変換電圧(DAC出力)が最終的に最適値に収束する状態を示している。ここで、図12中、積分結果として表示されている値を挟む2値のうち、積分結果に近い方の値(絶対値が小)に対応したD/A変換器の出力が制御電圧として採用される。
【0163】
(第4の実施の形態)
図13は、直流レベルを調整するために用いられるデータが離散的なデータであっても、この直流レベルを振動させずに1点に収束させることができる、この発明の第4の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図である。
【0164】
なお、この図13の場合にも、三原色の映像信号のR軸に関係した回路部分のみを抽出して示している。
【0165】
この実施の形態の装置が、先の第3の実施の形態による図10のものと異なる点は、先のスイッチ回路(SW)91が省略されて、前記D/A変換器14Rで変換された電圧が直接、カットオフ調整回路12Rに供給されている点と、前記サンプル・ホールド回路94と前記比較器95とが省略され、前記差動増幅器93の出力が前記整形回路96及び絶対値回路97にそれぞれ直接、供給されている点である。
【0166】
この実施の形態の装置では、黒レベル調整のために、各フィールド毎にCRT20のカソード電極に流れる電流Ikの検出が2回行われる。
【0167】
次に、動作を説明する。
【0168】
まず、メモリ回路13Rに予め格納されているデータmが読み出され、D/A変換器14Rでアナログ電圧に変換される。このときの電圧の値をV(m)とすると、この電圧V(m)が制御電圧としてカットオフ調整回路12Rに供給される。そして、このときの電流検出回路21で検出、変換された電圧VIkが差動増幅器93で基準電圧Vrefと比較される。そして、絶対値回路97で差動増幅器93の出力の絶対値が生成され、さらにこの絶対値がサンプル・ホールド回路98で保持される。このときのサンプル・ホールド回路98の保持電圧をVpeとする。
【0169】
また、先の比較器93で比較され生成された差の電圧は、この後、整形回路96で論理信号に整形され、AKB処理回路23に供給される。そして、この整形回路96からの論理信号に応じて、AKB処理回路23によりメモリ回路13Rのデータの更新が行われる。例えば整形回路96から出力される論理信号がVIk>Vrefに対応した信号である場合、メモリ回路13Rでは、以前の格納データに対して−1されたデータ(m−1)に更新される。逆に、整形回路96から出力される論理信号がVIk<Vrefに対応した信号である場合、メモリ回路13Rでは、以前の格納データに対して+1されたデータ(m+1)に更新される。
【0170】
次に更新されたメモリ回路13Rの格納データに応じた制御電圧がカットオフ調整回路12Rに供給され、このときの電流検出回路21で検出、変換された2回目の変換電圧VIkが差動増幅器93で基準電圧Vrefと比較され、さらに絶対値回路97でその絶対値が生成される。そして、この2回目に生成された絶対値はVteとして電圧コンパレータ99に供給される。
【0171】
この後、電圧コンパレータ99により電圧Vteと予めサンプル・ホールド回路98で保持されている電圧Vpeとが比較され、この比較結果がAKB処理回路23に供給される。
【0172】
ここで、Vte>Vpeの場合、元のメモリデータmの方が(m+1)または(m−1)に比べて収束点に近いので、このときの電圧コンパレータ99の出力に基づき、AKB処理回路23でメモリ回路13Rのデータが元のmに戻される。
【0173】
一方、Vte<Vpeの場合、メモリデータが(m+1)または(m−1)の場合の方が収束点に近いので、このときの電圧コンパレータ99の比較出力に基づき、AKB処理回路23によるメモリ回路13Rのデータ更新は行われない。
【0174】
これで1フィールドにおけるAKB処理が終了し、次のAKB期間までの映像期間ではメモリ回路13Rに格納されているデータに基づいてカットオフ調整回路12Rの動作が制御される。
【0175】
以降、各AKB期間毎に上記のような動作が繰り返されることにより、D/A変換器14Rの変換電圧が最終的に最適値に収束する。
【0176】
このように上記実施の形態の場合にも、カットオフ調整回路12Rの動作を制御するための制御電圧の値を最終的に1点に収束させることができ、これにより映像信号の直流レベルを振動させずに1点に収束させることができる。
【0177】
なお、この実施の形態の場合にも、メモリ回路13Rの1回毎のデータ更新量を1としたが、D/A変換器14Rの変換電圧が収束点から大きく離れている場合にはデータの更新単位を1よりも大きくすることで、最適値に到達する時間をより短縮することができる。この場合、収束点からの離れ具合は、例えば差動増幅器93の出力電圧でモニタすることができる。
【0178】
また、上記説明では、黒レベル(暗部)の調整のみを行い、白レベル(明部)の調整を行う回路については図示を省略しているが、白レベル(明部)の調整も同様に行うことができることはもちろんであり、この場合にはスイッチ回路11Rに前記基準パルスT1の他に白レベル調整用の基準パルスT2が入力される。
【0179】
図14は、上記第4の実施の形態による装置の制御例をフローチャートで示したものである。すなわち、ステップS31で、電流Ikが検出される。次にステップS32で、上記電流を変換した電圧VIkと、基準電圧Vrefとの差の電圧の絶対値|VIk−Vref|がVpeとして生成される。次にステップS33で、VIkとVrefとの大小が比較される。
【0180】
ここで、VIk>Vrefならば、VIkを低くする必要があり、次のステップS34で、メモリ回路13Rに予め格納されているデータmに対して−1され、データが(m−1)に更新される。この後、ステップS35で、電流Ikが再び検出される。このときの電流IkをIk′とすると、次のステップS36で、上記電流Ik′を変換した電圧VIk′と、基準電圧Vrefとの差の電圧の絶対値|VIk′−Vref|がVteとして生成される。次にステップS37で、VteとVpeの大小が比較される。
【0181】
そして、Vteに対してVpeが大きい場合には、ステップS38でデータがm−1に固定される。上記とは逆に、Vteに対してVpeが小さい場合には、ステップS39でデータがmに戻される。
【0182】
一方、ステップS33で、VIk<Vrefならば、VIkを高くする必要があり、次のステップS40で、メモリ回路13Rに予め格納されているデータmに対して+1され、データが(m+1)に更新される。この後、ステップS41で、電流Ikが再び検出される。このときの電流IkをIk′とすると、次のステップS42で、上記電流Ik′を変換した電圧VIk′と、基準電圧Vrefとの差の電圧の絶対値|VIk′−Vref|がVteとして生成される。次にステップS43で、VteとVpeの大小が比較される。
【0183】
そして、Vpeに対してVteが大きい場合には、先のステップS39でデータがmに戻される。上記とは逆に、Vpeに対してVteが小さい場合には、ステップS44でデータが(m+1)に固定される。
【0184】
従って、この実施の形態の装置は、図14に示すような各ステップで示されるような機能を有するものならば、必ずしも図13に示すような回路構成にされていなくてもよく、例えばプログラム制御によるCPUなどを用いた回路であってもよい。
【0185】
(第5の実施の形態)
図15は、直流レベルを調整するために用いられるデータが離散的なデータであっても、この直流レベルを振動させずに1点に収束させることができる、この発明の第5の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図である。
【0186】
この実施の形態の装置は、先の第4の実施の形態による図13の装置に対して回路構成をより簡略化すると共に、第4の実施の形態の場合のように収束点を挟むデータのうちより近い方を採用するのではなく、収束点に最も近い収束点を越えないデータに収束させるようにしたものである。
【0187】
従って、図13と対応する箇所には同じ符号を付してその説明は省略し、図13と異なる点についてのみ説明する。
【0188】
この実施の形態の装置では、前記差動増幅器93に変えて電圧コンパレータ回路100が用いられている。すなわち、この電圧コンパレータ回路100は、電流検出回路21における変換電圧VIkと基準電圧Vrefとを比較して論理信号を出力する。また、前記整形回路96、絶対値回路97、サンプル・ホールド回路98及び電圧コンパレータ99が省略され、これらの回路の替わりに2個のラッチ回路101、102とAND回路103が設けられている。
【0189】
そして、上記電圧コンパレータ回路100の出力はAKB処理回路23に供給されると共に上記2個のラッチ回路101、102のデータ(D)入力端子に供給される。上記一方のラッチ回路101のクロック端子にはクロックCK1が、上記他方のラッチ回路102のクロック端子にはクロックCK2がそれぞれ供給される。上記ラッチ回路101の反転出力(/Q)と上記ラッチ回路102の出力(Q)とは共に上記AND回路103に供給される。
【0190】
次に動作を説明する。
【0191】
まず、メモリ回路13Rに予め格納されているデータmが読み出され、D/A変換器14Rでアナログ電圧に変換される。このときの電圧の値をV(m)とすると、この電圧V(m)が制御電圧としてカットオフ調整回路12Rに供給される。そして、このときの電流検出回路21で検出、変換された電圧VIkが電圧コンパレータ100で基準電圧Vrefと比較される。そして、この電圧コンパレータ100の出力がクロックCK1に同期してラッチ回路101にラッチされる。
【0192】
また、電圧コンパレータ100の出力がAKB処理回路23に供給される。そして、この電圧コンパレータ100の出力に応じて、AKB処理回路23によりメモリ回路13Rのデータの更新が行われる。例えば電圧コンパレータ100の出力がVIk>Vrefに対応した信号(“1”レベル)である場合、メモリ回路13Rでは、以前の格納データに対して−1されたデータ(m−1)に更新される。逆に、電圧コンパレータ100の出力がVIk<Vrefに対応した信号(“0”レベル)である場合、メモリ回路13Rでは、以前の格納データに対して+1されたデータ(m+1)に更新される。
【0193】
次に更新されたメモリ回路13Rの格納データに応じた制御電圧がカットオフ調整回路12Rに供給され、このときの電流検出回路21で検出、変換された2回目の変換電圧VIkが電圧コンパレータ100で基準電圧Vrefと比較される。そして、このときの電圧コンパレータ100の出力が、今度はクロックCK2に同期してラッチ回路102にラッチされる。
【0194】
そして、上記2個のラッチ回路101、102で電圧コンパレータ100の出力がラッチされた後のAND回路103の出力がAKB処理回路23に供給される。
【0195】
ここで、1回目のIk検出時の電圧コンパレータ100の出力がVIk>Vrefに対応した信号(“1”レベル)で、2回目のIk検出時の電圧コンパレータ100の出力もVIk>Vrefに対応した信号(“1”レベル)の場合、これらの信号をラッチした後のラッチ回路101の反転出力(/Q)及びラッチ回路102の出力(Q)はそれぞれ“0”レベル、“1”レベルとなる。従って、2回目のIk検出後のAND回路103の出力は“0”レベルとなり、AKB処理回路23ではメモリ回路13Rのデータがそのまま(m−1)に固定される。
【0196】
また、1回目のIk検出時の電圧コンパレータ100の出力がVIk<Vrefに対応した信号(“0”レベル)で、2回目のIk検出時の電圧コンパレータ100の出力がVIk>Vrefに対応した信号(“1”レベル)の場合、これらの信号をラッチした後のラッチ回路101の反転出力(/Q)及びラッチ回路102の出力(Q)は共に“1”レベルとなる。従って、2回目のIk検出後のAND回路103の出力は“1”レベルとなり、AKB処理回路23ではメモリ回路13Rのデータが元のmに戻される。
【0197】
一方、1回目のIk検出時の電圧コンパレータ100の出力がVIk<Vrefに対応した信号(“0”レベル)で、2回目のIk検出時の電圧コンパレータ100の出力もVIk<Vrefに対応した信号(“0”レベル)の場合、これらの信号をラッチした後のラッチ回路101の反転出力(/Q)及びラッチ回路102の出力(Q)はそれぞれ“1”レベル、“0”レベルとなる。従って、2回目のIk検出後のAND回路103の出力は“0”レベルとなり、AKB処理回路23ではメモリ回路13Rのデータがそのまま(m+1)に固定される。
【0198】
すなわち、2回目のIk検出後のAND回路103の出力が“0”レベルの場合には、最初に更新されたデータ(m−1)または(m+1)に固定される。
【0199】
これで1フィールドにおけるAKB処理が終了し、次のAKB期間までの映像期間ではメモリ回路13Rに格納されているデータに基づいてカットオフ調整回路12Rの動作が制御される。
【0200】
以降、各AKB期間毎に上記のような動作が繰り返されることにより、D/A変換器14Rの変換電圧が最終的に最適値に収束するが、この場合の収束点は、先の図12において積分結果として表示されている値を挟む2値のうち、常に低い値となり、この値に対応したD/A変換器14Rの出力が制御電圧として採用される。
【0201】
このように上記実施の形態の場合にも、カットオフ調整回路12Rの動作を制御するための制御電圧の値を最終的に1点に収束させることができ、これにより映像信号の直流レベルを振動させずに1点に収束させることができる。
【0202】
なお、この実施の形態の場合にも、メモリ回路13Rの1回毎のデータ更新量を1としたが、D/A変換器14Rの変換電圧が収束点から大きく離れている場合にはデータの更新単位を1よりも大きくすることで、最適値に到達する時間をより短縮することができる。この場合、収束点からの離れ具合は、例えば電圧コンパレータ100の出力電圧でモニタすることができる。また、収束点は、先の図12において積分結果として表示されている値を挟む2値のうち、常に低い値である場合を説明したが、これは積分結果として表示されている値を挟む2値のうち、常に高い値とするように変更することを可能である。
【0203】
また、上記説明では、黒レベル(暗部)の調整のみを行い、白レベル(明部)の調整を行う回路については図示を省略しているが、白レベル(明部)の調整も同様に行うことができることはもちろんであり、この場合にはスイッチ回路11Rに前記基準パルスT1の他に白レベル調整用の基準パルスT2が入力される。
【0204】
図16は、上記第5の実施の形態による装置の制御例をフローチャートで示したものである。すなわち、ステップS51で、電流Ikが検出される。次にステップS52で、上記電流を変換した電圧VIkと基準電圧Vrefとが比較される。このとき、VIk>Vrefならば、この図16の制御例の場合には、次のステップS53でデータが(m−1)に更新される。
【0205】
一方、先のステップS52の判定結果がVIk<Vrefならば、次にステップS54でデータが(m+1)に更新される。その後、ステップS55で再び電流Ikが検出され、さらに次のステップS56でこの2回目の変換電圧VIk(これをVIk′とする)と基準電圧Vrefとが比較される。このとき、VIk′>Vrefならば、次のステップS57でデータが元のmに戻される。他方、VIk′<Vrefならば、次のステップS58でデータが(m+1)に固定される。
【0206】
従って、この実施の形態の装置は、図16に示すような各ステップで示されるような機能を有するものならば、必ずしも図15に示すような回路構成にされていなくてもよく、例えばプログラム制御によるCPUなどを用いた回路であってもよい。
【0207】
(第6の実施の形態)
図17は、直流レベルを調整するために用いられるデータが離散的なデータであっても、この直流レベルを振動させずに1点に収束させることができる、この発明の第6の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図である。
【0208】
この実施の形態の装置は、先の第5の実施の形態による図15の装置が1フィールド毎にIk検出を2回行っていたのに対し、1フィールド毎にIk検出を1回行い、以前のフィールドにおけるIkの検出結果を次のフィールドにおけるAKB調整に利用するようにしたものである。
【0209】
従って、図15と対応する箇所には同じ符号を付してその説明は省略し、図15と異なる点についてのみ説明する。
【0210】
この実施の形態の装置では、前記2個のラッチ回路101、102とAND回路103の代わりに、2個のラッチ回路104、105と、排他的論理和(EX−OR)回路106と、AND回路107及びラッチ回路108が設けられている。
【0211】
さらに、図15とは異なり前記電圧コンパレータ回路100の出力はAKB処理回路23には供給されず、上記ラッチ回路104のデータ(D)入力端子にのみ供給される。上記ラッチ回路105のデータ(D)入力端子には、上記ラッチ回路105の出力(Q)が供給される。また、上記ラッチ回路104のクロック端子にはクロックCK1が、上記ラッチ回路105のクロック端子にはクロックCK2がそれぞれ供給される。
【0212】
そして、上記ラッチ回路105の出力(Q)は制御信号LとしてAKB処理回路23に供給され、上記ラッチ回路104の出力(Q)及びラッチ回路105の反転出力(/Q)は共に上記排他的論理和回路106に供給され、上記両ラッチ回路104、105の出力(Q)は共にAND回路107に供給される。上記排他的論理和回路106の出力はAKB処理回路23に供給され、AND回路107の出力は制御信号LLとしてAKB処理回路23に供給される。
【0213】
次に動作を説明する。
【0214】
まず、メモリ回路13Rに予め格納されているデータmが読み出され、D/A変換器14Rでアナログ電圧に変換される。このときの電圧の値をV(m)とすると、この電圧V(m)が制御電圧としてカットオフ調整回路12Rに供給される。また、ラッチ回路105には以前のフィールドにおけるIk検出結果がラッチされているとする。そして、このラッチ回路105のラッチデータに応じた制御信号LがAKB処理回路23に供給される。ここで、例えばこの制御信号Lが“1”レベルのときは、AKB処理回路23によりメモリ回路13Rのデータが(m−1)に更新される。逆に、制御信号Lが“0”レベルならばメモリ回路13Rのデータが(m+1)に更新される。
【0215】
一方、先の電圧V(m)が制御電圧としてカットオフ調整回路12Rに供給されいるときに、CRT20のカソード電極に流れる電流が電流検出回路21で検出され、電圧に変換される。このとき、電流検出回路21で検出、変換された電圧VIkが電圧コンパレータ100で基準電圧Vrefと比較される。そして、この電圧コンパレータ100の出力がクロックCK1に同期してラッチ回路104にラッチされる。ここで、ラッチ回路105には以前のフィールドにおけるIk検出結果がラッチされており、上記両ラッチ回路104、105のラッチデータが排他的論理和回路106に供給されて、両ラッチデータの一致/不一致がこの排他的論理和回路106で検出される。例えば、両ラッチ回路104、105の出力のいずれか一方が“1”レベルで他方が“0”レベルの場合には不一致状態が検出され、この排他的論理和回路106の出力は“1”レベルになる。この場合には、第5の実施の形態の場合と同様に、最初に更新されたデータ(m−1)または(m+1)から元のデータmに戻される。他方、両ラッチ回路104、105の出力が共に“1”レベルまたは“0”レベルの場合には一致状態が検出され、この排他的論理和回路106の出力は“0”レベルになる。この場合にも、第5の実施の形態の場合と同様に、最初に更新されたデータ(m−1)または(m+1)に固定される。
【0216】
一方、AND回路107には上記両ラッチ回路104、105の出力(Q)が入力されるので、このAND回路107の出力は上記両ラッチ回路104、105の出力(Q)が共に“1”レベルのときにのみ“1”レベルとなり、その後、図18のタイミングチャートに示すように、クロックCK3のタイミングでラッチ回路108にラッチされ、制御信号LLとしてAKB処理回路23に入力される。
【0217】
この後、クロックCK2のタイミングでラッチ回路104の出力がラッチ回路105にラッチされる。
【0218】
これで1フィールドにおけるAKB処理が終了し、次のAKB期間までの映像期間ではメモリ回路13Rに格納されているデータに基づいてカットオフ調整回路12Rの動作が制御される。以降、各AKB期間毎に上記のような動作が繰り返されることにより、D/A変換器14Rの変換電圧が最終的に最適値に収束する。
【0219】
ここで、上記制御信号LLがAKB処理回路23でどのようにして使用されるかについては説明しなかったが、この制御信号LLは連続する2フィールドの前後で電流検出回路21の変換電圧が上昇していることを示す信号になっている。
【0220】
このように上記実施の形態の場合にも、カットオフ調整回路12Rの動作を制御するための制御電圧の値を最終的に1点に収束させることができ、これにより映像信号の直流レベルを振動させずに1点に収束させることができる。
【0221】
なお、この実施の形態の場合にも、メモリ回路13Rの1回毎のデータ更新量を1としたが、D/A変換器14Rの変換電圧が収束点から大きく離れている場合にはデータの更新単位を1よりも大きくすることで、最適値に到達する時間をより短縮することができる。この場合、収束点からの離れ具合は、例えば電圧コンパレータ100の出力電圧でモニタすることができる。
【0222】
また、上記説明では、黒レベル(暗部)の調整のみを行い、白レベル(明部)の調整を行う回路については図示を省略しているが、白レベル(明部)の調整も同様に行うことができることはもちろんであり、この場合にはスイッチ回路11Rに前記基準パルスT1の他に白レベル調整用の基準パルスT2が入力される。
【0223】
図19は、上記第6の実施の形態による装置の制御例をフローチャートで示したものである。すなわち、ステップS61で、制御信号Lのレベルが判定される。そして、このレベルが“1”レベルであれば、次のステップS62でデータが(m−1)に更新される。その後、ステップS63で電流Ikが検出される。次にステップS64で、上記電流を変換した電圧VIkと基準電圧Vrefとが比較される。このとき、VIk<Vrefならば、次のステップS65でデータがmに戻され、制御信号Lが“0”レベルに設定される。
【0224】
一方、先のステップS64でVIk>Vrefならば、次のステップS66でデータが(m−1)に固定され、制御信号Lが“1”レベルに設定される。
【0225】
また、先のステップS61における制御信号Lの判定結果が“0”レベルのときは、次のステップS67でデータが(m+1)に更新される。その後、ステップS68で電流Ikが検出される。次にステップS69で、上記電流を変換した電圧VIkと基準電圧Vrefとが比較される。このとき、VIk>Vrefならば、次のステップS70でデータがmに戻され、制御信号Lが“1”レベルに設定される。
【0226】
一方、先のステップS69でVIk<Vrefならば、次のステップS71でデータが(m+1)に固定され、制御信号Lが“0”レベルに設定される。
【0227】
ところで、上記図19のフローチャートで示される制御機能を有する装置では、調整される安定点が収束点を挟んで2点となり得る。
【0228】
そこで、次に、収束点に最も近く、収束点を越えない点を安定点とすることができる、上記第6の実施の形態による装置の他の制御例を図20のフローチャートに示す。この場合には、先のラッチ回路108から出力される制御信号LLが使用される。
【0229】
この場合、ステップS61からステップS64までの操作は図19の場合と同様なのでその説明は省略する。そして、ステップS64で変換電圧VIkと基準電圧Vrefとが比較された結果、VIk<Vrefならば、次のステップS81で今度は制御信号LLのレベルが判定される。このとき、LLが“1”レベルならば、次のステップS82でデータが(m−1)に固定され、制御信号Lが“0”レベル、制御信号LLが“0”レベルにそれぞれ設定される。他方、LLが“0”レベルならば、次のステップS83でデータが元のmに戻され、制御信号Lが“0”レベル、制御信号LLが“0”レベルにそれぞれ設定される。
【0230】
先のステップS64でVIk>Vrefならば、次のステップS84でデータが(m−1)に固定され、制御信号Lが“1”レベル、制御信号LLが“1”レベルにそれぞれ設定される。
【0231】
また、先のステップS61における制御信号Lの判定結果が“0”レベルのときのステップS67からステップS69までの操作は図19の場合と同様なのでその説明は省略する。そして、ステップS69における変換電圧VIkと基準電圧Vrefとの比較結果がVIk>Vrefならば、次のステップS85でデータがmに戻され、制御信号Lが“1”レベル、制御信号LLが“0”レベルにそれぞれ設定される。他方、VIk<Vrefならば、次のステップS86でデータが(m+1)に固定され、制御信号Lが“0”レベル、制御信号LLが“0”レベルにそれぞれ設定される。
【0232】
従って、この実施の形態の装置は、図19又は図20に示すような各ステップで示されるような機能を有するものならば、必ずしも図17に示すような回路構成にされていなくてもよく、例えばプログラム制御によるCPUなどを用いた回路であってもよい。
【0233】
(第7の実施の形態)
図21は、この発明の第7の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図である。この実施の形態の装置は、第3の実施の形態による前記図10の装置の回路構成をより簡略化するようにしたものである。従って、図10と対応する箇所には同じ符号を付してその説明は省略し、図10と異なる点についてのみ説明する。
【0234】
また、この実施の形態の装置では、収束点を挟む2点のデータのうち、より収束点に近い方のデータを採用するのではなく、収束点に最も近い収束点を越えないデータを採用する。
【0235】
この実施の形態の装置では、前記比較器95、整形回路96、絶対値回路97、サンプル・ホールド回路98及び電圧コンパレータ99が省略され、新たに電圧コンパレータ110、2個のラッチ回路111、112及びAND回路113が設けられている。
【0236】
上記電圧コンパレータ110は前記比較器95の代わりのものであり、D/A変換器14Rからの変換電圧が非反転入力端子(+)に供給され、前記サンプル・ホールド回路94の保持電圧が反転入力端子(−)に供給される。そして、この電圧コンパレータ110の出力ContMはAKB処理回路23に供給されると共に上記2個のラッチ回路111、112のデータ(D)入力端子に供給される。上記ラッチ回路111の反転出力(/Q)及びラッチ回路112の出力(Q)は共にAND回路113に供給される。そして、このAND回路113の出力はAKB処理回路23に供給される。
【0237】
次に、上記のような構成の装置の動作を説明する。
【0238】
なお、AKB期間におけるカットオフ調整回路12R、ドライバー回路19R、CRT20、電流検出回路21、ロウパスフィルタ回路92、差動増幅器93、スイッチ回路91及び先のカットオフ調整回路12Rからなる負帰還ループの動作は図10の場合と同様であり、VIk=Vrefとなるような電圧VCIがサンプル・ホールド回路94で保持される。
【0239】
次に、メモリ回路13Rに予め格納されているデータmが読み出され、D/A変換器14Rでアナログ電圧に変換される。このときの電圧の値をV(m)とする。
【0240】
次に、電圧コンパレータ110で上記電圧V(m)と電圧VCIとが比較され、その比較結果が制御信号ContMとしてAKB処理回路23に供給されると共に、クロックCK1のタイミングでラッチ回路111にラッチされる。
【0241】
ここで、V(m)<VCIの関係にあり、上記制御信号ContMが“0”レベルのときは、AKB処理回路23によりメモリ回路13Rでは以前の格納データに対して+1される。他方、V(m)>VCIの関係にあり、上記制御信号ContMが“1”レベルのときは、AKB処理回路23によりメモリ回路13Rでは以前の格納データに対して−1される。また、上記制御信号ContMは、クロックCK1のタイミングでラッチ回路111にラッチされる。
【0242】
また、上記のようにして更新されたデータがメモリ回路13Rから再び読み出され、D/A変換器14Rでアナログ電圧に変換される。このときの変換電圧の値はV(m+1)あるいは(m−1)とする。
【0243】
次に、再び電圧コンパレータ110で電圧V(m+1)あるいは(m−1)と電圧VCIとが比較され、その比較結果に応じて出力される制御信号ContMが、今度はクロックCK2のタイミングでラッチ回路112にラッチされる。
【0244】
ここで、例えば、最初に出力される制御信号ContMが“0”レベル、次に出力される制御信号ContMも“0”レベルのとき、ラッチ後の両ラッチ回路111、112の出力はそれぞれ“1”レベル、“0”レベルとなり、AND回路113の出力は“0”レベルとなる。この場合、制御電圧V(m+1)はまだ低いので、AKB処理回路23によりメモリ回路13Rでは以前のデータ(m+1)に固定される。
【0245】
また、最初に出力される制御信号ContMが“0”レベル、次に出力される制御信号ContMが“1”レベルのとき、ラッチ後の両ラッチ回路111、112の出力は共に“1”レベルとなり、AND回路113の出力は“1”レベルとなる。この場合には制御電圧V(m+1)が上がり過ぎたので、AKB処理回路23によりメモリ回路13Rでは元のデータmに戻される。
【0246】
さらに、最初に出力される制御信号ContMが“1”レベル、次に出力される制御信号ContMも“1”レベルのとき、ラッチ後の両ラッチ回路111、112の出力はそれぞれ“0”レベル、“1”レベルとなり、AND回路113の出力は“0”レベルとなる。この場合、制御電圧V(m−1)はまだ高いので以前のデータ(m−1)に固定される。
【0247】
これで1フィールドにおけるAKB処理が終了し、次のAKB期間までの映像期間ではメモリ回路13Rに格納されているデータに基づいてカットオフ調整回路12Rの動作が制御される。
【0248】
以降、各AKB期間毎に上記のような動作が繰り返されることにより、D/A変換器14Rの変換電圧が最終的に最適値に収束する。
【0249】
このように上記実施の形態によれば、カットオフ調整回路12Rの動作を制御するための制御電圧の値を最終的に1点に収束させることができ、これにより映像信号の直流レベルを振動させずに1点に収束させることができる。
【0250】
なお、上記説明では、1フィールド毎にメモリ回路13Rのデータを更新し、アナログ電圧への変換後に以前の電圧との比較を1回行うように説明したが、1フィールド期間に可能な限りデータ更新回数を増やすことによって、収束に要する時間をより短くすることができる。
【0251】
また、上記説明では、メモリ回路13Rのデータ更新量を1としたが、D/A変換器14Rの変換電圧が収束点から大きく離れている場合にはデータの更新単位を1よりも大きくすることで、最適値に到達する時間を短縮することができる。この場合、収束点からの離れ具合は、例えば差動増幅器93の出力電圧でモニタすることができる。
【0252】
また、上記説明では、黒レベル(暗部)の調整のみを行い、白レベル(明部)の調整を行う回路については図示を省略しているが、白レベル(明部)の調整も同様に行うことができることはもちろんであり、この場合にはスイッチ回路11Rに前記基準パルスT1の他に白レベル調整用の基準パルスT2が入力される。
【0253】
図22は、上記第7の実施の形態による装置の制御例をフローチャートで示したものである。すなわち、ステップS91で、調整時の最適値となる電圧VCIが検出される。次にステップS92で、電圧VCIと電圧V(m)とが比較される。
【0254】
ここで、VCI>V(m)ならば、変換電圧V(m)が収束電圧VCIよりも小さく、D/A変換された後の電圧を高くする必要があり、次のステップS93で、上記電圧VCIと、メモリ回路13Rに予め格納されているデータmに対して+1されたデータ(m+1)をD/A変換して得られる電圧V(m+1)とが比較される。そして、まだVCI>V(m+1)ならば、次のステップS93でデータがm+1に固定される。上記とは逆に、VCI<V(m+1)ならば、次のステップS94でデータがmに戻される。
【0255】
一方、ステップS93で、VCI>V(m)でないと判断された場合は、D/A変換された電圧V(m)が収束電圧VCIよりも大きく、D/A変換された後の電圧を低くする必要があり、次のステップS95で、メモリ回路13Rに予め格納されているデータmに対して−1されたデータ(m−1)に更新される。
【0256】
従って、この実施の形態の装置は、図22に示すような各ステップで示されるような機能を有するものならば、必ずしも図21に示すような回路構成にされていなくてもよく、例えばプログラム制御によるCPUなどを用いた回路であってもよい。
【0257】
(第8の実施の形態)
図23は、この発明の第8の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図である。この実施の形態の装置は、第3の実施の形態による前記図10の装置に対して、収束点に達するまでの時間をより早くするようにしたものである。従って、図10と対応する箇所には同じ符号を付してその説明は省略し、図10と異なる点についてのみ説明する。
【0258】
この実施の形態の装置では、前記差動増幅器93の出力を比較器95に直接、供給する代りに、積分器114及び積分容量115からなる積分回路を介して比較器95に供給する。また、前記スイッチ回路91は、前記D/A変換器14Rにおける変換電圧を上記積分容量115に供給するように、D/A変換器14Rと積分容量115との間に設けられている。
【0259】
ここで、上記積分器114は前記差動増幅器93の出力に含まれるノイズを除去する作用を有する。また、スイッチ回路91により、積分容量115に対し、予めD/A変換器14Rにおける変換電圧を与えられることによって、収束に要する時間が短縮される。
【0260】
【発明の効果】
以上説明したように、第1の発明によれば、高圧変動により直流レベルが急激に変化したとしても、この変化に高速に追随して調整を行うことができる自動白色バランス調整回路及び映像表示装置を提供することができる。
【0261】
また、第2の発明によれば、直流レベルを調整するために用いられるデータが離散的なデータであっても、この直流レベルを振動させずに1点に収束させることができる自動白色バランス調整回路及び映像表示装置を提供することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図。
【図2】第1の実施の形態による装置の制御例を示すフローチャート。
【図3】図1中における電流検出回路21、高圧変動検出回路25及び比較器22それぞれの具体的な回路構成例を示す回路図。
【図4】図1中における強制選択回路26の具体的な回路構成例を示す回路図。
【図5】図1中における電流検出回路21、比較器22及び収束検出回路27それぞれの具体的な回路構成例を示す回路図。
【図6】図3中の回路及び図5中の回路で使用される各基準電圧の関係をまとめて示す図。
【図7】この発明の第2の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図。
【図8】第2の実施の形態による装置の制御例を示すフローチャート。
【図9】図7中における電流検出回路21、比較器22、ラッチ回路28及び比較回路29それぞれの具体的な回路構成例を示す図。
【図10】この発明の第3の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図。
【図11】第3の実施の形態による装置の制御例を示すフローチャート。
【図12】第3の実施の形態においてD/A変換器14Rの変換電圧が最終的に最適値に収束する状態を示す図。
【図13】この発明の第4の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図。
【図14】第4の実施の形態による装置の制御例を示すフローチャート。
【図15】この発明の第5の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図。
【図16】第5の実施の形態による装置の制御例を示すフローチャート。
【図17】この発明の第6の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図。
【図18】図17の装置で使用されるクロックのタイミングチャート。
【図19】第6の実施の形態による装置の制御例を示すフローチャート。
【図20】第6の実施の形態による装置の他の制御例を示すフローチャート。
【図21】この発明の第7の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図。
【図22】第7の実施の形態による装置の制御例を示すフローチャート。
【図23】この発明の第8の実施の形態による自動白色バランス調整回路を備えた映像表示装置全体の回路構成を示すブロック図。
【図24】先の出願に記載されている自動白色バランス調整回路を備えた映像表示装置全体の構成を示すブロック図。
【図25】図24の装置で使用される信号のタイミング図。
【図26】収束速度を改善する他の映像表示装置全体の構成を示すブロック図。
【図27】図26の装置における種々の収束状態を示す図。
【図28】収束すべきデータが振動する状態を示す図。
【符号の説明】
11R…スイッチ回路(SW)、
12R…カットオフ調整回路(Cut off)、
13R…メモリ回路、
14R…D/A変換器(DAC)、
15R…ドライブゲイン調整回路(Drive gain)、
16R…メモリ回路(MEM又はMEMORY)、
17R…D/A変換器(DAC)、
18R…ブランキング回路(BLK)、
19R…ドライバー回路(Driver)、
20…CRT、
21…電流検出回路、
22…比較器、
23…AKB処理回路、
24…選択器、
25…高圧変動検出回路、
26…強制選択回路、
27…収束検出回路、
28…ラッチ回路、
29…比較回路、
31…抵抗、
32…電圧コンパレータ、
33、36、37、53、54…ラッチ回路、
34、35、51、52…電圧コンパレータ、
38、41…OR回路、
39、40…フリップフロップ回路、
55…AND回路、
61、63、64…電圧コンパレータ、
62、65、66、67…ラッチ回路、
67…OR回路、
71〜76…ラッチ回路、
77、78…AND回路、
79…OR回路、
80…ラッチ回路、
81…OR回路、
82…AND回路、
91…スイッチ回路(SW)、
92…ロウパスフィルタ回路(LPF)、
93…差動増幅器、
94、98…サンプル・ホールド回路(S/H)、
95…比較器、
96…整形回路、
97…絶対値回路(ABS)、
99…電圧コンパレータ、
100…コンパレータ回路、
101、102…ラッチ回路、
103…AND回路、
104、105、108…ラッチ回路、
106…排他的論理和回路、
107…AND回路、
110…電圧コンパレータ、
111、112…ラッチ回路、
113…AND回路、
114…積分器、
115…積分容量。
Claims (3)
- カラー映像信号の直流レベル及び交流振幅を調整して出力する調整回路と、
上記調整回路の動作を制御するために使用されるディジタルデータを格納するメモリ回路と、
上記メモリ回路に格納されたディジタルデータをアナログ信号に変換して上記調整回路に出力するD/A変換回路と、
上記カラー映像信号の垂直ブランキング期間の一部に基準信号を挿入するスイッチ回路と、
上記調整回路の出力に応じてカラー受像管を表示駆動するカソード駆動信号を出力する駆動回路と、
上記カラー受像管のカソード電流を検出する第1の検出回路と、
上記スイッチ回路で上記基準信号が挿入されている期間における上記第1の検出回路の検出値を基準値と比較する比較回路と、
上記メモリ回路に格納されたディジタルデータを上記比較回路の比較結果に基づいて更新する更新回路と、
上記第1の検出回路に接続され、第1の検出回路の出力が大きく変動した場合に、この状態を上記カラー受像管に印加されている高圧に変動が発生したものとして検出する第2の検出回路と、
上記第2の検出回路で高圧変動が検出された際に、上記調整回路で上記直流レベル及び交流振幅のうち直流レベルのみが優先的に調整されるように、上記更新回路、上記メモリ回路及び上記D/A変換回路における上記直流レベルの調整経路を選択するように制御する選択制御回路
とを具備したことを特徴とする自動白色バランス調整回路。 - 前記調整回路による前記直流レベルの調整に基づいて、前記直流レベルが所望する値に収束したことを検出する第3の検出回路をさらに具備し、
上記第3の検出回路で前記直流レベルが所望する値に収束したことが検出された後に、前記選択制御回路における前記直流レベルのみが調整される状態が解除されることを特徴とする請求項1に記載の自動白色バランス調整回路。 - カラー映像信号の垂直ブランキング期間の一部に基準信号を挿入する手段と、
予め与えられたディジタルデータに応じてこの基準信号の直流レベル及び交流振幅を調整する手段と、
この調整された基準信号に応じてカラー受像管を表示駆動するためのカソード駆動信号を発生してカラー受像管のカソード電極に供給する手段と、
上記基準信号が挿入されている期間におけるカソード電流を検出してこの検出値を基準値と比較する手段と、
この比較結果に応じて上記直流レベル及び交流振幅を調整するための上記ディジタルデータをそれぞれ更新する手段とを具備し、
上記カラー受像管における高圧変動が生じた際に、上記ディジタルデータのうち上記直流レベルを調整するためのディジタルデータのみが優先的に更新されることを特徴とする映像表示装置。
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