JP2000152277A - 自動白色バランス調整回路 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、より少ない数のコンデンサを用いて
カソードのリーク電流の影響をなくし、最適なカットオ
フやドライブゲインを得る、または集積化した際に外付
けコンデンサを必要とせず、従って安価に製造すること
ができる自動白色バランス調整回路を提供する。 【解決手段】サンプルホールド回路５１はリーク電流に
基づく抵抗４１における降下電圧を保持し、サンプルホ
ールド回路回路５２はリーク電流と信号電流に基づく抵
抗４１における降下電圧を保持する。演算回路５３によ
り上記両サンプルホールド回路の保持電圧が減算され、
この演算結果が比較回路４２に供給される。比較回路４
２には基準電圧源４３からの基準電圧が供給されてい
る。この比較回路４２により、演算回路５２の出力電圧
と基準電圧源４３からの基準電圧との比較が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はカラーテレビジョ
ン受像機に係り、特に白色バランスを自動的に調整する
自動白色バランス調整回路に関する。

【０００２】

【従来の技術】カラーテレビジョン受像機では、白色基
準信号が入力された時に、カラー受像管（以下、ＣＲＴ
と称する）で正確に所定の色温度が再現されなければな
らない。一般に、ＣＲＴのＲ（赤）、Ｇ（緑）、Ｂ
（青）の各出力光の比率は、各カソード電流の比率で決
まる。しかし、カソード電圧に対するカソード電流の特
性はＣＲＴ毎に異なる。従って、所定の色温度を再現す
るには、ＣＲＴ毎にＲ、Ｇ、Ｂ間の比率を調整する必要
がある。

【０００３】従来では、ＣＲＴの画面をテレビカメラ等
でモニターして白バランスを検出し、この検出値を工程
調整用のコンピュータシステムもしくは調整員に帰還し
て予め設定された基準値と比較し、この比較結果に応じ
てＲ、Ｇ、Ｂ各出力の直流電圧レベル及びゲインを調整
していた。また、この調整に際しては、直流電圧レベル
／ゲイン調整回路に設けられた可変抵抗を手動により調
整するか、あるいは、データバスを通じて調整用データ
の書き換えを行なっていた。

【０００４】しかし、上記従来の方法では、調整現場に
工業用テレビカメラ、工程調整用のコンピュータシステ
ムもしくは調整員を必要とし、テレビジョン受像機の出
荷後におけるＣＲＴの経年変化に追随して白バランス特
性を自己調整することができないという問題がある。

【０００５】そこで、近年では、このような調整を自動
的に行うＡＫＢ（Automatic Kine Bias ：自動白色バラ
ンス調整）回路が使われるようになってきた。これは、
垂直ブランキング期間の一部に基準信号を挿入し、その
時のカソード電流を検出し、この検出値を元に白バラン
スを調整するものである。

【０００６】このようなＡＫＢ回路の従来回路の一例を
図２０に示す。白バランスの調整は、Ｒ、Ｇ、Ｂの各軸
において、ドライブゲイン及びカットオフレベル（直流
電圧レベル）を設定することで行う。具体的には、ある
期間、映像信号の代わりに置き換えた基準信号１（黒レ
ベル）を用いてカットオフレベルを設定し、同様に基準
信号１と重ならない期間、映像信号の代わりに置き換え
た基準信号２（白レベル）を用いてドライブゲインを設
定する。この黒レベルと白レベルの２点を合わせること
で、Ｒ、Ｇ、Ｂの３軸の信号対カソード電流の比を等し
く設定している。

【０００７】次に、図２０のＡＫＢ回路について具体的
に説明する。

【０００８】スイッチ回路１、２、３は、Ｒ信号、Ｇ信
号、Ｂ信号の代わりに基準信号１（黒レベル）または基
準信号２（白レベル）を選択して出力する。基準信号１
または基準信号２を出力する期間は、垂直ブランキング
期間であって垂直帰線期間でない期間、すなわち、一般
的にはオーバースキャンされていてユーザーには視認で
きない期間の一部である。なお、基準の黒レベルに対応
した基準信号１のレベルは例えば約３〜５ＩＲＥ（ただ
し白信号のピークを１００ＩＲＥとする）であり、基準
の白レベルに対応した基準信号２のレベルは例えば約３
０〜５０ＩＲＥである。

【０００９】それぞれ利得制御増幅器からなるドライブ
ゲイン調整回路４、５、６は、スイッチ回路１、２、３
からそれぞれ出力される信号のドライブゲイン、すなわ
ちＡＣ振幅の設定を行う。また、それぞれ例えばクラン
プ回路からなるカットオフ調整回路７、８、９は、ドラ
イブゲイン調整回路４、５、６からそれぞれ出力される
信号のＤＣレベルの設定（例えばクランプ等）を行う。
カットオフ調整回路７、８、９からの出力はドライブ回
路１０、１１、１２を介して、出力トランジスタ（ＰＮ
Ｐトランジスタ）１３、１４、１５の各ベースに供給さ
れる。これらトランジスタ１３、１４、１５のエミッタ
はＣＲＴ１６のＲ、Ｇ、Ｂ各軸のカソードに接続されて
おり、これらのトランジスタ１３、１４、１５がドライ
ブ回路１０、１１、１２からの出力で駆動されることに
より、ＣＲＴ１６のＲ、Ｇ、Ｂ各軸のカソードに電流が
流れ、ＣＲＴ１６が表示駆動される。

【００１０】上記トランジスタ１３、１４、１５の各コ
レクタには、各カソードに流れる電流を電圧に変換する
ための電流検出用の抵抗１７、１８、１９が接続されて
いる。これら抵抗１７、１８、１９における降下電圧は
サンプルホールド回路（Ｓ／Ｈ）２０、２１、２２でサ
ンプリングされる。これらのサンプルホールド回路２
０、２１、２２は、一定期間、例えば１Ｈ（１水平期
間）、カソード電流に比例した電圧をサンプリングする
ものであり、サンプリングされた電圧は黒レベル保持用
のコンデンサ２３、２４、２５それぞれと、白レベル保
持用のコンデンサ２６、２７、２８それぞれとで保持さ
れる。

【００１１】上記サンプルホールド回路２０、２１、２
２のコンデンサ２３、２４、２５で保持された信号電圧
は、比較回路２９、３０、３１において、基準の黒レベ
ルを与える基準電圧源３２の基準電圧と比較される。そ
して、これら比較回路２９、３０、３１の比較結果がカ
ットオフ調整回路７、８、９に供給され、Ｒ、Ｇ、Ｂ各
軸毎のＤＣレベルの設定が行われる。

【００１２】また、サンプルホールド回路２０、２１、
２２のコンデンサ２６、２７、２８で保持された信号電
圧は、比較回路３３、３４、３５において、基準の白レ
ベルを与える基準電圧源３６の基準電圧と比較される。
そして、これら比較回路３３、３４、３５の比較結果が
ドライブゲイン調整回路４、５、６に供給され、Ｒ、
Ｇ、Ｂ各軸毎のＡＣ振幅の設定が行われる。

【００１３】このＡＫＢ回路では、Ｒ、Ｇ、Ｂ各軸毎
に、ＡＣ振幅の設定動作とＤＣレベルの設定動作が、そ
れぞれドライブゲイン調整回路またはカットオフ調整回
路、ドライブ回路、トランジスタ、サンプルホールド回
路及び比較回路からなる負帰還ループによって制御さ
れ、各比較回路２９〜３１、３３〜３５の両入力端子の
電圧が等しくなるところで負帰還ループの動作が安定す
る。そして、各負帰還ループの動作が安定した時点で、
基準信号に対するＲ、Ｇ、Ｂ各軸間のカソード電流の比
が等しくなるように設定される。

【００１４】

【発明が解決しようとする課題】ところで、上記従来の
ＡＫＢ回路では、カソード電流を変換して得られる電圧
を絵柄期間保持しておくために、サンプルホールド回路
２０〜２２ではコンデンサ２３〜２８を必要とする。こ
の絵柄期間は１Ｖ（１垂直期間、約１７ｍｓ）であるた
めに、これらのコンデンサとして比較的大きな容量のも
のが使われている。

【００１５】この結果、集積化されたＡＫＢ回路ではこ
れらのコンデンサを内蔵させることはできず、従って外
付け部品とする必要がある。また、集積回路には、コン
デンサを外付けするために専用の外部端子を設ける必要
があり、集積回路の大型化は避けられない。

【００１６】さらに、上記従来のＡＫＢ回路では、ＣＲ
Ｔの画面が真っ黒な状態であってもカソード電流にリー
ク電流が発生することがある。それ故、カソード電流を
変換して得られる電圧は０Ｖではなく、このリーク電流
による電圧がサンプルホールド回路２０〜２２のコンデ
ンサ２３〜２８の保持電圧に加算される。

【００１７】図２１は、上記従来のＡＫＢ回路において
カソード電流の検出と基準電圧との比較に関係した回路
部分を抽出して示している。

【００１８】ここで、抵抗４１は先の抵抗１７、１８、
１９に該当し、比較回路４２は先の比較回路２９〜３
１、３３〜３５に該当し、さらに基準電圧源４３は先の
基準電圧源３２、３６に該当している。

【００１９】基準信号入力時、カソードには基準信号に
対応したカソード電流Ｉｋに加えてリーク電流Ｉleakが
流れる。このため、抵抗４１にはＶＩｋ＝Ｒ×（Ｉｋ＋
Ｉleak）（Ｒは抵抗４１の抵抗値）なる降下電圧が発生
する。

【００２０】すなわち、抵抗４１にはリーク電流による
降下電圧が発生するため、従来では最適なカットオフや
ドライブゲインが得られないことがあった。

【００２１】また、Ｒ、Ｇ、Ｂ３軸間でリーク電流の値
が異なると、正しい白バランスが得られなくなるという
問題も生じる。

【００２２】そこで、このようなリーク電流による白バ
ランスのずれの問題を解決する対策として、さらに従来
では図２２に示すような回路が考えられている。この回
路は、先の図２１の回路に対し、カソード電流Ｉｋを垂
直ブランキング期間でクランプするクランプ回路４４を
追加したものである。

【００２３】このクランプ回路４４は、クランプ用のコ
ンデンサ４５とクランプ用の電圧源４６とスイッチ回路
（ＳＷ）４７とから構成されている。

【００２４】この回路では、垂直ブランキング期間に、
リーク電流が存在する場合には、抵抗４１の両端にこの
リーク電流に対応した降下電圧が発生する。また、スイ
ッチ回路４７がオンし、比較回路４２とコンデンサ４５
との接続ノードがクランプ用の電圧源４６の電圧と等し
い電圧に設定される。

【００２５】一方、垂直ブランキング期間以外では、抵
抗４１に基準信号に対応した電流とリーク電流との和の
電流に対応した降下電圧が発生する。このとき、スイッ
チ回路４７はオフしており、比較回路４２とコンデンサ
４５との接続ノードには、リーク電流成分による電圧が
相殺され、基準信号のみに対応した電流による降下電圧
が発生する。そして、この電圧が比較回路４２で基準電
圧と比較される。

【００２６】ところが、この図２２の回路ではクランプ
用のコンデンサ４５がさらに必要となる。

【００２７】このように従来のＡＫＢ回路では、多数の
コンデンサを設ける必要があり、その結果、多数の外付
け部品が必要になると共に集積回路に多数の外部端子を
設ける必要があるので、製造価格が高価となる欠点があ
る。

【００２８】また、従来のＡＫＢ回路では、カソードに
流れるリーク電流の影響により、最適なカットオフやド
ライブゲインが得られないという欠点がある。さらに、
このリーク電流の影響をなくすためにはより多くのコン
デンサが必要になるという問題が生じる。

【００２９】この発明は上記のような事情を考慮してな
されたものであり、第１の目的は、より少ない数のコン
デンサを用いてカソードのリーク電流の影響をなくし、
最適なカットオフやドライブゲインを得ることができる
自動白色バランス調整回路を提供することにある。

【００３０】この発明の第２の目的は、集積化した際に
外付けコンデンサを必要とせず、従って安価に製造する
ことができる自動白色バランス調整回路を提供すること
にある。

【００３１】

【課題を解決するための手段】第１の発明の自動白色バ
ランス調整回路は、カラーテレビジョン映像信号の振幅
及び直流レベルを調整して出力する調整回路と、上記映
像信号の垂直ブランキング期間の一部に基準信号を挿入
するスイッチ回路と、上記調整回路の出力に応じてカラ
ー受像管を表示駆動するカソード駆動信号を出力する駆
動回路と、上記カラー受像管のカソード電流を検出する
検出回路と、上記映像信号の垂直ブランキング期間にお
ける上記検出回路の検出値をサンプリングし保持する第
１のサンプルホールド回路と、上記スイッチ回路で上記
基準信号が挿入されている期間における上記検出回路の
検出値と上記第１のサンプルホールド回路の保持値との
差を得る回路手段と、上記回路手段の出力を基準値と比
較しこの比較結果に応じて上記調整回路の動作を制御す
るための制御信号を出力する第１の比較回路とを具備し
ている。

【００３２】第２の発明の自動白色バランス調整回路
は、カラーテレビジョン映像信号の振幅及び直流レベル
を調整して出力する調整回路と、上記映像信号の垂直ブ
ランキング期間の一部に基準信号を挿入するスイッチ回
路と、上記調整回路の出力に応じてカラー受像管を表示
駆動するカソード駆動信号を出力する駆動回路と、上記
カラー受像管のカソード電流を検出する検出回路と、上
記映像信号の垂直ブランキング期間における上記検出回
路の検出値をサンプリングし保持するサンプルホールド
回路と、上記スイッチ回路で上記基準信号が挿入されて
いる期間における上記検出回路の出力を基準値と比較し
この比較結果に応じて上記調整回路の動作を制御するた
めの制御信号を出力する比較回路と、上記基準値を上記
サンプルホールド回路の保持値に応じて変化させる回路
手段とを具備している。

【００３３】第３の発明の自動白色バランス調整回路
は、カラーテレビジョン映像信号の振幅及び直流レベル
を調整して出力する調整回路と、上記映像信号の垂直ブ
ランキング期間の一部に基準信号を挿入するスイッチ回
路と、上記調整回路の出力に応じてカラー受像管を表示
駆動するカソード駆動信号を出力する駆動回路と、上記
カラー受像管のカソード電流を検出する検出回路と、上
記映像信号の垂直ブランキング期間における上記検出回
路の検出値をサンプリングし保持するサンプルホールド
回路と、上記スイッチ回路で上記基準信号が挿入されて
いる期間における上記検出回路の出力を基準値と比較し
この比較結果に応じて上記調整回路の動作を制御するた
めの制御信号を出力する比較回路と、上記基準値を上記
サンプルホールド回路の保持値に応じて変化させる回路
手段とを具備している。

【００３４】

【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。

【００３５】図１はこの発明の第１の実施の形態による
ＡＫＢ回路の要部の構成を示す回路図である。すなわ
ち、この図１の回路は、先の図２０の従来回路におい
て、Ｒ、Ｇ、Ｂ３軸のいずれか１つの軸におけるカソー
ド電流の検出部分と基準電圧との比較部分付近の回路構
成を抽出して示したものであり、それ以外の構成は図２
０と同様であるのでその説明は省略する。

【００３６】図１において、抵抗４１は先の抵抗１７、
１８、１９に該当し、比較回路４２は先の比較回路２９
〜３１、３３〜３５に該当し、さらに基準電圧源４３は
先の基準電圧源３２、３６に該当している。

【００３７】この図１の回路では、リーク電流による抵
抗４１における電圧降下をキャンセルするために、２個
のサンプルホールド回路（Ｓ／Ｈ）５１、５２と演算回
路５３とが追加されている。すなわち、上記２個のサン
プルホールド回路５１、５２の入力端子は抵抗４１の一
端に共通に接続されている。

【００３８】一方のサンプルホールド回路５１は、クロ
ック信号ＣＫがアクティブ（“Ｈ”レベル）のときに抵
抗４１における降下電圧をサンプリングし、保持する。
他方のサンプルホールド回路５２は、クロック信号ＣＫ
２がアクティブ（“Ｈ”レベル）のときに抵抗４１にお
ける降下電圧をサンプリングし、保持する。そして、演
算回路５３によりサンプルホールド回路５２の保持電圧
からサンプルホールド回路５１の保持電圧が減算され、
この減算結果ＶＩｋ′が比較回路４２の一方入力端
（−）に供給される。なお、比較回路４２の他方入力端
（＋）には基準電圧源４３からの基準電圧が供給されて
いる。そして、比較回路４２により、演算回路５３の出
力電圧と基準電圧源４３からの基準電圧との比較が行わ
れ、この比較結果が先のドライブゲイン調整回路４、
５、６やカットオフ調整回路７、８、９のいずれかに供
給される。

【００３９】次に上記構成でなる回路の動作を、図２の
タイミングチャートを用いて説明する。

【００４０】まず、垂直ブランキング期間の一部に、先
のスイッチ回路（図２０中の１、２、３）が切り替えら
れてＲ、Ｇ、Ｂ信号の代わりに基準信号１または基準信
号２が挿入され、ＡＫＢ動作が行われるが、それに先立
ちブランキングパルスが挿入される。

【００４１】このブランキングパルスはＣＲＴのカソー
ドに対して無信号状態を設定するものであり、後述する
ブランキング回路に供給される。このブランキングパル
スの挿入期間に、クロック信号ＣＫがアクティブにされ
る。このとき、本来ならばカソード電流は流れないの
で、抵抗４１における降下電圧ＶＩｋは０Ｖになるはず
である。このとき、リーク電流Ｉleakが発生していれ
ば、ＶＩｋ＝Ｒ×Ｉleakなる電圧降下が抵抗４１に発生
する（ただし、Ｒは抵抗４１の抵抗値である）。そし
て、この降下電圧が、クロック信号ＣＫがアクティブの
ときに、サンプルホールド回路５１でサンプリングさ
れ、保持される。

【００４２】次に先のスイッチ回路が切り替えられ、基
準信号（基準信号１または基準信号２）が挿入される。
そして、この期間にクロック信号ＣＫ２がアクティブに
され、抵抗４１における降下電圧がサンプルホールド回
路５２でサンプリングされ、保持される。この後、演算
回路５２により、サンプルホールド回路５２で保持され
た電圧から、サンプルホールド回路５１で保持された電
圧が減算される。

【００４３】ここで、サンプルホールド回路５２で保持
される電圧は、基準信号が入力されたときにカソードに
流れる基準信号に対応した電流とリーク電流との和の電
流を変換した電圧となるので、演算回路５３からはリー
ク電流に基づく変換電圧を含まない基準信号のみの電流
に対応した変換電圧が出力される。そして、比較回路４
２により、この演算回路５３から出力される電圧が基準
電圧と比較され、このときの比較結果が先のドライブゲ
イン調整回路（図２０中の４、５、６）及びカットオフ
調整回路（図２０中の７、８、９）のいずれか１つに入
力される。

【００４４】このように、上記第１の実施の形態による
ＡＫＢ回路によれば、カソードに流れるリーク電流の影
響をなくすことができ、これにより最適なカットオフや
ドライブゲインを得ることができる。

【００４５】次にこの発明の第２の実施の形態によるＡ
ＫＢ回路について図３を参照して説明する。

【００４６】この図３のＡＫＢ回路が図１のものと異な
るところは、サンプルホールド回路５２が省略され、抵
抗４１における降下電圧が先の演算回路５３の一方の入
力端子（＋）に直接入力される点である。

【００４７】この実施の形態のＡＫＢ回路では、ブラン
キングパルスが挿入され、このブランキングパルスの挿
入期間に、クロック信号ＣＫがアクティブにされる。こ
のとき、リーク電流Ｉleakが発生していれば、ＶＩｋ＝
Ｒ×Ｉleakなる降下電圧が抵抗４１に発生し、クロック
信号ＣＫがアクティブのときに、サンプルホールド回路
５１でこの降下電圧がサンプリングされ、保持される。

【００４８】次に先のスイッチ回路が切り替えられて、
基準信号（基準信号１または基準信号２）が挿入され
る。この期間に抵抗４１における降下電圧が直接、演算
回路５３の一方の入力端子（＋）に入力される。そし
て、演算回路５３により、サンプルホールド回路５１で
保持された電圧から、抵抗４１で検出された電圧が減算
される。この結果、第１の実施の形態のものと同様に、
演算回路５３からはリーク電流に基づく変換電圧を含ま
ない、基準信号のみに対応した変換電圧ＶＩｋ′が出力
される。

【００４９】すなわち、この実施の形態の場合、サンプ
リングされるのはリーク電流に基づく変換電圧のみであ
る。すなわち、基準信号が入力されているときの抵抗４
１における変換電圧はサンプリングされることなく、演
算回路５３に入力される。

【００５０】ここで、比較回路４２を含む後段回路がア
ナログ処理回路で構成される場合、基準信号が入力され
ているときの抵抗４１における変換電圧をサンプリング
すると、制御ループを遮断することになる。

【００５１】従って、本実施の形態によるＡＫＢ回路
は、比較回路４２を含む後段回路がアナログ処理回路で
構成されるような場合に好適である。また、この場合、
比較回路４２はコンパレータで構成されるものではな
く、オペアンプ（演算増幅回路）で構成されたものを使
用する必要がある。

【００５２】次にこの発明の第３の実施の形態によるＡ
ＫＢ回路について図４を参照して説明する。すなわち、
この図４の回路は、先の図２０の従来回路において、
Ｒ、Ｇ、Ｂ３軸のいずれか１つの軸におけるカソード電
流の検出部分及び基準電圧との比較部分付近の回路構成
を抽出して示したものであり、それ以外の構成は図２０
と同様であるのでその説明は省略する。

【００５３】図４において、抵抗４１は先の抵抗１７、
１８、１９に該当している。また、比較回路４２は先の
比較回路２９〜３１、３３〜３５に該当し、さらに定電
流源５４と抵抗５５とは基準電圧を発生する先の定電圧
源３２または３６を構成している。

【００５４】この図４の回路では、ブランキング期間、
リーク電流による抵抗４１における降下電圧をキャンセ
ルするために、さらにサンプルホールド回路（Ｓ／Ｈ）
５６と、演算増幅回路５７とが追加されている。すなわ
ち、上記サンプルホールド回路５６の入力端子は抵抗４
１の一端に接続されている。このサンプルホールド回路
５６は、クロック信号ＣＫがアクティブ（“Ｈ”レベ
ル）のときに抵抗４１における降下電圧をサンプリング
し、保持する。

【００５５】上記演算増幅回路５７は、反転入力端子
（−）が出力端子に接続されて電圧フォロワ回路を構成
しており、その非反転入力端子（＋）に上記サンプルホ
ールド回路５６の出力が入力される。

【００５６】先の定電圧源３２または３６を構成する上
記定電流源５４の一端は電源電圧のノードに接続されて
おり、他端は上記抵抗５５の一端に接続されている。さ
らに上記抵抗５５の他端は上記演算増幅回路５７の出力
端子に接続されている。

【００５７】比較回路４２の反転入力端子（−）は上記
抵抗４１とサンプルホールド回路５６の入力端子との接
続ノードに接続され、非反転入力端子（＋）は上記定電
流源５４と抵抗５５との接続ノードに接続されている。

【００５８】この実施の形態のＡＫＢ回路では、ブラン
キングパルスの挿入期間に、クロック信号ＣＫがアクテ
ィブにされる。この期間にリーク電流Ｉleakが発生して
いれば、ＶＩｋ＝Ｒ×Ｉleakなる電圧降下が抵抗４１に
発生する。そして、クロック信号ＣＫがアクティブにな
ると、サンプルホールド回路５６でこの降下電圧がサン
プリングされ、保持される。そして、サンプルホールド
回路５６で保持された電圧が、演算増幅回路５７を介し
て抵抗５５の他端にＶleakとして印加される。

【００５９】一方、抵抗５５には定電流源５４による一
定電流Ｉが流れるため、定電流源５４と抵抗５５との接
続ノード、すなわち比較回路４２の非反転入力端子
（＋）における電圧Ｖｓは、演算増幅回路５７の出力電
圧Ｖleakが０Ｖであると仮定した場合、抵抗５５の抵抗
値をｒとすると、Ｖｓ＝ｒ×Ｉとなり、このＶｓが先の
基準電圧に相当する電圧となる。Ｖleakが０Ｖでない場
合、ＶｓはＶleak＋ｒ×Ｉとなる。

【００６０】次に先のスイッチ回路が切り替えられて基
準信号（基準信号１または基準信号２）が挿入される。
そして、この期間に抵抗４１における降下電圧が比較回
路４２の反転入力端子（−）に入力される。このとき、
抵抗４１における降下電圧は、基準信号によるカソード
電流の変換電圧とリーク電流の変換電圧との和になる。
従って、比較回路４２では共にリーク電流の変換電圧を
含む２つの電圧が比較されることになり、リーク電流の
変換電圧は相殺される。

【００６１】すなわち、この実施の形態の場合にも、カ
ソードに流れるリーク電流の影響をなくすことができ、
これにより最適なカットオフやドライブゲインを得るこ
とができる。

【００６２】次にこの発明の第４の実施の形態によるＡ
ＫＢ回路について図５を参照して説明する。

【００６３】この図５のＡＫＢ回路が図４のものと異な
るところは、定電流源５４と抵抗５５からなる定電圧源
の代わりに先の定電圧源３２または３６に相当する定電
圧源５８を設け、この定電圧源５８を比較回路４２の非
反転入力端子（＋）と演算増幅回路５７の出力端子との
間に接続するようにしたものである。

【００６４】この実施の形態の場合、比較回路４２の非
反転入力端子（＋）には、定電圧源５８の基準電圧Ｖｃ
と演算増幅回路５７からの出力電圧Ｖleakとの和の電圧
が入力されるので、第３の実施の形態のＡＫＢ回路の場
合と同様に、カソードに流れるリーク電流の影響をなく
すことができ、これにより最適なカットオフやドライブ
ゲインを得ることができる。

【００６５】図６はこの発明の第５の実施の形態による
ＡＫＢ回路の全体の構成を示している。上記第１ないし
第４の実施の形態によるＡＫＢ回路では、図１、図３、
図４、図５に示すような回路が、Ｒ、Ｇ、Ｂ３軸各軸毎
に、かつ基準信号１及び基準信号２毎に設けられる。

【００６６】しかし、このような構成であると各軸毎及
び基準信号毎にサンプルホールド回路や演算回路、差動
増幅回路が必要になる。

【００６７】そこで、この図６のＡＫＢ回路では、例え
ば前記図３に示すような回路を、Ｒ、Ｇ、Ｂ３軸の全て
に、かつ基準信号１及び基準信号２の両方で共通に使用
することにより、回路規模が大きくならないようにした
ものである。

【００６８】図６において、スイッチ回路１、２、３
は、Ｒ信号、Ｇ信号、Ｂ信号の代わりに基準信号１（黒
レベル）または基準信号２（白レベル）を選択して出力
する。上記基準信号１または基準信号２を出力する期間
は、従来と同様に、垂直ブランキング期間であって垂直
帰線期間でない期間、すなわち、一般的にはオーバース
キャンされていてユーザーには視認できない期間の一部
である。また、基準の黒レベルに対応した基準信号１の
レベルは例えば約３〜５ＩＲＥ（ただし白信号のピーク
を１００ＩＲＥとする）であり、基準の白レベルに対応
した基準信号２のレベルは例えば約３０〜５０ＩＲＥで
ある。

【００６９】それぞれ利得制御増幅器からなるドライブ
ゲイン調整回路４、５、６は、スイッチ回路１、２、３
からそれぞれ出力される信号のドライブゲイン、すなわ
ちＡＣ振幅の設定を行う。また、それぞれ例えばクラン
プ回路からなるカットオフ調整回路７、８、９は、ドラ
イブゲイン調整回路４、５、６からそれぞれ出力される
信号のＤＣレベルの設定（クランプ）を行う。カットオ
フ調整回路７、８、９からの出力はブランキング回路６
１、６２、６３それぞれ及びドライブ回路１０、１１、
１２それぞれを経由して、出力トランジスタ（ＰＮＰト
ランジスタ）１３、１４、１５の各ベースに供給され
る。

【００７０】上記ブランキング回路６１、６２、６３は
ブランキング信号Ｒ．ＢＬＫ、Ｇ．ＢＬＫ、Ｂ．ＢＬＫ
によってそれぞれ制御され、ブランキング期間には、対
応するカットオフ調整回路７、８、９からの出力が対応
するドライブ回路１０、１１、１２に供給されないよう
にして、他の軸におけるカソード電流検出に影響が与え
られないようにしている。

【００７１】上記トランジスタ１３、１４、１５のエミ
ッタはＣＲＴ１６のＲ、Ｇ、Ｂ各軸のカソードに接続さ
れており、これらのトランジスタ１３、１４、１５がド
ライブ回路１０、１１、１２からの出力で駆動されるこ
とにより、ＣＲＴ１６のＲ、Ｇ、Ｂ各軸のカソードに電
流が流れ、ＣＲＴ１６が表示駆動される。

【００７２】さらに、上記トランジスタ１３、１４、１
５の各コレクタは共通に接続され、このカソード共通接
続ノードと接地ノードとの間には、カソードに流れる電
流を電圧に変換するための電流検出用の抵抗６４が接続
されている。そして、この抵抗６４における降下電圧は
サンプルホールド回路６５でサンプリングされる。この
サンプルホールド回路６５は、一定期間、例えば１Ｈ
（１水平期間）、カソード電流に比例した電圧をサンプ
リングするものであり、ここでサンプリングされた電圧
は演算回路６６の反転入力端子（−）に供給される。ま
た、上記抵抗６４における降下電圧は上記演算回路６６
の非反転入力端子（＋）に直接に供給される。

【００７３】上記演算回路６６の出力端子は比較回路６
７の反転入力端子（−）に供給される。この比較回路６
７の非反転入力端子（＋）には、黒レベルの基準電圧を
発生する定電圧源６８からの出力電圧もしくは白レベル
の基準電圧を発生する定電圧源６９の出力電圧がスイッ
チ回路（ＳＷ）７０を介して選択的に入力される。

【００７４】上記比較回路６７における比較結果は、Ｒ
軸におけるドライブゲイン調整用のサンプルホールド回
路（Ｓ／Ｈ）７１、Ｇ軸におけるドライブゲイン調整用
のサンプルホールド回路７２、Ｂ軸におけるドライブゲ
イン調整用のサンプルホールド回路７３、Ｒ軸における
カットオフ調整用のサンプルホールド回路７４、Ｇ軸に
おけるカットオフ調整用のサンプルホールド回路７５、
Ｂ軸におけるカットオフ調整用のサンプルホールド回路
７６に入力される。なお、７７ないし８２はそれぞれ電
圧保持用のコンデンサである。

【００７５】そして、これら各サンプルホールド回路７
１〜７６の保持電圧が対応するドライブゲイン調整回路
４、５、６もしくはカットオフ調整回路７、８、９に供
給され、Ｒ、Ｇ、Ｂ各軸毎のＡＣ振幅の設定もしくはと
ＤＣレベルの設定が行われる。

【００７６】次に上記構成でなる回路の動作を図７のタ
イミングチャートを参照して説明する。

【００７７】まず、スイッチ回路１、２、３が切り替え
られてＲ信号、Ｇ信号、Ｂ信号の代わりに基準信号１
（黒レベル）もしくは基準信号２（白レベル）が入力さ
れる前に、全てのブランキング信号Ｒ．ＢＬＫ、Ｇ．Ｂ
ＬＫ、Ｂ．ＢＬＫが“Ｈ”レベルにされる。これによ
り、ブランキング回路６１、６２、６３は対応するカッ
トオフ調整回路７、８、９からの出力を対応するドライ
ブ回路１０、１１、１２に供給しないようになる。そし
て、このブランキング期間にクロック信号ＣＫが“Ｈ”
レベルにされ、リーク電流による抵抗６４の降下電圧が
サンプルホールド回路６５でサンプリングされ、保持さ
れる。

【００７８】次に、スイッチ回路１、２、３が切り替え
られてＲ信号、Ｇ信号、Ｂ信号の代わりに基準信号１が
入力される。この基準信号１が入力されている期間で
は、ブランキング信号Ｒ．ＢＬＫ、Ｇ．ＢＬＫ、Ｂ．Ｂ
ＬＫの順で順次、所定期間“Ｌ”レベルにされる。な
お、これらの信号Ｒ．ＢＬＫ、Ｇ．ＢＬＫ、Ｂ．ＢＬＫ
が“Ｌ”レベルとなる期間は互いに重ならないようにす
る。

【００７９】ブランキング信号Ｒ．ＢＬＫが“Ｌ”レベ
ルになっている期間では、Ｒ軸におけるカットオフ調整
回路７からの出力がブランキング回路６１及びドライブ
回路１０を経由して、Ｒ軸のカソードに接続されたトラ
ンジスタ１３のベースに入力され、ＣＲＴ１６のＲ軸の
カソードに電流が流れる。そして、このときのカソード
電流が抵抗６４によって電圧に変換され、演算回路６６
の非反転入力端子（＋）に入力される。この変換された
電圧にリーク電流に基づく電圧成分が含まれていれば、
演算回路６６によって先にサンプルホールド回路６５で
サンプリングされ、保持されていた電圧との間で減算が
行われることにより、リーク電流に基づく電圧がキャン
セルされる。

【００８０】また、基準信号１が入力されている期間で
は、スイッチ回路７０では黒の基準レベルに対応した定
電圧源６８からの基準電圧が選択されており、演算回路
６６によってリーク電流に基づく電圧成分がキャンセル
された電圧とこの基準電圧とが比較回路６７で比較され
る。そして、この比較回路６７における比較結果は、そ
の後、図示しない回路で発生されるサンプルホールド制
御信号ＳＨ７４に基づいて、Ｒ軸におけるカットオフ調
整用のサンプルホールド回路７４でサンプリングされ、
保持される。そして、この保持された信号電圧がＲ軸に
おけるカットオフ調整回路７に供給され、Ｒ軸のＤＣレ
ベルの設定が行われる。この設定動作は、ブランキング
信号Ｒ．ＢＬＫが“Ｌ”レベルでかつサンプルホールド
制御信号ＳＨ７４が“Ｈ”レベルとなっている期間中行
われ、最終的に比較回路６７の反転入力端子と非反転入
力端子の両入力電圧が一致するようにカットオフ調整回
路７におけるクランプレベルが調整される。

【００８１】この後は、ブランキング信号Ｇ．ＢＬＫ、
Ｂ．ＢＬＫが順次、所定期間“Ｌ”レベルにされ、かつ
図示しない回路で発生されるサンプルホールド制御信号
ＳＨ７５、ＳＨ７６が順次、所定期間“Ｈ”レベルにさ
れることにより、Ｇ軸及びＢ軸についても同様にしてそ
れぞれのＤＣレベルの設定が行われる。

【００８２】次に、スイッチ回路１、２、３が切り替え
られてＲ信号、Ｇ信号、Ｂ信号の代わりに今度は基準信
号２が入力される。この基準信号２が入力されている期
間でも、ブランキング信号Ｒ．ＢＬＫ、Ｇ．ＢＬＫ、
Ｂ．ＢＬＫの順で順次、所定期間“Ｌ”レベルにされ
る。

【００８３】ブランキング信号Ｒ．ＢＬＫが“Ｌ”レベ
ルになっている期間では、Ｒ軸におけるカットオフ調整
回路７からの出力がブランキング回路６１及びドライブ
回路１０を経由して、Ｒ軸のカソードに接続されたトラ
ンジスタ１３のベースに入力され、ＣＲＴ１６のＲ軸の
カソードに電流が流れる。このときのカソード電流が抵
抗６４によって電圧に変換され、演算回路６６の非反転
入力端子（＋）に入力される。この変換された電圧にリ
ーク電流に基づく電圧成分が含まれていれば、演算回路
６６によって先にサンプルホールド回路６５でサンプリ
ングされ、保持されていた電圧との間で減算が行われる
ことにより、リーク電流に基づく電圧がキャンセルされ
る。

【００８４】また、基準信号２が入力されている期間で
は、スイッチ回路７０では白の基準レベルに対応した定
電圧源６９からの基準電圧が選択されており、リーク電
流に基づく電圧成分がキャンセルされた電圧とこの基準
電圧とが比較回路６７で比較される。この比較回路６７
における比較結果は、その後、図示しない回路で発生さ
れるサンプルホールド制御信号ＳＨ７１に基づいて、Ｒ
軸におけるドライブゲイン調整用のサンプルホールド回
路７１でサンプリングされ、保持される。そして、この
保持された信号電圧がＲ軸におけるドライブゲイン調整
回路４に供給され、Ｒ軸のＡＣ振幅の設定が行われる。
この設定動作は、ブランキング信号Ｒ．ＢＬＫが“Ｌ”
レベルでかつサンプルホールド制御信号ＳＨ７１が
“Ｈ”レベルとなっている期間中行われ、最終的に比較
回路６７の反転入力端子と非反転入力端子の両入力電圧
が一致するようにドライブゲイン調整回路４におけるＡ
Ｃ振幅が調整される。

【００８５】この後は、ブランキング信号Ｇ．ＢＬＫ、
Ｂ．ＢＬＫが順次、所定期間“Ｌ”レベルにされ、かつ
図示しない回路で発生されるサンプルホールド制御信号
ＳＨ７２、ＳＨ７３が順次、所定期間“Ｈ”レベルにさ
れることにより、Ｇ軸及びＢ軸についても同様にしてそ
れぞれのＡＣ振幅の設定が行われる。

【００８６】このようにこの実施の形態によれば、カソ
ードに流れるリーク電流に基づく電圧をキャンセルする
ための回路部分を、Ｒ、Ｇ、Ｂ３軸の全てで、かつ基準
信号１及び基準信号２の両方で共通に使用するようにし
たので、カソードに流れるリーク電流の影響をなくすこ
とができて最適なカットオフやドライブゲインを得るこ
とができる他に、回路規模が大きくならないという効果
が得られる。

【００８７】なお、この実施の形態では、カソードに流
れるリーク電流に基づく電圧をキャンセルするための回
路として図３に示すような回路を用いる場合について説
明したが、これは他に図１、図４、図５に示すような回
路を用いることもできる。

【００８８】なお、上記第１ないし第５の各実施の形態
では、カットオフ（黒レベル）、ドライブゲイン（白レ
ベル）の両方を設定する場合について説明したが、これ
はいずれか一方のみを設定するように構成してもよいこ
とはもちろんである。

【００８９】これまでに説明した各実施の形態によるＡ
ＫＢ回路では、より少ない数のコンデンサを用いてカソ
ードのリーク電流の影響をなくし、最適なカットオフや
ドライブゲインを得るためのものであったが、次に、集
積化した際に外付けコンデンサを必要とせず、安価に製
造することができるＡＫＢ回路の実施の形態について説
明する。

【００９０】図８は、集積化した際に外付けコンデンサ
を必要しない、この発明の第６の実施の形態によるＡＫ
Ｂ回路の構成を示している。なお、この図８の回路では
Ｒ、Ｇ、Ｂ各軸のうちのＲ軸に関係した部分の回路構成
のみ示しているが、残り２軸に関係した部分の回路構成
もこれと同様なのでその説明は省略する。

【００９１】図８において、スイッチ回路１は、映像信
号（Ｒ信号）、基準信号１（黒レベル）及び基準信号２
（白レベル）を選択して出力する。このスイッチ回路１
の出力はドライブゲイン調整回路４に入力される。ドラ
イブゲイン調整回路４は利得制御増幅器であり、スイッ
チ回路１から出力される信号のドライブゲイン、すなわ
ちＡＣ振幅の設定を行う。

【００９２】例えばクランプ回路からなるカットオフ調
整回路７は、ドライブゲイン調整回路４から出力される
信号のＤＣレベルの設定（クランプ）を行う。このカッ
トオフ調整回路７からの出力はドライブ回路１０を経由
して、出力トランジスタ（ＰＮＰトランジスタ）１３の
ベースに供給される。

【００９３】上記トランジスタ１３のエミッタはＣＲＴ
１６のカソードに接続されており、このトランジスタ１
３がドライブ回路１０からの出力で駆動されることによ
り、ＣＲＴ１６のカソードに電流が流れ、ＣＲＴ１６が
表示駆動される。

【００９４】さらに、上記トランジスタ１３のコレクタ
と接地ノードとの間には、カソードに流れる電流を電圧
に変換するための電流検出用の抵抗１７が接続されてい
る。そして、この抵抗１７における降下電圧は２個のコ
ンパレータ回路（比較回路）９１、９２それぞれの非反
転入力端子（＋）に入力される。

【００９５】上記一方のコンパレータ回路９１の反転入
力端子（−）には、定電圧源９３で発生される黒の基準
レベルに対応した基準電圧が入力される。他方のコンパ
レータ回路９２の反転入力端子（−）には、定電圧源９
４で発生される白の基準レベルに対応した基準電圧が入
力される。

【００９６】また、９５、９６はそれぞれ例えば、電源
を与えなくともデータの保持が可能な不揮発性メモリ等
からなるメモリ回路である。上記両メモリ回路９５、９
６には、カットオフ調整回路７及びドライブゲイン調整
回路４それぞれの動作を制御するためのディジタルデー
タが予め格納される。そして、両メモリ回路９５、９６
に格納されたデータが読み出され、ディジタル／アナロ
グ変換回路（Ｄ／Ａ）９７、９８にそれぞれ供給され、
ここでアナログ信号電圧に変換されてカットオフ調整回
路７及びドライブゲイン調整回路４に入力される。

【００９７】また、上記両メモリ回路９５、９６に格納
された各データはレジスタ９９、１００にそれぞれ読み
出される。そして、両レジスタ９９、１００のデータは
加算器１０１、１０２に入力される。

【００９８】上記両加算器１０１、１０２には、所定の
ディジタルデータ、例えば「＋１」もしくは「−１」を
選択出力するデータ選択回路１０３、１０４の出力が入
力される。上記データ選択回路１０３、１０４の選択動
作は上記コンパレータ回路９１、９２の比較出力に応じ
て行われる。そして、上記両加算器１０１、１０２の加
算結果が上記両メモリ回路９５、９６に入力され、再格
納されることにより、両メモリ回路９５、９６の格納デ
ータが更新される。

【００９９】なお、上記両メモリ回路９５、９６にデー
タを格納、再格納する際の制御はストア信号ストア１、
ストア２で行われ、上記両メモリ回路９５、９６の格納
データをレジスタ９９、１００にロードする際の制御は
ロード信号ロード１、ロード２で行われる。

【０１００】次に上記のような構成でなるＡＫＢ回路の
動作を図９のタイミングチャートを参照して説明する。

【０１０１】まず、スイッチ回路１が切り替えられ、垂
直ブランキング期間であって帰線期間でない期間にＲ信
号の代わりに基準信号１（黒レベル）が入力される。こ
のとき、メモリ回路９５、９６に予め格納されている初
期値データがそれぞれ読み出され、Ｄ／Ａ変換回路９
７、９８それぞれで変換されてカットオフ調整回路７及
びドライブゲイン調整回路４に入力されるので、カット
オフ調整回路７及びドライブゲイン調整回路４ではそれ
ぞれ初期値データに応じたＤＣレベルの設定及びドライ
ブゲインの設定が行なわれる。

【０１０２】一方、ロード１のタイミングでメモリ回路
９５の格納データがレジスタ９９に取り込まれる。

【０１０３】また、基準信号１が入力されているときの
ＣＲＴ１６のカソード電流が抵抗１７によって電圧に変
換され、コンパレータ回路９１の非反転入力端子（＋）
に入力される。そして、コンパレータ回路９１により上
記変換電圧が基準電圧と比較され、その比較結果に応じ
てデータ選択回路１０３で「＋１」データもしくは「−
１」データが選択出力される。ここで、コンパレータ回
路９１が、例えば上記抵抗１７における変換電圧が基準
電圧よりも大きいときに“Ｈ”レベル信号を出力するよ
うなものであると仮定すると、このとき、データ選択回
路１０３は「−１」データを出力する。

【０１０４】この後、データ選択回路１０３から出力さ
れる「−１」データが加算器１０１でレジスタ９９の内
容と加算される。すなわち、この場合にはレジスタ９９
の内容から「１」が減算される。そして、この加算され
たデータが、ストア１のタイミンクでメモリ回路９５に
再格納され、初期値データの更新が行なわれる。

【０１０５】すなわち、この更新されたメモリ回路９５
の格納データは以前の値よりも「１」だけ減少し、この
更新されたデータが読み出され、Ｄ／Ａ変換回路９７で
変換されてカットオフ調整回路７に入力されることによ
り、カットオフ調整回路７はカットオフが減少するよう
に制御される。この結果、カソード電流は以前よりも減
少する。

【０１０６】なお、説明の都合上、１回の基準信号１の
挿入期間に１回の割合でメモリ回路のデータ更新動作が
行なわれるように説明したが、このデータ更新動作は、
ロード１とストア１のタイミングの関係、すなわち、ま
ずロード１でレジスタにデータがロードされた後にスト
ア１でメモリ回路にデータが再格納されるという関係が
満足するならば、１回の基準信号１の挿入期間にメモリ
回路のデータ更新動作を複数回行うようにしてよい。た
だし、実際には、メモリ回路に格納されるデータの単位
ビット長が８ビット程度であれば、１Ｖ（１垂直）期間
に１回のデータ更新動作で十分である。例えば、データ
長が８ビットの場合、１６進数で「００」から「ＦＦ」
まで変化する可能性があるので、２５６回のデータ更新
動作を行うとして、１Ｖ期間に１回行われるとすると
４．３ｓで最終値に到達する。

【０１０７】同様にして、基準信号２が入力され、この
期間にドライブゲイン調整回路４を制御するためのメモ
リ回路９６のデータ更新動作が行われる、この場合、ロ
ード２でレジスタ１００にデータがロードされた後にス
トア２でメモリ回路９６にデータが再格納される。

【０１０８】このようにこの実施の形態によれば、ＣＲ
Ｔのカソード電流を抵抗１７によって電圧に変換した後
に、コンパレータ回路９１、９２で基準電圧と比較し、
その比較結果に基づいてディジタル処理でドライブゲイ
ン調整回路及びカットオフ調整回路の動作を制御するた
めに使用されるディジタル信号を更新し、このディジタ
ル信号をＤ／Ａ変換によりアナログ信号電圧に変換して
ドライブゲイン調整回路及びカットオフ調整回路に供給
するようにしており、コンデンサが必要なサンプルホー
ルド回路は用いていない。

【０１０９】この結果、集積化した際に外付けコンデン
サを必要とせず、その分、集積回路の外部端子の数も減
少するので安価に製造することができる。

【０１１０】図１０は、集積化した際に外付けコンデン
サを必要としない、この発明の第７の実施の形態による
ＡＫＢ回路の構成を示している。なお、この図１０の回
路でもＲ、Ｇ、Ｂ各軸のうちのＲ軸に関係した部分の回
路構成のみ示しているが、残り２軸に関係した部分の回
路構成もこれと同様なのでその説明は省略する。

【０１１１】この実施の形態のＡＫＢ回路では、先の図
８のものに比べてレジスタ９９、１００を設ける位置が
異なっている。すなわち、図８の場合、レジスタ９９、
１００を加算器１０１、１０２の入力側に設けていた
が、この実施の形態では加算器１０１、１０２の出力側
に設けるようにしたものである。

【０１１２】すなわち、メモリ回路９５、９６から読み
出されたデータは加算器１０１、１０２に入力される。
そして、この加算器１０１、１０２において、メモリ回
路９５、９６からの読み出しデータと、データ選択回路
１０３、１０４から出力されるデータとの間で加算が行
われ、加算後のデータがレジスタ９９、１００にロード
される。そして、この後、レジスタ９９、１００内のデ
ータがメモリ回路９５、９６に再格納される。

【０１１３】なお、この実施の形態におけるロード信号
とストア信号のタイミングは図９に示す場合と同じでよ
い。

【０１１４】図１１はこの発明の第８の実施の形態によ
るＡＫＢ回路の全体の構成を示している。上記第７の実
施の形態によるＡＫＢ回路では、コンパレータ回路９
１、９２、基準の黒レベル、白レベルを与える定電圧源
９３、９４、データ選択回路１０３、１０４及びレジス
タ９９、１００を、Ｒ、Ｇ、Ｂ３軸各軸毎に、かつ基準
信号１及び基準信号２毎に別々に設けるようにしてい
た。しかし、このようにすると全体の回路構成が複雑に
なる。

【０１１５】そこで、この図１１に示すＡＫＢ回路で
は、共通に使用できる回路については、Ｒ、Ｇ、Ｂ３軸
の全てにかつ基準信号１及び基準信号２の両方で共通に
使用することにより、回路規模が大きくならないように
したものである。なお、図１１中のメモリ回路及びＤ／
Ａ変換回路について、Ｒ軸のものについては図１８中の
符号の末尾に「Ｒ」を、Ｇ軸のものについては図１８中
の符号の末尾に「Ｇ」を、Ｂ軸のものについては図１８
中の符号の末尾に「Ｂ」をそれぞれ付して説明を行う。

【０１１６】図１１において、スイッチ回路１、２、３
は、Ｒ信号、Ｇ信号、Ｂ信号、基準信号１（黒レベル）
及び基準信号２（白レベル）を選択して出力する。上記
基準信号１または基準信号２を出力する期間は、垂直ブ
ランキング期間であって垂直帰線期間でない期間、すな
わち、一般的にはオーバースキャンされていてユーザー
には視認できない期間の一部である。また、基準の黒レ
ベルに対応した基準信号１のレベルは例えば約３〜５Ｉ
ＲＥ（ただし白信号のピークを１００ＩＲＥとする）で
あり、基準の白レベルに対応した基準信号２のレベルは
例えば約３０〜５０ＩＲＥである。

【０１１７】それぞれ利得制御増幅器からなるドライブ
ゲイン調整回路４、５、６は、スイッチ回路１、２、３
からそれぞれ出力される信号のドライブゲイン、すなわ
ちＡＣ振幅の設定を行う。また、それぞれ例えばクラン
プ回路からなるカットオフ調整回路７、８、９は、ドラ
イブゲイン調整回路４、５、６からそれぞれ出力される
信号のＤＣレベルの設定（クランプ）を行う。カットオ
フ調整回路７、８、９からの出力はブランキング回路６
１、６２、６３それぞれ及びドライブ回路１０、１１、
１２それぞれを経由して、出力トランジスタ（ＰＮＰト
ランジスタ）１３、１４、１５の各ベースに供給され
る。

【０１１８】上記ブランキング回路６１、６２、６３は
ブランキング信号Ｒ．ＢＬＫ、Ｇ．ＢＬＫ、Ｂ．ＢＬＫ
によってそれぞれ制御され、ブランキング期間には、対
応するカットオフ調整回路７、８、９からの出力が対応
するドライブ回路１０、１１、１２に供給されないよう
にして、他の軸におけるカソード電流検出に影響が与え
られないようにしている。

【０１１９】上記トランジスタ１３、１４、１５のエミ
ッタはＣＲＴ１６のＲ、Ｇ、Ｂ各軸のカソードに接続さ
れており、これらのトランジスタ１３、１４、１５がド
ライブ回路１０、１１、１２からの出力で駆動されるこ
とにより、ＣＲＴ１６のＲ、Ｇ、Ｂ各軸のカソードに電
流が流れ、ＣＲＴ１６が表示駆動される。

【０１２０】さらに、上記トランジスタ１３、１４、１
５の各コレクタは共通に接続され、このカソード共通接
続ノードと接地ノードとの間には、カソードに流れる電
流を電圧に変換するための電流検出用の抵抗１０５が接
続されている。そして、この抵抗１０５における降下電
圧はコンパレータ回路１０６の非反転入力端子（＋）に
入力される。

【０１２１】上記コンパレータ回路１０６の反転入力端
子（−）には、黒レベルの基準電圧を発生する定電圧源
１０７からの出力電圧もしくは白レベルの基準電圧を発
生する定電圧源１０８の出力電圧がスイッチ回路１０９
を介して選択的に入力される。

【０１２２】上記コンパレータ回路１０６における比較
結果はデータ選択回路１１０に入力される。このデータ
選択回路１１０は、上記コンパレータ回路１０６の比較
結果に応じて所定のディジタルデータ、すなわち「＋
１」データもしくは「−１」データを選択出力する。

【０１２３】また、９５Ｒ、９５Ｇ、９５Ｂ、９６Ｒ、
９６Ｇ、９６Ｂはそれぞれ例えば不揮発性メモリからな
るメモリ回路である。これら各メモリ回路９５Ｒ、９５
Ｇ、９５Ｂ、９６Ｒ、９６Ｇ、９６Ｂには、Ｒ、Ｇ、Ｂ
各軸におけるドライブゲイン調整回路４、５、６及びカ
ットオフ調整回路７、８、９それぞれの動作を制御する
ためのディジタルデータが予め格納される。そして、こ
れら各メモリ回路９５Ｒ、９５Ｇ、９５Ｂ、９６Ｒ、９
６Ｇ、９６Ｂに格納されたデータが読み出され、Ｄ／Ａ
変換回路９７Ｒ、９７Ｇ、９７Ｂ、９８Ｒ、９８Ｇ、９
８Ｂにそれぞれ供給され、ここでアナログ信号電圧に変
換され、対応したカットオフ調整回路７、８、９及びド
ライブゲイン調整回路４、５、６に供給される。

【０１２４】また、これら各メモリ回路９５Ｒ、９５
Ｇ、９５Ｂ、９６Ｒ、９６Ｇ、９６Ｂから読み出された
データは、スイッチ回路１１１で選択されてレジスタ１
１２にロードされる。そして、このレジスタ１１２内の
データが加算器１１３に入力される。

【０１２５】上記加算器１１３には上記データ選択回路
１１０の出力データも入力される。そして、加算器１１
３の加算結果はスイッチ回路１１４を介して上記メモリ
回路９５Ｒ、９５Ｇ、９５Ｂ、９６Ｒ、９６Ｇ、９６Ｂ
のいずれかに選択的に入力され、そのメモリ回路に再格
納されることにより、格納データが更新される。

【０１２６】次に上記構成でなる回路の動作を図１２の
タイミングチャートを参照して説明する。

【０１２７】まず、スイッチ回路１が切り替えられてＲ
信号の代わりに基準信号１（黒レベル）がＲ軸に入力さ
れる。このとき、Ｒ軸のブランキング信号Ｒ．ＢＬＫの
みが“Ｌ”レベルにされ、残りのＧ軸及びＢ軸のブラン
キング信号Ｇ．ＢＬＫ、Ｂ．ＢＬＫは共に“Ｈ”レベル
にされる。これにより、ブランキング回路６２、６３は
対応するカットオフ調整回路８、９からの出力を対応す
るドライブ回路１１、１２に供給しないようになり、Ｇ
軸及びＢ軸には実質的にカソード電流は流れない。

【０１２８】他方、Ｒ軸には基準信号に応じたカソード
電流が流れ、このカソード電流が抵抗１０５によって電
圧に変換され、コンパレータ回路１０６の非反転入力端
子（＋）に入力される。このとき、スイッチ回路１０９
は基準の黒レベルに対応した定電圧源１０７からの基準
電圧を選択しており、この後、コンパレータ回路１０６
によって、抵抗１０５による変換電圧が基準電圧と比較
され、さらに、その比較結果に応じてデータ選択回路１
１０で「＋１」データもしくは「−１」データが選択出
力される。ここで、例えばコンパレータ回路１０６は、
抵抗１０５における変換電圧が基準電圧よりも大きいと
きに“Ｈ”レベル信号を出力するようなものであると仮
定すると、データ選択回路１１０は「−１」データを出
力する。

【０１２９】このとき、スイッチ回路１１１はメモリ回
路９５Ｒから読み出されたデータを選択しており、ロー
ド信号のタイミングでこの選択データがレジスタ１１２
にロードされる。この後、データ選択回路１１０から出
力される「−１」データが加算器１１３でレジスタ１１
２の内容と加算される。すなわち、この場合にはレジス
タ１１２の内容から「１」が減算される。そして、この
加算されたデータが、スイッチ回路１１４を介して元の
メモリ回路９５Ｒに選択出力され、その後、ストア信号
のタイミングでメモリ回路９５Ｒに再格納され、初期値
データの更新が行なわれる。

【０１３０】すなわち、この更新されたメモリ回路９５
Ｒの格納データは以前の値よりも「１」だけ減少し、こ
の更新されたデータが読み出され、Ｄ／Ａ変換回路９７
Ｒで変換されてＲ軸のカットオフ調整回路７に入力され
ることにより、カットオフ調整回路７はカットオフが減
少するように制御される。この結果、Ｒ軸のカソード電
流は以前よりも減少する。

【０１３１】なお、この場合にも、１回の基準信号１の
挿入期間に１回の割合でメモリ回路のデータ更新動作が
行なわれるように説明したが、このデータ更新動作は、
ロード信号とストア信号のタイミングの関係、すなわ
ち、まずロード信号でレジスタにデータがロードされた
後にストア信号でメモリ回路にデータが再格納されると
いう関係が満足するならば、１回の基準信号１の挿入期
間にメモリ回路のデータ更新動作を複数回行うようにし
てよい。

【０１３２】次に、Ｒ軸に基準信号２（白レベル）が入
力され、この期間に上記と同様にしてドライブゲイン調
整回路４を制御するためのメモリ回路９６Ｒのデータ更
新動作が行われる。ただし、この場合、スイッチ回路１
０９は基準の白レベルに対応した基準電圧源１０８の電
圧を選択しており、スイッチ回路１１１はメモリ回路９
６Ｒからのデータをレジスタ１１２に選択出力し、スイ
ッチ回路１１４は加算器１１３の加算結果をメモリ回路
９６Ｒに選択出力する。

【０１３３】次に、スイッチ回路２が切り替えられてＧ
信号の代わりに基準信号１（黒レベル）がＢ軸に入力さ
れる。このとき、Ｇ軸のブランキング信号Ｇ．ＢＬＫの
みが“Ｌ”レベルにされ、残りのＲ軸及びＢ軸のブラン
キング信がＲ．ＢＬＫ、Ｂ．ＢＬＫは共に“Ｈ”レベル
にされる。これにより、ブランキング回路６１、６３は
対応するカットオフ調整回路７、９からの出力を対応す
るドライブ回路１０、１２に供給しないようになり、Ｒ
軸及びＢ軸には実質的にカソード電流は流れない。

【０１３４】他方、Ｇ軸のカソードには基準信号に対応
したカソード電流が流れ、このカソード電流が抵抗１０
５によって電圧に変換され、コンパレータ回路１０６の
非反転入力端子（＋）に入力される。このとき、スイッ
チ回路１０９は基準の黒レベルに対応した定電圧源１０
７の電圧を選択しており、この後、コンパレータ回路１
０６によって、抵抗１０５による変換電圧が基準電圧と
比較され、さらに、その比較結果に応じてデータ選択回
路１１０で「＋１」データもしくは「−１」データが選
択出力される。

【０１３５】このとき、スイッチ回路１１１はメモリ回
路９５Ｇから読み出されたデータを選択しており、ロー
ド信号のタイミングでこの選択データがレジスタ１１２
にロードされる。この後、データ選択回路１１０から出
力されるデータが加算器１１３でレジスタ１１２の内容
と加算される。そして、この加算されたデータが、スイ
ッチ回路１１４を介して元のメモリ回路９５Ｇに選択出
力され、その後、ストア信号のタイミンクでメモリ回路
９５Ｇに再格納され、初期値データの更新が行なわれ
る。

【０１３６】なお、この場合にも、１回の基準信号１の
挿入期間にメモリ回路のデータ更新動作を複数回行うよ
うにしてよい。

【０１３７】次に、Ｇ軸に基準信号２（白レベル）が入
力され、この期間に上記と同様にしてドライブゲイン調
整回路５を制御するためのメモリ回路９６Ｇのデータ更
新動作が行われる。ただし、この場合、スイッチ回路１
０９は基準の白レベルに対応した基準電圧源１０８の電
圧を選択しており、スイッチ回路１１１はメモリ回路９
６Ｇからのデータをレジスタ１１２に選択出力し、スイ
ッチ回路１１４は加算器１１３の加算結果をメモリ回路
９６Ｇに選択出力する。

【０１３８】以下、同様にしてＢ軸におけるカットオフ
調整回路９とドライブゲイン調整回路６における設定動
作が行われる。

【０１３９】この実施の形態においても、従来回路のよ
うにサンプルホールド回路を用いていないので、集積化
した際に外付けコンデンサを必要とせず、その分、集積
回路の外部端子の数も減少するので安価に製造すること
ができるという効果が得られる他に、カソード電流の検
出回路部分及びここで検出された電圧と基準電圧との比
較回路部分をＲ、Ｇ、Ｂ各軸及び基準信号１、２で共用
するようにしたので、回路規模が大きくならないように
できるという効果も得られる。

【０１４０】なお、この実施の形態でも、先の図１０の
実施の形態の場合と同様にレジスタ１１２の位置を加算
器１１３の出力側に変更してもよい。

【０１４１】図１３はこの発明の第９の実施の形態によ
るＡＫＢ回路の一部の概略的な構成を示している。この
実施の実施の形態によるＡＫＢ回路は、先の図１１のＡ
ＫＢ回路のコンパレータ回路１０６とデータ選択回路１
１０との間にサンプルホールド回路１１５を挿入して、
コンパレータ回路１０６の比較結果を一時的に保持する
ようにしたものである。

【０１４２】このような構成とすることにより、動作の
高速化が図れる。つまり、基準信号を入力してからコン
パレータ回路１０６の比較結果を得るまでにはある程度
の時間が必要である。ここで、コンパレータ回路１０６
の以前の比較結果をサンプルホールド回路１１５で保持
しておけば、基準信号を変えても後の処理には影響を与
えない。従って、例えば、次の軸における設定動作のた
めの基準信号を入力するタイミングを早めることがで
き、これにより高速化を図ることができる。

【０１４３】なお、この場合、サンプルホールド回路１
１５を設けるためにコンデンサが必要となるが、コンデ
ンサはこのコンパレータ回路１１５の１個のみでよいた
めに、価格の上昇はそれ程大きくはならない。

【０１４４】図１４はこの発明の第１０の実施の形態に
よるＡＫＢ回路の一部の概略的な構成を示している。こ
の実施の実施の形態によるＡＫＢ回路は、先の図１１の
ＡＫＢ回路に対してそれぞれ２個のカウンタ回路１２
１、１２２及びゲート回路１２３、１２４を追加して、
データ選択回路１１０から同一データが複数回連続して
出力された場合にのみ、加算器１１３でレジスタ１１２
内のデータとデータ選択回路１１０からのデータとを加
算するようにしたものである。

【０１４５】上記２個のカウンタ回路１２１、１２２は
それぞれ、クロック入力端子、リセット端子（Ｒ）及び
カウント出力端子（Ｑ）を有する。また、上記２個のゲ
ート回路１２３、１２４はそれぞれ入力端子、出力端子
及び制御端子を有する。

【０１４６】また、データ選択回路１１０は「＋１」デ
ータの出力端子と「−１」データの出力端子とを有す
る。

【０１４７】上記一方のゲート回路１２３の入力端子は
データ選択回路１１０の「＋１」データの出力端子に接
続され、このゲート回路１２３の出力端子は加算器１１
３に接続されている。上記他方のゲート回路１２４の入
力端子はデータ選択回路１１０の「−１」データの出力
端子に接続され、このゲート回路１２４の出力端子は加
算器１１３に接続されている。

【０１４８】さらに、上記一方のカウンタ回路１２１の
クロック入力端子はデータ選択回路１１０の「＋１」デ
ータの出力端子に接続され、リセット端子はデータ選択
回路１１０の「−１」データの出力端子に接続され、カ
ウント出力端子はゲート回路１２３の制御端子に接続さ
れている。他方のカウンタ回路１２２のクロック入力端
子はデータ選択回路１１０の「−１」データの出力端子
に接続され、リセット端子はデータ選択回路１１０の
「＋１」データの出力端子に接続され、カウント出力端
子はゲート回路１２４の制御端子に接続されている。

【０１４９】なお、図では前記スイッチ回路１１１、１
１４等は図示を省略している。

【０１５０】このような構成のＡＫＢ回路において、コ
ンパレータ回路１０６に入力される変換電圧が基準電圧
よりも大きい場合、コンパレータ回路１０６の出力は
“Ｈ”レベルとなり、データ選択回路１１０は「−１」
データを選択し、出力する。この「−１」データが出力
されることにより、カウンタ回路１２２がカウントアッ
プすると同時にカウンタ回路１２１がリセットする。こ
の後、データ選択回路１１０が「−１」データを出力す
る毎にカウンタ回路１２２がカウントアップを続ける。
そして、カウンタ回路１２２のカウント値が所定値に達
すると、カウント出力端子からの出力信号が反転し、ゲ
ート回路１２４が開いて「−１」データが加算器１１３
に出力される。従って、加算器１１３では、メモリ回路
９５（または９６）から予め読み出されているデータと
この「−１」データとの加算が行われた後、元のメモリ
回路９５（または９６）に再格納される。

【０１５１】上記とは逆に、コンパレータ回路１０６に
入力される変換電圧が基準電圧よりも小さい場合、コン
パレータ回路１０６の出力は“Ｌ”レベルとなり、デー
タ選択回路１１０は「＋１」データを選択し、出力す
る。この「＋１」データが出力されることにより、今度
はカウンタ回路１２１がカウントアップすると同時にカ
ウンタ回路１２２がリセットする。この後、データ選択
回路１１０が「＋１」データを出力する毎にカウンタ回
路１２１がカウントアップを続ける。そして、カウンタ
回路１２１のカウント値が所定値に達すると、カウント
出力端子からの出力信号が反転し、ゲート回路１２３が
開いて「＋１」データが加算器１１３に出力される。従
って、加算器１１３では、メモリ回路９５（または９
６）から予め読み出されているデータとこの「＋１」デ
ータとの加算が行われた後、元のメモリ回路９５（また
は９６）に再格納される。

【０１５２】すなわち、この実施の形態のＡＫＢ回路に
よれば、データ選択回路１１０から一定回数の同一デー
タが続いて出力されたときのみ加算器１１３で加算を行
うようにしたので、コンパレータ回路１０６の出力がノ
イズ等によって反転したときに加算器１１３で加算が行
われないようにすることができる。

【０１５３】図１５はこの発明の第１１の実施の形態に
よるＡＫＢ回路の一部の概略的な構成を示している。こ
の実施の形態によるＡＫＢ回路は、先の図１１のＡＫＢ
回路において、コンパレータ回路１０６の２つの入力電
圧にあまりにも大きな差があるような場合には、加算器
１１３でレジスタ１１２の内容と「−１」データ、「＋
１」データとの加算を行う代わりに、レジスタ１１２の
内容と「−ｎ」データもしくは「＋ｎ」データ（ｎは２
以上の正の整数）との加算を行うことにより、系の収束
時間の短縮化を図るようにしたものである。

【０１５４】このため、図１５のＡＫＢ回路では、先の
図１１のＡＫＢ回路に対して新たに減算器１２５、絶対
値検出回路１２６、コンパレータ回路１２７、定電圧源
１２８、データ選択回路１２９及びスイッチ回路１３０
が追加されている。

【０１５５】上記減算器１２５は抵抗１０５による変換
電圧とスイッチ回路１０９で選択される白もしくは黒の
基準レベルに対応した基準電圧との減算を行う。この減
算器１２５の出力は絶対値検出回路１２６で絶対値が取
られた後に新たなコンパレータ回路１２７の非反転入力
端子に供給される。このコンパレータ回路１２７の反転
入力端子には定電圧源１２８の基準電圧が供給される。
そして、コンパレータ回路１２７の出力はスイッチ回路
１３０に供給される。また、前記コンパレータ回路１０
６の出力はデータ選択回路１１０、１２９に供給され
る。そして、データ選択回路１１０、１２９の出力はス
イッチ回路１３０に供給される。

【０１５６】このような構成において、コンパレータ回
路１２７の非反転入力端子に供給される絶対値検出回路
１２６からの出力が定電圧源１２８の基準電圧よりも小
さい場合、スイッチ回路１３０によりデータ選択回路１
１０の出力が選択される。従って、この場合には、先に
説明した場合と同様に加算器１１３でレジスタ１１２の
内容とデータ選択回路１１０から出力される「−１」デ
ータもしくは「＋１」データとの加算が行われる。

【０１５７】一方、コンパレータ回路１２７の非反転入
力端子に供給される絶対値検出回路１２６からの出力が
定電圧源１２８の基準電圧よりも大きい場合には、スイ
ッチ回路１３０によりデータ選択回路１２９の出力が選
択される。

【０１５８】従って、この場合には、加算器１１３でレ
ジスタ１１２の内容とデータ選択回路１２９から出力さ
れる「−ｎ」データもしくは「＋ｎ」データとの加算が
行われ、加算器１１３の加算結果が飛び飛びの値となっ
て、系の収束時間の短縮化を図ることができる。

【０１５９】なお、上記第６ないし第１１の各実施の形
態では、カットオフ（黒レベル）、ドライブゲイン（白
レベル）の両方を設定する場合について説明したが、こ
れはいずれか一方のみを設定するように構成してもよい
ことはもちろんである。

【０１６０】ところで、上記第６ないし第１１の各実施
の形態によるディジタル方式のＡＫＢ回路では、垂直ブ
ランキング期間の一部に基準信号を挿入し、そのときの
カソード電流を検出して電圧に変換し、この変換電圧を
コンパレータ回路１０６で１つの基準電圧と比較する場
合について説明したが、一般にディジタル方式の場合、
コンパレータ回路で電圧を比較する場合、基準電圧とし
て高レベル側の基準電圧ＶrefHと低レベル側の基準電圧
ＶrefLの２つが使用される。

【０１６１】すなわち、ディジタル方式の場合、抵抗１
０５における降下電圧は離散的な値を取るので、２つの
基準電圧を用いる。例えば、基準電圧が１つのときは、
アナログ方式のように１点に収束せず、基準電圧をまた
ぐように振動する（離散的な値をとる）。従って、ディ
ジタル方式では２つの基準電圧を設けて「窓」を作り、
変換電圧がこの窓内にあるときはデータを変更しない安
定点を作るようにしている。

【０１６２】また、上記２つの基準電圧ＶrefH、ＶrefL
はＤ／Ａ変換回路の精度で決まるドライブゲインやカッ
トオフ調整の降下電圧の１ステップ当たりの変化量より
も広い電位差を設定しなければならない。なぜならば、
１ステップ当たりの変化量よりも２つの基準電圧Ｖref
H、ＶrefLの電位差が狭ければ、図１６中の「ＮＧ」に
示すように、変換電圧ＶＩｋが２つの基準電圧ＶrefH、
ＶrefLを飛び越してしまい、安定点が見つからなくなる
からである。なお、図１６中の「ＯＫ」は、１ステップ
当たりの変化量よりも２つの基準電圧ＶrefH、ＶrefLの
電位差が広く、変換電圧ＶＩｋの安定点が存在する場合
である。

【０１６３】ところが、ＣＲＴのカソード電流（Ｉｋ）
と電圧（Ｖｋ）との関係は図１７に示すようにリニアで
はなく、従って、１ステップ当たりの変換電圧ＶＩｋの
変化量はＩｋに依存する。

【０１６４】また、ＣＲＴによる差が大きいので、確実
に１ステップ当たりの変化量よりも広い電圧幅（電位
差）を設定するためには、必要以上にこの電圧幅を広く
設定しておく必要がある。

【０１６５】しかし、このようにすると安定点が多くの
誤差を含んだものになる。

【０１６６】そこで、このような不都合が生じないよう
にした、この発明の第１２の実施の形態によるディジタ
ル方式のＡＫＢ回路について以下に説明する。

【０１６７】図１８はその要部の構成のみを示してい
る。

【０１６８】ＣＲＴのカソード電流を電圧に変換するた
めの電流検出用の抵抗１０５における降下電圧は２個の
コンパレータ回路１４１、１４２それぞれの非反転入力
端子（＋）に入力される。

【０１６９】上記一方のコンパレータ回路１４１の反転
入力端子（−）には、定電圧源１４３で発生される低レ
ベル側の基準電圧ＶrefLが供給される。上記他方のコン
パレータ回路１４２の反転入力端子（−）には、定電圧
源１４４で発生される高レベル側の基準電圧ＶrefHが、
上記低レベル側の基準電圧ＶrefLに重畳して供給され
る。

【０１７０】上記一方のコンパレータ回路１４１の出力
はインバータ１４５に供給され、このインバータ１４５
の出力はラッチ回路１４６の入力端子に供給されると共
に２入力のＡＮＤゲート１４７の一方の入力端子に供給
される。また、このラッチ回路１４６の出力は上記ＡＮ
Ｄゲート１４７の他方の入力端子に供給される。

【０１７１】上記他方のコンパレータ回路１４２の出力
はラッチ回路１４８の入力端子に供給されると共に２入
力のＡＮＤゲート１４９の一方の入力端子に供給され
る。また、このラッチ回路１４８の出力は上記ＡＮＤゲ
ート１４９の他方の入力端子に供給される。

【０１７２】上記両ＡＮＤゲート１４７、１４９の出力
は２入力のＡＮＤゲート１５０、１５１それぞれの一方
入力端子に供給される。上記両ＡＮＤゲート１５０、１
５１それぞれの他方入力端子にはクロック信号ＣＬＫが
供給される。上記両ＡＮＤゲート１５０、１５１の出力
は２入力のＯＲゲート１５２に供給される。このＯＲゲ
ート１５２の出力はカウンタ回路１５３でカウントさ
れ、このカウント出力はＤ／Ａ変換回路１５４に供給さ
れる。このＤ／Ａ変換回路１５４の出力は先の高レベル
側の基準電圧ＶrefHを発生する定電圧源１４４に対し、
基準電圧の値を変化させるための制御信号として供給さ
れる。

【０１７３】また、上記両コンパレータ回路１４１、１
４２の出力は、例えば先の図８に示すレジスタ１００、
加算器１０１、１０２、データ選択回路１０３、１０
４、メモリ回路９５、９６、Ｄ／Ａ変換回路９７、９８
等から構成されたＡＫＢ処理回路１５５に供給される。

【０１７４】このような構成でなるＡＫＢ回路では、コ
ンパレータ回路１４１、１４２の比較結果を、連続する
２フィールド間で比較し、その比較結果に基づいてカウ
ンタ回路１５３をカウントアップし、さらにカウンタ回
路１５３の出力をＤ／Ａ変換回路１５４でＤ／Ａ変換
し、このＤ／Ａ変換出力値に応じて定電圧源１４４で発
生される高レベル側の基準電圧ＶrefHの値を変えるよう
にしている。

【０１７５】すなわち、図１９に示すように、初期状態
の時は高レベル側の基準電圧ＶrefHの値を最小値にして
おく。そして、抵抗１０５における降下電圧ＶＩｋが基
準電圧ＶrefLとＶrefHの間の電位差を飛び越えて変化し
たときは、２個のＡＮＤゲート１４７、１４９のいずれ
かの一方の出力が“Ｈ”レベルとなり、これによりカウ
ンタ回路１５３が１クロック分カウントアップし、Ｄ／
Ａ変換回路１５４のＤ／Ａ変換出力値に応じて定電圧源
１４４で発生される高レベル側の基準電圧ＶrefHの値が
高くなるように制御される。そして、このような制御
が、降下電圧ＶＩｋが基準電圧ＶrefLとＶrefHの間の電
位差を飛び越えなくなるまで行われる。

【０１７６】この実施の形態のＡＫＢ回路によれば、降
下電圧ＶＩｋはＤ／Ａ変換回路１５４の精度の限界値の
範囲内で最も適した値に収束する。従って、カットオフ
及びドライブゲインは精度よく設定される。

【０１７７】

【発明の効果】以上説明したように、この発明によれ
ば、より少ない数のコンデンサを用いてカソードのリー
ク電流の影響をなくし、最適なカットオフやドライブゲ
インを得ることができる自動白色バランス調整回路を提
供することができる。

【０１７８】さらに、この発明によれば、集積化した際
に外付けコンデンサを必要とせず、従って安価に製造す
ることができる自動白色バランス調整回路を提供するこ
とができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態によるＡＫＢ回路
の要部の構成を示す回路図。

【図２】図１の回路の動作を示すタイミングチャート。

【図３】この発明の第２の実施の形態によるＡＫＢ回路
の要部の構成を示す回路図。

【図４】この発明の第３の実施の形態によるＡＫＢ回路
の要部の構成を示す回路図。

【図５】この発明の第４の実施の形態によるＡＫＢ回路
の要部の構成を示す回路図。

【図６】この発明の第５の実施の形態によるＡＫＢ回路
の全体の構成を示すブロック回路図。

【図７】図６の回路の動作を示すタイミングチャート。

【図８】この発明の第６の実施の形態によるＡＫＢ回路
の構成を示すブロック回路図。

【図９】図８の回路の動作を示すタイミングチャート。

【図１０】この発明の第７の実施の形態によるＡＫＢ回
路の構成を示すブロック回路図。

【図１１】この発明の第８の実施の形態によるＡＫＢ回
路の全体の構成を示すブロック回路図。

【図１２】図１１の回路の動作を示すタイミングチャー
ト。

【図１３】この発明の第９の実施の形態によるＡＫＢ回
路の全体の構成を示すブロック回路図。

【図１４】この発明の第１０の実施の形態によるＡＫＢ
回路の要部の構成を示す回路図。

【図１５】この発明の第１１の実施の形態によるＡＫＢ
回路の要部の構成を示す回路図。

【図１６】変換電圧ＶＩｋと２つの基準電圧ＶrefH、Ｖ
refLとの関係を示す図。

【図１７】ＣＲＴのカソード電流（Ｉｋ）と電圧（Ｖ
ｋ）との関係を示す特性図。

【図１８】この発明の第１２の実施の形態によるＡＫＢ
回路の要部の構成を示す回路図。

【図１９】図１８の回路における変換電圧ＶＩｋと２つ
の基準電圧ＶrefH、ＶrefLとの関係を示す図。

【図２０】従来のＡＫＢ回路の回路の一例を示すブロッ
ク図。

【図２１】上記従来のＡＫＢ回路においてカソード電流
の検出と基準電圧との比較に関係した回路部分を抽出し
て示す回路図。

【図２２】図２１とは異なる従来のＡＫＢ回路において
カソード電流の検出と基準電圧との比較に関係した回路
部分を抽出して示す回路図。

【符号の説明】

１、２、３…スイッチ回路、 ４、５、６…ドライブゲイン調整回路、 ７、８、９…カットオフ調整回路、 １０、１１、１２…ドライブ回路 １３、１４、１５…出力トランジスタ（ＰＮＰトランジ
スタ）、 １６…ＣＲＴ、 １７、１８、１９…電流検出用の抵抗、 ４１…電流検出用の抵抗、 ４２…比較回路、 ４３…基準電圧源、 ５１、５２…サンプルホールド回路（Ｓ／Ｈ）、 ５３…演算回路、 ５４…定電流源、 ５５…抵抗、 ５６…サンプルホールド回路（Ｓ／Ｈ）、 ５７…演算増幅回路、 ５８…定電圧源、 ６１、６２、６３…ブランキング回路、 ６４…電流検出用の抵抗、 ６５…サンプルホールド回路、 ６６…演算回路、 ６７…比較回路、 ６８、６９…定電圧源、 ７０…スイッチ回路（ＳＷ）、 ７１〜７６…サンプルホールド回路（Ｓ／Ｈ）、 ７７〜８２…電圧保持用のコンデンサ、 ９１、９２…コンパレータ回路（比較回路）、 ９３、９４…定電圧源、 ９５、９５Ｒ、９５Ｇ、９５Ｂ、９６、９６Ｒ、９６
Ｇ、９６Ｂ…メモリ回路、 ９７、９７Ｒ、９７Ｇ、９７Ｂ、９８、９８Ｒ、９８
Ｇ、９８Ｂ…ディジタル／アナログ変換回路（Ｄ／
Ａ）、 ９９、１００…レジスタ、 １０１、１０２…加算器、 １０３、１０４…データ選択回路、 １０５…電流検出用の抵抗、 １０６…コンパレータ回路、 １０７、１０８…定電圧源、 １０９…スイッチ回路、 １１０…データ選択回路、 １１１…スイッチ回路、 １１２…レジスタ、 １１３…加算器、 １１４…スイッチ回路、 １１５…サンプルホールド回路（Ｓ／Ｈ）、 １２１、１２２…カウンタ回路、 １２３、１２４…ゲート回路、 １２５…減算器、 １２６…絶対値検出回路、 １２７…コンパレータ回路、 １２８…定電圧源、 １２９…データ選択回路、 １３０…スイッチ回路、 １４１、１４２…コンパレータ回路、 １４３、１４４…定電圧源、 １４５…インバータ、 １４６、１４８…ラッチ回路、 １４７、１４９、１５０、１５１…ＡＮＤゲート、 １５２…ＯＲゲート、 １５３…カウンタ回路、 １５４…Ｄ／Ａ変換回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C066 AA03 BA20 CA08 EA15 EA17 GA21 GB08 HA01 KA02 KA09 KA12 KD02 KD04 KD06 KE02 KE09 KE20 KE24 KL08 KL09 KM12

Claims (8)

【特許請求の範囲】
1. 【請求項１】 カラーテレビジョン映像信号の振幅及び
   直流レベルを調整して出力する調整回路と、 上記映像信号の垂直ブランキング期間の一部に基準信号
   を挿入するスイッチ回路と、 上記調整回路の出力に応じてカラー受像管を表示駆動す
   るカソード駆動信号を出力する駆動回路と、 上記カラー受像管のカソード電流を検出する検出回路
   と、 上記映像信号の垂直ブランキング期間における上記検出
   回路の検出値をサンプリングし保持する第１のサンプル
   ホールド回路と、 上記スイッチ回路で上記基準信号が挿入されている期間
   における上記検出回路の検出値と上記第１のサンプルホ
   ールド回路の保持値との差を得る回路手段と、 上記回路手段の出力を基準値と比較しこの比較結果に応
   じて上記調整回路の動作を制御するための制御信号を出
   力する第１の比較回路とを具備したことを特徴とする自
   動白色バランス調整回路。
2. 【請求項２】 前記回路手段が、 前記スイッチ回路で前記基準信号が挿入されている期間
   における前記検出回路の検出値をサンプリングし保持す
   る第２のサンプルホールド回路と、 上記第２のサンプルホールド回路の保持値と前記第１の
   サンプルホールド回路の保持値との差を得る演算回路と
   を有して構成されることを特徴とする請求項１記載の自
   動白色バランス調整回路。
3. 【請求項３】 前記回路手段が、 前記第１のサンプルホールド回路の保持値と、前記スイ
   ッチ回路で前記基準信号が挿入されている期間における
   前記検出回路の検出値との差を得る演算回路を有して構
   成されることを特徴とする請求項１記載の自動白色バラ
   ンス調整回路。
4. 【請求項４】 カラーテレビジョン映像信号の振幅及び
   直流レベルを調整して出力する調整回路と、 上記映像信号の垂直ブランキング期間の一部に基準信号
   を挿入するスイッチ回路と、 上記調整回路の出力に応じてカラー受像管を表示駆動す
   るカソード駆動信号を出力する駆動回路と、 上記カラー受像管のカソード電流を検出する検出回路
   と、 上記映像信号の垂直ブランキング期間における上記検出
   回路の検出値をサンプリングし保持するサンプルホール
   ド回路と、 上記スイッチ回路で上記基準信号が挿入されている期間
   における上記検出回路の出力を基準値と比較しこの比較
   結果に応じて上記調整回路の動作を制御するための制御
   信号を出力する比較回路と、 上記基準値を上記サンプルホールド回路の保持値に応じ
   て変化させる回路手段とを具備したことを特徴とする自
   動白色バランス調整回路。
5. 【請求項５】 前記基準値が、一端に定電流源が接続さ
   れた抵抗の他端で発生され、 前記回路手段は、前記サンプルホールド回路の保持値が
   入力され、出力端子が上記抵抗の他端に接続された電圧
   フォロワ回路で構成されることを特徴とする請求項４記
   載の自動白色バランス調整回路。
6. 【請求項６】 前記基準値が、一端が前記比較回路の入
   力端子に接続された定電圧源で発生され、 前記回路手段は、前記サンプルホールド回路の保持値が
   入力され、出力端子が上記定電圧源の他端に接続された
   電圧フォロワ回路で構成されることを特徴とする請求項
   ４記載の自動白色バランス調整回路。
7. 【請求項７】 カラーテレビジョン映像信号の振幅及び
   直流レベルを調整して出力する調整回路と、 上記映像信号の垂直ブランキング期間の一部に基準信号
   を挿入するスイッチ回路と、 上記調整回路の出力に応じてカラー受像管を表示駆動す
   るカソード駆動信号を出力する駆動回路と、 上記カラー受像管のカソード電流を検出する検出回路
   と、 上記スイッチ回路で上記基準信号が挿入されている期間
   における上記検出回路の検出値を基準値と比較する比較
   回路と、 上記調整回路の動作を制御するためのディジタルデータ
   を格納するメモリ回路と、 上記メモリ回路に格納されたディジタルデータを上記比
   較回路の比較結果に基づいて更新する更新回路と、 上記メモリ回路の格納データをアナログ信号に変換して
   上記調整回路に制御信号として出力するＤ／Ａ変換回路
   とを具備したことを特徴とする自動白色バランス調整回
   路。
8. 【請求項８】 前記更新回路が、 前記メモリ回路に格納されたディジタルデータが供給さ
   れ、このディジタルデータに対し前記比較回路の比較結
   果に基づいて一定値だけ加算もしくは減算を行って前記
   メモリ回路に出力する演算回路を有して構成されること
   を特徴とする請求項７記載の自動白色バランス調整回
   路。