KR970010398B1

KR970010398B1 - 디지탈 카메라용 비디오 신호 처리 회로와 자동 제어 회로

Info

Publication number: KR970010398B1
Application number: KR1019880012715A
Authority: KR
Inventors: 다다마사 구라시게; 다까시 나까무라
Original assignee: 소니 가부시끼가이샤; 오오가 노리오
Priority date: 1987-09-30
Filing date: 1988-09-30
Publication date: 1997-06-25
Also published as: JPS6489884A; GB2210532A; GB8822829D0; FR2621202B1; KR890006062A; US4911552A; GB2210532B; FR2621202A1; DE3833080C2; DE3833080A1

Abstract

내용없음.

Description

디지탈 카메라용 비디오 신호 처리 회로와 자동 제어 회로

제1도는 본 발명의 일실시예에 따른 칼라 비디오 카메라용 자동 백색 평형 제어 회로에 대한 회로도.

제2a도 내지 2c도는 제1도의 자동 백색 평형 제어 회로에서의 게이팅 펄스의 발생을 설명하기 위한 파형도.

제3도는 제1도의 자동 백색 평형 제어 회로에 포함된 디지탈 기준 전압 발생 회로에 대한 상세한 회로도.

제4도는 제1도의 자동 백색 파형 제어 회로와 유사하나, 본 발명의 제2실시예에 다른 자동 백색 평형 제어 회로를 도시한 회로도.

제5도는 제4도의 실시예의 작동 설명을 위한 파형도.

제6도는 본 발명의 제3실시예에 따른 자동 백색 평형 제어 회로에 대한 회로도.

제7a도 내지 7f도는 제6도에 도시된 회로의 작동 설명을 위한 파형도.

제8도는 종래 기술에 따른 피크 검출기 회로 및 평균치 검출기 회로를 포함하며, 칼라 비디오 카메라용의 공지된 자동 조리개 제어 회로에 대한 회로도.

제9도는 제8도의 자동 조리개 제어 회로에 사용된 피크 검출기 회로 및 평균치 검출기 회로의 전형적인 입출력 특성에 대한 그래프.

제10도는 본 발명의 일실시예에 다른 자동 조리개 제어 회로에 대한 회로도.

제11a도 내지 11d도, 제12a도 내지 제12d도 및 제13a도 내지 제13d도는 제10도의 자동 조리개 제어 회로에 포함된 피크 검출기 회로의 여러 입출력 특성에 대한 도시도.

제14도는 본 발명의 제2실시예에 따른 자동 조리개 제어 회로에 대한 회로도.

제15도, 제16도, 제17도 및 제18도는 여러가지 제어 계수를 공급받을때 본 발명에 따라 채택된 검출 또는 충방전 제어 회로의 입출력 특성에 대한 도면.

제19도는 본 발명의 제3실시예에 따른 자동 조리개 제어 회로에 대한 회로도.

제20도는 제19도의 사용될 수 있는 임의 수(random number) 발생기 및 샘플링 펄스 발생기에 대한 상세한 회로도.

제21도는 제19도에서 자동 조리개 제어 회로를 사용할때 비디오 화상의 샘플링 점의 위치에 대한 개략 도시도.

제22도는 자동 조리개 제어, 백색 평형 제어 및 흑색 평형 제어를 수행하기 위한 모드들을 갖추고 있으며, 본 발명의 또다른 실시예에 따른 칼라 비디오 카메라용 자동 제어 회로에 대한 회로도.

* 도면의 주요부분에 대한 부호의 설명

3, 24, 30 : 가산기 5 : 검출회로

6, 8, 8, 8 : 평균치 발생 회로 9 : 제어 회로

22, 23, 32 : 래치 회로 55 : 가중 회로

58 : 조리개 구동 제어 회로 59 : 레벨 제어 회로

61 : 제1임의수 발생기 62 : 제2임의수 발생기

63 : 샘플링 펄스 발생기 64 : 샘플링 회로

본 발명은 칼라 비디오 카메라에 관한 것이며, 특히 자동 조리개, 백색 평형 및 흑색 평형 제어를 실행하기 위한 회로들, 즉 카메라의 특성을 자동 제어하기 위한 회로에 관한 것이다.

일반적으로, 칼라 비디오 카메라에 의해 얻어진 화상의 백색 부분은 카메라의 시야에서 있는 물체를 조명하는 광원의 칼라 온도의 변화가 발생하더라도 백색 평형 보정(white balance correction) 또는 제어에 의해 일정하게 유지된다. 한장의 백색 종이 또는 그러한 종류의 것이 카메라의 시야에 잡힐 때에는, 백색 평형의 수동 보정 또는 제어의 영향을 미치게 된다. 그러나 좀더 고가이거나 기술적으로 고도의 칼라 비디오 카메라는 보통 백색 평형을 자동 보정한다. 현존의 자동 백색 평형 보정 회로에서, 시야에 있는 물체나 화상의 명도 부분은 백색인 것으로 추정되며, 카메라에 의해 발생된 적색, 녹색 및 청색 신호의 진폭이 서로 동일하게 되는 동안 대응 게이팅 펄스(gating pulse)를 발생하도록 검출된다. 특히, 게이팅 펄스는, 칼라 비디오 카메라의 영상 장치로부터 얻어진 적색, 녹색 및 청색 신호를 동일하게 가산하고 가산된 색신호의 피크(peak) 전압 레벨에서 소정의 레벨을 저감시키는 다이오드 클램프 회로를 사용하여 발생된 소위 말하는 세미 피크(semi-peak) 전압과 상기 가산된 결과 신호를 비교함으로써 발생된다. 그러나, 카메라의 시야에 있는 물체는 보통 실제로 순백색 부분을 포함하지는 않거나 또는 백색 부분이 여기에 포함된 황색 부분을 가질 수도 있으므로, 게이팅 펄스는 진짜 백색 부분 뿐만 아니라 시야의 물체의 비교적 밝은 부분에도 응답하여 발생될 수 있다. 따라서, 정확한 백색 평형 보정은 실현될 수 없다.

기존의 자동 조리개 제어 회로(automatic iris control circuits)에서, 다이오드와 커패시터를 구비한 피크 검출기는 노출 데이타(exposure data) 즉, 비디오 카메라의 영상 픽업 장치에 입사하는 광량을 나타내는 데이타를 얻기 위하여 사용된다. 그러나, 그러한 피크 검출기의 특성은 다이오드와 커패시터의 특성에 따라 변화되므로 자동 조리개 제어의 작동 모드는 비교적 좁은 범위내에서만 변할 수 있다. 즉, 비디오 카메라가 사용될 수 있는 광 조건(lighting conditions)이 비교적 좁게 한정되어 있다.

이러한 피크 검출기는 칼라 비디오 카메라의 흑색 평형 제어에 영향을 미친다는 것이 알려져 있지만, 자동 조리개, 백색 평형 및 흑색 평형 제어력을 갖는 칼라 비디오 카메라를 제공하려면 집적 회로에 집적시키기 어려운 복잡한 회로 배열이 필요하다.

따라서, 본 발명의 목적은 칼라 비디오 카메라에서 자동 조리개 제어, 백색 평형 제어 또는 흑색 평행 제어를 수행하며, 종래 기술의 상기 문제점을 제거한 비디오 신호 처리 회로를 제공하는 것이다.

특히, 본 발명의 제2목적은 정확한 백색 평형 보정에 영향을 미칠 수 있는 자동 백색 평형 제어 회로를 제공하는 것이다.

본 발명의 제3목적은 카메라의 시야에 있는 물체의 백색 부분에 대응하는 게이팅 펄스를 정확히 발생할 수 있으며 그 게이팅 펄스의 폭이 칼라 비디오 카메라의 서로 다른 사용 모드나 조건에 따라 변화되는 자동 백색 평형 제어 회로를 제공하는 것이다.

본 발명의 제4목적은 비디오 신호의 기수(odd) 필드와 우수(even) 필드 사이의 상관 관계(correlation)가 좋지 않더라도, 시야에 있는 물체의 백색 부분의 선택에 적합한 기준 전압에 근거하여 게이팅 펄스를 발생할 수 있는 자동 백색 평형 제어 회로를 제공하는 것이다.

본 발명의 제5목적은 게이팅 펄스를 발생하기 위하여 시야에 있는 물체의 진짜 백색 부분만을 검출하고 그러한 물체의 회색 부분의 검출을 피하는 자동 백색 평형 제어 회로를 제공하는 것이다.

본 발명의 제6목적은 칼라 비디오 카메라를 이용할때, 빛과 다른 조건에 적합한 자동 제어 작동을 제공할 수 있는 자동 조리개 제어 회로를 제공하는 것이다.

본 발명의 제7목적은 칼라 비디오 카메라의 작동에 의해 얻어지는 비디오 화상의 선택된 명도(brightness)를 유지할 수 있는 자동 조리개 제어 회로를 제공하는 것이다.

본 발명의 제8목적은 노출 데이타를 성기게(thinned-out) 샘플링하기 위한 회로를 포함시킴으로써 축소된 자동 조리개 제어 회로를 제공하는 것이다.

본 발명의 제9목적은 상기 모드 가운데 두 모드에서 상기 회로 성분의 일부를 사용함으로써 조리개 제어, 백색 평형 제어 및 흑색 평형 제어를 수행하는 모드를 갖추고 있는, 자동 제어 회로가 있으며, 크기가 축소된 칼라 비디오 카메라를 제공하는 것이다.

본 발명의 한 양상에 따르면, 비디오 신호 처리 회로는 칼라 비디오 카메라의 자동 조리개 제어, 백색 평형 제어 또는 흑색 평형 제어를 수행함으로써 비디오 신호의 특성을 변화시키기 위한 비디오 신호 제어 수단과, 그러한 비디오 신호에 응답하여, 출력을 제공하기 위해 비디오 신호 제어 수단으로부터 입력을 수신하는 검출 회로와, 검출 회로의 출력에 응답하여 비디오 신호 제어 수단을 위한 제어 신호를 발생하기 위하여, 검출 회로에 접속된 제어 신호 발생 수단을 포함하고 있다. 한편 상기 검출 회로는 검출 회로의 입력과 출력을 비교하고 그에 따라서 비교 출력을 제공하는 비교기 수단과, 입력을 제1계수로 배율하여 제1적출력(first product output)을 제공하기 위하여 비교 출력에 응답하는 제1배율 수단(first multiplying means)과, 제1적출력을 검출 회로의 출력에 가산하여 가산된 출력을 제공하는 가산 수단(adding means)과, 가산된 출력을 제2계수로 배율하여, 검출 회로의 출력을 가산된 출력과 제2계수의 적(product)으로 제공하는 제2배율 수단과, 제1 및 제2계수의 크기 또는 값을 제어하기 위한 수단을 포함한다.

본 발명의 또다른 양상에 따르면, 세개의 일차 색신호를 제공하는 칼라 비디오 카메라의 조리개 제어, 백색 평형 제어 및 흑색 평형 제어를 수행하는 모드를 구비한 자동 제어 회로는 각각의 입출력을 구비하고 각각의 입력과 출력을 비교하여 그에 따라 비교 출력을 제공하는 비교기, 각각의 입력을 제1계수로 배율하여 제1적출력을 제공하기 위해 비교 출력에 응답하는 제1배율기, 제1적출력을 검출 회로의 각각의 출력에 가산하여 가산된 출력을 제공하는 가산기, 가산된 출력을 제2계수로 배율하여 제2적출력을 검출 회로의 각각의 출력으로서 제공하는 제2배율기, 제1 및 제2계수의 크기를 제어하기 위한 수단을 각각 포함하는 제1, 제2 및 제3검출 회로와; 일차 색신호를 수신하고 그로부터 최대 진폭을 갖는 일차 색신호중 하나를 발췌하는 비가산기형 혼합기(non-adder-mixer)와; 비가산형 믹서로부터의 최대 진폭의 일차 색신호를 피크 검출 회로의 기능을 하는 제1검출 회로에 입력으로 인가하기 위해 조리개 제어 모드에서 작동하는 수단과; 세 일차 색신호를 함께 가산하여, 기준 전압 발생 회로의 기능을 하는 제2검출 회로에 상기 가산된 결과 신호를 그 입력으로서 인가하기 위해 백색 평형 제어 모드에서 작동하는 수단과; 특색 평형 제어 모드에서 각각 제1, 제2 및 제3저역 통과 필터로서의 기능을 하는 제1, 제2 및 제3검출 회로에 세 일차 색신호를 입력으로서 인가하기 위해 흑색 평형 제어 모드에서 작동하는 수단을 포함한다.

본 발명의 상기 및 그외의 목적, 특성 및 장점은 본 발명의 양호한 실시예에 대한 다음의 상세한 설명에서 분명히 드러날 것이며, 특히 대응 부분과 성분이 여러가지 면에서 동일한 도면 부호로 표시된 첨부 도면과 관련하여 볼때 특히 명백해 질 것이다.

상세히 도시된 도면중 우선 제1도에 있어서, 본 발명의 일실시예에 따른 비디오 신호 처리 회로는 디지탈 일차 색신호 S_R, S_G및 S_E가 각각 입력 단자(f_R,f_G,f_B)에 각각 인가되어 있는 칼라 비디오 카메라용 백색 평형 보정 회로가 함께 도시되어 있다. 디지탈 일차 색신호 S_R, S_G및 S_B는 각각의 입력 단자로부터 각각 가변 이득 증폭기(2R,2g,2B)를 각각 통하여, 일차 색신호가 동일하게 서로 가산되는 가산기(3)에 공급된다. 가산기(3)로부터 가산된 신호는, 예를 들면 비교기(4)의 비반전 입력과 같이 한 입력에 인가된다. 가산기(3)로부터 가산된 신호는 또한 기준 전압 발생기의 기능을 하는 충방전 회로 즉, 검출 회로(5)에도 공급되며, 그러한 회로(5)로부터 나온 기준 전압 E_th는 비디오 신호의 한 필드 주기에 걸친 회로(5)의 출력의 평균치를 발생하는 평균치 발생회로(6)에 인가된다. 회로(6)에서 나온 필드 평균치는 비교기(4)의 다른 입력 또는 반전된(inverted) 입력으로 인가되므로, 반전된 입력은 가산기(3)에서 나온 가산된 출력이 회로(5)에서 나온 기준 전압의 필드 평균치보다 클때마다 게이팅 펄스 P_G를 발생한다. 비교기(4)에서 나온 게이팅 펄스는 가변 이득 증폭기(2R,2G,2B)에서 나온 적색, 녹색 및 청색 신호를 동일하게 가산하여 얻어진 가산된 신호의 대략적인 피크 레벨을 검출하는데 이용된다.

회로(5)에 의해 발생된 기준 전압 E_th는 가산기(3)에서 나온 가산된 출력 신호의 피크 전압 레벨 L_PX보다 낮은 소정의 전압 레벨을 갖는다(제2a도). 후에 상세히 설명되는 바와 같이, 기준 전압 E_th는 예를 들면 관련된 칼라 비디오 카메라의 선택된 작동 모드의 변화에 응답하여 제2a도에 도시된 레벨 E_th1과 E_th2중 한 레벨로부터 다른 한 레벨로 변할 수도 있다. 기준 전압이 레벨 E_th1에 있을 경우, 비교기(4)에서 나온 게이팅 펄스는 제2b도에서 P_g1로 도시되었으며, 기준 전압 레벨이 제2a도에 도시된 레벨 E_th2에 있을때 제2c도에 도시된 게이팅 펄스 P_G2가 발생된다.

가변 이득 증폭기(2R,2G,2B)에서 나온 일차 색신호는 게이트 스위칭 회로(7)의 각각의 게이트 즉, 스위치(7R,7G,7B)를 통하여, 각각 피일드 평균치 발생 회로(field mean value generation circuit; 8R,8G,8B)로 공급된다. 비교기(4)에서 나온 게이팅 펄스 P_G는 게이트 스위칭 회로(7)에 인가되어, 게이팅 펄스 주기 동안 스위치(7R,7G,7B)를 동시에 개폐하게 된다(close or gate). 환언하면, 가변 이득 증폭기(2R,2G,2B)에서 나온 적색, 녹색 및 청색 신호는 게이팅 펄스 P_G에 의해 게이트되고(gated), 각각 회로(8R,8G,8B)에 의해 필드 평균화된다. 최종적으로 나온 게이트되고 필드 평균화된 적색, 녹색 및 청색 신호는 중앙 처리 장치(CPU)로 구성된 제어 회로(9)에 공급된다. 그리고 상기 회로에서 적색 및 청색 신호의 전압 레벨이 녹색 신호의 전압 레벨과 비교된다. 이에 따라서 백색 평형 데이타가 발생되며, 그와 같은 증폭기의 이득을 변화시키기 위해 수직 귀선 소거 기간(vertical blanking periods) 동안 가변 이득 증폭기(2R,2B)에 공급되어, 증폭기(2R,2B)에서 나온 적색 및 청색 신호의 레벨을 증폭기(2G)에서 나온 녹색 신호의 레벨과 동일하게 만든다. 마지막으로, 가변 이득 증폭기(2R,2G,2B)의 출력으로부터 파생된 백색 평형으로 보정된 색신호는 각각 출력 단자(10R,10G,10B)에 인가된다.

제1도에서 설명된 본 발명의 실시예에서, 기준 전압 E_th를 발생하기 위한 검출 회로(5)는 각각 비반전입력과 반전 입력에서, 가산기(3)의 출력과 회로(5)의 출력을 수신하여, 회로(5)의 입력 신호와 출력 신호의 레벨을 비교하고, 스위치 회로(12)를 제어하는 게이팅 회로를 제공하는 비교기(11)를 포함하는 것으로 도시되어 있다. 스위치 회로(12)는 검출 회로(5)의 입력을 제1배율기(13)에 게이트(gate)하며, 여기서, 스위치회로(12)가 단락될때 스위치 회로(12)를 통해 게이트된 신호는 제1계수 α로 배율된다. 가산기(14)는 검출 회로(5)의 출력을 제1배율기(13)의 출력에 가산하며, 가산기(14)의 출력은 제2배율기(15)에 공급되어, 제2계수 β로 배율된다. 각각 배율기(13,15)에서 사용되는 계수 α,β는 각각 단자(16,17)로부터 공급된 제어 신호에 응답하여 적절히 변화된다.

검출 회로(5)가 상기의 회로 배열을 가지며 기준 전압을 발생하기 위해 사용될때, 스위치 회로(12)는 회로(5)의 입력이 그 출력보다 클때마다 단락되며, 그 경우 회로(5)의 입력은 제1계수 α로 배율되고 그 결과로 나타나는 배율된 신호 즉, 배율기(13)의 적출력은 가산기(14)에 의해 회로(5)의 출력에 가산된다. 그후, 가산기(14)에서 나온 가산된 출력은 제2배율기(15)에서 제2계수 β로 배율되어, 회로(5)의 출력에 제공하며, 회로(5)의 출력은 가산기(14)에 공급된다. 제1계수 α의 값은 1보다 작고, 예를 들면 아날로그 충방전 회로에서의 충전 시정수와 일치한다. 따라서, 회로(5)의 입력 레벨이 그 출력보다 클때, 가산기(14)의 출력 레벨은 계수 α값에 대응하는 비율 또는 경사율(inclination)로 증가한다. 왜냐하면 회로(5)의 입력이 각각의 클럭동안 가산기(14)에 의해 α회만큼 축적되기 때문이다(accumulated). 제2의 계수 β의 값은 1보다 약간 작은 값으로 예를 들면, 0.99로 선택되며, 아날로그 충-방전 회로의 방전 시정수(discharging time constant)와 대응한다. 따라서, 회로(5)의 출력의 결과치가 회로(5)의 입력 레벨보다 높을때 스위치 회로(12)가 개방될 경우, 회로(5)의 출력 레벨은 등비 급수(geometric series)의 방식으로 β의 값에 대응하는 비율로 감소한다. 계수 α와 β는 각각 단자(16),(17)에서 나온 제어 신호에 응답하여 변할 수 있으므로, 등가의 충전 및 방전 시정수는 예를 들면 제2a도의 레벨 E_th1또는 E_th2와 같은 조정된 레벨에서 기준 전압 E_th를 얻기 위하여 조정 가능하게 세트될 수 있다. 위에서 지적한 바와 같이, 기준 전압을 레벨 E_th1또는 E_th2로 조정 가능하게 세팅하면, 각각 제2b도 및 제2c도에서 P_G1또는 P_G2로 도시된 바와 같은 게이팅 펄스를 얻게 된다. 기준 전압은 칼라 비디오 카메라의 촬영 모드의 변화에 응답하여 적절히 변동될 수 있다. 특히, 기준 전압 E_th1로 얻어진 게이팅 펄스 P_G1(제2b도)는 카메라의 시야에 있는 물체가 그 영역의 큰 부분을 이루고 있는 백색 부분을 가질 경우 이용될 수 있으며, 반면 기준 전압 E_th2에 대응하는 게이팅 펄스 P_G2(제2c도)는 카메라의 시야에 있는 물체가 그 전체 영역의 작은 부분만인 백색 부분을 갖거나 또는 그 물체의 큰 부분이 황색과 백색의 혼합색일 경우 유리하게 사용될 수 있다. 어느 경우에서나, 카메라의 작동은 카메라의 시야에 있는 물체에 적합한 촬영 모드를 선택하여, 기준 전압 E_th의 가장 바람직한 레벨을 이룰 수 있는 α와 β의 값을 얻게 된다.

제3도에서는, 제1도를 참고로 하여 설명된 기준 전압 발생 회로(5)의 양호한 실제 구조에서는, 적색, 녹색 및 청색 신호가 동일하게 가산되는 가산기(3)에서 나온 가산된 출력이 단자(21)를 통하여 래치 회로(22)에 인가됨을 알 수 있다. 래치 회로(22)의 출력은 비교기(11)의 비반전 입력과 스위치 회로(12)에 인가되며, 스위치 회로(12)는 비교기(11)의 출력에 응답하여 제어되므로, 가산기(24)의 입력에 응답하여 래치 회로(22)의 출력을 선택적으로 접속시키거나 분리시키게 된다. 회로(5)의 출력은 비교기(11)의 비반전 입력에 접속된 출력을 구비한 래치 회로(23)로 궤환된다. 제3도의 특정 회로 배열에서, 도시된 방식으로 접속된 가산기(24), 카운터(25), 래치 회로(26), 선택기(27,28), 가산기(30), 선택기(31) 및 래치 회로(32)는 제1도의 배율기(13), 가산기(14) 및 배율기(15)로 구성된 회로와 대응한다. 제3도의 특정 회로에서, 계수 배율기는 2ⁿ비트 시프터로 대체되어, 회로의 구성을 단순화하게 됨을 알 수 있다. 특히, 선택기(27)는 래치 회로(26)에서 나온 각각의 세출력 2^-10, 2^-11, 및 2^-12중 한 출력을 선택하여, 가산기(30)의 입력 레벨을 결정하기 위해 가산기(30)의 각각의 입력 단자 2^-1, 2^-2, 2^-3및 2^-4중 하나를 선택하는 선택기(28)에서 선택된 출력을 공급한다. 선택기(28)의 출력은 가산기(30)에 공급될때 반전되며, 단자(29)에서 나온 디지탈 데이타 1은 선택기(28)의 출력과 동시에 가산기(30)에도 공급되어, 래치 회로(26)의 출력의 성분이 가산기(30)에 공급된다. 따라서, 가산기(30)에 의해 래치 회로(26)의 출력이 매우 작은 값만큼 감산된다. 이 감산 작동은 상기 계수와 대응하는 1보다 아주 약간 작은 수, 예를 들면 0.99로 래치 회로(26)의 출력을 배율하는 것과 같다. 선택기(31)는 비트 시프터로 작동하는 선택기(27)와 유사하다. 따라서, 선택기(31)는 가산기(30)에서 나온 출력 2^-10, 2^-11및 2^-12중 하나를 선택하여, 선택된 출력을 래치 회로(32)에 인가한다. 선택기(27,31)는 맞물려져, 각각의 래치 회로(26)와 가산기(30)의 대응 출력을 선택하게 된다.

제3도의 디지탈 회로 배열은 다음과 같이 작동한다.

래치 회로(32)에서 나온 8비트 신호중 상위 6비트는 래치 회로(23)를 통해 비교기(11) 반전 입력에 공급되며, 비교기(11)는 이와 동시에 비교기(11)의 비반전 입력에서 래치 회로(22)에서 나온 6비트 신호를 수신한다. 위에서 지적한 바와 같이, 비교기(11)의 비교 출력은 래치 회로(12)를 제어하고, 스위치 회로(12)가 단락될 때 즉, 동작 상태(ON)로 될 때, 가산기(24)는 래치(22)에서 6비트 출력을 수신하며, 카운터(25)와 함께 제1도의 회로(5)내의 가산기(14)와 대응된다. 특히, 가산기(24)와 카운터(25)로 구성된 가산기 회로는 어큐뮤레이터(accumulator)로 작용한다. 상기 어큐뮤레이터는 각각의 클럭에서 래치 회로(22)에서 나온 입력 데이타를 선택기(27,28)와 가산기(30)로 형성된 배율기의 출력에 축적하거나 가산하며 또한, 계수 β로 배율하기 위한 제1도의 배율기(15)와도 대응한다.

이러한 설명을 용이하게 하기 위하여, 래치 회로(22)의 입력 신호는 실제로 사용된 6비트가 아닌, 2비트로 구성되어 있는 것으로 가정하며, 카운트(25)의 출력은 제3도에 표시된 12비트 신호가 아닌, 4비트 신호인 것으로 가정한다. 카운트(25)에서 나온 출력 신호가 000일때, 입력 신호(1,1)가 래치 회로(22)로부터 스위치 회로(12)를 통하여 가산기(24)로 공급될 경우, 그리고 β를 1로 가정하면, 가산기(30)의 출력이(0,0,0,0,0,0)이고, 따라서 카운터(25)의 출력은 (0,0,0,0)이 되며, 가산기(24)의 출력은 (1,1)이다. 다음 클럭에서 데이타 (1,0)를 갖는 입력이 래치 회로(22)를 통해 가산기(24)로 입력되면, 이전의 값(1,1)이 새로 수신값(1,0)에 가산되어, 결과치가 {1,0,1(1,1+1,0=101)}이고 하위 2비트가 가산기(24)로부터 래치 회로(26)로 제공되므로, 가산기(24)의 출력은 (0,1)로 된다. 가산기(24)에서 나온 캐리 신호는 카운터(25)에 공급되고, 카운터(25)의 출력은 (0,0,0,1)로 된다. 다음 클럭에서, 가산기(24)에 인가된 새로 수신값이, (1,1)이면, 바로전에 출력(0,1)이 새로운 수신값(1,1)에 가산되어, 그 결과치가 {(1,0,0)(1,1+1,1=100)}이 된다. 그리고 가산기(24)의 출력은 (0,0)로 된다. 하위 2비트는 가산기(24)로부터 래치 회로(26)에 공급되고, 캐리 신호(carry signal)는 카운터(25)로 공급되어, 카운터(25)의 출력이(0,0,1,0)으로 된다. 상기 작동이 클럭마다에서 반복되므로, 카운터(25)의 4비트 출력 신호와 가산기(24)의 2비트 출력 신호는 축적된다. 실제로는 가산기(24)의 출력이 6비트 신호이고, 카운터(25)의 출력이 12비트 신호이지만, 실제로 사용된 회로의 작동은 위에서 설명된 것과 유사하다.

제1도의 회로에 있는, 가산기(14)의 출력을 계수 β로 배율하고, 제3도의 실제 실시예에 있는 선택기(27,28)와 가산기(30)로 구성된 배율기(15)에 있어서, 그러한 실제의 회로에서 계수 β의 값은 1-1/2ⁿ으로 형성된다. 따라서, n이 13 또는 14일 경우, 값 1-1/2ⁿ은 1에 가까와진다. 가산기(30)는 감산기를 구성하는 것이 매우 어려우므로, 감산기 대신 사용된다. (실제로 감산기로 작동하는) 가산기(30)의 작동은 입력 신호가 4비트이고 n이 2인 것으로 가정하고 설명될 것이다. 입력 신호 A=12(1,1,0,0)인 것으로 가정하면, 다음과 같은 식이 고려될 수 있다.

A(1-2n)=12(1-1/4)=9(1,0,0,1)……………………………………… 식 (1)

2=비트 시프트가 1/4로 배율하는 것과 동일하므로, (1,1,0,0)×1/4는 0,0,1,1=(1/4A)로 된다. 상기 데이타는 반전되어, (0,0,1,1)은 (1,1,0,0)로 되고, 여기에 1이 단자(29)로부터 가산된다. 따라서 데이타는 (1,1,0,1)로 된다. 따라서, 단자 J와 C를 통하여 가산기(30)로 입력되는 데이타 입력의 값은 (1,1,0,1)이다. A가 (1,1,0,0)이므로, 계산은 최종적으로 (1,1,0,0)+(1,1,0,1)=1 : 1,0,0,1=9로 된다. 상기 결과는 상기 식(1)과 대응한다.

선택기(27)의 영향이 무시될 경우, 선택기(28)의 한 단자를 선택하는 것은 비트 시프트의 크기를 한정한다. 예를 들면, 최하위 단자(2^-4)가 선택되면, 래치 회로(26)에서 나온 상위 8비트는 가산기(30)의 하위 5비트 단자 J16, J17, J18, J19, J20에 인가된다. 즉, 래치 회로(26)의 출력은 15비트만큼 하향 이동된다. 따라서, 래치 회로(26)의 출력의 데이타가 1,0,1,0,1,0,1,0…인 것으로 가정하면, 시프트된 데이타는 0,0…0 1,0,1,0,1로 된다. 이것은 출력을 2^-15로 배율한 것과 같다. 선택기(28)의 단자(2^-4)가 선택될 때, 가산기(30)의 단자 J13, J14 및 J15에 입력 신호가 인가되지 않으며 즉, 0 데이타가 인가된다. 그러나, 단자 J13, J14 및 J15가 반전단자이므로, 그러한 데이타는 가산기(30)으로 입력될 때 1로 반전된다. 단자(29)로부터의 데이타 1은 단자 J1,J2,J3…J12로 인가되고, 단자(101)로부터의 데이타 1은 캐리 입력(carry input) C에 인가되어, 가산기(30)에 의해 가산된다. 따라서, 단자 J로부터 가산기(30)에 입력되는 실제 데이타 입력은 1,1…1, 0,1,0,1이다. 데이타 1,1…1 0,1,0,1,1은 상기 지적된 시프트된 데이타 0,0…0 1,0,1,0,1와 보상 관계에 있다. 제1도의 배율기(13)와 대응하는 선택기(31)는 가산기(30)에 의해 출력된 18비트의 데이타(0₁,0₂,0₃,…0₁₈)로부터 8비트의 데이타를 선택한다. 특히, 선택기(31)의 2^-10단자가 선택될 때, 상위 8비트 데이타(0₁,0₂,…,0₈)는 래치 회로(32)에 인가된다. 유사한 방식으로, 단자가 선택기(31)에서 선택될 때, 제2상위 비트에서 시작한 데이타중 8비트 즉, 데이타 비트(0₂,0₃,0₄,…0₇) 래치 회로(32)에 인가된다. 래치 회로(32)의 출력을 포함하는 상위 6비트는 래치 회로(23)를 통하여 비교기(11)에 인가된다. 다른 한편, 가산기(30)에서 나온 하위 6비트(0₁₃,0₁₄…0₁₈)는 가산기(24)에 인가되고, 그러한 데이타는 래치 회로(22)로부터의 6비트의 입력 데이타에 가산된다. 따라서, 6비트의 입력 데이타는 가산기(30)로부터의 18비트의 출력 데이타(0₁,0₂,0₃,…0₁₈)중 하위 6 데이타 비트(0₁₃,0₁₄…0₁₈)와 대응한다. 이것은 6비트의 입력 데이타가 12비트만큼 하향 이동된 후 즉, 입력 데이타가 2^-12로 배율된 후 가산됨을 의미한다. 따라서, 선택기(27)는 선택기(31)의 선택 작동을 동기화하도록 제공된다.

상기의 사실로써, 제3도의 선택기(27,31)용 제어 신호를 수신하기 위한 제어 단자(16')가 제1도의 계수 α의 값을 제어하기 위한 단자(16)와 대응하며, 제3도의 선택기(23)용 제어 신호를 수신하기 위한 제어 단자(17')가 계수 β의 값을 결정하는 제어 신호를 수신하기 위한 제1도의 단자(17)와 대응함이 분명해질 것이다.

제1도의 기준 전압 발생 회로(5)에 대한 특정의 강결선 회로 배열(specific hard-wired circuit arrangement)이 제3도를 참고로 하여 적절한 소프트웨어 프로그램을 갖춘 디지탈 신호 처리기(DSP)가 그 대신에 사용될 수도 있다.

칼라 비디오 신호의 기수 필드와 우수 필드 사이의 화상 보정이 나쁜 경우에는, 앞 필드를 근거로 하여 회로(5)에 의해 발생된 기준 전압은 제1도에 도시된 회로를 이용하여 후속 필드에 대한 백색 평형을 제어하는 데에는 적합하지 않다. 이 문제를 해결하기 위하여, 본 발명의 일실시예에 따른 백색 평형 제어 또는 보정 회로는 제1도를 참고로 하여 설명되었고 동일 도면 부호로 표시된 소자 뿐만 아니라, 1필드 지연 회로(18)와, 필드 평균치 발생 회로(6) 대신에 제공된 평균치 발생 회로(19)를 포함하는 것으로 제4도에 도시되어 있다. 특히, 회로(5)로부터 발생된 기준 전압 E_th는 1필드 지연 회로(18)를 통하여 평균치 발생 회로(19)의 한 입력에 공급되고, 또한, 회로(5)에서 직접, 비교기(4)의 반전 입력에 접속된 출력을 갖는 회로(19)의 다른 한 입력에 공급된다. 작동에 있어서, 평균치 발생 회로(19)는 각각 기준 전압 발생 회로(5)로부터 직접 공급되고 또한, 1필드 지연 회로(18)를 통해 공급된 기준 전압의 평균치를 발생한다. 따라서, 1필드 지연된 기준 전압이 E_th(2n)으로 지정되고 기준 전압 발생 회로로부터 직접 얻어진 기준 전압이 E_th(2n+1)로 지정되면, 평균치 전압 EE_th(n)은 다음식으로부터 유도될 수 있다.

EEth(n)=Eth(2n)+Eth(2n+1)……………………………………… 식(2)

식(2)로 표시된 2와 같은 평균치 전압 EE_th(n)는 제1도의 실시예를 참고로 하여 위에서 설명된 것과 실제로 동일한 방식으로 가산기(3)의 가산된 출력의 전압 레벨을 검출하는 기능을 하는 비교기(4)로 공급된다.

평균치 발생 회로(19)는 1필드 지연 회로(18)의 출력과 기준 전압 발생 회로(5)의 출력에 각각 접속된 두입력을 갖는 가산기와, 예를 들면 가산기의 출력과 비교기(4)의 반전 입력 사이에 접속된 저항으로 구성된 1/2 배율기로 구성될 수 있다. 그와 같은 저항은 비교기(4)의 반전 입력에, 가산기의 출력 전압의 1/2인 전압을 제공하도록 규격 정해져 있다.

제4도에 도시된 백색 평형 보정 회로의 작동은 필드 F_2n이 우수 필드일 때, 칼라 비디오 신호의 연속 필드를 F_2n, F_2N=1, F_2n+2… 등으로 규정하는 제5도를 참고로 하여 상세히 설명될 것이다. 필드 F_2n동안 동일하게 혼합되거나 가산된 적색, 녹색 및 청색 신호를 근거로 하여 기준 전압 발생 회로(5)에 의해 발생된 기준 전압 E_th(2n)은, 위의 식(2)에 따라서 평균치 기준 전압 발생 회로(5)에 의해 발생된 기준 전압 Eth(2n)은, 위의 식(2)에 따라서 평균치 기준 전압 EE_th(n)을 제공하는 평균치 발생 회로(19)에서 다음 후속 기수필드 F_2N+1동안 가산기(3)의 가산된 출력에 근거한 기준 전압 E_th(2n+1)로 가산된다. 그 평균치 기준 전압은 제2도를 참고로 하여 설명된 것과 동일한 방식으로 그 다음의 연속 필드 F_2n+2와 F_2n+3의 적색, 녹색 및 청색 신호의 전압 레벨을 검출하는데 사용된 게이팅 펄스 P_G를 발생하기 위한 임계 레벨(threshold level)로 사용된다. 제4도에 도시된 배열에서는, 기수 필드와 우수 필드에 의해 표시된 화상 사이의 보정이 나쁘더라도, 적절하게 검출하는 일이 게이팅 펄스 P_G에 의해 이루어진다. 왜냐하면, 카메라의 시야에 있는 물체의 백색 부분을 게이팅 펄스를 발생하는데 이용된 레벨 검출용 임계 레벨이 평균 기준 전압 EE_th(n)을 기준으로 하여 결정되기 때문이다. 따라서 백색 평형 보정의 정확도가 개선된다.

예를 들면, 회로(5)로부터의 기준 전압의 평균치를 얻기 위하여 제곱 평균 제곱근(RMS) 기술과 같은 다른 수단이 사용될 수도 있다. 또한, 각각의 특정의 기수 필드 및 우수 필드용 기준 전압이 각각 후속 기수 필드 및 우수 필드용으로 사용될 수도 있다.

제6도를 참조하면, 본 발명의 다른 실시예에 따른 백색 평형 보정 회로에서는 제1도를 참고로 하여 설명된 소자와 대응하는 소자가 동일한 도면 부호로 표시되어 있고, 또한 비교기(4)로부터 게이팅 펄스 P_G를 수신하는 2D 지연 회로(41)와, 입력에서 지연 회로(41)의 출력과 비교기(4)로부터 직접 게이팅 펄스 P_G를 수신하는 AND 게이트(42)와, AND 게이트(42)의 출력을 수신하고 1비트 라인 메모리로 구성되는 2H 지연 회로(43)와, 입력에서 지연 회로(43)에서 나온 지연된 출력과 AND 게이트(42)에서 나온 출력을 수신하는 AND 게이트(44)가 제공된다. 더 나아가, 1H 지연 회로(45R,45G,45B)와 1D 지연 회로(46R,46G,46B)는 증폭기(2R)와 스위치(7) 사이와, 증폭기(2G)와 스위치(7G)사이와, 증폭기(2B)와 스위치(7B) 사이에서 각각 직렬로 접속된다.

상기 지적된 바와 같은 추가된 소자를 제외하면, 제6도의 백색 평형 보정 회로는 제1도를 참고로 설명된 것과 실제로 동일한 방식으로 작동하고, 따라서, 제6도에 도시된 회로의 작동은 추가된 소자에 의해 영향을 받는 양상에 대해서만 상세히 설명될 것이다. 2D 지연 회로(41)와 1D 지연 회로(46R,46G,46B)에 있어서, D는 가산기(3)에서 나온 출력 신호의 피크 영역의 끝 가장자리(end edge) 부분의 폭을 참고로 하여 결정되는 지연 시간을 지칭하는 것이다.

제6도에 도시된 회로의 작동에 있어서, 가산기(3)의 가산된 출력을 기준 전압 발생 회로(5)에서 나온 기준 전압 E_th(제7a도)와 비교함으로써 비교기(4)로부터 얻어진 펄스(제7b도)는 AND 게이트(42)에 직접 인가되고, AND 게이트(42)는 또한, 지연 회로(4)를 통하여 2D만큼 지연된 동일 펄스를 수신한다. 따라서, AND 게이트(42는 달리, 비교기(4)의 출력에서 얻어질 수 있는, 게이팅 펄스 P_g보다 폭이 2D만큼 짧은 게이팅 펄스를 구성하는 논리 AND 신호(제7e도)를 제공한다. AND 게이트(42)에서 나온 출력(제7e도)은 2H 지연 회로(43)(여기서 H는 비디오 신호의 수평 주사 기간이다)를 통해, AND 게이트(44)의 각 입력들에 공급된다. 상기 AND 게이트는 2H 지연된 신호의 논리 AND 신호와 직접 신호를 발생시킨다. AND 게이트(44)의 출력은 게이트 스위칭 회로(7)에 백색 평형 보정 게이팅 펄스로서 공급된다. 2D 지연 회로(41)와 AND 게이트(42)에 의해서 그와 같은 게이팅 펄스를 단축시키는 것은 카메라의 시야에 있는 물체의 백색 부분의 여유(marginal region) 영역을 수평으로 확장하는 회색의 검출(detection of gray)을 피하기 위한 것이며, 2H 지연 회로(43)와 AND 게이트(44)에 의해 영향을 받는 게이팅 펄스를 더 단축시키는 것은 그와 같은 백색 부분의 여유 영역을 수직으로 확장하는 회색의 검출을 피하기 위한 것이다. 증폭기(2R,2G,2B)에서 나온 적색, 녹색 및 청색 신호를 지연 회로(46R,46G,46B)에서 각각 1D에 지연 시간만큼 지연시키고 지연 회로(45R,45G,45B)에서 각각 지연 시간 1H만큼 지연시키면, 스위칭 회로(7)에 도착하는 색신호를, 이 신호를 제어하기 위한 단축된 게이팅 펄스와 동기시키게 된다. 이러한 관계에서, 제7e도와 제7f도를 비교하면 각각의 지연회로(46R,46G,46B)가 AND 게이트(44)에서 나온 게이팅 펄스와 증폭기(2R,2G,2B)에서 나온 각각의 색신호 사이의 희망하는 타이밍 관계를 회복시키는데 효과가 있음이 명백해질 것이다. 이와 유사하게, 지연 회로(45R,45G,45B)는 지연 회로(43)와 AND 게이트(44)에 의해 변형된 것과 같은 게이팅 펄스와 증폭기(2R,2G,2B)에서 나온 색신호 사이의 희망하는 타이밍 관계를 회복시킨다.

수평 및 수직 방향으로 연장되어 있는 회색 여유 영역을 검출하는 것을 피하기 위해 게이팅 펄스를 단축시킴으로써, 제6도의 실시예는 백색 평형 보정에 영향을 미치기 위하여 제어 회로(9)에 인가된 적색, 녹색 및 청색 신호의 게이팅된 부분이 카메라의 시야에 있는 물체의 작은 영역을 점유하는 하이라이트만에 대응하지 않음을 확실시해준다. 물론, 폭이 단축된 게이팅 펄스를 얻으므로써, 시야에 있는 물체의 백색 부분의 회색 여유 영역은 백색 평형 보정을 수행하기 위해 채택된 색신호에 영향을 미치지 않는다는 것이 분명하다. 환언하면, 시야에 있는 물체의 실제 백색 부분과 대응하는 게이트 스위칭 회로(7)에 인가된 색신호의 부분만이 백색 평형 보정을 실행하는 회로(7)를 통해 검출되거나 통과된다.

제6도의 실시예가 디지탈 칼라 비디오 신호용 처리 회로에 인가되는 것으로 설명되어 있으나, 위에서 설명된 실시예의 특성은 아날로그 칼라 비디오 신호 처리 회로에도 유사하게 적용될 수 있다.

칼라 비디오 카메라의 광시스템에는 보통 수광 개구(light-admitting opening)의 크기가 변화되는 블레이드(blade)를 구비한 자동 조리개 또는 다이아프램(diaphragm)이나 또는, 수광량을 유사하게 변화시키기 위해 전기 제어식 전달 계수를 갖는 광-전기 변환기를 구비한 광다이아프램이 제공되어 있다. 이러한 조리개 또는 다이아프램은 시야에 있는 물체의 명도나 또는 감지 소자에 입사하는 광량에 따라서 수동이나 자동으로 제어될 수 있다. 자동 조리개 또는 다이아프램 제어에 영향을 미치기 위하여, 칼라 비디오 카메라의 영상 픽업 장치에서 나온 일차 색신호 R,G,B가 각각의 입력 단자(1R,1G,1B)에 공급되며, 제8도에 도시된 형태의 회로가 이용되는 것이 알려져 있다. 그러한 일차 색신호는 각각의 입력 단자로부터, 이후부터 NAM으로 치칭되는 비가산기형 혼합기(NAM)(50)로 공급되는데, 이 NAM(50)에서는 최고 레벨 또는 진폭을 갖는 일차 색신호가 선택되어, 피크 검출 회로(51)와 평균치 검출 회로(52)로 공급된다.

피크 검출 회로(51)와 평균치 검출 회로(52)의 출력은 가변 저항(53)에 의해 결정되고, 조정 가능한 희망 비율로 혼합되고, 그와 같은 혼합의 결과는 출력 단자(54)에 제공되며 조리개 또는 다이아프램 구동 장치를 제어하는데 사용될 수 있다.

예를 들면 피크 검출 회로(51)는 제9도에서 실선으로 표시된 입출력 특성을 가질 수 있으며, 반면에 평균치 검출 회로(52)는 제9도에서 점선으로 표시된 입출력 특성을 갖는다. 제9도의 그래프에서, 가로 좌표는 백색 피크 부분의 면적(100IRE) 대 카메라의 시야에 있는 영상의 배경에 대응한 기저 레벨 부분의 면적(0IRE)의 퍼센트 비율을 나타낸 것이다. 그와 같은 퍼센트 비율을 평균 화상 레벨(APL)로 지칭된다. 더 나아가, 제9도에서 세로 좌표는 회로(51),(52)의 출력을 밀리볼트(mV)로 도시한 것이다. 피크 검출 회로(51)와 평균치 검출 회로(52)의 특성을 표시하는 라인은 약 38% APL에 대응하는 부분에서 교차한다. 제9도에서 실선과 점선으로 표시된 곡선 사이에 위치하는 곡선(도시되지 않음)에 대응하는 입출력 특성을 가변 저항(53)에 의해 결정된 혼합 비율을 변경시킴으로써 얻어질 수 있다. 자동 제어된 조리개 또는 다이아프램의 제어 작동이 입출력 특성의 변화에 따라서 변하므로, 자동 조리개 제어 작동의 여러가지 모드는 카메라의 시야에 있는 물체의 특성이나 카메라의 작동 조건에 따라서 피크 검출 회로(51) 및 평균치 검출 회로(52)에서 나온 출력의 혼합비는 변경시킴으로써 즉, 가변 저항(53)을 조저함으로써 선택될 수 있다. 그러나, 제8도에 도시된 기존의 회로에서, 피크 검출 회로(51)는 다이오드 D1, 커패시터 C1 및 저항 R₁을 포함하고, 회로(51)의 출력 특성은 다이오드 D₁와 커캐시터 C₁의 특성에 의하여 결정된다. 따라서, 회로(51),(52)의 출력이 혼합되는 비율을 변화시키기 위하여 가변 저항(53)이 사용된다 할지라도, 제8도의 공지 회로의 전체 특성이 변할 수 있는 범위는 좁게 한정된다. 따라서, 자동 조리개 제어의 모드 선택은 좁은 범위를 가지며, 따라서 관련된 비디오 카메라는 광범위한 촬영 조건으로 사용하는데에는 부적합하다.

제10도를 참조하면, 본 발명의 일실시예에 따른 회로로서, 종래 기술의 상기 단점을 제거한 자동 조리개 제어 회로에서, 예를 들면, 디지탈 칼라 비디오 카메라에서 나온 디지탈 원 색신호 R, G, B는 또다시 각각의 입력 단자(1R,1G,1B)를 통하여 NAM 회로(50)에 공급되며, 이 NAM 회로(50)에서, 최고 레벨 또는 진폭을 갖는 세 디지탈 색 신호중 하나가 선택되거나 발췌되어, 비디오 화상내에 있는 수직 위치를 근거로 하여 신호를 가중하는 가중 회로(weighting circuit)(55)에 공급된다. 가중 회로(55)의 존재 이유는 밝은 하늘이 종종 비디오 화상의 상부를 점유할 수 있음을 고려함으로써 이해될 것이다. 따라서, 비디오 화상의 상부와 대응하는 NAM(50)에서 나온 신호는 가중 회로(5)에 의해 무시되거나 비교적 낮게 가중된다. 가중 회로(55)의 출력은 제1도를 참고로 하여 위에서 설명된 검출 회로(5)와 유사하며 피크 검출 회로의 기능을 하는 검출 회로(5)에 입력으로 공급된다. 제10도의 피크 검출 회로(5)의 출력은 비디오 신호의 한 필드 주기동안 검출된 피크 신호의 평균치를 제공하는 필드 평균치 발생 회로(6)에 공급된다. 필드 평균치 발생 회로(6)의 출력으로 얻어진 평균치는 예를들면, 단자(57)에 인가된 비교기(56)의 비반전 입력 단자와 같이 한 입력 단자에 공급되며, 비교기(56)의 다른 입력 단자인 반전 입력 단자는 예정된 희망 조리개 제어치에 따른 기준 전압 데이타 V_T를 수신하다. 희망하는 조리개 제어치를 표시하는 기준 전압 데이타 V_T와 필드 평균치 발생 회로(6)의 평균치 사이의 차에 응답하여 비교기(56)에 의해 발생된 에러 데이타는 조정 가능한 조리개 또는 다이아프램을 구동하는 조리개 구동 제어 회로(58)에 공급된다. 따라서 조리개 다이아프램은 자동 제어되며, 피크 검출 회로(5)에 의해 검출된 신호의 평균치가 예정치에서 실제로 일정하게 유지된다.

제10도에 도시된 바와 같이 본 발명에 따르는 자동 조리개 제어 회로에서, 검출 회로(5)는 제8도의 종래의 검출 회로(51),(52)를 대신한다. 검출 회로(5)는 검출된 출력 레벨을 제공하기 위하여 수직 가중 회로(55)를 통하여, NAM(50)으로부터 얻어진 출력에 의해 충전 및 방전된다. 더 나아가, 검출 회로(5)의 검출 특성은 자동 조리개 모드 선택 작동에 응답하여 변할 수도 있다. 제1도와 제3도의 실시예에서 기준 전압 발생 회로로서 작동하는 회로(5)가 제10도의 실시예에서 피크 검출 회로로서 작동하는 방법에 대해 살펴보기 위하여, 간단히 설명하는 것이 바람직하다. 위에서 설명된 바와 같이, 제8도에 도시된 종래 기술에 따른 자동 조리개 제어 회로에서, 피크 검출 회로(51)는 다이오드 D₁, 커패시터 C₁, 저항 R₁을 포함한다. 입력 신호가 NAM(50)에서 다이오드 D₁의 입력 단자로 공급될 때, 그러한 입력 신호는 무시할만한 정도의 작은 dc 전압을 이동을 가진 다이오드 D₁을 통과하게 된다. 다이오드 D₁의 출력에서의 피크 전압은 커패시터 C₁로 충전되고, 충전된 전압은 또다시 저항 R₁을 통하여 방전되기 시작하며, 방전 속도나 시간은 커패시터 C₁과 저항 R₁의 커패시턴스와 저항치에 의존한다. 이와 유사하게, 회로(5)는 스위치(12), 배율기(13) 및 가산기(14)로 구성된 충전 장치와, 가산기(14) 및 배율기(15)로 구성된 방전 장치를 포함한다. 따라서, 제10도의 회로(5)는 충전 시정수와 방전 시정수가 계수 α와 β를 결정시키기 위하여 단자(16,17)에 인가된 제어 신호에 의하여 제어될 수 있는 피크 검출 회로로 작동함을 알 수 있다.

제3도의 특정 회로 배열이 제10도의 자동 조리개 제어 회로내에 검출 회로(5)로 사용되는 것으로 가정하면, 제11도 내지 11d도, 제12a도 내지 12d도 및 제13a도 내지 13d도는 선택기(27,28)의 스위칭 작동과 선택기(27,31)의 스위칭 작동에 의해 각각 결정될 수 있는 계수 γ(β+1-γ)와 α의 변환에 응답하여 회로(5)의 검출 특성이 변하는 것을 알 수 있다. 각각의 제11a도 내지 11d도, 제12a도 내지 12d도 및 제13a도 내지 13d도에서, APL 또는 평균 화상 레벨은 가로 좌표로 구성되고 출력 레벨(IRE치)는 세로 좌표로 구성된다. 특히, 제11a도 내지 11d도는 선택기(27,31) 2^-10단자가 선택되어, 계수 α가 2^-10으로 되는 경우에 대하여, 검출 회로(5)의 특성을 도시한 것이다. 이와 유사하게 제12a도 내지 12d도와 제13a도 내지 13d도는 각각 선택기(27,31)의 2^-11단자와 2^-12단자가 관련되는 경우에 대한 특성을 도시한 것이다. 더 나아가, 제11a도, 12a도 및 13a도, 제11b도, 12b도 및 13b도, 제11c도, 12c도 및 13c도, 제11d도, 12d도 및 제13d도는 선택기(28)의 단자 2^-1, 2^-2, 2^-3, 2^-4의 선택과 각각 대응한다. β=1-γ이므로, 제11a도, 11b도, 11c도 및 11d도에 대한 계수 γ의 값은 각각 2^-11, 2^-12, 2^-13및 2^-14이다. 마찬가지로, 제12a도, 제12b도, 제12c도 및 12d도에 대한 계수 γ의 값은 각각 2^-12, 2^-13, 2^-14및 2^-15이고, 제13a도, 13b도, 13c도 및 13d도에 대한 계수 γ의 값은 각각 2_-13,2_-14, 2_-14및 2_-16이다. 제11a도 내지 11d도, 제12a도 내지 12d도 및 제13a도 내지 13d도에서 명백히 나타나듯이, 선택기(27,28,31)의 선택 작동에 의하여 결정되는 계수 α와 β의 값은 변화시킴으로써 다수의 검출 특성이 실현될 수 있다.

본 발명에 따른 자동 조리개 제어 회로의 또다른 개선된 실시예에 대한 논의를 하기 이전에, 제8도의 공지의 피크 검출 회로(51)의 경우에 피크 검출 특성은 회로(51)에 포함된 다이오드 D₁과 커패시터 C₁의 온도 특성으로 인하여 변동될 수도 있다. 상기의 이유로, 피크 검출 회로(51)와 평균치 검출 회로(52)의 특성 곡선의 교점은 온도에 따라서 변동될 수도 있다. 따라서, 온도가 변한 후 다른 작동 모드가 선택되면, 각각의 검출 회로(51,52)에 대한 특성 곡선의 교점에 따른 APL값을 변동될 것이다.

더 나아가, 피크 검출 회로(5)에서 제3도의 디지탈 신호 처리 배열을 포함하는 제10도의 자동 조리개 제어 회로의 경우, 선택기(27,28,31)의 적절한 작동을 통하여 대응 특성 곡선을 설정함으로써 선택될 수 있다. 그러나, 예정된 출력값에 대응하는 APL값은 여러개의 서로 다른 피크 검출 특성에 대해 일정한 것이 아니므로, 예정된 출력값에 대응하는 APL값은 선택된 모드의 변동에 응답하여 변할 수도 있다. APL의 그와 같은 변동은 예정된 출력값에 응답하여 비교기(56)에 의해 발생된 에러 데이타의 변동을 야기시키며, 또한 동일한 APL값을 갖는 입력 신호에 대해 검출 회로(5)로부터 얻어진 출력값에 대해서도 변동을 야기시킨다. 상기의 이유로, 자동 조리개 제어는 완전히 만족스럽지는 않으며, 모니터상에 표시된 화상의 명도는 바람직하지 못하게 변할 수도 있다.

제14도에 있어서, 제10도를 참고로 하여 위에서 설명된 것과 대응하는 소자가 동일 도면부호로 표시된, 본 발명의 또다른 실시예에 따른 작동 조리개 제어 회로에서, 제10도의 회로와 관련한 상기 문제점들은 피크 검출 회로(5)와 필드 평균치 검출 회로(6) 사이의 레벨 제어 회로(59)를 삽입함으로써 피할 수 있다. 더 나아가, 제어 레벨을 선택적으로 결정하기 위한 레벨 제어 회로(59)와, 계수 α와 β를 설정하기 위한 피크 검출 회로(5)에 인가되는 모드 선택 신호를 수신하기 위한 단자(61)가 제공된다. 단자(60)에 인가된 모드 선택 신호는 칼라 비디오 카메라에 포함된 제어기 또는 중앙 처리 장치(CPU)에 의해 제공된다.

제14도의 자동 조리개 제어 회로의 작동은 레벨 제어 회로(59)의 영향의 관점에서만 볼 때 제10도의 회로에 대한 상기 설명된 작동과는 다르기 때문에, 회로(59)의 작동 영향만이 제15도 내지 18도를 참고로 상세히 설명될 것이다.

우선, 제15도와 제16도는 레벨 제어 회로(59)로서 가변 이득 증폭기가 사용되는 경우에 대한 검출 특성을 나타내고 있다. 각각의 제15도 및 제16도에서, 실선은 회로(59)에 의한 레벨 제어가 제공되지 않을때의 검출 특성을 도시하고 있으며, 점선은 레벨 제어된 검출 특성을 도시하고 있다. 더 나아가, 제15도는 선택기(27,31)의 작동에 의하여 계수 α가 2^-11으로 되도록 선택되고, 계수 γ가 선택기(27,28)의 작동에 의하여 2^-12로 되도록 선택되며, 이로부터, 계수 β=(1-2^-12)의 식을 따르게 되는 경우에 대한 검출 특성을 도시하고 있다. 이와 마찬가지로, 제16도는 계수 α가 2^-12이고, 계수 γ가 2^-16이며, β=1-2^-16인 검출 특성을 도시하고 있다. 제15도와 제16도에서, 출력(IRE)의 희망치는 90이다. 따라서, 레벨 제어 회로(59)의 이득은 APL값이 50%일때 출력치가 90IRE가 되도록 제어된다. 환언하면, 제15도에 도시된 모드가 선택될 때, 레벨 제어 회로(59)의 이득은 90/65으로 되도록 선택적으로 제어되어, APL값이 50%일때 피크 검출 회로(5)의 출력은 값 651IRE에서 90IRE로 증폭하게 된다. 다른 한편, 제16도에 설명된 모드가 선택될때, 레벨 제어 회로(59)의 이득은 피크 검출 회로(5)의 출력을 값 84IRE에서 90IRE로 증폭하기 위하여 90/84으로 되도록 선택적으로 제어된다. 환원하면, 제15도와 제16도에 의해서 설명된 모드에 대해서, 레벨 제어 회로(59)를 구성하는 가변 이득 증폭기는 선택적으로 제어되어, 상기 실선으로 표시된 검출 특성 대신 점선으로 도시된 검출 특성을 제공하게 된다. 따라서, APL값을 90IRE의 예정된 출력치에 대해 50%로 일정하게 유지하기 위하여, 레벨 제어 회로(59)에 의해 설정된, 제15도와 제16도의 경우의 제어 레벨 또는 증폭 레벨을 각각의 모드에 따라서 변하거나 선택된다. 제15도와 제16도에서처럼 레벨 제어 회로(59)에서의 가변 이득 증폭기에 의해 제공된 증폭 정도를 제어하는 대신, 상기 목적을 성취하기 위해 즉, APL값이 다른 검출 모드에 대해 50%일때 90IRE의 출력을 얻기 위하여 본 발명에 따라서 dc 전압 레벨을 제어할 수 있다. dc 전압 시프트의 한 예는 제17도와 제18도에 도시되며, 제17도에서는 α와 β가 2^-11과 1-2^-12로 되도록 각각 선택될때의 모드를 도시하고 있고 제18도는 α와 β가 각각 2^-12와 1-2^-16으로 각각 선택되는 모드를 도시하고 있다. 제17도에 도시된 모드가 선택될 때 제14도의 레벨 제어 회로(59)는 dc 레벨을 25IRE(90-65=25)만큼 이동시키는 반면, 제18도의 모드가 선택될때 회로(59)는 dc 레벨을 6IRE(90-84=6)만큼 이동시킨다. 따라서, 두 경우 모두 90IRE의 예정된 출력에 대응하는 APL값은 50%에서 일정하게 유지된다.

제15도와 17도, 제16도와 18도에 의해 설명되고 선택기(27,28,31)의 적절한 배열에 의해 형성된 모드와는 다른 모드의 경우, 증폭도나 dc 전압력 벨은 레벨 제어 회로(59)에 의해 적절히 제어되어, APL값을 90IRE의 예정된 출력에 대해 50%로 일정하게 유지하게 된다. 레벨 제어 회로(59)는 설명된 가변 이득 증폭기나 dc 전압 레벨 조정기와는 다른 형태를 취할 수도 있다. 예를 들면 판독 전용 메모리(ROM)에는 사전에 기억된 여러가지 제어 레벨이 제공될 수 있으며, 이 ROM이 희망 제어 레벨을 제공하기 위하여 CPU에 의하여 자동 어드레스 지정될 수도 있다.

어떠한 경우에서든, 본 발명에 따르면 APL값은 예정된 출력값에 대해서 일정하게 유지되므로 선택된 모드의 변동은 자동 조리개 제어 작동에 의해 나쁜 영향을 미치지는 않는다. 더 나아가, 자동 조리개 제어 회로가 디지탈화 될 수 있으므로, 그러한 회로의 규격과 전력 소모를 저감시키고 디지탈형 칼라 비디오 카메라에도 쉽게 적용할 수 있게 하기 위하여 IC 기술이 사용될 수도 있다.

제10도와 14도를 참고로 할때, 위에서 설명된 본 발명에 따른 자동 조리개 제어 회로에 있어서는, 자동 조리개 제어 메카니즘을 디지탈식으로 제어할때, 비디오 신호의 하나 이상의 필드 주기동안 노출이나 입사광 데이타의 평균치를 발생하기 위하여 회로(6)가 제공된다. 그러나, 하나 이상의 필드 주기 동안 전체 비디오 화상을 규정하는 데이타 전체의 평균치를 발생하는데에는 다수의 계산 및 고속 처리 회로가 필요하다. 평균치를 얻는데 필요한 계산의 수효를 줄이기 위하여, 성기게(thinned out) 샘플링하는 기술을 생각해 볼 수 있다. 이와 같은 성기게 샘플링 하는 방법은 디지탈 저역필터에 의해 비디오 신호의 고속 성분을 절단하고, 성기게 샘플링된 데이타를 제공하기 위해 데이타 스트림중 동일한 간격의 위치에서 저역여파된 비디오 신호를 샘플링하여, 대응 성기게 샘플링된 데이타를 하나 이상의 비디오 필드에 부가하고, 희망 평균치를 발생하기 위하여 가산된 데이타를 평균화하는 단계를 포함한다. 그러나, 상기 성기게 샘플링하는 방법은 디지탈 저역필터를 포함해야 하는 고로 비교적 큰 규격의 복잡한 회로를 사용해야 하는 단점이 있다. 더 나아가, 비디오 신호의 성기게 하는 샘플링은 상기 패턴에 따라 이루어지고, 성기게 샘플링된 데이타와 비디오 화상 내용 사이에 강한 상관 관계가 있다면, 비디오 신호를 성기게 샘플링하는 것은 부적절하게 정확한 평균치를 발생하는 단점을 더 갖는다.

위에서 고려된 성기게 샘플링하는 방법의 상기 단점을 극복하기 위하여, 제10도에 도시된 장치에서 피크 검출 회로(5)와 필드 평균치 발생 회로(6) 사이에 삽입된 샘플링 회로(64)에, 샘플링 펄스 발생기(63)와 관련하여 샘플링 펄스를 제공하는 제1 및 제2임의수 발생기(61,62)를 사용하며, 본 발명에 따르는 자동 조리개 제어 회로가 제19도에 도시되어 있다.

제10도를 참고로 하여 위에서 설명된 것과 대응하는제19도에 도시된 자동 조리개 제어 회로의 소자는 동일한 도면부호로 표시되고, 유사한 방식으로 작동한다. 위의 설명과 분리하여, 제19도의 회로에서, 데이타 클럭 CK는 단자(65)에서 공급되어, 제1임의수 발생기(61)를 구동시킨다. 제2임의수 발생기(62)는 단자(66)로부터 공급된 수평 동기 신호 HD에 의해 구동되며, 제2임의수 발생기(62)의 출력은 제1임의수 발생기(61)에 공급되고 발생기(61)를 초기화시킨다. 제1임의수 발생기(61)의 출력은 차례로 샘플링 펄스를 샘플링 회로(64)에 제공하는 샘플링 펄스 발생기(63)에 공급된다. 데이타 클럭 CK는 디지탈 비디오 신호의 화상 소자를 샘플링하기 위해 보통 사용되는 샘플링 클럭이며, 수평 동기 신호의 주파수보다 여러배 더 큰 주파수를 갖는다.

제20도에 있어서, 임의수 발생기(61,62)와 샘플링 펄스 발생기(62)의 상세한 배열에서, 제1임의수 발생기(61)는 직렬로 접속된 5개의 D형 플립플롭 회로(67,68,69,70,71)와 배타적 OR 회로(72)를 포함한다. D형 플림플롭 회로(69,71)의 출력 Q는 배타적 OR 회로(72)의 입력에 접속되고, 배타적 OR 회로(72)의 출력은 플립플롭 회로(67)의 D(데이타) 단자에 접속된다. D형 플립플롭 회로(68,69,70,71)의 출력은 NOR 회로(73)의 각각의 입력에 접속된다. 데이타 클럭 CK는 단자(65)로부터 5개의 D형 플립플롭 회로(67 내지 71)의 클럭 입력 단자에 공급된다.

제1임의수 발생기(61)에 대한 상기 배열에서, 31비트 길이의 m 직렬 펄스는 임의수 발생기(61)에 의해 제공된다.

NOR 회로(73), AND 회로(74) 및 스위칭 회로(75)를 포함하는 샘플링 회로(63)가 제20도에 도시된다. NOR 회로(73)나 AND 회로(74)중 어느 한 출력은 스위칭 회로(75)에 의해 선택되어, 회로(75)에서 샘플링 회로(제19도)로 공급된다.

제20도의 특정 배열에서는, 직렬 접속된 5개의 D형 플립플롭(76,77,78,78,80)과 3개의 배타적 OR 회로(82,83)를 포함하는 제2임의수 발생 회로(62)가 되어 있다. D형 플립플롭 회로(79)의 출력은 배타적 OR 회로(81)의 입력에 접속되고, D형 플립플롭 회로(77,78)의 출력 Q는 배타적 OR 회로(82)의 입력에 유사하게 접속된다. 배타적 OR 회로(81,82)의 출력은 플립플롭 회로(76)의 D(데이타) 입력 단장에 접속된 출력을 갖는 배타적 OR 회로(83)의 입력에 접속된다. 수평 동기 신호 HD는 단자 66에서 D형 플립플롭 회로(76 내지 80)의 클럭 입력 단자에 공급되어, 회로(76 내지 80)를 구동시킨다. 제2임의수 발생기(62)의 상기 배열에서, 후자는 31비트의 길이를 갖는 제2m 직렬 펄스를 발생한다. 수평 동기 신호 HD가 D형 플립플롭 회로(75 내지 80)를 구동하는데 사용되므로, 제2임의수 발생기(62)의 출력은 비디오 신호의 매 수평 주기에서 반복된다. 5개의 D형 플립플롭(76,77,78,79,80)의 출력은 각각 제1임의수 발생기(61)의 D형 플립플롭 회로(67 내지 71)의 프리세트 입력 단자 각각 공급된다. 수평 동기 신호 HD는 단자(66)에서 인버터(84)로 공급되고 인버터(84)의 반전 출력은 1/2 분주기 역할을 하는 D형 플립플롭 회로(85)의 클럭 입자 단자에 공급된다. 회로(85)의 출력 신호 레벨은 수평 동기 신호나 클럭 HD가 나타날때마다 고레벨 H에서 저레벨 L로 변하거나, 저레벨 L에서 고레벨 H로 변한다. 회로(85)의 출력 Q는 스위칭 회로(75)의 변화 즉, NOR 회로(73)에 출력이나 AND 회로(74)의 교번적 선택에 영향을 주도록 스위칭 회로(75)에 공급된다.

상기 배열에서, 제1임의수 발생기(61)는 31비트 코드열 11111000110111 01010000100101100을 발생한다. 샘플링 펄스 발생기(63)의 NOR 회로(73)의 출력은 제1임의수 발생기(61)의 D형 플립플롭(68 내지 71)의 출력이 저레벨 L일때 즉, 4비트 신호(0000)이 발생될때 고레벨 H상태에 있다. 샘플링 펄스 발생기(63)의 AND 회로 출력(74)의 출력은 제1, 제2 및 제3 D형 플립플롭 회로(67,68,69)의 출력이 논리 저레벨 L에 있고, 제4 및 제5 D형 플립플롭 회로(70,71)의 출력이 논리 고레벨 H에 있을때 즉, 제1임의수 발생기(61)가 5비트 신호(110000)를 발생할때 논리 고레벨 H상태에 있다. 이들 비트 패턴(0000)과 (11000)이 선택되어, 상기 31비트 코드열이 제1임의수 발생기(61)에 의해 반복적으로 발생될때 패턴 사이의 최대 거리가 실현된다. 설명된 바와 같이, 스위칭 회로(75)는 NOR 회로(73)와 AND 회로(74)의 출력을 수신하고, 분주기(85)로부터의 제어 신호 또는 출력에 따라서 샘플링 펄스로서 그와 같은 출력중 하나나 또는 다른 출력을 샘플링 회로(64)에 선택적으로 제공한다.

수평 동기 신호 HD에 응답하여 제2임의수 발생기(62)에 의해 발생된 31비트 길이의 제2코드 열은 1111100100110000101101010001110이고, 상기 비트 패턴은 반복 발생된다. 제2코드열의 데이타중 5 연속 비트는 제1임의수 발생기(61)에 대한 초기 세트 데이타로서 D형 플립플롭 회로(76,77,78,79,80)의 출력으로부터 공급된다. 데이타의 이들 5연속 비트는 매 수평 주기에서 제2코드열을 따라 1비트만큼 이동된다. 따라서, 비디오 화상에서 수평 및 수직 방향으로 포함된 화상 소자로부터 샘플링 회로(64)에 의해 성기게 샘플링하여 얻어진 데이타는 제21도에 도시된 바와 같다.

한 프레임 주기동안의 평균치 즉, 두 연속 필드 주기 동안의 평균치가 선호된다면, 기수 및 우수 필드 선택 신호는 기수 및 우수 필드에 대해 서로 다른 초기 데이타의 5비트를 제공하기 위하여 단자(86)를 통하여 논리 회로(87)에 제공된다. 논리 회로(36)에 의해 제공된 초기 데이타의 5비드 플립플롭 회로(76 내지 80)의 프리세트(preset) 입력 단자에 인가되어, 각각의 기수 및 우수 필드동안 서로 다른 각각의 수평 라인에서 샘플점의 어드레스를 만들게 된다.

검출 회로(5)가 제1도의 백색 평형 제어 회로에서처럼 기준 전압 발생 회로로서, 또는 제10도의 자동 조리개 제어 회로에서처럼 피크 검출 회로로 동작을 하지만, 본 발명에 따른 그러한 충방전 회로인 검출 회로(5)는 제15도 내지 제18도에서처럼 구부러진 특성을 필요로 하는 비디오 또는 다른 신호 처리 회로에서 사용될 수도 있다.

특히, 본 발명에 따른 검출 회로(5)는 세 디지탈 원 색신호 R, G, B의 흑색 또는 페데스틀 레벨을 동일하게 유지시키는 기능을 하는 자동 흑색 평형 제어 회로에서처럼 디지탈 저역필터로서도 유익하게 사용될 수도 있다. 칼라 비디오 카메라가 백색 평형 제어, 조리개 제어 및 흑색 평형 제어를 수행하는 자동 회로를 구비한다할지라도, 그러한 회로는 서로에 대해 독립적이고 각각의 회로 성분을 사용하며, 따라서 현존하는 장치는 거기에 필요한 회로의 규격과 복잡성으로부터 영향을 받는다. 상기 회로는 자동 백색 평형 제어, 조리개 제어 및 흑색 평형 제어 기능을 갖는 칼라 비디오 카메라에 디지탈 신호 처리가 적용될 경우, 직접 회로 배열에 그와 같은 제어 회로를 포함할 수 있도록 그 크기를 최소화하고 저감시키는 것이 특히 중요하다. 자동 조리개 제어 회로 및 자동 백색 평형 제어 회로는 동시에 자동 흑색 평형 제어 회로로서 작동할 필요가 없으므로, 본 발명을 이용한 제어 회로에서 흑색 평형 제어 회로의 일부 소자 특히, 저역필터는 각각 기준 전압 발생 회로와 피크 검출 회로로서의 기능을 하는 백색 평형 제어 회로 및 조리개 제어 회로와 공유된다.

제22도에 있어서, 디지탈 칼라 비디오 카메라의 조리개, 백색 평형 및 흑색 평형의 자동 제어를 수행하는 본 발명의 한 실시예에서, 세 검출 회로(5₁,5₂,5₃)가 제공되며, 이들 각각은 제1도 또는 제10도에 도시된 검출 회로(5)와 유사하다. 따라서, 각각의 검출 회로(5₁,5₂,5₃)는 비교기(11)와 스위치 또는 게이트 회로(12)뿐만 아니라, 제1도와 제10도에 도시된 계수 배율기(13,15) 및 가산기(14)를 포함하는 충방전 섹션(90)도 포함한다. 칼라 비디오 카메라의 영상 픽업 자치에 의해 제공된 디지탈 일차 색신호 R, G, B는 입력 단자(1R,1G,1B)를 통하여, 각각의 가변 레벨 클램핑 회로인 페데스틀(Pedestal) 레벨 제어기(91R,91G,91B)와 같은 페데스틀 레벨 제어기에 공급한다. 페데스를 레벨 제어기(91R,91G,91B)의 출력은 가변 이득 증폭기(92R,92G,92B)를 통하여, 제10도의 자동 조리개 제어 회로에서 유사하게 도면 부호가 정해진 소자의 경우에서처럼, 최대 진폭을 갖는 일차 색신호를 수직 방향 가중 회로(55)에 공급하는 NAM(50)의 각각의 입력에 공급된다. 가중 회로(55)의 출력은 스위칭 회로(93₁)의 입력 단자 a에 접속되고, 스위칭 회로(93₁)는 가변 이득 증폭기(92R)의 출력에 직접 접속된 다른 입자 단자 b를 갖는다. 스위칭 회로(93₁)의 출력은 필드 평균치 발생 회로(6₁)에 접속된 출력을 구비하는 검출 회로(S₁)의 입력에 접속된다. 필드 평균치 발생 회로(6₁)의 출력은 스위칭 회로(93₂)의 입력단자 b에 직접 접속되고, 또한 4필드 평균치 발생 회로(94)를 통하여 출력 단자(95)에 접속된다. 검출 회로(5₁)의 충방전 특성을 결정하기 위한 제어 신호는 단자(96₁)를 통하여 후자의 섹션(90)에 공급된다.

제22도에 도시된 회로의 자동 조리개 제어 모드에서, 스위칭 회로(93₁)는 입력 단자 a에 결합되도록 구성되고, 스위칭 회로(93₂)는 입력 단자 b에서 분리된다. 스위칭 회로(93₁,93₂)가 이렇게 구성되고, NAM(50), 가중 회로(55), 회로(5₁)는 피크 검출 회로로 작동하며, 필드 평균치 발생 회로(6₁)는 제10도의 자동 조리개 제어 회로의 유사 소자와 동일하게 작동한다. 회로(6₁)의 출력은 비디오 신호의 1필드에 대하여 최대 진폭의 일차 색신호의 피크 레벨의 평균값을 구성한다. 회로(94)은 4필드의 주기에 대하여 그 신호의 평균치를 출력 단자(95)에 제공한다. 따라서, 단자(95)의 출력은 제10도에 도시된 회로에서 비교기(56)의 비반전 입력에 출력이 인가되도록 칼라 비디오 카메라의 조리개를 제어하는데 사용된다.

자동 백색 평형 제어를 위하여, 제22도에 도시된 회로는 가변 이득 증폭기(92R,92G,92B)의 출력이 서로 동일한 가산기(3)를 포함한다. 가산기(3)의 최종 가산된 출력은 스위칭 회로(93₃)의 입력 단자 a에 공급되어, 비교기(4)의 비반전 입력에 인가된다. 스위칭 회로(93₃)의 출력은 1필드 평균치 발생 회로(6₂)를 통하여 비교기(4)의 반전 입력에 접속된 출력을 가지는 검출 회로(5₂)의 입력에 접속된다. 가변 이득 증폭기(92R,92G,92B)의 일치 색신호는 비교기(4)의 게이팅 펄스에 의해 작동되는 게이트 스위칭 회로(7)의 각 게이트 또는 스위치(7R,7G,7B)에 수평 및 수직 위상 제어 회로(97)를 통하여 인가된다. 게이트 또는 스위치(7R)를 통하여 게이트된 적색 신호는 1필드 평균치 발생기(6₄)를 통하여 스위칭 회로(93₄)에 접속된 스위칭 회로(93₂)의 입력 단자 a에 공급된다. 스위치(7G))를 통하며 게이트된 녹색 신호는 1필드 평균치 발생 회로(6₅)를 통하여 스위칭 회로(93₆)에 접속된 출력을 가지는 스위칭 회로(7B)의 입력 단자 a에 공급되고, 스위치(7B)를 통하여 게이트된 청색 신호는 1필드 평균치 발생 회로(93₈)를 통하여, 스위칭 회로(93₇)에 접속된 출력을 가지는 스위칭 회로(93₇)의 입력 단자 a에 인가된다.

제22도에 도시된 회로의 자동 백색 평형 제어 모드에서, 스위칭 회로(93₃-93₈)는 각 단자 a에 결합되도록 구성된다. 그러므로 이 모드에서, 검출 회로(5₂)는 제1도에서 회로(5)와 유사한 전압 발생 회로로 작용하며, 적색, 녹색, 청색 신호의 대략 피크 레벨을 통과시키거나 게이트시키도록 구성된 게이트 스위칭 회로에 의해 게이트 펄스를 제공하도록 가산기(3)로부터의 가산된 신호와 기준 전압의 평균값이 비교기(4)에서 비교된다. 게이트된 적색 신호는 발생 회로(6)에서 필드 평균되어 백색 평형 제어 회로(9)의 각 입력에 스위칭 회로(93₂)(93₄)를 통하여 인가된다. 마찬가지로, 게이트된 녹색 신호는 필드 평균치 발생 회로(6₅)에 스위칭 회로(93₅)를 통하여 인가되고, 결과적인 필드 평균치는 스위칭 회로(93₆)를 통하여 백색 평형 제어 회로(9)의 각 입력에 인가된다. 끝으로, 게이트된 청색 신호는 스위칭 회로(93₇)를 통하여 필드 평균치 발생회로(6₃)에 인가되며, 후자에서 얻어진 필드 평균치는 백색 파형 제어 회로(9)의 각 입력에 스위칭 회로(93₈)를 통하여 인가된다. 제1도와 마찬가지로 제어 회로(9)는 녹색 신호의 필드 평균치와 적색, 청색 신호의 필드 평균치를 비교하는 중앙 처리 장치(CPU)에 의해 구성되어, 증폭기(92G)로부터의 녹색 신호의 레벨과 증폭기(92R,92B)로부터의 적색, 청색 신호의 레벨을 동일하게 하기 위하여 이득을 변화시키도록 가변 이득 증폭기(92R,92B)에 인가되는 백색 평형 보정 데이타를 발생한다. 제1도에 대하여 도시된 백색 평형 제어 회로에서 가변 이득 증폭기(92R,92G,92B)의 출력에서 얻어진 백색 평형 보정된 색신호는 출력 단자(10R,10G,10B)에 각각 인가된다. 백색 평형 제어 모드에서 기준 전압 발생 회로로 작동할때 회로(5₂)의 충방전 특성을 제어하는 제어 신호는 단자(96₂)를 통하여 회로(5₂)의 충방전 섹션(90)에 인가된다.

제22도에 도시된 회로의 흑색 평형 제어 모드에서, 모든 스위칭 회로(93₁-93₈)는, 각 단자 b에 절환시키도록 된다. 이러한 회로에서, 적색 신호는 스위칭 회로(93₁)를 통하여 회로(5₁)의 입력에 인가되며 이 회로는 단자(96₁)를 통하여 공급된 모드 선택 제어 신호에 의해 결정되는 주파수 특성을 가지는 디지탈 저역 필터로 작용한다. 유사한 방법으로, 녹색 신호는 단자(96₂)에 인가되는 모드 선택 제어 신호에 의해 결정되는 주파수 특성을 가지는 디지탈 저역필터로 작용하는 회로(5₂)의 입력에 스위칭(93₃)를 통해 인가되고, 청색 신호는 단자(96₃)에 인가되는 모드 선택 제어 신호에 의해 결정되는 주파수 특성을 가지는 디지탈 저역 필터로서 작용하는 회로(5₃)의 입력에 직접 인가된다.

디지탈 저역필터(5₁)의 출력은 필드 평균치 발생 회로(6₁)에 공급되며, 결과적으로 필드 평균치 스위칭 회로(93₂)의 단자 b를 통하여 후자의 출력에 인가된다. 마찬가지로, 디지탈 저역필터(5₂)의 출력은 단자 b와 결합된 스위칭 회로(95₅)를 통하여 필드 평균치 발생 회로(95₅)에 인가된다. 디지탈 저역필터(5₃)의 출력은 단자 b와 결합된 스위칭 회로(93₇)를 통하여 필드 평균치 발생 회로(6₃)에 인가된다. 필드 평균치 발생 회로(6₅,6₃)의 출력과 스위칭 회로(93₂)의 출력에서 얻어지는 바와 같이, 디지탈 저역필터(5₁,5₂,5₃)의 출력의 필드 평균치는 흑색 평형 제어에 적절하다. 제22도에 도시된 바와 같이, 회로(6₁)에 의해 출력된 필드 평균치는 스위칭 회로(93₂,93₄)를 통하여 비교기(98)의 비반전 입력에 공급되며 이 비교기는 그의 반전된 입력에서 스위칭 임의수 발생기(93₆)를 통하여 공급되고 발생 회로(6₅)에 의해 출력된 필드 평균치를 수신한다. 회로(6₃)에 의해 출력된 필드 평균치는 스위칭 회로(93₈)를 통하여 비교기(98₂)의 비반전 입력에 인가되며, 이 비교기는 그의 반전 입력에서, 회로(6₅)에 의해 출력되고 스위칭 회로(93₆)에 의해 공급된 필드 평균치를 수신한다. 비교기(98₁,98₂)는 디지탈 저역필터인 검출 회로(5₂)를 통과하는 녹색 신호의 필드 평균 페데스틀(pedestal) 레벨과, 디지탈 저역필터인 검출 회로(5₁,5₃)를 통과하는 적색, 청색 신호의 필드 평균 페데스틀 레벨과 비교한다는 것을 알 수 있다. 비교기(98₁,98₂)의 출력은 페데스틀 레벨 제어기(91R,91B)에 대응 흑색 평형 보정 데이타를 제공하는 신호 발생기(99₁),(99₂)를 제어하도록 공급된다. 비교기(98₁,98₂)와 제어 신호 발생기(99₁,99₂)는 백색 평형 제어 회로(9)의 경우에 중앙 처리 장치(CPU) 또는 마이크로컴퓨터에 의해 구성되는 흑색 평형 제어 회로(100)를 형성하도록 결합한다. 어떤 경우에도, 페데스틀 레벨 제어 회로(91R,91B)에 인가되는 제어 신호로 흑색 평형을 유지하도록 녹색 신호의 페데스틀 레벨과 적색, 청색 신호의 페데스틀 레벨을 동일하게 하도록 한다.

제22도에 도시된 회로에서, 검출 회로(5₁,5₂,5₃)는 흑색 평형 제어 모드에서 적색, 녹색, 청색 신호에 대해 디지탈 저역필터 필터로 작동하며, 회로(5₁,5₂)는 자동 조리개 제어 모드와 백색 평형 제어 모드에서, 피크 검출 회로와 기준 전압 발생 회로로 작용한다. 따라서, 3개의 검출 회로(5₁,5₂,5₃)는 자동 흑색 평형 제어 회로, 자동 조리개 제어 회로, 자동 백색 평형 제어 회로가 독립적으로 제공된다면, 5개 유사 회로, 3개의 저역필터, 피크 검출 회로, 기준 전압 발생 회로를 요구하는 기능을 수행하도록 구성된다. 또한 이러한 독립적으로 제공되는 제어 회로의 경우에, 1필드 평균치 발생 회로가 자동 조리개 제어를 위하여 요구되며, 4개의 평균치 발생 회로가 자동 백색 평형 제어를 위해 요구되며, 4개의 평균치 발생 회로가 자동 흑색 평형 제어를 위해 요구된다. 즉, 자동 조리개 제어 회로, 흑색 평형 제어 회로 및 흑색 평형 제어 회로가 독립적이 되거나 회로 성분을 공유하지 않는 경우에도 9개의 평균치 발생 회로가 요구되며, 제2도에 도시된 본 발명의 회로에는 5개의 필드 평균치 발생 회로(6₁-6₅)가 요구된다. 그러므로, 회로 사용의 효율이 개선되어 제22도에 집적 회로로 도시된 회로 생산이 용이하다. 소비감소의 측면에서, 본 발명의 디지탈 칼라 비디오 카메라에 적합하다.

Claims

3개의 원 색신호를 제공하도록, 칼라 비디오 카메라의 조리개 제어, 백색 평형 제어 및 흑색 평형 제어를 실행하는 모드를 가지는 자동 제어 회로에 있어서, 각 입력 및 출력을 가지는 제1, 제2, 제3검출 회로를 포함하며, 이들 회로는 비교 출력을 제공하기 위하여 각 입력, 출력을 비교하는, 비교기와, 제1계수로 각 입력을 배율하여 제1적출력을 제공하도록 상기 비교 출력에 응답하는 제1배율 수단과, 가산된 출력을 제공하기 위하여 검출 회로의 각 출력에 상기 제1적출력을 가산하는 수단과, 상기 각 출력으로서 제2적출력을 제공하기 위해 제2계수를 상기 가산된 출력에 배율시키는 제2배율 수단과, 제1 및 제2계수의 양을 제어하는 수단으로 구성된 상기 제1,2,3검출 회로와, 상기 원 색신호를 수신하여 거기에서 최대 크기를 가지는 상기 원 색신호를 추출해내는 비 가산기형 혼합기와, 상기 비가산 혼합기에서 입력으로서 제1검출 회로에 상기 하나의 원 색신호를 인가하도록 조리개 제어 모드로 작동하고 그후에 피크 검출 회로로 작동하는 수단과, 상기 3개의 원 색신호를 가산하고 제2검출 회로의 입력으로 결과 가산 신호를 인가하도록 백색 평형 제어 모드로 작동하여 상기 제2검출 회로는 기준 전압 발생 회로로 작동하도록 구성된 수단과, 제1, 제2, 제3검출 회로에 입력으로서 상기 3원 색신호를 인가하여 이득이 흑색 평형 제어 모드에서, 제1, 제2, 제3저역필터로 동작하도록 흑색 평형 제어 모드에서 작동하는 수단을 구비한 것을 특징으로 하는 제어 회로.
비디오 신호 처리 회로에 있어서, 비디오 신호의 특성을 변화시키는 비디오 신호 제어 수단과, 비디오 신호에 대응하여 출력 신호를 제공하도록 비디오 신호 제어 수단의 입력을 수신하는 검출 회로와, 검출 회로의 출력에 응답하여 비디오 신호 제어 수단용 제어 신호를 발생시키도록 검출 회로에 접속된 제어 신호 발생 수단으로 구성되어 있으며, 상기 검출 회로는 검출 회로의 입력과 출력을 비교하여 그에 따라 비교 출력을 제공하는 비교기와, 제1적출력을 제공하기 위하여 제1계수에 의해 상기 입력을 증배하도록 상기 비교 출력에 응답하는 제1배율 수단과, 가산된 출력을 제공하기 위하여 검출 회로의 출력에 상기 제1적출력을 가산하는 가산 수단과, 상기 가산된 출력과 제2계수의 적으로서 검출 회로의 출력을 제공하기 위하여 제2계수에 의해 가산된 출력은 배율하는 제2배율 수단과, 제1 및 제2계수의 양을 제어하는 수단을 구비하는 것을 특징으로 하는 비디오 신호 처리 회로.