JPH06217207A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】 【構成】 高速カウンタ２１は水平同期信号の周波数よ
りも充分高い周波数のクロックをカウントする。低速カ
ウンタ２５は水平同期信号の周波数のクロックをカウン
トする。対数変換ＲＯＭ３０はＣＣＤの電荷蓄積時間に
応じたデータをアドレス上で対数変換させ、カウント制
御データを出力する。コンパレータ２３はコンパレータ
２７はカウント制御データと高速カウンタ２１のカウン
ト出力データを比較する。コンパレータ２７はカウント
制御データと低速カウンタ２５のカウント出力データを
比較する。ＡＭＤゲート２８はコンパレータ２７の比較
出力とパルスＲＰとの間で論理積演算を行う。ＮＯＲゲ
ート２９はＡＮＤゲート２８の出力とコンパレータ２３
の比較出力とを合成する。 【効果】 シャッタ速度の精度と安定度を改善できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、被写体を撮影する固体
撮像装置に関し、特に露光調節を自動的に行うことがで
きる固体撮像装置に関する。

【０００２】

【従来の技術】従来、例えばビデオカメラ等では、固体
撮像素子である光電変換素子と電荷結合素子（ＣＣＤ：
Charge Coupled Device ）等から構成される所謂ＣＣＤ
イメージセンサで受光される光量を自動的に調節する
（以下自動露光調節という）機構として、例えば特開昭
６３−８２０６７号公報等に開示されているレンズに内
蔵されている所謂アイリス（絞り）を自動的に調節する
機構（オートアイリス機構）が知られている。

【０００３】また、アイリスを用いない露光調節機構と
して、例えば、所謂フィールド蓄積型のＣＣＤイメージ
センサの電荷蓄積時間を制御する（以下電子シャッタと
いう）機構が知られている。

【０００４】この電子シャッタ機構のうち、例えば、電
子シャッタ機能を有するフィールド蓄積型のＣＣＤイメ
ージセンサでは、図１０のＡに示す所謂垂直帰線期間
（以下垂直ブランキングという）を示すローレベル（以
下Ｌレベルという）の信号（以下垂直ブランキング信号
という）ＶＢＬＫが供給されたときに、図１０のＢに示
す画像読出パルスＳＧ（ハイレベル）が供給され、任意
のフィールドの画像読出パルスＳＧから次のフィールド
の画像読出パルスＳＧが供給されるまでに蓄積された電
荷が次のフィールドの画像読出パルスＳＧに基づいて読
み出されるようになっている。

【０００５】そして、この電子シャッタ機能は、図１０
のＣに示すように、任意のフィールドの画像読出パルス
ＳＧが供給されてから、ＣＣＤイメージセンサの所謂サ
ブストレート（Substrate)にハイレベル（以下Ｈレベル
という）のパルス（以下リセットパルスという）ＳＵＢ
を後述するように所謂水平帰線期間（以下水平ブランキ
ングという）中に供給し、それまで蓄積された電荷を掃
き捨て、最終のリセットパルスＳＵＢが供給されてから
次のフィールドの画像読出パルスＳＧが供給されるまで
の時間を制御し、電荷蓄積時間Ｔ_CHG を制御するように
なっている。例えば、ＮＴＳＣ方式では、最大の電荷蓄
積時間Ｔ_CHG はフィールド周波数で決まる１６．７msで
あり、ＰＡＬ方式では、最大の電荷蓄積時間Ｔ_CHG はフ
ィールド周波数で決まる２０msである。

【０００６】ここで、上記電子シャッタ機能を応用した
露光時間の調節では、蓄積された電荷を掃き捨てるリセ
ットパルスＳＵＢは、現在読み出されている撮像信号に
影響を与えないように、水平ブランキング中に行う必要
があり、図１０のＥに示すように、電荷蓄積時間Ｔ_CHG
は、所謂水平同期信号の１周期分に相当する時間（以下
１Ｈという）、すなわち６４μｓを単位として制御され
るようになっている。

【０００７】したがって、被写体が暗く、シャッタ速度
が遅い低速シャッタ域では、電荷蓄積時間Ｔ_CHG の段階
的な（ステップ）制御は問題とならないが、被写体が明
るく、シャッタ速度が早い高速シャッタ域では、ステッ
プ幅が粗すぎて、実用に適しないという問題があった。

【０００８】このため、本出願人は、特開平４−１１９
７７６号公報の明細書及び図面にて、安価なマニュアル
アイリスレンズを用いて自動露光調節が実現でき、ビデ
オカメラ本体とレンズ間の接続等を不要とすることがで
きる固体撮像装置を開示した。

【０００９】この固体撮像装置は、被写体が暗く、固体
撮像素子の蓄積電荷の最終掃き捨てタインミングが映像
期間内にあるときは、固体撮像素子の電荷蓄積時間を水
平同期信号の１周期分に相当する時間を単位として制御
し、この固体撮像素子に蓄積された電荷を出力し、被写
体が明るく、固体撮像素子の蓄積電荷の最終掃き捨てタ
イミングが垂直帰線期間内にあるときは、固体撮像素子
の電荷蓄積時間を連続的に制御し、蓄積された電荷を出
力する。

【００１０】具体的には、図１１に示すように、電荷蓄
積時間が制御可能な固体撮像素子４１と、該固体撮像素
子４１からの撮像信号を例えば所謂ＮＴＳＣ方式やＰＡ
Ｌ方式に準拠した映像信号に変換する信号処理回路４４
と、上記固体撮像素子４１の出力レベルを検出するため
の検波回路４５と、該検波回路４５の出力に基づいて上
記固体撮像素子４１の電荷蓄積時間を制御するシャッタ
速度制御回路４８とを有する。

【００１１】上記固体撮像素子４１からの映像信号は、
増幅回路４２で増幅された後、ＡＧＣ回路４３に供給さ
れて所謂ＡＧＣ(Automatic Gain Control)がかけられ
る。このＡＧＣがかけられた撮像信号は、上記信号処理
回路４４に供給され、上述のように例えばＮＴＳＣ方式
やＰＡＬ方式に準拠した映像信号に変換される。そし
て、この映像信号は端子３１から取り出される。

【００１２】上記検波回路４５は、上記増幅回路４２を
介して供給される上記ＣＣＤ４１から撮像信号の例えば
所謂ピーク検波或いは平均値検波を行い、該ＣＣＤ４１
の出力レベルを検出するようになっている。例えば画像
全体の撮像信号あるいは画像の中心部の撮像信号をレベ
ル検出の対象とし、所謂重みを付けて撮像信号のレベル
を検出するようになっている。そして、該検波回路４５
の出力は差動増幅回路４６に供給される。

【００１３】該差動増幅回路４６は、上記検波回路４５
で検出されたＣＣＤ４１の出力レベルと基準電圧発生回
路４７から供給される基準電圧とを比較し、差分（以下
シャッタ制御電圧という）を上記シャッタ速度制御回路
４８に供給するようになっている。

【００１４】該シャッタ速度制御回路４８は、上記差動
増幅回路４６からのシャッタ制御電圧に基づいてドライ
バ回路４９を介して上記ＣＣＤ４１にリセットパルスＳ
ＵＢを供給し、上述したように該ＣＣＤ４１の電荷蓄積
時間を制御するようになっている。例えば上記差動増幅
回路４６からのシャッタ制御電圧が零となるように電荷
蓄積時間を制御するようになっている。

【００１５】上記シャッタ制御回路４８の回路構成を図
１２に示す。すなわち端子３２を介して供給される画像
読出パルスＳＧに同期した鋸歯状波発生回路５１と、該
鋸歯状波発生回路５１からの鋸歯状波と端子３３を介し
て供給される上述のシャッタ制御電圧を比較する比較回
路５２と、該比較回路５２の出力に基づいて端子３４を
介して供給されるリセットパルスＲＰをゲーティングす
るＡＮＤゲート５３と、上記比較回路５２の出力に基づ
いて端子３５を介して供給される所謂垂直ブランキング
信号ＶＢＬＫの負論理をゲーティングするＡＮＤ回路５
４と、上記ＡＮＤゲート５３の出力とＡＮＤゲート５４
の出力の論理和を求めるＯＲゲート５５とから構成され
る。そして、該ＯＲゲート５５の出力は上述したＣＣＤ
４１のリセットパルスＳＵＢとして端子３６を介して取
り出される。

【００１６】

【発明が解決しようとする課題】ところで、上記固体撮
像装置は、電荷蓄積時間をアナログ電圧で制御するよう
に構成した回路により、汎用部品だけを使用して低コス
トで自動露光調整機能を実現できるが、アナログ回路で
あるため電荷蓄積時間の制御精度や、回路素子の温度、
湿度、経時変化などの影響による動作の安定性、信頼性
の面に問題がある。

【００１７】特に、図１２の電圧比較器５２に供給され
る２つの信号、すなわち、鋸歯状波とシャッタ制御電圧
の精度である。例えば、上記シャッタ速度制御回路４８
のシャッタ制御電圧が一定値であっても、鋸歯状波ピー
ク電圧がわずかに上下するだけで、電荷蓄積時間Ｔ_CHG
の変化を生じ、その影響は高速シャッタ域になるほど大
となる。

【００１８】但し、上記の問題点は、図１１のように負
帰還ループを構成して自動露光調節を行う場合では大き
な問題とはならないが、ショッタ速度が最高速になるよ
うな極端に明るい被写体を撮影する場合などには、シャ
ッタ速度の変化となって外部から観測される。

【００１９】本発明は、上記実情に鑑みてなされたもの
であり、シャッタ速度の精度と安定度を著しく改善でき
る固体撮像装置の提供を目的とする。

【００２０】

【課題を解決するための手段】本発明に係る固体撮像装
置は、電荷蓄積時間が制御可能な固体撮像素子と、上記
固体撮像素子の電荷蓄積時間を制御する制御手段とを有
する固体撮像装置であって、上記制御手段は、水平同期
信号の周波数よりも充分に高い周波数（例えば１桁以上
高い周波数）のクロックをカウントする第１のカウンタ
と、水平同期信号の周波数のクロックをカウントする第
２のカウンタと、上記固体撮像素子の電荷蓄積時間に応
じたカウント制御データを出力するカウント制御データ
発生部と、上記カウント制御データ発生部からのカウン
ト制御データと上記第１のカウンタからのカウント出力
データとを比較する第１の比較部と、上記カウント制御
データ発生部からのカウント制御データと上記第２のカ
ウンタからのカウント出力データとを比較する第２の比
較部と、上記第２の比較部の比較出力と水平同期信号の
ブランキング毎に出るパルスとからゲート出力を発生す
るゲート部と、上記ゲート部のゲート出力と上記第１の
比較部の比較出力とを合成する合成手段とを有すること
を特徴として上記課題を解決する。

【００２１】ここで、上記第１の比較部は、高速シャッ
タ域のときに上記第１のカウンタからのカウント出力デ
ータとカウント制御データ発生部からのカウント制御デ
ータとを比較し、その比較結果を出力する。

【００２２】また、上記第２の比較部は、低速シャッタ
域のときに上記第２のカウンタからのカウント出力デー
タとカウント制御データ発生部からのカウント制御デー
タとを比較し、その比較結果を出力し続ける。

【００２３】また、上記カウント制御データ発生部は対
数変換ＲＯＭに予め記憶された設定データをカウント制
御データとして発生するようにしてもよい。

【００２４】また、上記カウント制御データ発生部は、
複数の上記電荷蓄積時間に応じた複数ワード中の内の各
１ビットを用いて、上記第１のカウンタ又は上記第２の
カウンタのカウント出力データと比較させる上記第１の
比較部又は上記第２の比較部のカウント制御データの切
り換え制御を行うようにしてもよい。

【００２５】具体的に、上記制御手段は、上記固体撮像
素子の蓄積電荷の最終掃き捨てタイミングが垂直映像期
間内にあるときは、上記固体撮像素子の電荷蓄積時間を
水平同期信号の１周期部分に相当する時間を単位として
制御し、上記固体撮像素子の蓄積電荷の最終掃き捨てタ
イミングが垂直帰線期間内にあるときは、上記固体撮像
素子の電荷蓄積時間を水平同期信号の１周期の数１０分
の１に相当する短い時間を単位としてすなわち水平同期
信号の周波数よりも１桁以上高い周波数のクロックを用
いて制御する。

【００２６】また、上記制御手段は、例えば電荷蓄積時
間を１／６０〜１／２００００秒までを滑らかに変化さ
せる場合、通常１８ビット程度の制御データが必要とな
るものを、対数変換データを書き込んだＲＯＭを上記カ
ウント制御データ発生部として用いることにより、８ビ
ットのデータで制御可能としている。

【００２７】さらに、上記対数変換ＲＯＭの使用によ
り、例えば８ビットの制御データの数値と上記固体撮像
素子出力レベルの関係が線形となり、制御が容易とな
る。

【００２８】

【作用】第１のカウンタが水平同期信号の周波数よりも
充分に高い周波数のクロックをカウントし、第２のカウ
ンタが水平同期信号の周波数のクロックをカウントし、
カウント制御データ発生部が固体撮像素子の電荷蓄積時
間に応じたカウント制御データを出力し、第１の比較部
が第１のカウンタのカウンタ出力と上記カウント制御デ
ータとを比較し、第２の比較部が上記第２のカウンタの
カウンタ出力と上記カウント制御データとを比較し、ゲ
ート部が上記第２の比較部の比較出力と水平同期信号の
ブランキング毎に出るパルスとからゲート出力を発生
し、合成手段が上記ゲート部のゲート出力と上記第１の
比較部の比較出力とを合成するので、シャッタ速度の精
度と安定度を著しく改善できる。

【００２９】

【実施例】以下、本発明に係る固体撮像装置の実施例を
図面を参照しながら説明するが、先ず、本発明に係る固
体撮像装置を自動露光調節装置に適用した応用例を図１
に示す。

【００３０】図１は本発明に係る固体撮像装置をビデオ
カメラの自動露光調節装置に適用したブロック回路図で
ある。

【００３１】このビデオカメラの自動露光調節装置は、
図１に示すように、電荷蓄積時間が制御可能な固体撮像
素子１１と、該固体撮像素子１１からの撮像信号を例え
ば所謂ＮＴＳＣ方式やＰＡＬ方式に準拠した映像信号に
変換する信号処理回路１４と、上記固体撮像素子１１の
出力レベルを検出するための検波回路１５と、該検波回
路１５の出力レベルを基準電圧発生回路１７から供給さ
れる基準電圧と比較する差動増幅回路１６と、該差動増
幅回路１６からの出力の高低に応じて上記ＣＣＤ１１の
シャッタ動作を制御するためのシャッタ制御データの値
を増減するマイクロコンピュータ１８と、該マイクロコ
ンピュータ１８から出力されたシャッタ制御データの値
に基づいて上記固体撮像素子１１の電荷蓄積時間を制御
するシャッタ速度制御回路１９とを有する。

【００３２】上記固体撮像素子１１としては、光電変換
素子をマトリックス状に配置し、これらの光電変換素子
に蓄積された電荷を電荷結合素子を用いて読み出す構成
を有する例えばフィールド蓄積型のＣＣＤイメージセン
サが用いられる。また、該固体撮像素子（以下ＣＣＤと
いう）１１は、所謂水平帰線期間（以下水平ブランキン
グという）中にハイレベル（以下Ｈレベルという）のパ
ルスを所謂サブストレート（Substrate)に供給すること
により、現在までに蓄積された電荷を掃き捨て、電荷蓄
積時間を外部より制御可能になっている。すなわち、該
ＣＣＤ１１としては、所謂電子シャッタ機能を有するＣ
ＣＤイメージセンサが用いられる。そして、該ＣＣＤ１
１からの撮像信号は、増幅回路１２で増幅された後、Ａ
ＧＣ回路１３に供給されて所謂ＡＧＣ(Automatic Gain
Control)がかけられる。このＡＧＣがかけられた撮像信
号は、上記信号処理回路１４に供給され、上述のように
例えばＮＴＳＣ方式やＰＡＬ方式に準拠した映像信号に
変換される。そして、この映像信号は端子１から取り出
される。

【００３３】上記検波回路１５は、上記増幅回路１２を
介して供給される上記ＣＣＤ１１から撮像信号の例えば
所謂ピーク検波或いは平均値検波を行い、該ＣＣＤ１１
出力レベルを検出するようになっている。例えば画像全
体の撮像信号あるいは画像の中心部の撮像信号をレベル
検出の対象とし、所謂重みを付けて撮像信号のレベルを
検出するようになっている。そして、該検波回路１５の
出力は差動増幅回路１６に供給される。

【００３４】該差動増幅回路１６は、上記検波回路１５
で検出されたＣＣＤ１１の出力レベルと基準電圧発生回
路１７から供給される基準電圧とを比較し、差分を上記
マイクロコンピュータ１８に供給する。

【００３５】該マイクロコンピュータ１８は、上記差動
増幅回路１６から供給される差分の高低（ハイレベル又
はローレベル）に応じて上記シャッタ速度制御回路１９
に供給するシャッタ制御データの値を増減する。例え
ば、上記差動増幅回路１６からの差分がハイレベル（Ｈ
レベルという）のとき、すなわち上記ＣＣＤ１１の出力
レベルが基準より高い場合には、上記シャッタ制御デー
タの数値を増し、上記差動増幅回路１６からの差分がロ
ーレベル（Ｌレベルという）のとき、すなわち上記ＣＣ
Ｄ１１の出力レベルが基準より低い場合には、上記シャ
ッタ制御データの数値を減ずるようにプログラムしてあ
る。

【００３６】上記シャッタ速度制御回路１９は、上記シ
ャッタ制御データの数値に比例してシャッタスピードを
変化するように構成されている。すなわち、上記シャッ
タ速度制御回路１９は、上記マイクロコンピュータ１８
からのシャッタ制御データに基づいてドライバー回路２
０を介して上記ＣＣＤ１１にリセットパルスＳＵＢを供
給し、上記ＣＣＤ１１の電荷蓄積時間を制御するように
なっている。例えば、ある時刻に上記差動増幅回路１６
の出力がＨレベルだとすると、上記マイクロコンピュー
タ１８は現在出力しているシャッタ制御データの数値を
増すので、上記シャッタ速度制御回路１９は、シャッタ
スピードを現在より速める。この結果、上記ＣＣＤ１１
の出力レベルは減少する。この動作は上記差動増幅回路
１６の出力がＬレベルに変化するまで繰り返される。す
なわち、上記差動増幅回路１６の出力がＬレベルになる
と上記と逆の動作となり、結果的には上記ＣＣＤ１１の
出力レベルが上記基準電圧発生回路１７の基準電圧と同
等に制御される負帰還ループが構成されるためである。

【００３７】本発明に係る固体撮像装置は上記シャッタ
速度制御回路１９の具体的内部構成を実施例とするもの
である。以下、上記シャッタ速度制御回路１９の具体的
内部構成を示す図２を参照しながら本実施例を説明す
る。このシャッタ制御回路１９は図１に示した応用例に
あっては、電荷蓄積時間が制御可能なＣＣＤ１１の電荷
蓄積時間を制御する制御手段である。

【００３８】図２において、シャッタ速度制御回路１９
は、大きく分けると、高速タイミング系、低速タイミン
グ系及び対数変換系の３つになる。

【００３９】高速タイミング系としては、高速カウンタ
２１、データセレクタ２２、コンパレータ２３及びエッ
ジ検出回路２４とからなる。ここで、高速カウンタ２
１、データセレクタ２２及びコンパレータ２３は、例え
ば９ビットのデータを処理する。

【００４０】低速タイミング系としては、低速カウンタ
２５、データセレクタ２６、コンパレータ２７及びアン
ド（ＡＮＤ）ゲート２８からなる。ここで、低速カウン
タ２５、データセレクタ２６及びコンパレータ２７は、
例えば９ビットのデータを処理する。

【００４１】対数変換系としては、上記シャッタ制御デ
ータを対数変換し、上記高速タイミング系の上記データ
セレクタ２２及び上記低速タイミング系の上記データセ
レクタ２６に、変換データを供給する対数変換ＲＯＭ３
０がある。

【００４２】上記高速カウンタ２１は水平同期信号の周
波数よりも高い周波数のクロックをカウントする。上記
低速カウンタ２５は水平同期信号の周波数のクロックを
カウントする。上記対数変換ＲＯＭ３０は電荷蓄積時間
が制御可能なＣＣＤ１１の電荷蓄積時間に応じたデータ
をアドレス上で対数変換させ、カウント制御データとし
て出力するカウント制御データ発生部である。上記コン
パレータ２３は上記カウント制御データ発生部である上
記対数変換ＲＯＭ３０からのカウント制御データと上記
高速カウンタ２１からのカウント出力データとを比較す
る。上記コンパレータ２７は上記カウント制御データ発
生部である上記対数変換ＲＯＭ３０からのカウント制御
データと上記低速カウンタ２５からのカウント出力デー
タとを比較する。上記コンパレータ２７の比較出力と水
平同期信号のブランキング毎に出る入力端子６を介した
パルスＲＰとの間でＡＮＤ（論理積）ゲート２８により
ＡＮＤがとられる。このＡＮＤゲート２８のゲート出力
と上記コンパレータ２３の比較出力とが合成手段である
ノア（ＮＯＲ）ゲート２９で合成される。

【００４３】全体の動作としては、端子７を介して図１
に示した上記マイクロコンピュータ１８から供給される
８ビットのシャッタ制御データ（Ａ₇ 〜Ａ₀ ）に従っ
て、上記対数変換ＲＯＭ３０から１０ビットのデータが
読み出される。この１０ビットのデータ（Ｄ₉ 〜Ｄ₀ ）
は、上記高速タイミング系の上記データセレクタ２２及
び上記低速タイミング系の上記データセレクタ２６に供
給される。上記データセレクタ２２及び上記データセレ
クタ２６で選択された９ビットデータは、上記コンパレ
ータ２３及び上記コンパレータ２７に供給される。この
状態で、上記高速カウンタ２１及び上記低速カウンタ２
５が動作することにより、高速タイミング系の出力及び
低速タイミング系の出力が生じ、ノア（ＮＯＲ）ゲート
２９によって合成され、端子８からシャッタパルス出力
ＸＳＵＢとして取り出される。

【００４４】次に、高速タイミング系、低速タイミング
系及び対数変換系の詳細を説明する。

【００４５】先ず、対数変換系について図３、図４を参
照しながら以下に説明する。図３は上記対数変換ＲＯＭ
３０の構成例を示す図であり、図４はシャッタ制御デー
タと蓄積時間の関係を示す特性図である。上記対数変換
ＲＯＭ３０は、複数の電荷蓄積時間に応じた複数ワード
のデータのアドレスに対して出力が対数となるように変
換したデータを記憶している。このデータは、図３に示
すように、例えば２５６ワード×１０ビット構成となっ
ている。

【００４６】この１０ビットのデータの内、最上位ビッ
ト（ＭＳＢ）であるＤ₉ は、上記データセレクタ２２の
セレクトＳ入力及び上記データセレクタ２６のセレクト
Ｓ入力に供給され、それぞれのデータセレクタ２２又は
２６のＹ出力を切り換えて上記コンパレータ２３又は上
記コンパレータ２７に供給させる切り換え制御データと
なる。

【００４７】また、上記データの下位９ビット（Ｄ₈ 〜
Ｄ₀ ）は、上記Ｄ₉ の値（“０”又は“１”）に応じ
て、上記データセレクタ２２のＢ入力又は上記データセ
レクタ２６のＡ入力に供給されるカウント制御データと
なる。

【００４８】すなわち、ＭＳＢである切り換え制御デー
タＤ₉ が“０”の場合、そのワードの下位９ビットであ
るカウント制御データ（Ｄ₈ 〜Ｄ₀ ）は、上記データセ
レクタ２６のＡ入力に供給され、低速タイミング系の制
御データとして使用される。また、ＭＳＢであるＤ₉ が
“１”の場合、そのワードの下位９ビット（Ｄ₈ 〜
Ｄ ₀ ）は、上記データセレクタ２２のＢ入力に供給さ
れ、高速タイミング系の制御データとして使用される。
ここで、下位９ビットのカウント制御データは、アドレ
ス順に従って、蓄積時間の変化が図４に示すような関係
になるように予め設定されている。

【００４９】次に、低速タイミング系の動作を説明す
る。上記データセレクタ２６のセレクト入力（Ｓ入力）
には上記対数変換ＲＯＭ３０の出力データのＭＳＢであ
る切り換え制御データＤ₉ が供給されるが、このＤ ₉ が
“０”（Ｌレベル）のとき、上記データセレクタ２６は
Ａ入力に供給された上記対数変換ＲＯＭ３０の下位９ビ
ットのカウント制御データ（Ｄ₈ 〜Ｄ₀ ）をＹとして出
力する。このＹ出力である上記対数変換ＲＯＭ３０のカ
ウント制御データ（Ｄ₈ 〜Ｄ₀ ）は上記コンパレータ２
７のＢ入力に供給される。

【００５０】一方、切り換え制御データＤ₉ が“１”
（Ｈレベル）のとき、上記データセレクタ２６はＢ入力
を介して入力端子１０から供給される垂直ブランキング
パルスＶＢＬＫの位置を示す９ビットのデータ（アドレ
ス“２５３”のデータを示すカウント制御データ）をＹ
として出力する。このＹ出力であるＶＢＬＫの位置を示
す９ビットのカウント制御データも上記コンパレータ２
７のＢ入力に供給される。

【００５１】図５にＭＳＢである切り換え制御データＤ
₉ がＬレベルのときのタイミング例を、図６に切り換え
制御データＤ₉ がＨレベルのときのタイミング例を示
す。

【００５２】図５はシャッタ制御データが“１”（アド
レス“１”）の場合の例であり、この時、図３から判る
通り、上記対数変換ＲＯＭ３０のＲＯＭ出力（切り換え
制御データ）Ｄ₉ は“０”、ＲＯＭ出力（カウント制御
データ）Ｄ₈ 〜Ｄ₀ は“６“となるので、上記コンパレ
ータ２７のＢ入力には“６”が供給される。上記低速カ
ウンタ２５は入力端子２から供給される図５のＣに示す
ＣＣＤ１１の読出パルスＳＧによりリセットされた後、
入力端子３から供給される図５のＢに示すような水平ド
ライブパルスＨＤによりカウント動作を開始し、次の読
出パルスＳＧが入るまでカウントを続ける。これにより
コンパレータ２７は、図５のＤに示すようにＡ＜Ｂを出
力する。このＡ＜Ｂ出力は、上記低速カウンタ２５のカ
ウントが“０”〜“５”までの間Ｈレベル、“６”以
上、次の読出パルスＳＧまでの間Ｌレベルとなるため、
上記ＡＮＤゲート２８の働きにより、入力端子６から供
給される図５のＥに示すような連続パルスＲＰはゲーテ
ィングされ、カウントが“０”〜“５”の期間だけ、ゲ
ート出力がシャッタパルスとなる。結果的に、シャッタ
制御データが０〜１４９までの範囲で、上記低速カウン
タ２５が０〜（ＲＯＭデータＤ₈ 〜Ｄ₀ の値−１）の
間、上記ＡＮＤゲート２８は図５のＦに示すようにシャ
ッターパルスを出力する。

【００５３】一方、図６はシャッタ制御データが“１５
１”（アドレス“１５１”）の場合の例であり、図３か
ら判る通り、上記対数変換ＲＯＭ３０のＲＯＭ出力（切
り換え制御データ）Ｄ₉ は“１”となるため上記コンパ
レータ２７のＢ入力には上記対数変換ＲＯＭ３０のＲＯ
Ｍ出力Ｄ₈ 〜Ｄ₀ とは無関係に常にＶＢＬＫ位置を示す
データ“２５３”（カウント制御データ）が供給され
る。このため、ＲＯＭ出力Ｄ₉ がＨレベルの範囲で、上
記低速カウンタ２５が“０”〜“２５２”の間、上記Ａ
ＮＤゲート２８は図６のＥに示すようにシャッタパルス
を出力する。

【００５４】最後に、高速タイミング系の動作を説明す
る。上記データセレクタ２２のセレクトＳ入力には上記
対数変換ＲＯＭ３０のＲＯＭ出力データである切り換え
制御データＤ₉ が供給されるが、このＤ₉ が“０”（Ｌ
レベル）のとき、上記データセレクタ２２は入力端子９
からＡ入力に供給されるカウント制御データ“０”をＹ
として出力する。このＹ出力である“０”は上記コンパ
レータ２３のＢ入力に供給される。

【００５５】一方、切り換え制御データＤ₉ が“１”
（Ｈレベル）のとき、上記データセレクタ２２はＢに供
給される上記カウント制御データＤ₈ 〜Ｄ₀ をＹとして
出力する。このＹ出力であるカウント制御データＤ₈ 〜
Ｄ₀ も上記コンパレータ２３のＢ入力に供給される。

【００５６】図７にＭＳＢである切り換え制御データＤ
₉ がＬレベルのときのタイミング例を、図８にＤ₉ がＨ
レベルのときのタイミング例を示す。ここで、各々のシ
ャッタ制御データは、図５、６と同様とする。

【００５７】図７はシャッタ制御データが“４”（アド
レス“４”）の場合の例であり、この時、図３から判る
通り、切り換え制御データである上記ＲＯＭ出力Ｄ₉ は
“０”となるので、上記データセレクタ２２のＡ入力に
は入力端子９を介して“０”というカウント制御データ
が供給され、上記コンパレータ２３のＢ入力には“０”
が供給される。このため、上記コンパレータ２３は上記
高速カウンタ２１のカウント出力に関わらず、図７のＤ
に示すように常にＬレベルのＡ＜Ｂを出力する。そし
て、Ａ＜Ｂ出力がＬレベルであるので、立ち上がりエッ
ジは生じず、エッジ検出回路２４の出力は図７のＥに示
すように常にＬレベルとなる。

【００５８】一方、図８ではシャッタ制御データが“１
５１”（アドレス“１５１”）によりＲＯＭ出力である
切り換え制御データＤ₉ は“１”となるため、上記コン
パレータ２３のＢ入力にはＲＯＭ出力であるカウント制
御データＤ₈ 〜Ｄ₀ のデータ“５”が供給される。上記
高速カウンタ２１は、入力端子４を介して供給される図
８のＡに示すようなＶＢＬＫパルスにより、リセットさ
れる。このため、図８のＣに示すような読出パルスＳＧ
からＶＢＬＫパルスがＨレベルとなる垂直帰線期間の開
始点までの間、カウント値は“０”に固定され、ＶＢＬ
ＫパルスがＨレベルになってから入力端子５を介して供
給されるクロック（ＣＬＯＣＫ）パルスによってカウン
ト動作を開始する。これにより上記コンパレータ２３の
Ａ＜Ｂ出力は図８のＤに示すように、上記高速カウンタ
２１のカウントが“０”〜“４”までの間Ｈレベル、
“５”以上次の読出パルスＳＧまでの間Ｌレベルとなる
ため、立ち上がりエッジが発生し、エッジ検出回路２４
の出力に図８のＥに示すように一定幅の正パルスが生成
される。結果的に、シャッタ制御データが０〜１４９ま
での範囲ではシャッタパルスは出力されず、シャッタ制
御データが１５０以上の場合は、上記高速カウンタ２１
のカウント値がＲＯＭデータＤ₈ 〜Ｄ₀ の値と等しくな
った時点でシャッタパルスが１パルス出力される。この
例では、クロックパルスに４４７．５ＫＨｚを使用して
いるため、高速側のシャッタパルスのタイミングは１ク
ロック周期である約２．２μｓｅｃを単位として変化さ
せることが可能である。

【００５９】以上の結果、上記ＮＯＲゲート２９によっ
て合成されたシャッタパルス出力は、図９に示すように
なり、ＶＢＬＫがＬレベルの垂直映像期間中はクロック
パルスの１周期を単位とした蓄積時間のより細かい制御
を行うことが可能となる。

【００６０】また、実際のＮＴＳＣ方式やＰＡＬ方式の
カメラに応用するにあたっては、２：１インターレース
方式によるフィールド毎の蓄積時間の差によって生じる
フリッカを抑える対策として、上記低速カウンタ２５の
リセット時間をフィールド毎に変えても良い。また、Ｎ
ＴＳＣ方式とＰＡＬ方式の両方に対応するためには、上
記対数変換ＲＯＭの容量を２倍としてアドレス入力最上
位ビットをＮＴＳＣ／ＰＡＬの方式変換切り換えに使用
できる。また、上記高速タイミング系のクロックとして
は、多くのＣＣＤカメラではＮＴＳＣのサブキャリア周
波数（ｆ_sc）である３．５８ＭＨｚの整数倍の基本クロ
ックで動作していることから、例えば２ｆ_sc（７．１６
ＭＨｚ）を１６分周することによって上述の例で使用し
た４４７．５ＫＨｚを作成できる。

【００６１】なお、上記本発明に係る固体撮像装置の実
施例は、上記実施例にのみ限定されるものではないこと
はいうまでもなく、手動露光装置として用いられるシャ
ッタ制御装置に適用されてもよい。

【００６２】

【発明の効果】本発明に係る固体撮像装置は、電荷蓄積
時間が制御可能な固体撮像素子と、上記固体撮像素子の
電荷蓄積時間を制御する制御手段とを有する固体撮像装
置であって、水平同期信号の周波数よりも充分に高い周
波数（例えば１桁以上高い周波数）のクロックをカウン
トする第１のカウンタと、水平同期信号の周波数のクロ
ックをカウントする第２のカウンタと、上記固体撮像素
子の電荷蓄積時間に応じたカウント制御データを出力す
るカウント制御データ発生部と、上記カウント制御デー
タ発生部からのカウント制御データと上記第１のカウン
タからのカウント出力データとを比較する第１の比較部
と、上記カウント制御データ発生部からのカウント制御
データと上記第２のカウンタからのカウント出力データ
とを比較する第２の比較部と、上記第２の比較部の比較
出力と水平同期信号のブランキング毎に出るパルスとか
らゲート出力を発生するゲート部と、上記ゲート部のゲ
ート出力と上記第１の比較部の比較出力とを合成する合
成手段とを有して上記制御手段を構成するので、電荷蓄
積時間の制御を、垂直映像期間内では１Ｈ（ライン）の
時間を単位として制御し、垂直帰線期間内ではその数１
０分の１の短い時間を単位として制御する方式により、
電子シャッタによる自動露光調節をディジタル回路で実
現できる。これによりシャッタ速度の精度と安定度を著
しく改善できる。

【００６３】また、安価なマニュアルアイリスレンズを
用いてオートアイリスレンズと同等の自動露光調節動作
が可能となり、レンズとカメラの接続ケーブルが不要と
なる。

【００６４】また、カメラにレンズ用コネクタが不要と
なり、小型化が可能である。さらに、最適露光レベルが
カメラ本体だけで設定できるので、レンズ交換毎のレベ
ル調整が不要となる。またさらに、対数変換ＲＯＭによ
り８ビットのデータで容易に制御でき、汎用のマイクロ
コンピュータが使用できる。

【図面の簡単な説明】

【図１】本発明に係る固体撮像装置をビデオカメラの自
動露光調節装置に適用したブロック回路図である。

【図２】本発明に係る固体撮像装置の実施例を示すブロ
ック回路図である。

【図３】対数変換ＲＯＭの構成例を示す図である。

【図４】シャッタ制御データと蓄積時間の関係を示す特
性図である。

【図５】本実施例の低速タイミング系のタイムチャート
である。

【図６】本実施例の低速タイミング系のタイムチャート
である。

【図７】本実施例の高速タイミング系のタイムチャート
である。

【図８】本実施例の高速タイミング系のタイムチャート
である。

【図９】本実施例のシャッタパルスの出力タイミングを
示す図である。

【図１０】従来のＣＣＤイメージセンサの電荷蓄積時間
の制御を説明するためのタイミングチャートである。

【図１１】従来の固体撮像装置を適用したビデオカメラ
のブロック回路図である。

【図１２】図１１に示したビデオカメラを構成するシャ
ッタ速度制御回路の具体的回路構成を示す図である。

【符号の説明】

１９・・・・シャッタ速度制御回路 ２１・・・・高速カウンタ ２２、２６・データセレクタ ２３、２７・コンパレータ ２４・・・・立ち下がりエッジ検出回路 ２５・・・・低速カウンタ ３０・・・・対数変換ＲＯＭ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電荷蓄積時間が制御可能な固体撮像素子
   と、上記固体撮像素子の電荷蓄積時間を制御する制御手
   段とを有する固体撮像装置であって、 上記制御手段は、 水平同期信号の周波数よりも充分に高い周波数のクロッ
   クをカウントする第１のカウンタと、 水平同期信号の周波数のクロックをカウントする第２の
   カウンタと、 上記固体撮像素子の電荷蓄積時間に応じたカウント制御
   データを出力するカウント制御データ発生部と、 上記カウント制御データ発生部からのカウント制御デー
   タと上記第１のカウンタからのカウント出力データとを
   比較する第１の比較部と、 上記カウント制御データ発生部からのカウント制御デー
   タと上記第２のカウンタからのカウント出力データとを
   比較する第２の比較部と、 上記第２の比較部の比較出力と水平同期信号のブランキ
   ング毎に出るパルスとからゲート出力を発生するゲート
   部と、 上記ゲート部のゲート出力と上記第１の比較部の比較出
   力とを合成する合成手段とを有することを特徴とする固
   体撮像装置。
2. 【請求項２】 上記カウント制御データ発生部は対数変
   換ＲＯＭに予め記憶された設定データをカウント制御デ
   ータとして発生することを特徴とする請求項１記載の固
   体撮像装置。
3. 【請求項３】 上記カウント制御データ発生部は、複数
   の上記電荷蓄積時間に応じた複数ワード中の内の各１ビ
   ットを用いて、上記第１のカウンタ又は上記第２のカウ
   ンタのカウント出力データと比較させる上記第１の比較
   部又は上記第２の比較部のカウント制御データの切り換
   え制御を行うことを特徴とする請求項１又は２記載の固
   体撮像装置。