JPH05183802A - ビデオカメラ - Google Patents
ビデオカメラInfo
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- JPH05183802A JPH05183802A JP3358974A JP35897491A JPH05183802A JP H05183802 A JPH05183802 A JP H05183802A JP 3358974 A JP3358974 A JP 3358974A JP 35897491 A JP35897491 A JP 35897491A JP H05183802 A JPH05183802 A JP H05183802A
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- Japan
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- shutter
- speed
- storage time
- pulse
- period
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- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】 可変速電子シャッタ機能により通常撮影時の
アイリス制御を行う際、低速シャッタ側でのアイリス制
御の応答を速くして撮影性能を向上する。 【構成】 シャッタ速度の単位可変に対するＣＣＤ１の
信号蓄積時間の変化量をシャッタ速度の低速側で高速側
より大きくする蓄積時間補正手段を備える。
アイリス制御を行う際、低速シャッタ側でのアイリス制
御の応答を速くして撮影性能を向上する。 【構成】 シャッタ速度の単位可変に対するＣＣＤ１の
信号蓄積時間の変化量をシャッタ速度の低速側で高速側
より大きくする蓄積時間補正手段を備える。
Description
【０００１】
【産業上の利用分野】本発明は、固体撮像素子の可変速
電子シャッタ機能を利用して通常撮影時のアイリス（絞
り）制御を電子的に行うビデオカメラに関する。
電子シャッタ機能を利用して通常撮影時のアイリス（絞
り）制御を電子的に行うビデオカメラに関する。
【０００２】
【従来の技術】従来、ＣＣＤ等の固体撮像素子構成のビ
デオカメラにおいては、撮像素子の限られたダイナミッ
クレンジを有効に活用して撮影し、適正な画像を再現す
るため、動画状態の連続撮影を行う通常撮影時、アイリ
ス制御により撮影光量を自動的に適正値に制御すること
が行われる。
デオカメラにおいては、撮像素子の限られたダイナミッ
クレンジを有効に活用して撮影し、適正な画像を再現す
るため、動画状態の連続撮影を行う通常撮影時、アイリ
ス制御により撮影光量を自動的に適正値に制御すること
が行われる。
【０００３】この撮影光量の制御は、従来はオートアイ
リスレンズ等を用いた機械的なアイリス制御で行われて
いたが、現在は、価格，信頼性等の種々の面で機械的な
アイリス制御より著しく優れた電子的なアイリス制御で
行われる。
リスレンズ等を用いた機械的なアイリス制御で行われて
いたが、現在は、価格，信頼性等の種々の面で機械的な
アイリス制御より著しく優れた電子的なアイリス制御で
行われる。
【０００４】この電子的なアイリス制御は、雑誌「日経
マイクロデバイス，１９８７年１０月号」（日経ＢＰ社
発行）の６３〜６４頁及び雑誌「テレビ技術，１９８８
年１１月号（通巻４４８号）」（電子技術出版株式会社
発行）の４９〜５４頁等に記載の固体撮像素子の可変速
電子シャッタ機能を利用し、フィールド毎に水平走査期
間単位で不要電荷の掃き出し期間を変え、信号電荷蓄積
時間を可変調整して行われる。
マイクロデバイス，１９８７年１０月号」（日経ＢＰ社
発行）の６３〜６４頁及び雑誌「テレビ技術，１９８８
年１１月号（通巻４４８号）」（電子技術出版株式会社
発行）の４９〜５４頁等に記載の固体撮像素子の可変速
電子シャッタ機能を利用し、フィールド毎に水平走査期
間単位で不要電荷の掃き出し期間を変え、信号電荷蓄積
時間を可変調整して行われる。
【０００５】つぎに、固体撮像素子をインターラインＣ
ＣＤとし、不要電荷を水平ブランキング期間毎に縦形オ
ーバーフロードレイン（ＶＯＦＤ）と同様にＣＣＤ基板
に掃き出す可変速電子シャッタ機能によりアイリス制御
を行う従来のビデオカメラにつき、図２，図３を参照し
て説明する。
ＣＤとし、不要電荷を水平ブランキング期間毎に縦形オ
ーバーフロードレイン（ＶＯＦＤ）と同様にＣＣＤ基板
に掃き出す可変速電子シャッタ機能によりアイリス制御
を行う従来のビデオカメラにつき、図２，図３を参照し
て説明する。
【０００６】図２に示すように、ＣＣＤ１により受光形
成された毎フィールドの撮影画信号（ＣＣＤ出力）は、
サンプル／ホールド回路２により不要成分が除去された
後、ＡＧＣアンプ３を介して映像処理回路４に供給さ
れ、この回路４により映像信号に加工されて映像出力端
子５から後段の記録回路等に供給される。
成された毎フィールドの撮影画信号（ＣＣＤ出力）は、
サンプル／ホールド回路２により不要成分が除去された
後、ＡＧＣアンプ３を介して映像処理回路４に供給さ
れ、この回路４により映像信号に加工されて映像出力端
子５から後段の記録回路等に供給される。
【０００７】また、サンプル／ホールド回路２のＣＣＤ
出力の信号はアイリス信号処理回路６にも供給され、こ
の処理回路６の信号増幅，反転，検波等によりＣＣＤ１
の撮影光量（入射光量）に応じた電圧レベルのアイリス
信号が形成される。なお、前記反転の処理に基づき、ア
イリス信号は撮影光量の逆にレベル変化する。
出力の信号はアイリス信号処理回路６にも供給され、こ
の処理回路６の信号増幅，反転，検波等によりＣＣＤ１
の撮影光量（入射光量）に応じた電圧レベルのアイリス
信号が形成される。なお、前記反転の処理に基づき、ア
イリス信号は撮影光量の逆にレベル変化する。
【０００８】このアイリス信号はアイリス出力端子７及
び電子アイリス制御回路８に供給され、この制御回路８
はアイリス信号とタイミング制御回路９のタイミングパ
ルスとに基づき、毎フィールドに撮影光量の適正範囲か
らの過不足を検出してシャッタ速度の過大（速過ぎ），
過小（遅過ぎ）を判別する。
び電子アイリス制御回路８に供給され、この制御回路８
はアイリス信号とタイミング制御回路９のタイミングパ
ルスとに基づき、毎フィールドに撮影光量の適正範囲か
らの過不足を検出してシャッタ速度の過大（速過ぎ），
過小（遅過ぎ）を判別する。
【０００９】さらに、この判別の結果に基づき制御回路
８はシャッタ速度を決定（補正）し、毎フィールドの不
要電荷掃き出しの各水平ブランキング期間毎に電子シャ
ッタパルスの１パルスを形成して出力する。このパルス
はＩＣ構成の制御回路８の出力定格等に基づき、通常は
＋５Ｖ程度になる。
８はシャッタ速度を決定（補正）し、毎フィールドの不
要電荷掃き出しの各水平ブランキング期間毎に電子シャ
ッタパルスの１パルスを形成して出力する。このパルス
はＩＣ構成の制御回路８の出力定格等に基づき、通常は
＋５Ｖ程度になる。
【００１０】そのため、制御回路８の電子シャッタパル
スは電子シャッタ駆動回路１０によりＣＣＤ駆動に必要
な十数Ｖ程度に増幅されてＣＣＤ１に供給される。そし
て、ＣＣＤ１はＣＣＤ駆動回路１１の垂直，水平のシフ
トレジスタ駆動，リセットゲート駆動及び駆動回路１０
の電子シャッタパルスにより、毎フィールドの撮影画信
号が取出される。
スは電子シャッタ駆動回路１０によりＣＣＤ駆動に必要
な十数Ｖ程度に増幅されてＣＣＤ１に供給される。そし
て、ＣＣＤ１はＣＣＤ駆動回路１１の垂直，水平のシフ
トレジスタ駆動，リセットゲート駆動及び駆動回路１０
の電子シャッタパルスにより、毎フィールドの撮影画信
号が取出される。
【００１１】すなわち、毎フィールドの不要電荷掃き出
し期間には電子シャッタパルスによりＣＣＤ１の受光電
荷が水平走査期間単位で掃き出され、掃き出し期間後の
残りの期間（信号蓄積期間）のＣＣＤ１の受光電荷が撮
影画信号として取出される。
し期間には電子シャッタパルスによりＣＣＤ１の受光電
荷が水平走査期間単位で掃き出され、掃き出し期間後の
残りの期間（信号蓄積期間）のＣＣＤ１の受光電荷が撮
影画信号として取出される。
【００１２】そして、電子シャッタパルスが供給される
不要電荷掃き出し期間の長短により、例えばＮＴＳＣ方
式の場合、シャッタ速度が１／６０秒（１フィールド）
〜６３．５μ秒（１水平走査期間）の範囲で１フィール
ド毎に水平走査期間単位でステップ状に可変され、撮影
光量が適正量になるように閉ループ制御で通常撮影時の
アイリスが自動制御される。なお、有効映像期間の水平
ブランキング期間外に電子シャッタパルス（掃き出しパ
ルス）が発生するとその部分に固定パターンのノイズが
生じるため、電子シャッタパルスの発生タイミングは各
水平ブランキング期間及び垂直ブランキング期間に限ら
れる。
不要電荷掃き出し期間の長短により、例えばＮＴＳＣ方
式の場合、シャッタ速度が１／６０秒（１フィールド）
〜６３．５μ秒（１水平走査期間）の範囲で１フィール
ド毎に水平走査期間単位でステップ状に可変され、撮影
光量が適正量になるように閉ループ制御で通常撮影時の
アイリスが自動制御される。なお、有効映像期間の水平
ブランキング期間外に電子シャッタパルス（掃き出しパ
ルス）が発生するとその部分に固定パターンのノイズが
生じるため、電子シャッタパルスの発生タイミングは各
水平ブランキング期間及び垂直ブランキング期間に限ら
れる。
【００１３】ところで、従来の電子アイリス制御回路８
は図３に示すようにレベル判定回路１２及びシャッタパ
ルス発生回路１３により形成され、処理回路６の撮影光
量の逆に変化する電圧Ｖｉのアイリス信号は判定回路１
２の適正光量範囲の下限側の比較器１４の非反転入力端
子（＋），上限側の比較器１５の反転入力端子（−）に
並列供給される。
は図３に示すようにレベル判定回路１２及びシャッタパ
ルス発生回路１３により形成され、処理回路６の撮影光
量の逆に変化する電圧Ｖｉのアイリス信号は判定回路１
２の適正光量範囲の下限側の比較器１４の非反転入力端
子（＋），上限側の比較器１５の反転入力端子（−）に
並列供給される。
【００１４】また、正直流電源端子＋Ｂとアースとの間
に適正光量範囲の下限，上限の基準電圧を設定する分圧
抵抗Ｒ１，Ｒ２，Ｒ３が直列に設けられ、抵抗Ｒ１，Ｒ
２の接続点の電圧Ｖr1の下限基準信号が比較器１４の反
転入力端子（−）に供給され、抵抗Ｒ２，Ｒ３の接続点
の電圧Ｖr2の上限基準信号が比較器１５の非反転入力端
子（＋）に供給される。
に適正光量範囲の下限，上限の基準電圧を設定する分圧
抵抗Ｒ１，Ｒ２，Ｒ３が直列に設けられ、抵抗Ｒ１，Ｒ
２の接続点の電圧Ｖr1の下限基準信号が比較器１４の反
転入力端子（−）に供給され、抵抗Ｒ２，Ｒ３の接続点
の電圧Ｖr2の上限基準信号が比較器１５の非反転入力端
子（＋）に供給される。
【００１５】そして、シャッタ速度が速過ぎて撮影光量
が適正光量範囲より過小になるときは、Ｖｉ＞Ｖr1（＞
Ｖr2）になるため、比較器１４の出力信号が”１”の速
度過大の判定出力になり、シャッタ速度が遅過ぎて撮影
光量が適正光量範囲より過大になるときは、（Ｖr1＞）
Ｖr2＞Ｖｉになるため、比較器１５の出力信号が”１”
の速度過小の判定出力になる。なお、シャッタ速度が適
当で撮影光量が適正光量範囲内のときは、Ｖr1≧Ｖｉ≧
Ｖr2 になるため、比較器１４，１５の出力信号は共
に”０”になる。
が適正光量範囲より過小になるときは、Ｖｉ＞Ｖr1（＞
Ｖr2）になるため、比較器１４の出力信号が”１”の速
度過大の判定出力になり、シャッタ速度が遅過ぎて撮影
光量が適正光量範囲より過大になるときは、（Ｖr1＞）
Ｖr2＞Ｖｉになるため、比較器１５の出力信号が”１”
の速度過小の判定出力になる。なお、シャッタ速度が適
当で撮影光量が適正光量範囲内のときは、Ｖr1≧Ｖｉ≧
Ｖr2 になるため、比較器１４，１５の出力信号は共
に”０”になる。
【００１６】さらに、比較器１４，１５の出力信号は、
シャッタパルス発生回路１３のアップ／ダウンカウンタ
１６に計数のアップ，ダウンそれぞれの信号として供給
される。
シャッタパルス発生回路１３のアップ／ダウンカウンタ
１６に計数のアップ，ダウンそれぞれの信号として供給
される。
【００１７】そして、カウンタ１６はタイミングパルス
発生回路９の垂直ブランキングパルスＰｖをクロックパ
ルスとし、このパルスの供給毎に前記計数のアップ，ダ
ウンの信号を取込み、電子シャッタパルスとしての出力
のバイナリデータを１だけ増，減可変してシャッタ速度
を決定する。なお、バイナリデータは例えば撮影開始時
のリセットにより、初期設定された規定速度のデータに
セットされる。そして、直前のフィールドの撮影光量に
基づくバイナリデータの１の増減可変により撮影光量を
適正光量範囲に引込むように、シャッタ速度がフィール
ド毎に１水平走査期間単位で可変調整される。
発生回路９の垂直ブランキングパルスＰｖをクロックパ
ルスとし、このパルスの供給毎に前記計数のアップ，ダ
ウンの信号を取込み、電子シャッタパルスとしての出力
のバイナリデータを１だけ増，減可変してシャッタ速度
を決定する。なお、バイナリデータは例えば撮影開始時
のリセットにより、初期設定された規定速度のデータに
セットされる。そして、直前のフィールドの撮影光量に
基づくバイナリデータの１の増減可変により撮影光量を
適正光量範囲に引込むように、シャッタ速度がフィール
ド毎に１水平走査期間単位で可変調整される。
【００１９】さらに、カウンタ１６のバイナリデータは
シャッタパルス発生回路１３のダウンカウンタ１７に供
給され、このカウンタ１７は垂直ブランキングパルスＰ
ｖをプリセットパルスとしてバイナリデータを取込む。
シャッタパルス発生回路１３のダウンカウンタ１７に供
給され、このカウンタ１７は垂直ブランキングパルスＰ
ｖをプリセットパルスとしてバイナリデータを取込む。
【００２０】この取込み後、カウンタ１７はタイミング
パルス発生回路９の水平ブランキングパルスＰｈをクロ
ックパルスとし、毎フィールドのバイナリデータ数の連
続する水平ブランキング期間に電子シャッタパルスの１
パルスを電子シャッタ駆動回路１０を介してＣＣＤ１に
供給する。なお、１フィールドの水平走査線数がＮＴＳ
Ｃ方式で２６３，ＰＡＬ方式で３１３になるため、それ
ぞれの方式での毎フィールドの電子シャッタパルスの最
大数は２６３，３１３になる。
パルス発生回路９の水平ブランキングパルスＰｈをクロ
ックパルスとし、毎フィールドのバイナリデータ数の連
続する水平ブランキング期間に電子シャッタパルスの１
パルスを電子シャッタ駆動回路１０を介してＣＣＤ１に
供給する。なお、１フィールドの水平走査線数がＮＴＳ
Ｃ方式で２６３，ＰＡＬ方式で３１３になるため、それ
ぞれの方式での毎フィールドの電子シャッタパルスの最
大数は２６３，３１３になる。
【００２１】そのため、ＮＴＳＣ方式，ＰＡＬ方式のい
ずれにおいても、前記バイナリデータを少なくとも９ビ
ットデータにしなければならず、カウンタ１６，１７が
ビット数の多い複雑な構成になる。しかも、カウンタ１
６，１７を汎用のカウンタＩＣで形成しようとすると、
汎用のカウンタＩＣが通常、４ビット又は８ビットであ
るため、例えば８ビットのＩＣと４ビットのＩＣを組合
せた１２ビット構成或いは８ビットのＩＣを２個組合せ
た１６ビット構成にしかできず、無駄が多くなる。
ずれにおいても、前記バイナリデータを少なくとも９ビ
ットデータにしなければならず、カウンタ１６，１７が
ビット数の多い複雑な構成になる。しかも、カウンタ１
６，１７を汎用のカウンタＩＣで形成しようとすると、
汎用のカウンタＩＣが通常、４ビット又は８ビットであ
るため、例えば８ビットのＩＣと４ビットのＩＣを組合
せた１２ビット構成或いは８ビットのＩＣを２個組合せ
た１６ビット構成にしかできず、無駄が多くなる。
【００２２】
【発明が解決しようとする課題】前記従来のビデオカメ
ラの場合、アイリス制御でのシャッタ速度の１ステップ
（１段）当りの信号蓄積時間の変化量が１水平走査期間
（ＮＴＳＣ方式で６３．５μ秒）に固定される。
ラの場合、アイリス制御でのシャッタ速度の１ステップ
（１段）当りの信号蓄積時間の変化量が１水平走査期間
（ＮＴＳＣ方式で６３．５μ秒）に固定される。
【００２３】そのため、信号蓄積時間が有効映像期間に
及ぶ低速シャッタ側では、シャッタ速度に対する信号蓄
積時間の変化率が１／６０÷（１／６０−６３．５×１
０-6）≒１．００４と極めて小さく、シャッタ速度の単
位可変に対する撮影光量変化が著しく小さくなる。な
お、信号蓄積時間が垂直ブランキング期間内になる高速
シャッタ側では、シャッタ速度に対する信号蓄積時間の
変化率が大きく、シャッタ速度の単位可変に対して撮影
光量が適度に変化する。
及ぶ低速シャッタ側では、シャッタ速度に対する信号蓄
積時間の変化率が１／６０÷（１／６０−６３．５×１
０-6）≒１．００４と極めて小さく、シャッタ速度の単
位可変に対する撮影光量変化が著しく小さくなる。な
お、信号蓄積時間が垂直ブランキング期間内になる高速
シャッタ側では、シャッタ速度に対する信号蓄積時間の
変化率が大きく、シャッタ速度の単位可変に対して撮影
光量が適度に変化する。
【００２４】したがって、低速シャッタ側と高速シャッ
タ側とでアイリス制御の応答速度に差が生じ、とくに低
速シャッタ側での制御遅れ等が生じる問題点がある。本
発明は、低速シャッタ側でのアイリス制御の応答を速く
し、撮影性能を向上することを目的とする。
タ側とでアイリス制御の応答速度に差が生じ、とくに低
速シャッタ側での制御遅れ等が生じる問題点がある。本
発明は、低速シャッタ側でのアイリス制御の応答を速く
し、撮影性能を向上することを目的とする。
【００２５】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明のビデオカメラにおいては、シャッタ速度
の単位可変に対する固体撮像素子の信号蓄積時間の変化
量をシャッタ速度の低速側で高速側より大きくする蓄積
時間補正手段を備える。
めに、本発明のビデオカメラにおいては、シャッタ速度
の単位可変に対する固体撮像素子の信号蓄積時間の変化
量をシャッタ速度の低速側で高速側より大きくする蓄積
時間補正手段を備える。
【００２６】
【作用】前記のように構成された本発明のビデオカメラ
の場合、低速シャッタ側でのシャッタ速度の単位可変当
りの信号蓄積時間の変化量が高速シャッタ側での変化量
より大きくなるため、低速シャッタ側でのシャッタ速度
の単位可変に対する信号蓄積時間の変化率が大きくなっ
て高速シャッタ側での変化率との差が減少し、低速シャ
ッタ側でのアイリス制御の制御遅れ等が防止される。
の場合、低速シャッタ側でのシャッタ速度の単位可変当
りの信号蓄積時間の変化量が高速シャッタ側での変化量
より大きくなるため、低速シャッタ側でのシャッタ速度
の単位可変に対する信号蓄積時間の変化率が大きくなっ
て高速シャッタ側での変化率との差が減少し、低速シャ
ッタ側でのアイリス制御の制御遅れ等が防止される。
【００２７】
【実施例】１実施例について、図１を参照して説明す
る。図１において、図３と同一符号は同一もしくは相当
するものを示し、図３の構成と異なる点は、蓄積時間補
正手段を形成する１／２分周器１８，スイッチ１９を付
加した点である。
る。図１において、図３と同一符号は同一もしくは相当
するものを示し、図３の構成と異なる点は、蓄積時間補
正手段を形成する１／２分周器１８，スイッチ１９を付
加した点である。
【００２８】そして、分周器１８により水平ブランキン
グパルスＰｈを１／２分周して分周水平ブランキングパ
ルスＰｈ’を形成する。また、ＣＣＤ１の信号蓄積時間
が垂直ブランキング期間内になるときを高速シャッタと
し、有効映像期間に及ぶときを低速シャッタとする。
グパルスＰｈを１／２分周して分周水平ブランキングパ
ルスＰｈ’を形成する。また、ＣＣＤ１の信号蓄積時間
が垂直ブランキング期間内になるときを高速シャッタと
し、有効映像期間に及ぶときを低速シャッタとする。
【００２９】そして、垂直ブランキングパルスＰｖによ
り、スイッチ１９を垂直ブランキング期間に高速接点
ｈ，有効映像期間に低速接点l に切換える。この切換え
により、低速シャッタ側の領域では水平ブランキングパ
ルスＰｈの代わりに分周水平ブランキングパルスＰｈ’
がクロックパルスとしてダウンカウンタ１７に供給され
る。
り、スイッチ１９を垂直ブランキング期間に高速接点
ｈ，有効映像期間に低速接点l に切換える。この切換え
により、低速シャッタ側の領域では水平ブランキングパ
ルスＰｈの代わりに分周水平ブランキングパルスＰｈ’
がクロックパルスとしてダウンカウンタ１７に供給され
る。
【００３０】このとき、アップ／ダウンカウンタ１６の
バイナリデータは２水平走査期間毎にダウンカウントさ
れ、ダウンカウンタ１７が２水平走査期間毎に電子シャ
ッタパルスの１パルスを出力する。そのため、シャッタ
速度の１ステップ可変により、信号蓄積時間が２水平走
査期間を単位として増減変化する。
バイナリデータは２水平走査期間毎にダウンカウントさ
れ、ダウンカウンタ１７が２水平走査期間毎に電子シャ
ッタパルスの１パルスを出力する。そのため、シャッタ
速度の１ステップ可変により、信号蓄積時間が２水平走
査期間を単位として増減変化する。
【００３１】一方、高速シャッタの領域では従来と同
様、水平ブランキングパルスＰｈがクロックパルスとし
てダウンカウンタ１７に供給され、シャッタ速度の１ス
テップ可変により信号蓄積時間が１水平走査期間を単位
として増減変化する。
様、水平ブランキングパルスＰｈがクロックパルスとし
てダウンカウンタ１７に供給され、シャッタ速度の１ス
テップ可変により信号蓄積時間が１水平走査期間を単位
として増減変化する。
【００３２】そして、シャッタ速度の１ステップ可変当
りの信号蓄積時間の変化が低速シャッタ側で高速シャッ
タ側の倍になるため、低速シャッタ側でのシャッタ速度
の１ステップ当りの撮影光量の変化率が大きくなり、ア
イリス制御の応答が迅速になって向上する。
りの信号蓄積時間の変化が低速シャッタ側で高速シャッ
タ側の倍になるため、低速シャッタ側でのシャッタ速度
の１ステップ当りの撮影光量の変化率が大きくなり、ア
イリス制御の応答が迅速になって向上する。
【００３３】また、例えばＮＴＳＣ方式において、毎フ
ィールドの２６３回の水平ブランキング期間のうちの９
回が垂直ブランキング期間に生じるとすれば、電子シャ
ッタパルスの最大数が従来の約半分の１３６（＝２５４
／２＋９）になり、カウンタ１６，１７をそれぞれ８ビ
ット構成の汎用のカウンタＩＣを用いて安価，簡素に形
成できる。なお、ＰＡＬ方式であってもカウンタ１６，
１７はいずれも８ビット構成でよく、カウンタ１６，１
７を８ビット構成にしてＮＴＳＣ方式及びＰＡＬ方式の
両方に適用できる。
ィールドの２６３回の水平ブランキング期間のうちの９
回が垂直ブランキング期間に生じるとすれば、電子シャ
ッタパルスの最大数が従来の約半分の１３６（＝２５４
／２＋９）になり、カウンタ１６，１７をそれぞれ８ビ
ット構成の汎用のカウンタＩＣを用いて安価，簡素に形
成できる。なお、ＰＡＬ方式であってもカウンタ１６，
１７はいずれも８ビット構成でよく、カウンタ１６，１
７を８ビット構成にしてＮＴＳＣ方式及びＰＡＬ方式の
両方に適用できる。
【００３４】そして、前記実施例ではシャッタ速度の単
位可変に対する信号蓄積時間の変化を低速シャッタ側，
高速シャッタ側により２段階に可変したが、水平ブラン
キングパルスＰｈの多段分周，マイクロコンピュータを
用いたソフトウェア処理により、前記信号蓄積時間の変
化を高速側から低速側に等比級数的に大きくして多段に
可変することも可能である。この場合、シャッタ速度に
依存するアイリス制御の応答誤差を極めて少なくできる
とともにカウンタ１６，１７のビット数を一層少なくで
きる。
位可変に対する信号蓄積時間の変化を低速シャッタ側，
高速シャッタ側により２段階に可変したが、水平ブラン
キングパルスＰｈの多段分周，マイクロコンピュータを
用いたソフトウェア処理により、前記信号蓄積時間の変
化を高速側から低速側に等比級数的に大きくして多段に
可変することも可能である。この場合、シャッタ速度に
依存するアイリス制御の応答誤差を極めて少なくできる
とともにカウンタ１６，１７のビット数を一層少なくで
きる。
【００３５】そして、前記実施例では不要電荷を水平ブ
ランキング期間毎に縦形ＶＯＦＤと同様にＣＣＤ基板に
掃き出すＶＯＦＤ式インターラインＣＣＤ型の可変速電
子シャッタ機能によりアイリス制御を行う場合に適用し
たが、擬似フレームインターラインＣＣＤ型の可変速電
子シャッタ機能等の種々の可変速電子シャッタ機能によ
りアイリス制御を行う場合に適用できるのは勿論であ
る。
ランキング期間毎に縦形ＶＯＦＤと同様にＣＣＤ基板に
掃き出すＶＯＦＤ式インターラインＣＣＤ型の可変速電
子シャッタ機能によりアイリス制御を行う場合に適用し
たが、擬似フレームインターラインＣＣＤ型の可変速電
子シャッタ機能等の種々の可変速電子シャッタ機能によ
りアイリス制御を行う場合に適用できるのは勿論であ
る。
【００３６】
【発明の効果】本発明は、以上説明したように構成され
ているため、以下に記載する効果を奏する。蓄積時間補
正手段により低速シャッタ側でのシャッタ速度の単位可
変に対する信号蓄積時間の変化量を高速シャッタ側での
変化量より大きくしたため、低速シャッタ側でのシャッ
タ速度に対する撮影光量の変化率を大きくし、アイリス
制御の応答特性を改善して撮影性能を向上することがで
きる。
ているため、以下に記載する効果を奏する。蓄積時間補
正手段により低速シャッタ側でのシャッタ速度の単位可
変に対する信号蓄積時間の変化量を高速シャッタ側での
変化量より大きくしたため、低速シャッタ側でのシャッ
タ速度に対する撮影光量の変化率を大きくし、アイリス
制御の応答特性を改善して撮影性能を向上することがで
きる。
【図１】本発明のビデオカメラの要部のブロック図であ
る。
る。
【図２】可変速電子シャッタ機能を搭載したビデオカメ
ラの撮影回路部のブロック図である。
ラの撮影回路部のブロック図である。
【図３】従来例の要部のブロック図である。
１ ＣＣＤ ８ 電子アイリス制御回路 １２ レベル判定回路 １３ シャッタパルス発生回路 １８ １／２分周器 １９ スイッチ
Claims (1)
- 【請求項１】 固体撮像素子の信号蓄積時間を可変調整
する可変速電子シャッタの機能を有し、 前記固体撮像素子の撮影画信号に基づくアイリス信号か
らシャッタ速度の高速側，低速側へのずれを判別し、 該判別の結果に基づくシャッタ速度のステップ可変によ
り、前記信号蓄積時間を可変調整して撮影光量を適正範
囲に引込み、 通常撮影のアイリス制御を行うビデオカメラにおいて、 シャッタ速度の単位可変に対する前記信号蓄積時間の変
化量をシャッタ速度の低速側で高速側より大きくする蓄
積時間補正手段を備えたことを特徴とするビデオカメ
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3358974A JPH05183802A (ja) | 1991-12-27 | 1991-12-27 | ビデオカメラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3358974A JPH05183802A (ja) | 1991-12-27 | 1991-12-27 | ビデオカメラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183802A true JPH05183802A (ja) | 1993-07-23 |
Family
ID=18462083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3358974A Pending JPH05183802A (ja) | 1991-12-27 | 1991-12-27 | ビデオカメラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183802A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279950A (ja) * | 1995-04-07 | 1996-10-22 | Sony Corp | ビデオカメラおよびビデオカメラ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01231485A (ja) * | 1988-03-11 | 1989-09-14 | Hitachi Ltd | 固体撮像装置 |
-
1991
- 1991-12-27 JP JP3358974A patent/JPH05183802A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01231485A (ja) * | 1988-03-11 | 1989-09-14 | Hitachi Ltd | 固体撮像装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279950A (ja) * | 1995-04-07 | 1996-10-22 | Sony Corp | ビデオカメラおよびビデオカメラ装置 |
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